TWI556320B - 半導體設備製造中低的熱預算方案 - Google Patents

半導體設備製造中低的熱預算方案 Download PDF

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Description

半導體設備製造中低的熱預算方案
本揭露是關於半導體裝置製造時的低熱預算方案，並且更尤指用於改良先進半導體裝置結構效能的最佳化低熱預算方案。
藉由不斷努力驅動比例縮小個別電路元件的特徵尺寸，持續以許多方式改良積體電路用的製程。目前，以及在可預見的未來，大多數積體電路是基於矽裝置，原因在於矽基底的高可用性、以及過去數十年已開發建置良好的製程技術。開發堆積密度增加且效能增強的積體電路，其關鍵議題在於如MOS電晶體元件的電晶體元件的比例化，用以提供可需用於生產現代CPU類及記憶體裝置的大量電晶體元件。
製造具有縮小尺寸的場效電晶體時的一項重要態樣為閘極電極的長度，其控制隔開電晶體源極與汲極區的導電通道的形成。比例縮小化電晶體的另一態樣是改良頻率回應，其與1/L成比例，L為閘極長度。再者，減小通道長度與閘極氧化物厚度提升電晶體的電流驅動。
在電晶體元件中，源極與汲極區是由導電半導體區提供，相較于周圍結晶主動區(例如基底或井區)中的摻質，導電半導體區包括導電性類型相反的摻質。一旦對佈置于主動區上的閘極電極施加夠高的電壓信號，即在介於源極與汲極區之間的結晶主動區中誘發導電區。雖然已為了獲得更小且更快的電晶體元件而縮減閘極長度，然而，事實證明，要在閘極長度縮減下維持適當的電晶體效能，仍額外牽涉多項議題。
為了在半導體基底的特定區域中實現特定的摻質濃度分佈，許多前段(FEOL)製程涉及佈植程序。然而，將高劑量摻質引進結晶基底區內，在晶體結構中產生嚴重損壞，並因此一般需要一或多個退火週期，用於修復晶體損壞，同時也活化摻質。例如，佈植硼的電活化在500℃的溫度下相對最大，摻質是在此時加入且損壞得以修復。溫度提升導致缺陷處摻質累積增加，而一旦溫度再提升，即出現摻質適當併入現象。
然而，除了摻質活化及晶體損壞修復外，摻質擴散也在退火程序期間出現。本文中，摻質擴散隨著溫度提升而提升，導致摻質分佈在高溫下「模糊(blurring)」。為了界定關鍵的電晶體特性，如擴展區與閘極電極之間的重疊，摻質擴散可有助益。在汲極與源極區的其他區域中，摻質擴散可不理想，諸如在較深橫置部位中，擴散可降低PN接面區處的摻質濃度，藉以降低這些區域附近的導電性。
因此，一方面，高退火溫度鑒於高度摻質活化、佈植誘發型晶格損壞的再結晶、以及擴展區淺區處的所需擴散，而可理想，而另一方面，退火程序的持續時間應該短，為的是限制較深汲極與源極區中摻質擴散的程度，這可降低各別PN接面處的摻質梯度，並且也降低因平均摻質濃度降低導致的總體導電性。
再者，退火程序期間非常高的溫度對閘極絕緣層有負作用，並且降低其可靠度。亦即，高退火溫度可令閘極絕緣層退化，並且影響其介電特性，造成漏電流增加、崩潰電壓降低等等。因此，至於高度先進的電晶體，理想摻質分佈的位置、形狀及維持，對於界定裝置最終效能，尤其是重要的特性，因為汲極與源極接觸部之間導通路徑的總體串聯電阻，可代表用於判斷電晶體效能的主導部分。
傳統的快速熱退火(RTA)程序，按照習知，是藉由將整個載體材料加熱至所需溫度予以進行。或者另一種選擇，也已應用照射式退火技術，其導致非平衡狀況，其中高量功率是在極短時段內所供應，藉以提供所需的極高溫度。在先進製造體制下，傳統RTA程序常藉由先進照射式退火程序予以補充或取代，為的是要獲得高度摻質活化及再結晶主動區。然而，半導體裝置比例縮小激烈的高集積度電路中，基於控制良好的摻質擴散調整有效通道長度變得愈來愈困難，如以上所指出。
由於上述所屬領域的狀況不符合先進半導 體裝置的要求，有必要對FEOL提供最佳化處理流程，這允許在尖端半導體裝置內實現界定良好的摻質分佈。
希望提供形成半導體裝置的方法，其提供顯示改良型效能的半導體裝置或中間半導體裝置結構，尤其是在運用高k材料時，而無需在現有的處理流程內引進複雜的額外程序。
下文介紹簡化的發明內容，用以對本發明的若干態樣有基本的瞭解。本摘要不是本發明的詳盡概觀。目的在於識別本發明的主要或關鍵元件，或敍述本發明的範疇。其唯一目的在於以簡化形式介紹若干概念，作為下文所述更詳細說明的引言。
在一些態樣中，本揭露提供形成半導體裝置的方法，其中非晶區是形成於製造期間的早期階段，並且非晶區是保存於後續處理過程順序期間。在其他態樣中，具有非晶區的中間半導體裝置結構是提供於製造期間的早期階段。
在本揭露的一態樣中，提供製造半導體裝置的方法。在一些描述性具體實施例中，本方法包括在半導體基底上方提供閘極結構、進行用於形成毗連閘極結構的非晶區的預非晶化佈植程序、進行用於在非晶區中形成源極/汲極擴展區的第一佈植程序、以及進行用於在非晶區中形成源極/汲極區的第二佈植程序。
在本揭露的另一態樣中，提供製造半導體 裝置的方法。在一些描述性具體實施例中，本方法包括在半導體基底上方提供閘極結構，進行用於形成毗連閘極結構的非晶區的預非晶化佈植程序，進行用於在非晶區中形成源極/汲極擴展區的第一佈植程序，進行用於在非晶區中形成源極/汲極區的第二佈植程序，進行用於將氟植入非晶區內的第三佈植程序，以及在非晶區中形成源極/汲極區後進行快速熱退火程序。
在本發明的又一個態樣中，提供中間半導體裝置結構。在一些描述性具體實施例中，中間半導體裝置結構包括佈置於半導體基底上方的閘極結構、毗連於閘極結構而形成的間隔物結構、毗連於閘極結構各側而形成的非晶區、與閘極結構對準的非晶區、形成于非晶區內的源極/汲極擴展區、以及形成于非晶區內的源極/汲極區。
100‧‧‧半導體裝置
101‧‧‧基底
102‧‧‧半導體層
103‧‧‧埋置型絕緣層
104‧‧‧閘極絕緣層
105‧‧‧閘極電極
106‧‧‧通道區
106L‧‧‧所需有效通道長度
107‧‧‧間隔物襯墊
108D‧‧‧汲極與源極區
108E‧‧‧源極/汲極擴展區
109‧‧‧非晶區
110‧‧‧預非晶化佈植程序
111‧‧‧間隔物組件
112‧‧‧包封層
113‧‧‧第二間隔物結構
114‧‧‧第二佈植程序
115‧‧‧退火程序
200‧‧‧半導體裝置
200'‧‧‧NMOS裝置
200”‧‧‧NMOS裝置
201‧‧‧基底
202‧‧‧半導體層
203‧‧‧埋置型絕緣層
204‧‧‧閘極絕緣層
205‧‧‧閘極電極
206‧‧‧通道區
207‧‧‧間隔物襯墊
208D‧‧‧源極與汲極區
208E‧‧‧源極/汲極擴展區
209‧‧‧非晶區
211‧‧‧間隔物組件
212‧‧‧襯墊材料
213‧‧‧第二間隔物結構
220‧‧‧第三佈植程序
220'‧‧‧第三佈植程序
220”‧‧‧第三佈植程序
Da‧‧‧深度
第1a至1d圖根據本揭露的一些描述性具體實施例，概要描述製造期間各個階段的半導體裝置剖面圖，以供基於低熱預算處理流程形成汲極與源極區。
第2a至2c圖根據本揭露的一態樣，概要描述本揭露的各個描述性具體實施例，以供將氟植入NMOS裝置內。
第3a至3d圖根據涉及高與低熱預算的處理流程，概要描述半導體裝置關閉電流(IODD)對飽和電流(IDSAT)特性的圖解關係。
將搭配附圖參照底下說明瞭解本揭露，其中相同的元件符號視為相稱的元件。
儘管本文所揭示的專利標的(subject matter)易受各種改進和替代形式所影響，其特定具體實施例仍已藉由圖式中的實施例予以表示並且在本文中予以詳述。然而，應理解的是，本文對特定具體實施例的說明其用意不在於限制本發明於所揭露的特殊形式，相反地，用意在於含括落於如申請專利範圍所界定本發明精神與範疇內的所有改進、均等件、以及替代。
下面說明本發明的各個描述性具體實施例。為了澄清，本說明書未說明實際實現的所有特徵。當然，將領會的是，在開發任何此類實際具體實施例時，可施作許多特定實現的決策以達成開發者的目的，如符合系統相關和商務相關限制條件之類，此將隨不同實現而變。再者，將領會的是，此類開發上的努力可能複雜且耗時，但對於具有本揭露利益的所屬領域具有普通技術者而言，將是例行工作。
現將引用附圖說明本揭露。圖式中所示意的各種結構、系統及裝置其目的僅在於說明而非為了以所屬領域技術人員所熟知的細節混淆本揭露。雖然如此，仍含括附圖以說明並且解釋本揭示的描述性實施例。應該理解並且解讀本文的用字及片語與所屬相關領域的技術人員所理解的用字及片語具有相容的意義。術語或片語的特殊定義，亦即，有別于所屬領域技術人員所理解的普通或慣 用意義的定義，用意是要藉由本文對於術語或片語的一致性用法予以隱喻。就術語或片語用意在於具有特殊意義，亦即，不同于所屬領域技術人員所理解的術語或片語，的方面來說，此特殊定義應在說明書中以直接並且明確提供術語或片語特殊定義的明確方式予以清楚提出。
本揭露是關於半導體裝置結構，並且尤指如金屬氧化物半導體裝置或MOS裝置的半導體裝置。所屬領域技術人員將瞭解的是，雖然使用措辭「MOS裝置」，用意仍非局限於含金屬閘極材料及/或含氧化物閘極介電材料。本揭露的半導體裝置以及特別是如藉由如本文所述一些描述性具體實施例予以描述的MOS裝置涉及使用先進技術予以製造的裝置。半導體裝置以及特別是本揭露的MOS裝置是藉由應用於接近小於100奈米(nm)，例如等於或小於90奈米，或小於50奈米，例如等於或小於45奈米，或小於35奈米，例如等於或小於32奈米，或約28奈米，的技術節點的技術予以製造。
所屬領域技術人員將瞭解本揭露建議包含如閘極堆疊的閘極結構的半導體裝置，尤其是MOS裝置，閘極堆疊具有閘極電極材料層與閘極介電材料層，長度尺寸小於100奈米，例如小於60奈米或小於35奈米。長度尺寸可理解為沿著具有非零投影(non-vanishing projection)的方向，非零投影沿著MOS裝置處於導通(ON)狀態時流動於源極與汲極之間的電流的方向，長度尺寸是例如平行于流動於源極與汲極之間的電流的方向。
所屬領域技術人員瞭解可將MOS電晶體製造成為P通道MOS電晶體或PMOS電晶體，及成為N通道電晶體或NMOS電晶體，並且兩者的製造可具有或不具有遷移率增強型應力源特徵或應變誘發型特徵。一般而言，MOS電晶體可藉由在半導體基底中界定主動區而形成。主動區可理解為半導體基底在待製MOS電晶體中及上的區域。例如，主動區可予以適度摻雜，及/或可藉由如STI(淺溝槽隔離)結構等等適當絕緣結構予以定界。PMOS電晶體的主動區可用N型摻質予以摻雜，而NMOS電晶體的主動區則可用P型摻質予以摻雜。或者另一種選擇，PMOS及/或NMOS電晶體的主動區可維持未摻雜。另外或或者，PMOS電晶體的主動區可藉由SiGe材料(cSiGe)薄層予以包覆，其用於調整PMOS電晶體的閾值電壓。
電路設計師可使用受應力及未受應力的PMOS及NMOS電晶體，混合並且配比裝置類型，以在其最佳適應所設計的電路時，利用各裝置類型的最佳特性。所屬領域技術人員瞭解應力和應變基本上可關於張力模數予以說明。
本揭露提供中間半導體裝置結構，其中非晶區是在製造期間早期階段形成於半導體基底中。例如，可在設於半導體基底中的主動區中形成非晶區。根據本揭露的態樣，非晶區是對齊閘極結構而成，閘極結構是形成於半導體基底上，例如主動區上。閘極結構可包含閘極堆疊，其具有一或多個閘極絕緣層、一或多個功函數調整層、 以與閘極電極層。閘極電極層可包含閘極金屬材料或多晶矽。閘極絕緣層可包含高k材料，如HfO2、HfSiON及其組合。
在一些描述性具體實施例中，可藉由進行預非晶化佈植程序，例如藉由植入重物種，形成非晶區。在一些特殊描述性具體實施例中，可在預非晶化佈植程序期間將矽(Si)及鍺(Ge)原子至少一者植入主動區內。另外或或者，可以高佈植劑量進行預非晶化佈植程序，例如大於1.0E13原子/cm2、或大於1.0E14原子/cm2、或大於1.0E15原子/cm2的佈植劑量。例如，佈植劑量可在自約1.0E13原子/cm2至約1.0E15原子/cm2的範圍內、或在自約1.0E14原子/cm2至約1.0E15原子/cm2的範圍內。非晶區可在半導體基底中閘極結構各側毗連於閘極結構與閘極結構對齊而成，例如在主動區中。
在一些描述性具體實施例中，源極/汲極區及源極/汲極擴展區的至少一者是形成于非晶區中。因此，可進行用於形成源極/汲極區的佈植程序、及/或可進行用於形成源極/汲極擴展區的另一佈植程序。例如，可對源極/汲極擴展區進行第一佈植程序、並且隨後可進行第二佈植程序以供形成源極/汲極區。
根據本文一描述性具體實施例，快速熱退火程序是進行於源極/汲極區、及/或源極/汲極擴展區形成後，用於活化植入的摻質、並且用於修復佈植程序所誘發的晶體損壞。在本揭露的態樣中，預非晶化佈植程序後且 溫度高於450℃的快速熱退火程序前未進行處理步驟。例如，預非晶化佈植程序後且快速熱退火程序前未施加高於400℃的溫度。尤其是，進行預非晶化後且進行快速熱退火程序前所進行程序的熱預算低於450℃或甚至低於400℃。因此，預非晶化佈植程序後且快速熱退火前進行的任何程序都具有低於450℃或低於400℃的溫度。亦即，半導體基底在已進行預非晶化佈植程序後且實施快速熱退火程序前，未曝露至高於450℃或高於400℃的溫度。
在一些描述性具體實施例中，第一間隔物結構是在進行第一佈植程序前，形成於閘極結構各側。第一間隔物結構可藉由沉積第一間隔物形成材料並且實施非等向性蝕刻程序而成，用於移除半導體基底上形成的第一間隔物形成材料，以致留下包覆閘極結構側壁的第一間隔物形成材料。在本文的若干特殊實施例中，第一間隔物形成材料是在非晶區於半導體基底中形成後沉積。因此，可形成包含側壁間隔物的第一間隔物結構，側壁間隔物包覆閘極結構的側壁。根據本文有助益的描述性具體實施例，形成第一間隔物結構包含進行用於沉積第一間隔物形成材料的原子層沉積(ALD)程序。在第一間隔物結構形成後進行第一佈植程序時，可於閘極結構各側在半導體基底中形成與第一間隔物結構對齊的源極/汲極擴展區。例如，第一間隔物結構可包含間隔物襯墊，或第一間隔物結構可由間隔物襯墊(例如「間隔物零(spacer zero)」)提供。
在一些描述性具體實施例中，第二間隔物 結構是在進行第二佈植程序前且進行第一佈植程序後，形成於閘極結構各側。第二間隔物結構可藉由沉積第二間隔物形成材料並且實施非等向性蝕刻程序而成，用於移除半導體基底上方形成的第二間隔物形成材料，以致留下包覆閘極結構側壁上所形成第一間隔物結構的第二間隔物形成材料。因此，可形成包含側壁間隔物的第二間隔物結構，側壁間隔物包覆閘極結構側壁上所形成的第一間隔物結構。根據本文有助益的描述性具體實施例，形成第二間隔物結構包含進行用於沉積第二間隔物形成材料的原子層沉積(ALD)程序。在第二間隔物結構形成後進行第二佈植程序時，可於閘極結構各側在半導體基底中形成與第二間隔物結構對齊的源極/汲極區。例如，第二間隔物結構可包含調整源極與汲極之間間距的間隔物層(例如「間隔物一(spacer one)」)。在另一實施例中，第二間隔物結構可包含間隔物襯墊及佈置在間隔物襯墊上的間隔物層，其中可獲得閘極介電質有助益的封裝。
在本揭露的一些描述性具體實施例中，本方法包含用於將氟植入非晶區內的第三佈植程序。在本文的一些特殊描述性具體實施例中，僅NMOS裝置曝露於第三佈植程序，使得氟是與NMOS裝置閘極結構對齊植入NMOS裝置半導體基底內。本文中，PMOS裝置可受到舉例如微影圖型化阻劑層的適當遮罩圖樣所保護。第三佈植程序是進行於第一佈植程序後。在一些明確實施例中，可在源極/汲極區形成期間或之後進行第三佈植程序。例如，第 三佈植程序是進行於第二佈植程序後或與其同時進行。或者另一種選擇，可在第二佈植程序前進行第三佈植程序。
在底下圖示的說明中，將根據本揭露的示例性具體實施例，描述半導體裝置、半導體裝置結構、以及形成半導體裝置和半導體裝置結構的方法。要僅將所述處理步驟、步驟及材料視為示例性具體實施例，其設計用來對所屬領域具備普通技術者描述用於實踐本發明的方法。然而，要理解的是，本發明非專限於所描述及說明的示例性具體實施例，因為存在許多可能的修改及變更，其在所屬領域具備普通技術的人員連同附圖及以上背景技術與發明內容研究實施方式時，將變得清楚易知。所述部分半導體裝置和半導體裝置結構可僅包括單一MOS結構，但所屬領域技術人員將瞭解的是，積體電路的實際實現可包括大量此類結構。製造半導體裝置及半導體裝置結構的各個步驟是廣為人知的，所以，為了簡潔起見，許多習知的步驟在本文中將僅予以簡述，或將予以完全省略而不提供廣為人知的程序細節。
就這一點來說，應領會的是，關於如圖所示半導體裝置任何特徵部位的敍述都要視為相對定位性資訊。半導體基底或埋置型絕緣層或各別表面或介面可表示對應參考。亦即，如「上面」、「上方」、「上」的術語及其它類似術語，可表示關於如埋置型絕緣層及/或半導體基底的各別表面或層件的位置，以便指示所思考特徵，相較於置於所思特徵「下面」的特徵，離基底或埋置型絕緣 層有較大距離。例如，從這層意義上來說，閘極結構可按照主體組態形成於半導體基底上、或按照SOI組態形成於埋置型絕緣層上方。類似地，橫向可表示實質垂直於法線方向延伸的方向，所述法線方向與上設閘極結構的半導體基底的表面有關聯。因此，橫向在圖1a至2c中可理解為水準方向，舉例如表示電晶體長度方向。
第1a圖概要描述半導體裝置100在製造期間半導體層102上形成閘極結構時的階段的剖面圖。閘極結構可包含閘極電極105與閘極介電質104。半導體裝置100可表示一種如微處理器、儲存晶片等等尖端積體電路中常用的尖端場效電晶體。
如第1a圖所示，半導體裝置100包含基底101，其可表示任何適當載體材料，用於在其上形成埋置型絕緣層103和適當半導體層102，其中及上面待形成如半導體裝置100的各別電路元件。例如，基底101可表示矽基底或任何其他適當材料，藉以界定SOI(絕緣體上矽晶)組態。所屬領域技術人員將瞭解的是，在省略埋置型絕緣層103方面，可提供主體組態，半導體層102可在其中用半導體基底予以鑒別。
閘極電極105可包含多晶矽或如所屬領域所知的另一金屬材料，並且可在半導體層102上面形成。閘極電極可藉由閘極絕緣層104與半導體層102隔離。
於第1a圖所示的階段，可進行預非晶化佈植程序110以破壞半導體層102毗連於閘極電極105的結 晶結構，使得非晶區109是與其在半導體層102各側的閘極結構對齊而成。如後文將說明的是，非晶區109可在形成源極/汲極擴展區及往後階段所進行進一步佈植程序期間，增強等向性。
根據一些描述性具體實施例，可例如藉由將Si及Ge粒子的至少一者植入半導體層102內，進行預非晶化佈植程序110。在本文一些特殊描述性實施例中，佈植劑量的等級可為3E14cm-2。在一些描述性具體實施例中，預非晶化佈植程序佈植能量的等級可為5至50keV，舉例如10至40keV的等級或10至30keV的等級。根據一些描述性具體實施例，佈植劑量的等級可為約1013cm-2至約1015cm-2，如約1×1014cm-2至5×1014cm-2的等級或約3×1014cm-2的等級。
非晶區109(如圖示破折線所指)可具有大於約5奈米(nm)或大於約7奈米的深度Da。例如，深度Da可大於7.2奈米。在一些特殊描述性實施例中，深度Da可表示非晶區109的最大深度。例如，最大深度Da可實質小於約50奈米或小於45奈米或小於約40奈米。在一些實施例中，最大深度Da落在5至50奈米之間的範圍內、或在7至50奈米之間的範圍內、或在5至45奈米之間的範圍內、或在7至45奈米之間的範圍內，或在5至40奈米之間的範圍內、或在7至40奈米之間的範圍內。
應領會的是，閘極結構下面半導體層102中依水準方向所形成通道區106的長度取決於閘極電極 105的長度。領會到的是，可藉由各別PN接面調整實際有效通道長度，PN接面是在往後階段藉由依水準方向限制通道區106的源極/汲極擴展區所形成的。
如第1a圖概要表示的半導體裝置100可基於以後建置良好的程序而成。提供半導體層102(於所示SOI組態中或如按照主體組態的半導體基底)後，可形成如淺溝槽隔離(STI)等等各別隔離結構(圖未示)，以便在半導體層102內界定尺寸經適度調整的主動區，其中可形成一或多個如半導體裝置100的電路元件。為此，可使用尖端的微影、蝕刻、沉積及平整化技術。隨後，可如以上說明根據電晶體要求調整通道區106的摻雜。
之後，可對閘極電極105與閘極絕緣層104提供適當材料，方式是例如藉由氧化及/或沉積閘極絕緣層104、以及藉由沉積閘極電極105的材料，接著藉由先進微影及蝕刻技術，以便適度界定閘極電極105的橫向尺寸。在尖端應用中，閘極長度可落在大約50奈米的範圍內，對於高度先進半導體裝置甚至更小。
其次，可基於保形沉積技術及/或氧化程序，接著進行非等向性蝕刻程序，形成第一間隔物結構。在一些描述性具體實施例中，間隔物結構可包含一或多個間隔物層，其中初始層厚度及各別蝕刻條件可實質決定第一間隔物結構的目標寬度。例如，可利用製程溫度實質低於約450℃或實質低於約400℃的ALD程序，藉由沉積一或多個間隔物形成材料，形成第一間隔物結構。根據描述 性實施例，可在如約室溫的低溫下沉積第一間隔物結構。在特殊描述性實施例中，如第1b圖所示，第一間隔物結構是藉由矽氧化物及矽氮化物材料之一的薄間隔物襯墊107(「間隔物零」)所形成。
在間隔物襯墊107形成後，可進行其他佈植程序，如源極/汲極擴展區佈植以及選用的光暈佈植。在第1b圖所示的階段，可進行第一佈植程序112，以便將摻質引進半導體層102內，使得源極/汲極擴展區108E是與非晶區109內的間隔物襯墊107對齊而成。本文中，得藉由間隔物襯墊107獲得閘極電極105的各別位移。在待製半導體裝置100待實現為NMOS裝置的案例中，第5族元素(例如P、As、Sb等等)所提供的摻質是予以植入非晶區109內，用以產生N型源極/汲極擴展區108E。在待製半導體裝置100待實現為PMOS裝置的案例中，第3族元素(例如B、Al等等)所提供的摻質是予以植入非晶區109內，用以產生P型源極/汲極擴展區108E。
所屬領域技術人員將瞭解的是，第1b圖所示階段的熱預算實質低於約450℃或低於約400℃。本案發明人瞭解的是，對於源極/汲極擴展區108E形成時的低熱預算，得以免除早期基底再結晶，並且可改良源極/汲極擴展區108E的工程，從而改良裝置效能。例如，可在第一佈植程序112期間佈植界定良好的摻質分佈，以致可高精確度形成源極/汲極擴展區108E。例如，非晶化部位109在第一佈植程序112期間可導致高度均勻狀況。所屬領域技術 人員將瞭解的是，由於非晶區109的深度Da，源極/汲極擴展區實質受限於非晶區109。
第1c圖概要描述更晚期製造階段的電晶體裝置100。如圖所示，可毗連於閘極結構，亦即閘極電極105和閘極介電質104，並且在第一間隔物結構，亦即間隔物襯墊170上提供第二間隔物結構113(請參閱第1b圖)。第二間隔物結構113可藉由組合間隔物元件111(「間隔物一」)與包封層112而成。包封層112可對閘極介電質104提供蝕刻終止及進一步包封。第二間隔物結構113也可包含另外的個別間隔物元件(圖未示)，端視各別程序要求而定。間隔物元件111可由如矽氮化物或矽氧化物的任何適當材料構成，並且可具有適於界定汲極與源極區108D的寬度，汲極與源極區108D是由第二間隔物結構113形成後所進行的第二佈植程序114所形成。例如，可利用製程溫度實質低於約450℃或實質低於約400℃的ALD程序，藉由沉積一或多個間隔物形成材料，形成第二間隔物結構113。根據描述性實施例，可在如約室溫的低溫下沉積第二間隔物結構113。
所屬領域技術人員將瞭解的是，高達第1c圖所示階段的熱預算實質低於約450℃或低於約400℃。在一些描述性具體實施例中，可選擇製程參數，使得如所佈植的汲極與源極區108D可在非晶區109內界定，藉以提供因通道效應降低或免除所致的高度均勻佈植狀況。所屬領域技術人員將瞭解的是，第二間隔物結構113的總體寬度 可與汲極與源極區108D及源極/汲極擴展區108E的總體組態相關，其中第二間隔物結構113的寬度和第一間隔物結構的厚度可相關，以便在活化植入物用較晚階段進行對應的退火程序後，獲得通道區106的所需有效通道長度。
第1d圖概要描述對應的退火程序115期間的半導體裝置100，退火程序115可為習知的RTA(快速熱退火)程序，其中可選擇各別的製程參數，亦即有效退火溫度及程序持續時間，以致得以獲得汲極與源極區108D的所需橫向及垂直分佈。如所示，若汲極與源極區108D是實質向下延伸至埋置型絕緣層103，可需要適度高的退火溫度搭配較長的處理時間，從而也需要增加間隔物結構113的寬度，以便獲得所需的有效通道長度106L。所以，對於高度尖端的應用，當汲極與源極區108D的深度需要增加時，間隔物結構113的所需寬度可不允許進一步縮減電晶體100的總體長度尺寸。另一方面，使用高度先進的退火技術，如具有極短退火時間的雷射式或閃光燈式程序，可無法有效允許依深度方向增大汲極與源極區108D，並且因而可需要額外措施，用以獲得汲極與源極區108D的所需有效通道長度106L及增加的垂直擴展。例如，可在界定源極/汲極擴展區108E前形成汲極與源極區108D，其中可進行各別退火程序，以便獲得高擴散活性。之後，各別擴展區可藉由對應的佈植程序予以界定，然後伴隨顯著降低的擴散活性進行退火程序，如可基於以上所指定先進退火技術予以完成一般。然而，在此狀況下，可需要許多 額外處理步驟，如移除間隔物、形成額外間隔物組件於界定汲極與源極區後的後續處理期間等等。
例如，可如退火程序115進行如上所述的RTA程序或任何其他照射式程序，退火程序115具有適當的製程參數，為的是活化植入的摻質以及修復任何先前佈植程序所造成的晶體損壞。例如，退火程序115可基於大約500至800℃的適度低溫包含熱處理，摻質擴散在此溫度下可適度低。在此狀況下，可獲得有效率的再結晶，其中摻質原子也可有效定位於晶格位置。在其他情況下，可施加適度高溫以便提供所需摻質擴散，其中在應用例如範圍大約900至1100℃的適度高溫之前或之後，可進行照射式退火程序以便進一步增強摻質活化，同時藉由對應地限制各別照射時間而實質不影響任何進一步摻質擴散。因此，在退火程序115後，可存在程度適高的活化摻質並且修復佈植誘發型損壞。
如上關於第1a至1c圖所述，關於非晶區的再結晶，預非晶化佈植程序(第1a圖的110)及退火程序(第1d圖的115)之間的熱預算，亦即源極/汲極擴展形成(隨附第一間隔物結構形成)後且退火程序前，實質低。如本揭露提出的處理流程在低熱預算與高熱預算之間提供清楚的截止(cut-off)。如以上說明，例如，隨著退火程序前的低熱預算，得以藉由源極/汲極擴展區及源極與汲極區對非晶區的植入達到效能提升，而無需引進額外程序或涉及複雜的應變工程。因此，如本揭露所提出的程序，未對生 產率及成本造成減損效應。
關於第2a至2c圖，將說明的是用於改良NMOS裝置效能的進一步措施。
第2a圖概要描述半導體裝置200的剖面圖，其根據上面關於第1b圖所述的半導體裝置100表示NMOS裝置，亦即，在非晶區209中形成源極/汲極擴展區208E之後。因此，基底201、半導體層202及埋置型絕緣層203可對應於如上面所述的基底101、半導體層102及埋置型絕緣層103。半導體層202例如可由如鍺(Ge)、II-VI族、III-V族半導體化合物等等適當的半導體材料構成。埋置型絕緣層203例如可由任何如二氧化矽、矽氮化物等等適當的介電材料構成。或者另一種選擇，主體組態可如上面關於第1a圖所述予以實現，亦即，半導體層202的厚度可顯著大於任何形成於其中的電路元件的垂直深度，以致可為大量電路元件提供共通的半導體本體。
半導體裝置200還可包含閘極結構，其包含形成於半導體層202上面並且藉由閘極絕緣層204與其隔離的閘極電極205，其中在一些描述性具體實施例中，閘極電極205可具有大約50奈米及更小的長度。應該進一步瞭解的是，閘極電極205的提供形式可為如多晶矽等等適當的閘極電極材料，而在其他描述性具體實施例中，術語「閘極電極」也可表示各別的虛擬閘極結構或取代閘極結構，其可在往後製造階段中藉由適當材料予以取代。在閘極電極205的側壁上，可提供如間隔物襯墊207的第一 間隔物結構，其可由任何如二氧化矽、矽氮化物等等適當的材料所構成。閘極結構的組態可實質對應於如上面所述半導體裝置100的閘極結構。
再者，非晶區209(以破折線表示)是如上面關於第1a圖所述在半導體層202中，毗連於並且與閘極電極205對齊而成。例如，非晶區209可擴展至大約對應於半導體層202至少一半厚度的深度(請參閱上面關於第1a圖對深度Da的說明)。
再者，NMOS裝置200具有界定于非晶區209中的源極/汲極擴展區208E。源極/汲極擴展區208E表示如上面關於第1b圖所述，運用第5族元素所提供的摻質，藉由第一佈植程序112所形成N型導電性的摻雜區。注意到的是，源極/汲極擴展區208E的位移形成對應的通道區206，其可由第一間隔物結構的厚度所界定，如間隔物襯墊207，也如先前引用裝置100所述。
於第2a圖所示的階段，進行第三佈植程序220，用於與閘極結構205及第一間隔物結構207對齊，將氟植入半導體層202內。在本揭露的一些描述性具體實施例中，第三佈植程序220的能量可落在5至20keV的等級、或5至15keV的等級、或8至10keV的等級。按照一些描述性具體實施例，運用於第三佈植程序220中的能量劑量可為1013至1015cm-2的等級、或1014至1015cm-2的等級、或4×1014至1×1015cm-2的等級。
關於第2b圖，將說明進一步替代具體實施 例。第2b圖概要描述NMOS裝置200'，其可實質類似於如上所述的NMOS裝置200，然而，不同處在於，第三佈植程序未進行於如上面關於第2a圖所述的階段。反而，第二間隔物結構213是在形成源極/汲極擴展區208E後予以形成。可如上面關於半導體裝置100所述，根據第二間隔物結構113，形成第二間隔物結構213。例如，第二間隔物結構213可，例如搭配襯墊材料212，包含一或多個額外間隔物組件211。
於第2b圖所示的階段，進行第三佈植程序220'，用於與第二間隔物結構213對齊，將氟植入半導體層202內。在描述性具體實施例中，第三佈植程序220'可類似上面第三佈植程序220的說明予以設置。因此，第三佈植程序220'是進行于形成第二間隔物結構213後及佈植源極與汲極區前，亦即，如上面所述的第二佈植程序114。
關於第2c圖，將說明另一替代具體實施例。第2b圖概要描述NMOS裝置200”，其可實質類似於如上所述的NMOS裝置200'，然而，不同處在於，第三佈植程序'未進行於如上面關於第2b圖所述的階段。反而，進行第二佈植程序(圖未示)，導致非晶區209形成源極與汲極區208D。可類似上面關於半導體裝置100所述的第二佈植程序114，進行第二佈植程序(圖未示)。
于形成源極與汲極區208D後，進行第三佈植程序220”，用於與第二間隔物結構213對齊，將氟植入半導體層202內。可類似於上面關於第2a圖所述的第三 佈植程序220，設置第三佈植程序220”。因此，可將氟植入源極與汲極區208D。
或者另一種選擇，可與第二佈植程序同時進行第三佈植程序220”。
所屬領域技術人員將瞭解的是，在第三佈植程序後，可隨退火程序繼續處理，如上面關於第1d圖所述的退火程序115。例如，可按照適當的製程參數，進行建置良好的習知RTA程序或任何其他照射式程序，以便活化植入的摻質並且修復任何先前佈植程序造成的晶體損壞。例如，退火程序可基於大約500至800℃的適度低溫包含熱處理，摻質擴散在所述溫度下可適度低。在此情況下，可獲得有效率的再結晶，其中摻質原子也可有效定位於晶格位置。在其他情況下，可施加適度高溫以便提供所需摻質擴散，其中在應用例如範圍大約900至1100℃的適度高溫之前或之後，可進行照射式退火程序以便進一步增強摻質活化，同時藉由對應地限制各別照射時間而實質不影響任何進一步摻質擴散。因此，在退火程序115後，可存在程度適高的活化摻質並且修復佈植誘發型損壞。
如上所述，關於非晶區的再結晶，預非晶化佈植程序(第1a圖的110)及退火程序之間的熱預算，亦即源極/汲極擴展形成(隨附第一間隔物結構形成)後且退火程序前，實質低。如本揭露提出的處理流程在低熱預算與高熱預算之間提供清楚的截止(cut-off)。如以上說明，例如，隨著退火程序前的低熱預算，得以藉由源極/汲極擴 展區及源極與汲極區對非晶區的植入達到效能提升，而無需引進額外程序或涉及複雜的應變工程。因此，如本揭露所提出的程序，未對生產率及成本造成減損效應。
第3a圖概要表示如本案發明人根據無預非晶化佈植程序且無氟佈植進行的處理流程，所製造半導體裝置關閉電流(IODD)與飽和汲極電流(IDSAT)之間的關係。IODD對IDSAT的相符(according)關係通常稱為通用曲線。尤其是，曲線A表示以低熱預算所製造半導體裝置的通用曲線，以及曲線B表示以高熱預算所製造半導體裝置的通用曲線。如第3a圖所示，運用低與高熱預算未獲得半導體裝置的效能變化。
第3b圖概要表示如本案發明人根據有根據本揭露的預非晶化佈植程序但無氟佈植進行的處理流程，所製造半導體裝置關閉電流(IODD)與飽和電流(IDSAT)之間的關係。在低熱預算方案中，如通用曲線D所示，獲得半導體裝置的改良型IODD對IDSAT特性，與涉及高熱預算方案的程序所製造的半導體裝置有所不同，如通用曲線C所示。尤其是，相較於以類似飽和電流(曲線D)涉及低熱預算方案的程序所製造的半導體裝置，涉及高熱預算方案(曲線C)所製造的半導體裝置有較高的關閉電流。
第3c圖概要表示如本案發明人根據未進行預非晶化佈植程序的處理流程所製造NMOS裝置，其關閉電流(IODD)與飽和電流(IDSAT)之間的關係。所示通用曲線E、F及G表示不同處理流程IODD與IDSAT之間的關係： 具有高熱預算的處理流程(通用曲線E)、具有低熱預算且無氟佈植的處理流程(通用曲線F)、以及具有低熱預算程序和氟佈植的處理流程(通用曲線G)。如第3c圖所示，相較于高預算程序，可藉由低熱預算程序，關閉電流與飽和電流特性的改良較小。
第3d圖概要表示如本案發明人根據進行按照本揭露的預非晶化佈植程序的處理流程所製造的NMOS裝置，其關閉電流(IODD)與飽和電流(IDSAT)之間的關係。所示通用曲線H、I及J表示不同處理流程IODD與IDSAT之間的關係：具有高熱預算的處理流程(通用曲線H)、具有低熱預算且無氟佈植的處理流程(通用曲線I)、以及具有低熱預算程序和氟佈植的處理流程(通用曲線J)。如第3d圖所示，相較于高預算程序，可藉由本揭露的低熱預算程序，關閉電流與飽和電流特性有重大改良。至於NMOS裝置，搭配低熱預算處理流程，如上面所述以植入氟可顯著提升NMOS裝置的效能。
本案發明人瞭解的是，如輕摻雜區(LDD)形成的類源極/汲極擴展區形成與快速熱退火(RTA)之間的熱預算(TB)，對源極/汲極擴展區工程至關重要。隨著例如半導體裝置的通道長度由摻質分佈所界定，半導體裝置的效能取決於源極/汲極擴展區的摻質分佈。
所屬領域技術人員將瞭解的是，預非晶化對源極/汲極擴展區及源極/汲極區提供界定清楚的摻質分佈，因而改良如MOSFET裝置及HK/MG MOSFET裝置的半 導體裝置的效能。關係矽基底的再結晶，如上述說明所建議，辨識低與高熱預算之間清楚的截止，對生產率及成本的影響可有限，並且可在先進技術節點製造較高效能的裝置，而無需將複雜的製造程序引進FEOL(前段)處理流程。
由以上說明，變得清楚的是，根據源極/汲極擴展區形成後且RTA前所實施揭露的低熱預算方案，形成源極/汲極擴展區時的預非晶化佈植代表PFET(P通道場效電晶體)及NFET(N通道場效電晶體)半導體裝置的效能促成工具。所屬領域技術人員將瞭解的是，在RTA前，整個處理流程維持非晶區，因此，早期基底再結晶得以免除。
本揭露提供程序，其中，輕摻雜源極/汲極(源極/汲極擴展區的形成)後對預快速熱退火的熱預算低，使得輕摻雜源極/汲極佈植的工程允許驅動裝置效能。提出的是，藉由免除早期基底再結晶，對預RTA，在後輕摻雜源極/汲極階段運用低熱預算程序中的預非晶化佈植程序(PAI)，作為效能促成工具。因此，PAI可視為PMOS及NMOS裝置的效能促成工具。輕摻雜源極/汲極或源極/汲極處選用的核心氟佈植，在NMOS裝置上提供額外改良。因此，氟的共佈植，連同低熱預算方案，可視為表示NMOS裝置另外的效能促成工具。
所屬領域技術人員將瞭解的是，隨著低熱預算方案，相較於應變工程，藉由佈植的效能提升可輕易 達成。如本揭露所提出的佈植方案，對生產率及成本的影響非常有限。
本揭露在一些態樣中提供形成半導體裝置的方法，其中非晶區是形成於製造期間的早期階段，並且非晶區是保存於後續處理過程順序期間，以及在製造期間的早期階段具有非晶區的中間半導體裝置結構。本文中，閘極結構是設於半導體基底上方，並且非晶區是毗連閘極結構而成。源極/汲極擴展區或源極/汲極區是在非晶區中形成。在一些描述性具體實施例中，可將氟植入非晶區內。在形成源極/汲極擴展區及/或源極/汲極區後，進行快速熱退火程序。
以上所揭示的特殊具體實施例僅屬描述性，正如本發明可以所屬領域的技術人員所明顯知道的不同但均等方式予以改進並且實踐而具有本文的指導效益。例如，前述製程步驟可用不同順序實施。另外，除了作為底下申請專利範圍中所述，對於本文所示構造或設計的細節無限制用意。因此，得以證實以上所揭示特殊具體實施例可予以改變或改進並且所有此等變化皆視為落于本發明的範疇及精神內。因此，本文所謀求的保護是如底下申請專利範圍中所提。
100‧‧‧半導體裝置
101‧‧‧基底
102‧‧‧半導體層
103‧‧‧埋置型絕緣層
104‧‧‧閘極絕緣層
105‧‧‧閘極電極
106L‧‧‧所需有效通道長度
108D‧‧‧汲極與源極區
108E‧‧‧源極/汲極擴展區
111‧‧‧間隔物組件
112‧‧‧包封層
113‧‧‧第二間隔物結構
115‧‧‧退火程序

Claims (16)

  1. 一種製造半導體裝置的方法，包括：在半導體基底上方提供閘極結構；進行用於形成毗連該閘極結構的非晶區的預非晶化佈植程序；進行用於在該等非晶區中形成源極/汲極擴展區的第一佈植程序；進行用於在該等非晶區中形成源極/汲極區的第二佈植程序；以及於形成該源極/汲極區後進行快速熱退火程序，其中，在提供該閘極結構與進行該快速熱退火程序之間的程序步驟具有不大於450℃的溫度。
  2. 如申請專利範圍第1項所述的方法，其中，在提供該閘極結構與進行該快速熱退火程序之間的程序步驟具有不大於400℃的溫度。
  3. 如申請專利範圍第1項所述的方法，其中，該方法更包括在進行該第一佈植程序前及/或進行該第二佈植程序前，形成在該閘極結構各側包含間隔物的第一間隔物結構。
  4. 如申請專利範圍第3項所述的方法，其中，更包括在該第一佈植程序後且在該第二佈植程序前，在該第一間隔物結構上方形成第二間隔物結構。
  5. 如申請專利範圍第4項所述的方法，其中，形成該第一間隔物結構及該第二間隔物結構的至少一者包括進 行原子層沉積程序。
  6. 如申請專利範圍第1項所述的方法，其中，更包括進行用於將氟植入該等非晶區內的第三佈植程序。
  7. 如申請專利範圍第6項所述的方法，其中，該第三佈植程序係在該第一佈植程序後且在該第二佈植程序前進行。
  8. 如申請專利範圍第6項所述的方法，其中，該第三佈植程序係在該第二佈植程序期間進行。
  9. 如申請專利範圍第6項所述的方法，其中，該第三佈植程序係在該第二佈植程序後進行。
  10. 如申請專利範圍第6項所述的方法，其中，該半導體裝置為NMOS裝置。
  11. 一種製造半導體裝置的方法，包括：在半導體基底上方提供閘極結構；進行用於形成毗連該閘極結構的非晶區的預非晶化佈植程序；進行用於在該等非晶區中形成源極/汲極擴展區的第一佈植程序；進行用於在該等非晶區中形成源極/汲極區的第二佈植程序；進行用於將氟植入該等非晶區內的第三佈植程序；以及在該等源極/汲極區形成於該等非晶區中後進行快速熱退火程序，其中，在提供該閘極結構與進行該快 速熱退火程序之間的程序步驟具有不大於450℃的溫度。
  12. 如申請專利範圍第11項所述的方法，其中，該第三佈植程序係在該等源極/汲極區形成於該等非晶區中的期間或之後進行。
  13. 如申請專利範圍第11項所述的方法，其中，在提供該閘極結構與進行該快速熱退火程序之間的程序步驟具有不大於400℃的溫度。
  14. 如申請專利範圍第11項所述的方法，更包括在進行該第一佈植程序前及/或進行該第二佈植程序前，形成在該閘極結構各側包含間隔物的第一間隔物結構。
  15. 如申請專利範圍第14項所述的方法，更包括在該第一佈植程序後且在該第二佈植程序前，在該第一間隔物結構上方形成第二間隔物結構。
  16. 如申請專利範圍第15項所述的方法，其中，形成該第一間隔物結構及該第二間隔物結構的至少一者包括進行原子層沉積程序。
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