CN104051237B - 半导体装置制造时的低热预算方案 - Google Patents

半导体装置制造时的低热预算方案 Download PDF

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Abstract

本发明涉及半导体装置制造时的低热预算方案，在本发明的态样中，揭露的是形成半导体装置的方法，其中非晶区是形成于制造期间的早期阶段，并且非晶区是保存于后续处理过程顺序期间，以及具有非晶区的中间半导体装置结构是设于制造期间的早期阶段。本文中，栅极结构是设于半导体基底上方，并且非晶区是毗连栅极结构而成。源极/漏极扩展区或源极/漏极区是在非晶区中形成。在一些描述性具体实施例中，可将氟植入非晶区内。在形成源极/漏极扩展区及/或源极/漏极区后，进行快速热退火程序。

Description

半导体装置制造时的低热预算方案
技术领域
本揭露是关于半导体装置制造时的低热预算方案，并且更尤指用于改良先进半导体装置结构效能的最佳化低热预算方案。
背景技术
藉由不断努力驱动比例缩小个别电路组件的特征尺寸，持续以许多方式改良集成电路用的制程。目前，以及在可预见的未来，大多数集成电路是基于硅装置，原因在于硅基底的高可用性、以及过去数十年已开发建置良好的制程技术。开发堆积密度增加且效能增强的集成电路，其关键议题在于如MOS晶体管组件的晶体管组件的比例化，用以提供可需用于生产现代CPU类及内存装置的大量晶体管组件。
制造具有缩小尺寸的场效晶体管时的一项重要态样为栅极电极的长度，其控制隔开晶体管源极与漏极区的导电信道的形成。比例缩小化晶体管的另一态样是改良频率响应，其与1/L成比例，L为栅极长度。再者，减小信道长度与栅极氧化物厚度提升晶体管的电流驱动。
在晶体管组件中，源极与漏极区是由导电半导体区提供，相较于周围结晶主动区(例如基底或井区)中的掺质，导电半导体区包括导电性类型相反的掺质。一旦对布置于主动区上的栅极电极施加够高的电压信号，即在介于源极与漏极区之间的结晶主动区中诱发导电区。虽然已为了获得更小且更快的晶体管组件而缩减栅极长度，然而，事实证明，要在栅极长度缩减下维持适当的晶体管效能，仍额外牵涉多项议题。
为了在半导体基底的特定区域中实现特定的掺质浓度分布，许多前段(FEOL)制程涉及布植程序。然而，将高剂量掺质引进结晶基底区内，在晶体结构中产生严重损坏，并因此一般需要一或多个退火周期，用于修复晶体损坏，同时也活化掺质。例如，布植硼的电活化在500℃的温度下相对最大，掺质是在此时加入且损坏得以修复。温度提升导致缺陷处掺质累积增加，而一旦温度再提升，即出现掺质适当并入现象。
然而，除了掺质活化及晶体损坏修复外，掺质扩散也在退火程序期间出现。本文中，掺质扩散随着温度提升而提升，导致掺质分布在高温下「模糊(blurring)」。为了界定关键的晶体管特性，如扩展区与栅极电极之间的重叠，掺质扩散可有助益。在漏极与源极区的其它区域中，掺质扩散可不理想，诸如在较深横置部位中，扩散可降低PN接面区处的掺质浓度，藉以降低这些区域附近的导电性。
因此，一方面，高退火温度鉴于高度掺质活化、布植诱发型晶格损坏的再结晶、以及扩展区浅区处的所需扩散，而可理想，而另一方面，退火程序的持续时间应该短，为的是限制较深漏极与源极区中掺质扩散的程度，这可降低各别PN接面处的掺质梯度，并且也降低因平均掺质浓度降低导致的总体导电性。
再者，退火程序期间非常高的温度对栅极绝缘层有负作用，并且降低其可靠度。亦即，高退火温度可令栅极绝缘层退化，并且影响其介电特性，造成漏电流增加、崩溃电压降低等等。因此，至于高度先进的晶体管，理想掺质分布的位置、形状及维持，对于界定装置最终效能，尤其是重要的特性，因为漏极与源极接触部之间导通路径的总体串联电阻，可代表用于判断晶体管效能的主导部分。
传统的快速热退火(RTA)程序，按照习知，是藉由将整个载体材料加热至所需温度予以进行。或者另一种选择，也已应用照射式退火技术，其导致非平衡状况，其中高量功率是在极短时段内所供应，藉以提供所需的极高温度。在先进制造体制下，传统RTA程序常藉由先进照射式退火程序予以补充或取代，为的是要获得高度掺质活化及再结晶主动区。然而，半导体装置比例缩小激烈的高集积度电路中，基于控制良好的掺质扩散调整有效信道长度变得愈来愈困难，如以上所指出。
由于上述所属领域的状况不符合先进半导体装置的要求，有必要对FEOL提供最佳化处理流程，这允许在尖端半导体装置内实现界定良好的掺质分布。
希望提供形成半导体装置的方法，其提供显示改良型效能的半导体装置或中间半导体装置结构，尤其是在运用高k材料时，而无需在现有的处理流程内引进复杂的额外程序。
发明内容
下文介绍简化的发明内容，用以对本发明的若干态样有基本的了解。本摘要不是本发明的详尽概观。目的在于识别本发明的主要或关键组件，或叙述本发明的范畴。其唯一目的在于以简化形式介绍若干概念，作为下文所述更详细说明的引言。
在一些态样中，本揭露提供形成半导体装置的方法，其中非晶区是形成于制造期间的早期阶段，并且非晶区是保存于后续处理过程顺序期间。在其它态样中，具有非晶区的中间半导体装置结构是提供于制造期间的早期阶段。
在本揭露的一态样中，提供制造半导体装置的方法。在一些描述性具体实施例中，本方法包括在半导体基底上方提供栅极结构、进行用于形成毗连栅极结构的非晶区的预非晶化布植程序、进行用于在非晶区中形成源极/漏极扩展区的第一布植程序、以及进行用于在非晶区中形成源极/漏极区的第二布植程序。
在本揭露的另一态样中，提供制造半导体装置的方法。在一些描述性具体实施例中，本方法包括在半导体基底上方提供栅极结构，进行用于形成毗连栅极结构的非晶区的预非晶化布植程序，进行用于在非晶区中形成源极/漏极扩展区的第一布植程序，进行用于在非晶区中形成源极/漏极区的第二布植程序，进行用于将氟植入非晶区内的第三布植程序，以及在非晶区中形成源极/漏极区后进行快速热退火程序。
在本发明的又一个态样中，提供中间半导体装置结构。在一些描述性具体实施例中，中间半导体装置结构包括布置于半导体基底上方的栅极结构、毗连于栅极结构而形成的间隔物结构、毗连于栅极结构各侧而形成的非晶区、与栅极结构对准的非晶区、形成于非晶区内的源极/漏极扩展区、以及形成于非晶区内的源极/漏极区。
附图说明
图1a至图1d根据本揭露的一些描述性具体实施例，概要描述制造期间各个阶段的半导体装置剖面图，以供基于低热预算处理流程形成漏极与源极区。
图2a至图2c根据本揭露的一态样，概要描述本揭露的各个描述性具体实施例，以供将氟植入NMOS装置内。
图3a至图3d根据涉及高与低热预算的处理流程，概要描述半导体装置关闭电流(IODD)对饱和电流(IDSAT)特性的图解关系。
主要组件符号说明
100 半导体装置
101 基底
102 半导体层
103 埋置型绝缘层
104 栅极绝缘层
105 栅极电极
106 信道区
106L 所需有效信道长度
107 间隔物衬垫
108D 漏极与源极区
108E 源极/漏极扩展区
109 非晶区
110 预非晶化布植程序
111 间隔物组件
112 包封层
113 第二间隔物结构
114 第二布植程序
115 退火程序
200 半导体装置
200' NMOS装置
200” NMOS装置
201 基底
202 半导体层
203 埋置型绝缘层
204 栅极绝缘层
205 栅极电极
206 信道区
207 间隔物衬垫
208D 源极与漏极区
208E 源极/漏极扩展区
209 非晶区
211 间隔物组件
212 衬垫材料
213 第二间隔物结构
220 第三布植程序
220' 第三布植程序
220” 第三布植程序
Da 深度。
具体实施方式
将搭配附图参照底下说明了解本揭露，其中相称的参考组件符号视为相称的组件。
尽管本文所揭示的专利标的(subject matter)易受各种改进和替代形式所影响，其特定具体实施例仍已藉由图式中的实施例予以表示并且在本文中予以详述。然而，应理解的是，本文对特定具体实施例的说明其用意不在于限制本发明于所揭露的特殊形式，相反地，用意在于含括落于如权利要求书所界定本发明精神与范畴内的所有改进、均等件、以及替代。
下面说明本发明的各个描述性具体实施例。为了澄清，本说明书未说明实际实现的所有特征。当然，将领会的是，在开发任何此类实际具体实施例时，可施作许多特定实现的决策以达成开发者的目的，如符合系统相关和商务相关限制条件之类，此将随不同实现而变。再者，将领会的是，此类开发上的努力可能复杂且耗时，但对于具有本揭露利益的所属领域具有普通技术者而言，将是例行工作。
现将引用附图说明本揭露。图式中所示意的各种结构、系统及装置其目的仅在于说明而非为了以所属领域技术人员所熟知的细节混淆本揭露。虽然如此，仍含括附图以说明并且解释本揭示的描述性实施例。应该理解并且解读本文的用字及词组与所属相关领域的技术人员所理解的用字及词组具有兼容的意义。术语或词组的特殊定义，亦即，有别于所属领域技术人员所理解的普通或惯用意义的定义，用意是要藉由本文对于术语或词组的一致性用法予以隐喻。就术语或词组用意在于具有特殊意义，亦即，不同于所属领域技术人员所理解的术语或词组，的方面来说，此特殊定义应在说明书中以直接并且明确提供术语或词组特殊定义的明确方式予以清楚提出。
本揭露是关于半导体装置结构，并且尤指如金属氧化物半导体装置或MOS装置的半导体装置。所属领域技术人员将了解的是，虽然使用措辞「MOS装置」，用意仍非局限于含金属栅极材料及/或含氧化物栅极介电材料。本揭露的半导体装置以及特别是如藉由如本文所述一些描述性具体实施例予以描述的MOS装置涉及使用先进技术予以制造的装置。半导体装置以及特别是本揭露的MOS装置是藉由应用于接近小于100纳米(nm)，例如等于或小于90纳米，或小于50纳米，例如等于或小于45纳米，或小于35纳米，例如等于或小于32纳米，或约28纳米，的技术节点的技术予以制造。
所属领域技术人员将了解本揭露建议包含如栅极堆栈的栅极结构的半导体装置，尤其是MOS装置，栅极堆栈具有栅极电极材料层与栅极介电材料层，长度尺寸小于100纳米，例如小于60纳米或小于35纳米。长度尺寸可理解为沿着具有非零投影(non-vanishingprojection)的方向，非零投影沿着MOS装置处于导通(ON)状态时流动于源极与漏极之间的电流的方向，长度尺寸是例如平行于流动于源极与漏极之间的电流的方向。
所属领域技术人员了解可将MOS晶体管制造成为P信道MOS晶体管或PMOS晶体管，及成为N信道晶体管或NMOS晶体管，并且两者的制造可具有或不具有迁移率增强型应力源特征或应变诱发型特征。一般而言，MOS晶体管可藉由在半导体基底中界定主动区而形成。主动区可理解为半导体基底在待制MOS晶体管中及上的区域。例如，主动区可予以适度掺杂，及/或可藉由如STI(浅沟槽隔离)结构等等适当绝缘结构予以定界。PMOS晶体管的主动区可用N型掺质予以掺杂，而NMOS晶体管的主动区则可用P型掺质予以掺杂。或者另一种选择，PMOS及/或NMOS晶体管的主动区可维持未掺杂。另外或或者，PMOS晶体管的主动区可藉由SiGe材料(cSiGe)薄层予以包覆，其用于调整PMOS晶体管的阈值电压。
电路设计师可使用受应力及未受应力的PMOS及NMOS晶体管，混合并且配比装置类型，以在其最佳适应所设计的电路时，利用各装置类型的最佳特性。所属领域技术人员了解应力和应变基本上可关于张力模数予以说明。
本揭露提供中间半导体装置结构，其中非晶区是在制造期间早期阶段形成于半导体基底中。例如，可在设于半导体基底中的主动区中形成非晶区。根据本揭露的态样，非晶区是对齐栅极结构而成，栅极结构是形成于半导体基底上，例如主动区上。栅极结构可包含栅极堆栈，其具有一或多个栅极绝缘层、一或多个功函数调整层、以与栅极电极层。栅极电极层可包含栅极金属材料或多晶硅。栅极绝缘层可包含高k材料，如HfO2、HfSiON及其组合。
在一些描述性具体实施例中，可藉由进行预非晶化布植程序，例如藉由植入重物种，形成非晶区。在一些特殊描述性具体实施例中，可在预非晶化布植程序期间将硅(Si)及锗(Ge)原子至少一者植入主动区内。另外或或者，可以高布植剂量进行预非晶化布植程序，例如大于1.0E13原子/cm2、或大于1.0E14原子/cm2、或大于1.0E15原子/cm2的布植剂量。例如，布植剂量可在自约1.0E13原子/cm2至约1.0E15原子/cm2的范围内、或在自约1.0E14原子/cm2至约1.0E15原子/cm2的范围内。非晶区可在半导体基底中栅极结构各侧毗连于栅极结构与栅极结构对齐而成，例如在主动区中。
在一些描述性具体实施例中，源极/漏极区及源极/漏极扩展区的至少一者是形成于非晶区中。因此，可进行用于形成源极/漏极区的布植程序、及/或可进行用于形成源极/漏极扩展区的另一布植程序。例如，可对源极/漏极扩展区进行第一布植程序、并且随后可进行第二布植程序以供形成源极/漏极区。
根据本文一描述性具体实施例，快速热退火程序是进行于源极/漏极区、及/或源极/漏极扩展区形成后，用于活化植入的掺质、并且用于修复布植程序所诱发的晶体损坏。在本揭露的态样中，预非晶化布植程序后且温度高于450℃的快速热退火程序前未进行处理步骤。例如，预非晶化布植程序后且快速热退火程序前未施加高于400℃的温度。尤其是，进行预非晶化后且进行快速热退火程序前所进行程序的热预算低于450℃或甚至低于400℃。因此，预非晶化布植程序后且快速热退火前进行的任何程序都具有低于450℃或低于400℃的温度。亦即，半导体基底在已进行预非晶化布植程序后且实施快速热退火程序前，未曝露至高于450℃或高于400℃的温度。
在一些描述性具体实施例中，第一间隔物结构是在进行第一布植程序前，形成于栅极结构各侧。第一间隔物结构可藉由沉积第一间隔物形成材料并且实施异向性蚀刻程序而成，用于移除半导体基底上形成的第一间隔物形成材料，以致留下包覆栅极结构侧壁的第一间隔物形成材料。在本文的若干特殊实施例中，第一间隔物形成材料是在非晶区于半导体基底中形成后沉积。因此，可形成包含侧壁间隔物的第一间隔物结构，侧壁间隔物包覆栅极结构的侧壁。根据本文有助益的描述性具体实施例，形成第一间隔物结构包含进行用于沉积第一间隔物形成材料的原子层沉积(ALD)程序。在第一间隔物结构形成后进行第一布植程序时，可于栅极结构各侧在半导体基底中形成与第一间隔物结构对齐的源极/漏极扩展区。例如，第一间隔物结构可包含间隔物衬垫，或第一间隔物结构可由间隔物衬垫(例如「间隔物零(spacer zero)」)提供。
在一些描述性具体实施例中，第二间隔物结构是在进行第二布植程序前且进行第一布植程序后，形成于栅极结构各侧。第二间隔物结构可藉由沉积第二间隔物形成材料并且实施异向性蚀刻程序而成，用于移除半导体基底上方形成的第二间隔物形成材料，以致留下包覆栅极结构侧壁上所形成第一间隔物结构的第二间隔物形成材料。因此，可形成包含侧壁间隔物的第二间隔物结构，侧壁间隔物包覆栅极结构侧壁上所形成的第一间隔物结构。根据本文有助益的描述性具体实施例，形成第二间隔物结构包含进行用于沉积第二间隔物形成材料的原子层沉积(ALD)程序。在第二间隔物结构形成后进行第二布植程序时，可于栅极结构各侧在半导体基底中形成与第二间隔物结构对齐的源极/漏极区。例如，第二间隔物结构可包含调整源极与漏极之间间距的间隔物层(例如「间隔物一(spacer one)」)。在另一实施例中，第二间隔物结构可包含间隔物衬垫及布置在间隔物衬垫上的间隔物层，其中可获得栅极介电质有助益的封装。
在本揭露的一些描述性具体实施例中，本方法包含用于将氟植入非晶区内的第三布植程序。在本文的一些特殊描述性具体实施例中，仅NMOS装置曝露于第三布植程序，使得氟是与NMOS装置栅极结构对齐植入NMOS装置半导体基底内。本文中，PMOS装置可受到举例如微影图型化阻剂层的适当屏蔽图样所保护。第三布植程序是进行于第一布植程序后。在一些明确实施例中，可在源极/漏极区形成期间或之后进行第三布植程序。例如，第三布植程序是进行于第二布植程序后或与其同时进行。或者另一种选择，可在第二布植程序前进行第三布植程序。
在底下图标的说明中，将根据本揭露的示例性具体实施例，描述半导体装置、半导体装置结构、以及形成半导体装置和半导体装置结构的方法。要仅将所述处理步骤、步骤及材料视为示例性具体实施例，其设计用来对所属领域具备普通技术者描述用于实践本发明的方法。然而，要理解的是，本发明非专限于所描述及说明的示例性具体实施例，因为存在许多可能的修改及变更，其在所属领域具备普通技术的人员连同附图及以上背景技术与发明内容研究实施方式时，将变得清楚易知。所述部分半导体装置和半导体装置结构可仅包括单一MOS结构，但所属领域技术人员将了解的是，集成电路的实际实现可包括大量此类结构。制造半导体装置及半导体装置结构的各个步骤是广为人知的，所以，为了简洁起见，许多习知的步骤在本文中将仅予以简述，或将予以完全省略而不提供广为人知的程序细节。
就这一点来说，应领会的是，关于如图所示半导体装置任何特征部位的叙述都要视为相对定位性信息。半导体基底或埋置型绝缘层或各别表面或界面可表示对应参考。亦即，如「上面」、「上方」、「上」的术语及其它类似术语，可表示关于如埋置型绝缘层及/或半导体基底的各别表面或层件的位置，以便指示所思考特征，相较于置于所思特征「下面」的特征，离基底或埋置型绝缘层有较大距离。例如，从这层意义上来说，栅极结构可按照主体组态形成于半导体基底上、或按照SOI组态形成于埋置型绝缘层上方。类似地，横向可表示实质垂直于法线方向延伸的方向，所述法线方向与上设栅极结构的半导体基底的表面有关联。因此，横向在图1a至2c中可理解为水平方向，举例如表示晶体管长度方向。
图1a概要描述半导体装置100在制造期间半导体层102上形成栅极结构时的阶段的剖面图。栅极结构可包含栅极电极105与栅极介电质104。半导体装置100可表示一种如微处理器、储存芯片等等尖端集成电路中常用的尖端场效晶体管。
如图1a所示，半导体装置100包含基底101，其可表示任何适当载体材料，用于在其上形成埋置型绝缘层103和适当半导体层102，其中及上面待形成如半导体装置100的各别电路组件。例如，基底101可表示硅基底或任何其它适当材料，藉以界定SOI(绝缘体上硅晶)组态。所属领域技术人员将了解的是，在省略埋置型绝缘层103方面，可提供主体组态，半导体层102可在其中用半导体基底予以鉴别。
栅极电极105可包含多晶硅或如所属领域所知的另一金属材料，并且可在半导体层102上面形成。栅极电极可藉由栅极绝缘层104与半导体层102隔离。
于图1a所示的阶段，可进行预非晶化布植程序110以破坏半导体层102毗连于栅极电极105的结晶结构，使得非晶区109是与其在半导体层102各侧的栅极结构对齐而成。如后文将说明的是，非晶区109可在形成源极/漏极扩展区及往后阶段所进行进一步布植程序期间，增强等向性。
根据一些描述性具体实施例，可例如藉由将Si及Ge粒子的至少一者植入半导体层102内，进行预非晶化布植程序110。在本文一些特殊描述性实施例中，布植剂量的等级可为3E14cm-2。在一些描述性具体实施例中，预非晶化布植程序布植能量的等级可为5至50keV，举例如10至40keV的等级或10至30keV的等级。根据一些描述性具体实施例，布植剂量的等级可为约1013cm-2至约1015cm-2，如约1×1014cm-2至5×1014cm-2的等级或约3×1014cm-2的等级。
非晶区109(如图标破折线所指)可具有大于约5纳米(nm)或大于约7纳米的深度Da。例如，深度Da可大于7.2纳米。在一些特殊描述性实施例中，深度Da可表示非晶区109的最大深度。例如，最大深度Da可实质小于约50纳米或小于45纳米或小于约40纳米。在一些实施例中，最大深度Da落在5至50纳米之间的范围内、或在7至50纳米之间的范围内、或在5至45纳米之间的范围内、或在7至45纳米之间的范围内，或在5至40纳米之间的范围内、或在7至40纳米之间的范围内。
应领会的是，栅极结构下面半导体层102中依水平方向所形成信道区106的长度取决于栅极电极105的长度。领会到的是，可藉由各别PN接面调整实际有效信道长度，PN接面是在往后阶段藉由依水平方向限制信道区106的源极/漏极扩展区所形成的。
如图1a概要表示的半导体装置100可基于以后建置良好的程序而成。提供半导体层102(于所示SOI组态中或如按照主体组态的半导体基底)后，可形成如浅沟槽隔离(STI)等等各别隔离结构(图未示)，以便在半导体层102内界定尺寸经适度调整的主动区，其中可形成一或多个如半导体装置100的电路组件。为此，可使用尖端的微影、蚀刻、沉积及平整化技术。随后，可如以上说明根据晶体管要求调整信道区106的掺杂。
之后，可对栅极电极105与栅极绝缘层104提供适当材料，方式是例如藉由氧化及/或沉积栅极绝缘层104、以及藉由沉积栅极电极105的材料，接着藉由先进微影及蚀刻技术，以便适度界定栅极电极105的横向尺寸。在尖端应用中，栅极长度可落在大约50纳米的范围内，对于高度先进半导体装置甚至更小。
其次，可基于保形沉积技术及/或氧化程序，接着进行异向性蚀刻程序，形成第一间隔物结构。在一些描述性具体实施例中，间隔物结构可包含一或多个间隔物层，其中初始层厚度及各别蚀刻条件可实质决定第一间隔物结构的目标宽度。例如，可利用制程温度实质低于约450℃或实质低于约400℃的ALD程序，藉由沉积一或多个间隔物形成材料，形成第一间隔物结构。根据描述性实施例，可在如约室温的低温下沉积第一间隔物结构。在特殊描述性实施例中，如图1b所示，第一间隔物结构是藉由硅氧化物及硅氮化物材料之一的薄间隔物衬垫107(「间隔物零」)所形成。
在间隔物衬垫107形成后，可进行其它布植程序，如源极/漏极扩展区布植以及选用的光晕布植。在图1b所示的阶段，可进行第一布植程序112，以便将掺质引进半导体层102内，使得源极/漏极扩展区108E是与非晶区109内的间隔物衬垫107对齐而成。本文中，得藉由间隔物衬垫107获得栅极电极105的各别位移。在待制半导体装置100待实现为NMOS装置的案例中，第5族元素(例如P、As、Sb等等)所提供的掺质是予以植入非晶区109内，用以产生N型源极/漏极扩展区108E。在待制半导体装置100待实现为PMOS装置的案例中，第3族元素(例如B、Al等等)所提供的掺质是予以植入非晶区109内，用以产生P型源极/漏极扩展区108E。
所属领域技术人员将了解的是，图1b所示阶段的热预算实质低于约450℃或低于约400℃。本案发明人了解的是，对于源极/漏极扩展区108E形成时的低热预算，得以免除早期基底再结晶，并且可改良源极/漏极扩展区108E的工程，从而改良装置效能。例如，可在第一布植程序112期间布植界定良好的掺质分布，以致可高精确度形成源极/漏极扩展区108E。例如，非晶化部位109在第一布植程序112期间可导致高度均匀状况。所属领域技术人员将了解的是，由于非晶区109的深度Da，源极/漏极扩展区实质受限于非晶区109。
图1c概要描述更晚期制造阶段的晶体管装置100。如图所示，可毗连于栅极结构，亦即栅极电极105和栅极介电质104，并且在第一间隔物结构，亦即间隔物衬垫170上提供第二间隔物结构113(请参阅图1b)。第二间隔物结构113可藉由组合间隔物组件111(「间隔物一」)与包封层112而成。包封层112可对栅极介电质104提供蚀刻终止及进一步包封。第二间隔物结构113也可包含另外的个别间隔物组件(图未示)，端视各别程序要求而定。间隔物组件111可由如硅氮化物或硅氧化物的任何适当材料构成，并且可具有适于界定漏极与源极区108D的宽度，漏极与源极区108D是由第二间隔物结构113形成后所进行的第二布植程序114所形成。例如，可利用制程温度实质低于约450℃或实质低于约400℃的ALD程序，藉由沉积一或多个间隔物形成材料，形成第二间隔物结构113。根据描述性实施例，可在如约室温的低温下沉积第二间隔物结构113。
所属领域技术人员将了解的是，高达图1c所示阶段的热预算实质低于约450℃或低于约400℃。在一些描述性具体实施例中，可选择制程参数，使得如所布植的漏极与源极区108D可在非晶区109内界定，藉以提供因信道效应降低或免除所致的高度均匀布植状况。所属领域技术人员将了解的是，第二间隔物结构113的总体宽度可与漏极与源极区108D及源极/漏极扩展区108E的总体组态相关，其中第二间隔物结构113的宽度和第一间隔物结构的厚度可相关，以便在活化植入物用较晚阶段进行对应的退火程序后，获得信道区106的所需有效信道长度。
图1d概要描述对应的退火程序115期间的半导体装置100，退火程序115可为习知的RTA(快速热退火)程序，其中可选择各别的制程参数，亦即有效退火温度及程序持续时间，以致得以获得漏极与源极区108D的所需横向及垂直分布。如所示，若漏极与源极区108D是实质向下延伸至埋置型绝缘层103，可需要适度高的退火温度搭配较长的处理时间，从而也需要增加间隔物结构113的宽度，以便获得所需的有效信道长度106L。所以，对于高度尖端的应用，当漏极与源极区108D的深度需要增加时，间隔物结构113的所需宽度可不允许进一步缩减晶体管100的总体长度尺寸。另一方面，使用高度先进的退火技术，如具有极短退火时间的雷射式或闪光灯式程序，可无法有效允许依深度方向增大漏极与源极区108D，并且因而可需要额外措施，用以获得漏极与源极区108D的所需有效信道长度106L及增加的垂直扩展。例如，可在界定源极/漏极扩展区108E前形成漏极与源极区108D，其中可进行各别退火程序，以便获得高扩散活性。之后，各别扩展区可藉由对应的布植程序予以界定，然后伴随显著降低的扩散活性进行退火程序，如可基于以上所指定先进退火技术予以完成一般。然而，在此状况下，可需要许多额外处理步骤，如移除间隔物、形成额外间隔物组件于界定漏极与源极区后的后续处理期间等等。
例如，可如退火程序115进行如上所述的RTA程序或任何其它照射式程序，退火程序115具有适当的制程参数，为的是活化植入的掺质以及修复任何先前布植程序所造成的晶体损坏。例如，退火程序115可基于大约500至800℃的适度低温包含热处理，掺质扩散在此温度下可适度低。在此状况下，可获得有效率的再结晶，其中掺质原子也可有效定位于晶格位置。在其它情况下，可施加适度高温以便提供所需掺质扩散，其中在应用例如范围大约900至1100℃的适度高温之前或之后，可进行照射式退火程序以便进一步增强掺质活化，同时藉由对应地限制各别照射时间而实质不影响任何进一步掺质扩散。因此，在退火程序115后，可存在程度适高的活化掺质并且修复布植诱发型损坏。
如上关于图1a至1c所述，关于非晶区的再结晶，预非晶化布植程序(图1a的110)及退火程序(图1d的115)之间的热预算，亦即源极/漏极扩展形成(随附第一间隔物结构形成)后且退火程序前，实质低。如本揭露提出的处理流程在低热预算与高热预算之间提供清楚的截止(cut-off)。如以上说明，例如，随着退火程序前的低热预算，得以藉由源极/漏极扩展区及源极与漏极区对非晶区的植入达到效能提升，而无需引进额外程序或涉及复杂的应变工程。因此，如本揭露所提出的程序，未对生产率及成本造成减损效应。
关于图2a至2c，将说明的是用于改良NMOS装置效能的进一步措施。
图2a概要描述半导体装置200的剖面图，其根据上面关于图1b所述的半导体装置100表示NMOS装置，亦即，在非晶区209中形成源极/漏极扩展区208E之后。因此，基底201、半导体层202及埋置型绝缘层203可对应于如上面所述的基底101、半导体层102及埋置型绝缘层103。半导体层202例如可由如锗(Ge)、II-VI族、III-V族半导体化合物等等适当的半导体材料构成。埋置型绝缘层203例如可由任何如二氧化硅、硅氮化物等等适当的介电材料构成。或者另一种选择，主体组态可如上面关于图1a所述予以实现，亦即，半导体层202的厚度可显著大于任何形成于其中的电路组件的垂直深度，以致可为大量电路组件提供共通的半导体本体。
半导体装置200还可包含栅极结构，其包含形成于半导体层202上面并且藉由栅极绝缘层204与其隔离的栅极电极205，其中在一些描述性具体实施例中，栅极电极205可具有大约50纳米及更小的长度。应该进一步了解的是，栅极电极205的提供形式可为如多晶硅等等适当的栅极电极材料，而在其它描述性具体实施例中，术语「栅极电极」也可表示各别的虚拟栅极结构或取代栅极结构，其可在往后制造阶段中藉由适当材料予以取代。在栅极电极205的侧壁上，可提供如间隔物衬垫207的第一间隔物结构，其可由任何如二氧化硅、硅氮化物等等适当的材料所构成。栅极结构的组态可实质对应于如上面所述半导体装置100的栅极结构。
再者，非晶区209(以破折线表示)是如上面关于图1a所述在半导体层202中，毗连于并且与栅极电极205对齐而成。例如，非晶区209可扩展至大约对应于半导体层202至少一半厚度的深度(请参阅上面关于图1a对深度Da的说明)。
再者，NMOS装置200具有界定于非晶区209中的源极/漏极扩展区208E。源极/漏极扩展区208E表示如上面关于图1b所述，运用第5族元素所提供的掺质，藉由第一布植程序112所形成N型导电性的掺杂区。注意到的是，源极/漏极扩展区208E的位移形成对应的信道区206，其可由第一间隔物结构的厚度所界定，如间隔物衬垫207，也如先前引用装置100所述。
于图2a所示的阶段，进行第三布植程序220，用于与栅极结构205及第一间隔物结构207对齐，将氟植入半导体层202内。在本揭露的一些描述性具体实施例中，第三布植程序220的能量可落在5至20keV的等级、或5至15keV的等级、或8至10keV的等级。按照一些描述性具体实施例，运用于第三布植程序220中的能量剂量可为1013至1015cm-2的等级、或1014至1015cm-2的等级、或4×1014至1×1015cm-2的等级。
关于图2b，将说明进一步替代具体实施例。图2b概要描述NMOS装置200'，其可实质类似于如上所述的NMOS装置200，然而，不同处在于，第三布植程序未进行于如上面关于图2a所述的阶段。反而，第二间隔物结构213是在形成源极/漏极扩展区208E后予以形成。可如上面关于半导体装置100所述，根据第二间隔物结构113，形成第二间隔物结构213。例如，第二间隔物结构213可，例如搭配衬垫材料212，包含一或多个额外间隔物组件211。
于图2b所示的阶段，进行第三布植程序220'，用于与第二间隔物结构213对齐，将氟植入半导体层202内。在描述性具体实施例中，第三布植程序220'可类似上面第三布植程序220的说明予以设置。因此，第三布植程序220'是进行于形成第二间隔物结构213后及布植源极与漏极区前，亦即，如上面所述的第二布植程序114。
关于图2c，将说明另一替代具体实施例。图2b概要描述NMOS装置200”，其可实质类似于如上所述的NMOS装置200'，然而，不同处在于，第三布植程序'未进行于如上面关于图2b所述的阶段。反而，进行第二布植程序(图未示)，导致非晶区209形成源极与漏极区208D。可类似上面关于半导体装置100所述的第二布植程序114，进行第二布植程序(图未示)。
于形成源极与漏极区208D后，进行第三布植程序220”，用于与第二间隔物结构213对齐，将氟植入半导体层202内。可类似于上面关于图2a所述的第三布植程序220，设置第三布植程序220”。因此，可将氟植入源极与漏极区208D。
或者另一种选择，可与第二布植程序同时进行第三布植程序220”。
所属领域技术人员将了解的是，在第三布植程序后，可随退火程序继续处理，如上面关于图1d所述的退火程序115。例如，可按照适当的制程参数，进行建置良好的习知RTA程序或任何其它照射式程序，以便活化植入的掺质并且修复任何先前布植程序造成的晶体损坏。例如，退火程序可基于大约500至800℃的适度低温包含热处理，掺质扩散在所述温度下可适度低。在此情况下，可获得有效率的再结晶，其中掺质原子也可有效定位于晶格位置。在其它情况下，可施加适度高温以便提供所需掺质扩散，其中在应用例如范围大约900至1100℃的适度高温之前或之后，可进行照射式退火程序以便进一步增强掺质活化，同时藉由对应地限制各别照射时间而实质不影响任何进一步掺质扩散。因此，在退火程序115后，可存在程度适高的活化掺质并且修复布植诱发型损坏。
如上所述，关于非晶区的再结晶，预非晶化布植程序(图1a的110)及退火程序之间的热预算，亦即源极/漏极扩展形成(随附第一间隔物结构形成)后且退火程序前，实质低。如本揭露提出的处理流程在低热预算与高热预算之间提供清楚的截止(cut-off)。如以上说明，例如，随着退火程序前的低热预算，得以藉由源极/漏极扩展区及源极与漏极区对非晶区的植入达到效能提升，而无需引进额外程序或涉及复杂的应变工程。因此，如本揭露所提出的程序，未对生产率及成本造成减损效应。
图3a概要表示如本案发明人根据无预非晶化布植程序且无氟布植进行的处理流程，所制造半导体装置关闭电流(IODD)与饱和漏极电流(IDSAT)之间的关系。IODD对IDSAT的相符(according)关系通常称为通用曲线。尤其是，曲线A表示以低热预算所制造半导体装置的通用曲线，以及曲线B表示以高热预算所制造半导体装置的通用曲线。如图3a所示，运用低与高热预算未获得半导体装置的效能变化。
图3b概要表示如本案发明人根据有根据本揭露的预非晶化布植程序但无氟布植进行的处理流程，所制造半导体装置关闭电流(IODD)与饱和电流(IDSAT)之间的关系。在低热预算方案中，如通用曲线D所示，获得半导体装置的改良型IODD对IDSAT特性，与涉及高热预算方案的程序所制造的半导体装置有所不同，如通用曲线C所示。尤其是，相较于以类似饱和电流(曲线D)涉及低热预算方案的程序所制造的半导体装置，涉及高热预算方案(曲线C)所制造的半导体装置有较高的关闭电流。
图3c概要表示如本案发明人根据未进行预非晶化布植程序的处理流程所制造NMOS装置，其关闭电流(IODD)与饱和电流(IDSAT)之间的关系。所示通用曲线E、F及G表示不同处理流程IODD与IDSAT之间的关系：具有高热预算的处理流程(通用曲线E)、具有低热预算且无氟布植的处理流程(通用曲线F)、以及具有低热预算程序和氟布植的处理流程(通用曲线G)。如图3c所示，相较于高预算程序，可藉由低热预算程序，关闭电流与饱和电流特性的改良较小。
图3d概要表示如本案发明人根据进行按照本揭露的预非晶化布植程序的处理流程所制造的NMOS装置，其关闭电流(IODD)与饱和电流(IDSAT)之间的关系。所示通用曲线H、I及J表示不同处理流程IODD与IDSAT之间的关系：具有高热预算的处理流程(通用曲线H)、具有低热预算且无氟布植的处理流程(通用曲线I)、以及具有低热预算程序和氟布植的处理流程(通用曲线J)。如图3d所示，相较于高预算程序，可藉由本揭露的低热预算程序，关闭电流与饱和电流特性有重大改良。至于NMOS装置，搭配低热预算处理流程，如上面所述以植入氟可显著提升NMOS装置的效能。
本案发明人了解的是，如轻掺杂区(LDD)形成的类源极/漏极扩展区形成与快速热退火(RTA)之间的热预算(TB)，对源极/漏极扩展区工程至关重要。随着例如半导体装置的信道长度由掺质分布所界定，半导体装置的效能取决于源极/漏极扩展区的掺质分布。
所属领域技术人员将了解的是，预非晶化对源极/漏极扩展区及源极/漏极区提供界定清楚的掺质分布，因而改良如MOSFET装置及HK/MG MOSFET装置的半导体装置的效能。关系硅基底的再结晶，如上述说明所建议，辨识低与高热预算之间清楚的截止，对生产率及成本的影响可有限，并且可在先进技术节点制造较高效能的装置，而无需将复杂的制造程序引进FEOL(前段)处理流程。
由以上说明，变得清楚的是，根据源极/漏极扩展区形成后且RTA前所实施揭露的低热预算方案，形成源极/漏极扩展区时的预非晶化布植代表PFET(P信道场效晶体管)及NFET(N信道场效晶体管)半导体装置的效能促成工具。所属领域技术人员将了解的是，在RTA前，整个处理流程维持非晶区，因此，早期基底再结晶得以免除。
本揭露提供程序，其中，轻掺杂源极/漏极(源极/漏极扩展区的形成)后对预快速热退火的热预算低，使得轻掺杂源极/漏极布植的工程允许驱动装置效能。提出的是，藉由免除早期基底再结晶，对预RTA，在后轻掺杂源极/漏极阶段运用低热预算程序中的预非晶化布植程序(PAI)，作为效能促成工具。因此，PAI可视为PMOS及NMOS装置的效能促成工具。轻掺杂源极/漏极或源极/漏极处选用的核心氟布植，在NMOS装置上提供额外改良。因此，氟的共布植，连同低热预算方案，可视为表示NMOS装置另外的效能促成工具。
所属领域技术人员将了解的是，随着低热预算方案，相较于应变工程，藉由布植的效能提升可轻易达成。如本揭露所提出的布植方案，对生产率及成本的影响非常有限。
本揭露在一些态样中提供形成半导体装置的方法，其中非晶区是形成于制造期间的早期阶段，并且非晶区是保存于后续处理过程顺序期间，以及在制造期间的早期阶段具有非晶区的中间半导体装置结构。本文中，栅极结构是设于半导体基底上方，并且非晶区是毗连栅极结构而成。源极/漏极扩展区或源极/漏极区是在非晶区中形成。在一些描述性具体实施例中，可将氟植入非晶区内。在形成源极/漏极扩展区及/或源极/漏极区后，进行快速热退火程序。
以上所揭示的特殊具体实施例仅属描述性，正如本发明可以所属领域的技术人员所明显知道的不同但均等方式予以改进并且实践而具有本文的指导效益。例如，前述制程步骤可用不同顺序实施。另外，除了作为底下权利要求中所述，对于本文所示构造或设计的细节无限制用意。因此，得以证实以上所揭示特殊具体实施例可予以改变或改进并且所有此等变化皆视为落于本发明的范畴及精神内。因此，本文所谋求的保护是如底下权利要求中所提。

Claims (12)

1.一种制造半导体装置的方法，其包括：
在半导体基底上方提供栅极结构；
进行用于形成毗连该栅极结构的非晶区的预非晶化布植程序；
进行用于在所述非晶区中完整地形成源极/漏极扩展区的第一布植程序；
进行用于在所述非晶区中完整地形成源极/漏极区的第二布植程序；以及
在形成所述源极/漏极区之后进行快速热退火程序，其中，在提供该栅极结构与进行该快速热退火程序之间进行的处理步骤都不具有大于450℃的温度。
2.如权利要求1所述的方法，其特征在于，在提供该栅极结构与进行该快速热退火程序之间进行的处理步骤都不具有大于400℃的温度。
3.如权利要求1所述的方法，其特征在于，该方法更包括在进行该第一布植程序前及/或进行该第二布植程序前，形成在该栅极结构各侧包含间隔物的第一间隔物结构。
4.如权利要求3所述的方法，其特征在于，该方法更包括在该第一布植程序后且该第二布植程序前，在该第一间隔物结构上方形成第二间隔物结构。
5.如权利要求4所述的方法，其特征在于，形成该第一间隔物结构及该第二间隔物结构的至少一者包括进行原子层沉积程序。
6.如权利要求1所述的方法，其特征在于，该方法更包括进行用于将氟植入所述非晶区内的第三布植程序。
7.如权利要求6所述的方法，其特征在于，该第三布植程序是在该第一布植程序后且该第二布植程序前进行。
8.如权利要求6所述的方法，其特征在于，该第三布植程序是在该第二布植程序期间进行。
9.如权利要求6所述的方法，其特征在于，该第三布植程序是在该第二布植程序后进行。
10.如权利要求6所述的方法，其特征在于，该半导体装置为NMOS装置。
11.一种制造半导体装置的方法，其包括：
在半导体基底上方提供栅极结构；
进行用于形成毗连该栅极结构的非晶区的预非晶化布植程序；
进行用于在所述非晶区中完整地形成源极/漏极扩展区的第一布植程序；
进行用于在所述非晶区中完整地形成源极/漏极区的第二布植程序；
进行用于将氟植入所述非晶区内的第三布植程序；以及
在所述源极/漏极区形成于所述非晶区中后进行快速热退火程序，
其中，在提供该栅极结构与进行该快速热退火程序之间进行的处理步骤都不具有大于450℃的温度。
12.如权利要求11所述的方法，其特征在于，该第三布植程序是在所述源极/漏极区形成于所述非晶区中的期间或之后进行。
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