CN108206187A - 包括一或多个非易失存储器单元的半导体结构及形成方法 - Google Patents

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Abstract

本发明涉及包括一或多个非易失存储器单元的半导体结构及形成方法，其中，一种半导体结构包括：包括半导体材料的支持衬底、位于该支持衬底上方的埋置绝缘层、位于该埋置绝缘层上方的半导体层，该半导体层具有上表面及下表面，该下表面位于该埋置绝缘层上，以及至少一个非易失存储器单元。该非易失存储器单元包括沟道区、前栅极结构、掺杂背栅区以及电荷储存材料。该沟道区位于该半导体层中。该前栅极结构位于该沟道区及该半导体层的该上表面上方。该掺杂背栅区位于该沟道区下方的该支持衬底中。该电荷储存材料至少嵌入该沟道区与该背栅区之间的该埋置绝缘层的部分中。

Description

包括一或多个非易失存储器单元的半导体结构及形成方法
技术领域
本发明通常涉及集成电路领域，尤其涉及包括非易失存储器(nonvolatilememory)装置的集成电路。
背景技术
非易失存储器(例如闪速存储器)可用于各种储存装置中，例如，安全数字存储卡(SD卡)、USB棒、固态硬盘(solid state drive；SSD)以及各种电子装置例如手机、平板电脑、媒体播放器等的内部存储器。非易失存储器的进一步应用包括嵌入式系统，其中，除了逻辑装置及/或易失性存储器装置以外，设置包括非易失存储器的非易失存储块，以及其中，该非易失存储器装置及该逻辑装置以及/或者易失性存储器装置物理地且电性地集成于单个衬底，例如单块硅衬底上。除了非易失存储器单元以外，可设于该单块硅衬底上的装置可包括逻辑晶体管，即设于逻辑电路中的场效应晶体管，以及/或者设于易失性存储器电路(例如静态随机访问存储器及/或动态随机访问存储器)中的场效应晶体管。包括非易失存储器的嵌入式系统在各种领域中得到应用。例如，它们可用于汽车及物联网应用中。例如，由于消除输入/输出缓冲区、设计灵活性、较低功耗以及/或者片上系统功能的缘故，所以与在分开的衬底上设置非易失存储器以及逻辑及/或易失性存储器电路的解决方案相比，在单个衬底上集成非易失存储器及逻辑电路以及/或者易失性存储器有助于提升性能并降低成本。
已用于嵌入式系统的闪速存储器单元架构的类型包括：包括单个栅极的1晶体管单元(1T单元)，以及分离栅极解决方案例如1.5晶体管(1.5T)及2晶体管(2T)单元。在此类存储器单元中，在该存储器单元中所储存的数据位可由电性绝缘材料所包围的闪速栅极电极中所储存的电荷量表示。已知的闪速存储器单元可在晶片表面上以基本平面的配置形成，其中，除了用于形成逻辑电路及/或易失性存储器电路中的场效应晶体管的多个工艺步骤以外，还执行若干额外的工艺步骤。尤其，在闪速存储器单元的该形成中可采用双栅极氧化物工艺。由于需要执行该额外工艺步骤以形成该闪速存储器单元，所以在嵌入式系统中设置非易失存储器可能具有较高的成本开销。
Tiwari等人的“A silicon nanocrystals based memory”Appl.Phys.Lett.，68:1377-79，1996揭露使用由储存于硅纳米晶体中的电荷引起的阈值漂移的存储器结构。
Tsuji等人的“Germanium nanoparticles formed in silicon dioxide layerby multi-energy implantation and oxidation state of Ge atoms”Journal ofPhysics:Conference Series，61:1196-1201，2007揭露在Si衬底上的SiO2层中多能量注入Ge负离子。该Ge纳米粒子据说有望成为一种可行的光发射源。
Xu等人的“Self-assembled SiGe nanoparticles integrated into SOI”Materials Letters,73:39-41，2012揭露通过Ge离子注入结合后续退火工艺在绝缘体上硅结构的顶部硅中合成SiGe纳米粒子。
本发明提供半导体结构及其形成方法，其可有助于减少在与逻辑电路及/或易失性存储器电路中的晶体管相同的衬底上形成非易失存储器单元所采用的工艺步骤的数目。
发明内容
下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。
本文中所揭露的一种示例半导体结构包括：包括半导体材料的支持衬底、位于该支持衬底上方的埋置绝缘层、位于该埋置绝缘层上方的半导体层，该半导体层具有上表面及下表面，该下表面位于该埋置绝缘层上，以及至少一个非易失存储器单元。该非易失存储器单元包括沟道区、前栅极结构、掺杂背栅区以及电荷储存材料。该沟道区位于该半导体层中。该前栅极结构位于该沟道区及该半导体层的该上表面上方。该掺杂背栅区位于该沟道区下方的该支持衬底中。该电荷储存材料至少嵌入该沟道区与该背栅区之间的该埋置绝缘层的部分中。
本文中所揭露的一种示例方法包括提供绝缘体上半导体结构。该绝缘体上半导体结构包括：包括半导体材料的支持衬底、位于该支持衬底上方的埋置绝缘层以及位于该埋置绝缘层上方的半导体层，该半导体层具有上表面及下表面，该下表面位于该埋置绝缘层上。形成非易失存储器单元。该非易失存储器单元的该形成包括执行第一离子注入工艺，其中，在该埋置绝缘层的第一部分中注入第一离子。在执行该第一离子注入工艺以后，执行退火工艺，其中，形成嵌入该埋置绝缘层的该第一部分中的电荷储存材料，其包括该注入第一离子的至少其中一些。在该埋置绝缘层的该第一部分下方的该支持衬底中形成掺杂背栅区，以及在位于该埋置绝缘层的该第一部分上方的该半导体层的第一部分上方形成前栅极结构。
附图说明
参照下面结合附图所作的说明可理解本发明，该些附图中类似的附图标记表示类似的元件，且其中：
图1显示依据一个实施例的半导体结构的示意剖视图；
图2至5显示依据一个实施例处于一种制造半导体结构的方法的各阶段中的图1的半导体结构的示意剖视图；以及
图6显示依据一个实施例处于一种制造半导体结构的方法的一个阶段中的依据一个实施例的半导体结构的示意剖视图。
尽管本文中所揭露的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例方式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本发明所执行的常规程序。
现在将参照附图来说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本发明的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
在本文中所揭露的实施例中，利用流程可形成非易失存储器单元，在该流程中，除利用标准流程形成全耗尽绝缘体上半导体(fullydepleted semiconductor-on-insulator；FDSOI)晶体管所采用的工艺步骤以外，仅执行较少数目的额外工艺步骤。在形成浅沟槽隔离及/或沟道硅锗(cSiGe)之前，通过掩膜离子注入，可将用于形成纳米粒子浮置栅极的种类注入全耗尽绝缘体上半导体结构的埋置绝缘层中。利用光刻工艺可形成该离子注入中所使用的掩膜，其中，采用氟化氪激光辐射来曝光光阻。与氟化氪激光辐射相比具有较短波长的氟化氩激光辐射不需要用于该注入掩膜。不过，在替代实施例中，也可采用氟化氩激光辐射。该注入掩膜可定义浮置栅区，在该浮置栅区中可设置非易失存储器单元的浮置栅极。其中不会设置非易失存储器单元的浮置栅极的区域可被该注入掩膜覆盖。该注入掩膜吸收离子，使得基本上没有离子注入其中不会形成浮置栅极的区域中的埋置绝缘层中。注入该埋置绝缘层中的该种类可包括锗、硅、金属、氮及/或氟化物的离子。
可执行退火工艺，以基于注入该埋置绝缘层中的该种类形成纳米粒子。该纳米粒子可嵌入该埋置绝缘层的电性绝缘材料(例如二氧化硅)中，且可用于形成非易失存储器单元的纳米粒子浮置栅极。该退火工艺可为炉式退火工艺，其在从约900至1100℃的温度范围内执行约1小时，不过，其中，该退火工艺的温度及持续时间可依据注入该埋置绝缘层中的该种类而变化。在一些实施例中，该退火工艺可为共同退火工艺，其也用于致密化(densify)浅沟槽隔离中的电性绝缘材料，例如，高深宽比工艺(high aspect ratioprocess；HARP)退火。
通过在该浮置栅区下方的支持衬底的部分中执行阱注入可形成背栅区，其可提供非易失存储器单元的编程/擦除栅极。可形成浅沟槽隔离结构，以横向定义各非易失存储器单元的纳米粒子浮置栅极。该浅沟槽隔离结构的该形成可采用浸入层光刻。
随后，在一些实施例中，可执行用以形成全耗尽绝缘体上半导体晶体管的传统工艺，以完成该非易失存储器单元的形成，并且还形成可用于逻辑电路及/或易失性存储器电路的全耗尽绝缘体上半导体场效应晶体管。尤其，该非易失存储器单元的前栅极结构可与场效应晶体管的栅极结构同时形成。该非易失存储器单元的该前栅极结构可包括该非易失存储器单元的控制栅极。
因为不需要修改在该全耗尽绝缘体上半导体结构的前侧的处理，所以本文中所揭露的实施例可使非易失存储器单元较容易地集成于形成集成电路的流程中。如此，前侧形貌可与基础平台相同。本文中所揭露的非易失存储器单元可能非常适于依行执行编程及擦除操作的NAND闪存。
图1显示依据一个实施例的半导体结构100的示意剖视图。半导体结构100可包括支持衬底102，位于支持衬底102上方的埋置绝缘层103以及位于埋置绝缘层103上方的半导体层104。在一些实施例中，支持衬底102及半导体层104可包括硅且埋置绝缘层103可包括二氧化硅。
半导体结构100可包括非易失存储器单元105。非易失存储器单元105可为非易失存储器的部分，该非易失存储器包括多个非易失存储器单元，该些非易失存储器单元具有与非易失存储器单元105的配置对应的配置。在一些实施例中，该非易失存储器可为NAND闪速存储器。
半导体结构100还可包括场效应晶体管119。场效应晶体管119可设于逻辑电路或非易失存储器电路(例如静态随机访问存储器电路或动态随机访问存储器电路)中。因此，半导体结构100可包括非易失存储器电路与逻辑及/或易失性存储器电路。在一些实施例中，半导体结构100可包括片上系统(system on a chip)，且它例如可用于汽车及/或物联网应用。
半导体结构100还可包括沟槽隔离结构129。沟槽隔离结构129可包括延伸穿过半导体层104及埋置绝缘层103至支持衬底102中的半导体层104的沟槽，该些沟槽由电性绝缘材料例如二氧化硅填充。沟槽隔离结构129可在非易失存储器单元105与场效应晶体管119之间提供电性绝缘，且它可将非易失存储器单元105及场效应晶体管119与半导体结构100中的其它电路元件电性绝缘。尤其，在非易失存储器单元105设于包括多个非易失存储器单元的非易失存储器电路的实施例中，沟槽隔离结构129可将非易失存储器单元105与该非易失存储器电路中的其它非易失存储器单元电性绝缘。
场效应晶体管119不需要邻近非易失存储器单元105设置，如图1中所示意。在其它实施例中，非易失存储器单元105与场效应晶体管119可彼此相隔一段距离设置。例如，非易失存储器单元105可设于半导体结构100的非易失存储器区域中，且场效应晶体管119可设于半导体结构100中用以设置逻辑电路及/或易失性存储器电路的区域中。
支持衬底102、埋置绝缘层103及半导体层104可提供绝缘体上半导体结构101。在一些实施例中，绝缘体上半导体结构101可为全耗尽绝缘体上半导体结构，其中，半导体层104的厚度经调整以在半导体结构100的操作期间实现半导体结构100中所设置的装置(例如非易失存储器单元105及场效应晶体管119)的沟道区的全耗尽。在一些实施例中，半导体层104可具有在从约5至25纳米的范围内的厚度，例如，约7纳米的厚度。埋置绝缘层103可具有在从约5至30纳米的范围内的厚度，例如，约20纳米的厚度。
非易失存储器单元105可包括设于非易失存储器105中的半导体层104的部分中的源区106、沟道区107以及漏区108。源区106及漏区108设于沟道区107的相对侧上。在一些实施例中，非易失存储器单元105可为N沟道非易失存储器单元，其中，源区106及漏区108为N掺杂。沟道区107可具有与源区106及漏区108的掺杂不同的掺杂。例如，沟道区107可为P掺杂或基本未掺杂。在源区106上方可设置抬升式源区117，且在漏区108上方可设置抬升式漏区118。抬升式源漏区117、118可具有与源区106及漏区108的掺杂相同类型的掺杂。
在沟道区107上方可设置非易失存储器单元105的前栅极结构109。前栅极结构109设于半导体结构100的前侧，该侧是与埋置绝缘层103及支持衬底102相对的半导体层104的一侧。
前栅极结构109可包括栅极绝缘层110、非易失存储器单元105的控制栅极111、以及邻近控制栅极111的一个或多个侧间隙壁112。
此外，非易失存储器单元105可包括掺杂背栅区113，其设于沟道区107下方的衬底102中。此外，如图1中所示，背栅区113可设于源区106及漏区108下方。背栅区113可具有与支持衬底102的基本掺杂不同的掺杂。在非易失存储器单元105为N沟道非易失存储器单元的实施例中，背栅区113可为N掺杂。支持衬底102的基本掺杂可为P型掺杂。因此，在背栅区113与背栅区113以外的支持衬底102的部分之间可具有PN过渡，其可在半导体结构100的操作过程中在背栅区113与支持衬底102的其它部分之间提供电性绝缘。
半导体结构100可包括背栅接触区114。背栅接触区114可包括具有与背栅区113的掺杂对应的掺杂的半导体材料。在背栅区113为N掺杂的实施例中，背栅接触区114也可为N掺杂。背栅接触区114可与背栅区113连续。本文中，如果在两个掺杂半导体区之间具有没有PN过渡的电性导电路径，则将该两个掺杂半导体区(例如背栅接触区114与背栅区113)表示为彼此连续。如图1中所示，背栅接触区114可延伸穿过埋置绝缘层103至半导体层104的平面。沟槽隔离结构129的一部分可将背栅接触区114与非易失存储器单元105中的半导体层104的该部分及其下方的埋置绝缘层103的该部分隔开。如此，背栅接触区114可与非易失存储器单元105的源106、沟道107及漏108区电性绝缘。
非易失存储器单元105还可包括嵌入非易失存储器单元105的埋置绝缘层103的该部分中的电荷储存材料115。尤其，电荷储存材料115可嵌入位于沟道区107与背栅区113之间的埋置绝缘层103的该部分中。此外，电荷储存材料115可嵌入位于源区106及漏区108与背栅区113之间的埋置绝缘层103的部分中。在此类实施例中，整个非易失存储器单元105可设于包括电荷储存材料115的埋置绝缘层103的部分130中。
电荷储存材料115可设于大致在埋置绝缘层103的中心的埋置绝缘层103的区域中，以在大致在埋置绝缘层103的中心的区域中设置较大量的电荷储存材料115，而在位于埋置绝缘层103与半导体层104之间的界面处的埋置绝缘层103的区域中以及在位于电荷储存层103与支持衬底102之间的界面处的区域中设置较小量的电荷储存材料115或基本没有电荷储存材料115。
在一些实施例中，电荷储存材料115可包括半导体材料，例如锗、硅以及/或者硅锗。在其它实施例中，电荷储存材料115可包括金属。在进一步的实施例中，电荷储存材料115可包括与形成埋置绝缘层103的电性绝缘材料不同的电性绝缘材料。在埋置绝缘层103为二氧化硅层的实施例中，电荷储存材料115可包括：包括氮及氟化物的至少其中一种(例如，氮化硅或氮氧化硅)的化合物。
电荷储存材料115可以嵌入埋置绝缘层103的材料中的电荷储存材料115的纳米粒子的形式设置。在图1中，用附图标记116示例表示一个纳米粒子。该些纳米粒子可具有在从约2至5纳米的范围内的直径，取决于形成工艺，且它们可被埋置绝缘层103的材料包围，从而它们被电性绝缘且为电性浮置。如果在电荷储存材料115的纳米粒子116中提供电荷，则该电荷的电场可作用于沟道区107中的半导体层104的材料上，从而电荷储存材料115的纳米粒子116的该电荷可影响为在源区106与漏区108之间的沟道区107中获得电性导电沟道而需要施加于控制栅极111的阈值电压。
由于电荷储存材料115的纳米粒子116被埋置绝缘层103的电性绝缘材料包围，因此电荷储存材料115的电荷可保存较长时间，且可用于储存非易失存储器单元105中的信息位，其中，逻辑“1”及逻辑“0”由电荷储存材料115的不同电荷量表示。因此，电荷储存材料115可提供非易失存储器单元105的浮置栅极。
为读取非易失存储器单元105中所储存的数据位，可在源区106与漏区108之间施加电压，且可向控制栅极111施加栅极电压。依据在电荷储存材料115中所储存的电荷量而在源区106与漏区108之间流动的电流可通过传感放大器(未显示)测量。
背栅区113可设置非易失存储器单元105的编程/擦除栅极。为编程非易失存储器单元105，可通过背栅接触区114向背栅区113施加比施加于源漏区106、108及/或控制栅极111的电压更负的电压，使得电子可自背栅区113隧穿(tunnel)至埋置绝缘层103中的电荷储存材料115并对电荷储存材料115充电。
为擦除非易失存储器单元105，可通过背栅接触区114向背栅区113施加比施加于源漏区106、108及/或控制栅极111的电压更正的电压，使得电子可自电荷储存材料115通过埋置绝缘层103中的电性绝缘材料隧穿至背栅区113中。
针对编程及擦除所施加的典型电压可在从约3至5V的范围内，而读取操作可在其中设置非易失存储器单元105的集成电路的供电电压(Vdd)的通常电压模式下执行。
在一些实施例中，非易失存储器单元105可设于NAND闪速存储器中，其中，多个非易失存储器单元的背栅区113彼此连续。在此类实施例中，针对两个或更多该非易失存储器单元可设置单个背栅接触区114。
本发明不限于非易失存储器单元105为N沟道非易失存储器单元的实施例。在其它实施例中，非易失存储器单元105可为P沟道非易失存储器单元，其中，源漏区106、108及抬升式源漏区117、118以及背栅区113及背栅接触区114为P掺杂。
场效应晶体管119可包括设于绝缘体上半导体结构101的半导体层104中的源区120、沟道区121以及漏区122。在源区120上方可设置抬升式源区127，且在漏区122上方可设置抬升式漏区128。此外，场效应晶体管119可包括栅极结构123，其包括场效应晶体管119的栅极绝缘层124及栅极125。邻近栅极125可设置侧间隙壁126。在一些实施例中，在场效应晶体管119的源、沟道及漏区120、121、122下方可设置不与非易失存储器单元105的背栅区113连续的背栅区132。在半导体结构100的操作过程中，在一些实施例中，通过具有与背栅接触114的特征类似的特征的背栅接触(未显示)可向背栅区132施加电压，以控制场效应晶体管119的阈值电压。
在一些实施例中，场效应晶体管119可为N沟道晶体管，其中，源区120、漏区122、抬升式源区127及抬升式漏区128为N掺杂，且沟道区121为P掺杂或基本未掺杂。背栅区132可具有与支持衬底102的基本掺杂不同的掺杂，且它可为P掺杂或N掺杂。
场效应晶体管119可设于不包括电荷储存材料的埋置绝缘层103的部分131处。在一些实施例中，场效应晶体管119的配置可对应传统全耗尽绝缘体上半导体场效应晶体管的配置。
在一些实施例中，非易失存储器单元105的栅极结构109的配置可与场效应晶体管119的栅极结构123的配置类似。尤其，栅极绝缘层110可由与栅极绝缘层124基本相同的一种或多种材料形成，控制栅极111可由与场效应晶体管119的栅极125基本相同的一种或多种材料形成，以及侧间隙壁112可由与侧间隙壁126基本相同的一种或多种材料形成。在一些实施例中，栅极绝缘层110、124可包括具有比二氧化硅还大的介电常数的高k介电材料，例如二氧化铪、二氧化锆、氧化锆铪以及/或者硅酸铪。控制栅极111及场效应晶体管119的栅极125可包括金属，例如，位于栅极绝缘层110、124上方的功函数调整金属层(未显示)及/或多晶硅。侧间隙壁112、126可包括二氧化硅、氮化硅以及/或者氮氧化硅。
为提供与非易失存储器单元105及场效应晶体管119的电性连接，在半导体结构100上方可设置包括用导电材料填充的接触孔的层间介电质以及包括接触过孔及导电线(未显示)的一个或多个互连层，以接触非易失存储器单元105及场效应晶体管119。而且，在抬升式源区117、127，抬升式漏区118、128，控制栅极111，栅极125及背栅接触区114的其中一些或全部中可设置硅化物(未显示)。这些元件的特征可对应传统上用于集成电路的那些，且传统方法可用于其形成。因此，本文中将省略关于这些元件以及可用于其形成的方法的详细说明。
下面将参照图2至5说明可用于形成上面参照图1所述的半导体结构的方法。
图2显示依据一个实施例处于一种制造半导体结构100的方法的一个阶段的半导体结构100的示意剖视图。可提供包括支持衬底102、埋置绝缘层103及半导体层104的绝缘体上半导体结构101。这可通过用于形成绝缘体上半导体结构的已知技术来完成。在一些实施例中，在牺牲晶片的表面上可形成埋置绝缘层103，且具有埋置绝缘层103形成于其上的该牺牲晶片可与支持衬底102结合。随后，可切割该牺牲晶片。该牺牲晶片的一部分可保留于埋置绝缘层103上，且可提供半导体层104。
在绝缘体上半导体结构101上方可形成掩膜202。掩膜202可为光阻掩膜且它可通过光刻工艺形成。在一些实施例中，为形成掩膜202，通过使用氟化氪激光辐射可曝光光阻层，该氟化氪激光辐射可通过氟化氪受激准分子激光器产生。为形成掩膜202，与通过氟化氩准分子激光器产生的氟化氩激光辐射相比具有较长波长的氟化氪激光辐射就形成掩膜202的光学分辨率要求而言可能是足够的。不过，在其它实施例中，也可使用氟化氩激光辐射。掩膜202可覆盖其中将设置电荷储存材料115的部分以外的半导体结构100的部分。因此，掩膜202可定义该半导体结构的区域，在该区域中形成非易失存储器单元的浮置栅极，例如包括由电荷储存材料115提供的浮置栅极的非易失存储器单元105。
在形成掩膜202以后，可执行由图2中的附图标记201表示的离子注入工艺。在该离子注入工艺中，可用用以形成电荷储存材料115的材料的离子照射半导体结构100。在电荷储存材料115包括锗的实施例中，在离子注入工艺201中，可用锗离子照射半导体结构100。在电荷储存材料115包括硅锗的实施例中，可用硅离子及锗离子照射半导体结构100。在电荷储存材料115包括硅的实施例中，可用硅离子照射半导体结构100。在电荷储存材料115包括金属的实施例中，在离子注入工艺201中可用相应金属的离子照射半导体结构100。在电荷储存材料115包括包括氮或氟的化合物的实施例中，可用氮或氟离子照射半导体结构100。
可依据将要设于其中嵌入有电荷储存材料115的埋置绝缘层103的该部分中的单位面积电荷储存材料115的量来选择离子注入工艺201中所采用的离子剂量。
用于离子注入工艺201的离子能量可经选择以使大多数离子大致停留于埋置绝缘层103的中心并在埋置绝缘层103中形成注入区203。在图2中，附图标记204表示离子注入工艺201的投影射程(projectedrange)，即离半导体结构100的表面的距离，在此处获得离子注入工艺201中注入半导体结构100中的种类的最大浓度。
附图标记205表示纵向弥散，即沿与离子注入方向(图2的图示平面中的垂直方向)对应的半导体结构100的垂直方向的注入材料分布的标准偏差。附图标记206表示横向弥散，即沿横向方向(图2的图示平面中的水平方向)离子停留于埋置绝缘层103中的位置与该离子撞击半导体结构100的表面的位置之间的差的标准偏差。由于离子的横向弥散，注入区域203可在掩膜202的边缘下方延伸一定程度。不过，位于掩膜202下方的埋置绝缘层103的部分(其距离掩膜202的边缘远大于横向弥散206)可基本免受离子注入工艺201中的离子照射。如此，可形成其中基本没有离子注入的埋置绝缘层103的部分，该部分对应基本没有电荷储存材料嵌入其中的埋置绝缘层103的部分131(图1)。
未被掩膜202覆盖的半导体结构100的部分(但沿垂直方向与由离子注入工艺201的投影射程204表示的注入种类的最大浓度平面隔开基本上远大于纵向弥散205的距离)在离子注入工艺201中仅可接收少量离子。如此，可基本避免或至少减少离子注入工艺201中离子向半导体层104中的注入以及离子向支持衬底102中的注入。而且，在埋置绝缘层103与半导体层104之间的界面附近以及在埋置绝缘层103与支持衬底102之间的界面附近的埋置绝缘层103中仅可获得小浓度的注入种类。而且，离子注入工艺201的上损伤边缘(即比投影射程204小1.5倍纵向弥散的与半导体结构100的表面的距离)可在埋置绝缘层103内，从而可基本避免或减少由离子注入引起的半导体层104的损伤。
在离子注入工艺201中用锗离子照射半导体结构100，埋置绝缘层103具有约20纳米的厚度且半导体层104具有约7纳米的厚度的实施例中，在离子注入工艺201中所使用的离子能量可为约15KeV，从而获得约16纳米的该离子注入的投影射程204，其在埋置绝缘层103与半导体层204之间的界面下方约9纳米。如此，靠近埋置绝缘层103的中心可获得注入种类的最大浓度。在此类实施例中，可获得约6纳米的纵向弥散，其对于在埋置绝缘层103与支持衬底102及半导体层104之间的界面处获得较小浓度的注入种类以及对于基本避免或至少减少半导体层104的损伤是足够的。在一些实施例中，在该离子注入工艺中所使用的离子剂量可在从约2·1015离子/平方厘米至约5·1015离子/平方厘米的范围内。
在其它实施例中，可使用离子注入工艺201的不同参数。在下面的表格中，针对向硅中的锗离子的注入的不同能量提供投影射程204、纵向弥散205、横向弥散206以及距离半导体层104的表面的上损伤边缘的深度。由于针对锗离子的硅与二氧化硅的阻止本领大致相等，因此在支持衬底102及半导体层104包括硅且埋置绝缘层103包括二氧化硅的实施例中，这些值也适用于将锗离子注入绝缘体上半导体结构101中。
在将锗离子以外的离子注入半导体结构100的实施例中，可使用该离子注入工艺的其它参数。
在一些实施例中，离子注入工艺201可为热卡盘离子注入(hotchuck ionimplantation)工艺，其执行于大于室温的温度下，尤其，大于约20℃，例如在高达约450℃的温度范围内。这可通过已知的热卡盘离子注入机来完成。在高温下执行离子注入工艺201可有助于基本避免或至少减少离子注入工艺201中埋置绝缘层103的非晶化。
图3显示处于该制造半导体结构100的方法的下一阶段的半导体结构100的示意剖视图。在离子注入工艺201以后，通过阻层剥离工艺可移除掩膜202。接着，在一些实施例中，在半导体层104的部分中可形成沟道硅锗。为实现此目的，在硅锗区105上方形成硅锗层；执行氧化工艺，其中，来自该硅锗层的硅被氧化且该锗扩散进入下方硅层的部分中；以及移除在该氧化工艺中所形成的二氧化硅。在其它实施例中，可省略沟道硅锗的形成。
随后，可形成沟槽隔离结构129。通过使用氧化及/或沉积技术在半导体结构100上方可形成衬垫层301(可包括二氧化硅)以及硬掩膜层302(可包括氮化硅)。随后，通过光刻及蚀刻技术可图案化衬垫层301及硬掩膜层302，以形成覆盖除了其中将要形成沟槽隔离结构129的半导体结构100的部分以外的半导体结构100的硬掩膜。在一些实施例中，在用于自衬垫层301及硬掩膜层302形成该硬掩膜的光刻工艺中，可使用浸入层光刻。
随后，可执行一个或多个蚀刻工艺，以在未被该硬掩膜覆盖的半导体结构100的部分形成延伸穿过半导体层104及埋置绝缘层103至支持衬底102中的沟槽303、304、305、306。接着，在半导体结构100上方可形成电性绝缘材料层307，其可包括二氧化硅。在一些实施例中，电性绝缘材料层307可包括多个子层，例如衬里层(可包括二氧化硅)及填充层(也可包括二氧化硅并设于该衬里层上方)。为形成该衬里层及该填充层，可采用不同的工艺。例如，可采用不同的沉积工艺来形成该衬里层及该填充层，该些工艺经优化以消除注入损伤及隧穿氧化物的质量。而且，在一些实施例中，该衬里层的形成可包括氧化工艺，其中，通过氧化半导体层104及/或支持衬底102的材料形成二氧化硅。
在形成电性绝缘材料层307以后，可执行退火工艺。在退火工艺308中，基于在离子注入工艺201中注入半导体结构100中的离子可形成电荷储存材料115。在离子注入工艺201中在半导体结构100中注入锗、硅或金属的实施例中，可形成包括相应材料的纳米粒子。在其它实施例中，例如，在半导体结构100中注入氮及/或氟的实施例中，该注入种类可与埋置绝缘层103的材料化学反应，从而可形成包括氮及/或氟的化合物。
此外，退火工艺308可致密化电性绝缘材料307，与用于形成浅沟槽隔离结构的传统高深宽比工艺(HARP)中所采用的退火工艺类似。
在离子注入工艺201中在半导体结构100中注入锗的实施例中，退火工艺308可执行于在从约900至1100℃的范围内的温度下，例如约1000℃的温度下，且在升温之后的退火时间可在从约30至90分钟的范围内，例如约1小时。通过将该半导体结构插入被加热至该退火温度的炉中可执行退火工艺308。
本发明不限于将基于注入埋置绝缘层103中的离子形成电荷储存材料115与致密化电性绝缘材料层307结合的实施例。在其它实施例中，可在该制造半导体结构100的方法的不同阶段执行形成该电荷储存材料的退火工艺。下面将参照图6说明此类实施例的例子。
图4显示处于该制造半导体结构100的方法的下一阶段的半导体结构100的示意剖视图。在形成电性绝缘材料层307及退火工艺308以后，可执行化学机械抛光工艺，以移除位于沟槽303、304、305、306外部的电性绝缘材料层307的部分。位于沟槽303、304、305、306中的电性绝缘材料层307的部分可保留于半导体结构100中，并可提供沟槽隔离结构129。
随后，通过光刻及蚀刻技术可移除在背栅接触区114的位置处的半导体层104及埋置绝缘层103的部分，以暴露背栅接触区114中的支持衬底102的半导体材料。
此外，可执行离子注入工艺402，其中，采用用以掺杂非易失存储器单元105及场效应晶体管119的背栅区113、132的掺杂物的离子照射半导体结构100。其中不会设置背栅区113、132的半导体结构100的部分可由掩膜401覆盖。掩膜401可为光阻掩膜，且它可通过光刻技术形成。掩膜401可在离子注入工艺402中保护位于掩膜401下方的半导体结构100的部分免受离子照射。因此，背栅区113、132可相互隔开形成。
本发明不限于背栅区113、132具有相同类型掺杂的实施例。在其它实施例中，背栅区113、132可为不同掺杂。在此类实施例中，背栅区113、132的其中一个可由掩膜覆盖，而在背栅区113、132的其中另一个中注入离子。
图5显示处于该制造半导体结构100的方法的下一阶段的半导体结构100的示意剖视图。在离子注入工艺402以后，可移除掩膜401并可在半导体结构100上方形成栅极堆叠505。栅极堆叠505可包括栅极绝缘材料层501以及栅极电极材料层502。在一些实施例中，层501、502可包括非易失存储器单元105及场效应晶体管119的栅极绝缘层110、124及栅极111、125的材料。在其它实施例中，非易失存储器单元105的控制栅极结构109及场效应晶体管119的栅极结构123可通过替代栅极工艺形成。在此类实施例中，栅极绝缘材料层501可包括伪栅极绝缘材料，例如二氧化硅，且栅极电极材料层502可包括伪栅极电极材料，例如多晶硅。此外，栅极堆叠505可包括硬掩膜材料层，例如氮化硅。可通过光刻及蚀刻技术图案化该硬掩膜材料层，以形成硬掩膜503，其覆盖将要形成控制栅极结构109及场效应晶体管119的栅极结构123之处的半导体结构100的部分。接着，可执行一个或多个蚀刻工艺504，以移除未被硬掩膜503覆盖的栅极堆叠505的部分，其中，形成控制栅极结构109及场效应晶体管119的栅极结构123。
随后，可执行进一步的工艺步骤，以获得图1中所示的半导体结构100的配置。尤其，可通过在半导体结构100上方沉积一种或多种侧间隙壁材料的一个或多个层并执行一个或多个非等向性蚀刻工艺来移除位于半导体结构100的基本水平部分上方的该一个或多个侧间隙壁材料层的部分来形成侧间隙壁112、126。
随后，可执行选择性外延生长工艺以形成抬升式源区117、127及抬升式漏区118、128。此外，该选择性外延生长工艺可在背栅接触区114沉积半导体材料，从而减小背栅接触区114的表面与半导体层104的表面之间的高度差。该选择性外延生长工艺可为沉积工艺，其经调整以在暴露半导体材料之处的半导体结构100的部分上方沉积掺杂半导体材料，并在被其它材料(例如二氧化硅或氮化硅)覆盖的半导体结构100的部分上方沉积基本未掺杂的半导体材料或仅少量的掺杂半导体材料。接着，可执行退火工艺，以活化注入背栅区113、132中的掺杂物，并自抬升式源区117、127及抬升式漏区118、128扩散掺杂物至下方半导体层104的部分中，其中，形成源区106、120及漏区108、122。
如上所述，本发明不限于基于注入埋置绝缘层103中的离子形成电荷储存材料115而执行的退火工艺也用于致密化电性绝缘材料层307的实施例。
图6显示处于一种形成半导体结构100的方法的一个替代实施例的阶段的半导体结构100的示意剖视图。在上面参照图2所述的离子注入工艺201以后，可移除掩膜202，并可执行退火工艺601。退火工艺601的特征(例如执行退火工艺601的温度以及退火工艺601的持续时间)可对应上面参照图3所述的退火工艺308的特征。在退火工艺601中，可基于离子注入工艺201中注入埋置绝缘层103中的离子形成电荷储存材料115的纳米粒子，其中一个纳米粒子由附图标记116表示。
在退火工艺601以后，该制造半导体结构100的方法可继续在半导体层104中可选地形成硅锗区，以及形成沟槽隔离结构129，可如上参照图3所述执行该些工艺。随后，可执行如上参照图4及5所述的进一步工艺步骤，以完成半导体结构100的形成。
由于本发明可以本领域的技术人员借助本文中的教导而明白的不同但等同的方式修改并实施，因此上面所揭露的特定实施例仅为示例性质。例如，可以不同的顺序执行上述工艺步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如下面的权利要求所述。因此，显然，可对上面所揭露的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。要注意的是，用以说明本说明书以及所附权利要求中的各种工艺或结构的例如“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类工艺的排列顺序。因此，本发明请求保护的范围如下面的权利要求所述。

Claims (20)

1.一种半导体结构，包括：
包括半导体材料的支持衬底、位于该支持衬底上方的埋置绝缘层以及位于该埋置绝缘层上方的半导体层，该半导体层具有上表面及下表面，该下表面位于该埋置绝缘层上；以及
至少一个非易失存储器单元，该至少一个非易失存储器单元包括：
沟道区，位于该半导体层中；
前栅极结构，位于该沟道区及该半导体层的该上表面上方；
掺杂背栅区，位于该沟道区下方的该支持衬底中；以及
电荷储存材料，至少嵌入该沟道区与该背栅区之间的该埋置绝缘层的部分中。
2.如权利要求1所述的半导体结构，其中，该前栅极结构包括栅极绝缘层及控制栅极，以及其中，该掺杂背栅区提供编程/擦除栅极。
3.如权利要求2所述的半导体结构，其中，该至少一个非易失存储器单元还包括位于该沟道区的相对侧上的该半导体层中的源区及漏区，位于该源区上方的抬升式源区以及位于该漏区上方的抬升式漏区。
4.如权利要求3所述的半导体结构，其中，该埋置绝缘层包括基本没有电荷储存材料嵌入其中的部分，以及其中，该半导体结构还包括至少一个场效应晶体管，该至少一个场效应晶体管包括位于基本没有电荷储存材料嵌入其中的该埋置绝缘层的该部分上方的该半导体层中的源区、沟道区及漏区，以及位于该沟道区上方的栅极结构。
5.如权利要求4所述的半导体结构，还包括沟槽隔离结构，其中，位于该非易失存储器单元中的该埋置绝缘层的部分由该沟槽隔离结构横向定义。
6.如权利要求5所述的半导体结构，其中，该电荷储存材料包括嵌入该埋置绝缘层的材料中的该电荷储存材料的纳米粒子。
7.如权利要求6所述的半导体结构，还包括背栅接触区，以提供电性连接至该至少一个非易失存储器单元的该掺杂背栅区的至少其中一个。
8.如权利要求7所述的半导体结构，其中，该埋置绝缘层包括二氧化硅，以及该电荷储存材料包括锗、硅、金属以及包括氮及氟的至少其中之一的化合物的至少其中一种。
9.一种方法，包括：
提供绝缘体上半导体结构，其包括：包括半导体材料的支持衬底、位于该支持衬底上方的埋置绝缘层以及位于该埋置绝缘层上方的半导体层，该半导体层具有上表面及下表面，该下表面位于该埋置绝缘层上；以及
形成非易失存储器单元，该非易失存储器单元的该形成包括：
执行第一离子注入工艺，其中，在该埋置绝缘层的第一部分中注入第一离子；
在执行该第一离子注入工艺以后，执行退火工艺，其中，形成嵌入该埋置绝缘层的该第一部分中的电荷储存材料，其包括该注入第一离子的至少其中一些；
在该埋置绝缘层的该第一部分下方的该支持衬底中形成掺杂背栅区；以及
在位于该埋置绝缘层的该第一部分上方的该半导体层的第一部分上方形成前栅极结构。
10.如权利要求9所述的方法，还包括在执行该第一离子注入工艺之前形成掩膜，该掩膜定义在该第一离子注入工艺期间在该埋置绝缘层中被注入该第一离子的该第一部分以及在该第一离子注入工艺期间在该埋置绝缘层中基本没有该第一离子被注入的第二部分。
11.如权利要求10所述的方法，其中，该掺杂背栅区的该形成包括执行第二离子注入工艺，其中，在该埋置绝缘层的该第一部分下方的该支持衬底的部分中注入第二离子，该第二离子包括掺杂物离子。
12.如权利要求11所述的方法，在执行该第一离子注入工艺以后，还包括形成沟槽隔离结构，该沟槽隔离结构横向定义该非易失存储器单元中的该埋置绝缘层的该第一部分的部分。
13.如权利要求12所述的方法，还包括在位于该埋置绝缘层的该第二部分上方的该半导体层的第二部分上方形成场效应晶体管的栅极结构，其中，该场效应晶体管的该栅极结构及该非易失存储器单元的该前栅极结构形成于共栅极形成工艺中。
14.如权利要求13所述的方法，还包括：
在邻近该非易失存储器单元的该前栅极结构的该半导体层中形成该非易失存储器单元的源区及该非易失存储器单元的漏区，位于该前栅极结构下方的该半导体层的部分提供该非易失存储器单元的沟道区；以及
在邻近该场效应晶体管的该栅极结构的该半导体层中形成该场效应晶体管的源区及该场效应晶体管的漏区，位于该场效应晶体管的该栅极结构下方的该半导体层的部分提供该场效应晶体管的沟道区；
其中，该场效应晶体管及该非易失存储器单元的该源漏区的该形成包括：
邻近各该非易失存储器单元的该前栅极结构及该场效应晶体管的该栅极结构形成相应掺杂抬升式源区及相应掺杂抬升式漏区；以及
自该掺杂抬升式源漏区扩散掺杂物至该掺杂抬升式源漏区下方的该半导体层的部分中。
15.如权利要求14所述的方法，其中，该半导体结构为全耗尽绝缘体上半导体结构。
16.如权利要求15所述的方法，其中，该第一离子包括锗、硅、金属、氮及氟的至少其中一种的离子。
17.如权利要求16所述的方法，其中，在从室温至约450℃的范围内的温度下执行该第一离子注入工艺。
18.如权利要求17所述的方法，其中，该第一离子包括锗离子，以及其中，该退火工艺为炉式退火工艺，该退火工艺执行于在从约900至1100℃的范围内的温度下以及在从约30至90分钟的范围内升温后的退火时间。
19.如权利要求18所述的方法，其中，该第一离子注入工艺的离子剂量在从约2·1015离子/平方厘米至约5·1015离子/平方厘米的范围内，以及其中，该第一离子注入工艺的离子能量经选择以大致在该埋置绝缘层的垂直厚度的中心获得该注入第一离子的最大浓度。
20.如权利要求19所述的方法，其中，该沟槽隔离结构的该形成包括形成延伸穿过该半导体层及该埋置绝缘层的一个或多个沟槽以及在该一个或多个沟槽中形成电性绝缘材料，其中，在形成该电性绝缘材料的至少部分以后执行该退火工艺，该退火工艺致密化该电性绝缘材料的该至少部分。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825914B2 (en) * 2017-11-13 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing method of semiconductor device
CN108766970A (zh) * 2018-06-13 2018-11-06 上海华力微电子有限公司 一种sonos存储器及其制备方法
US10840383B1 (en) * 2019-05-17 2020-11-17 Qualcomm Incorporated Non-volatile memory (NVM) structure with front and back gates

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020140023A1 (en) * 2001-03-28 2002-10-03 Kabushiki Kaisha Toshiba Semiconductor storage element
CN1909231A (zh) * 2005-08-01 2007-02-07 株式会社瑞萨科技 半导体器件及使用该半导体器件的半导体集成电路
US20070284628A1 (en) * 2006-06-09 2007-12-13 Ashok Kumar Kapoor Self aligned gate JFET structure and method
CN101154575A (zh) * 2006-04-04 2008-04-02 三星电子株式会社 具有在金属氧化物介质层中的电荷存储纳米晶体的集成电路器件栅结构及其制造方法
US20080242022A1 (en) * 2007-03-30 2008-10-02 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements within a dielectric layer and process of forming the electronic device
CN101312213A (zh) * 2007-05-24 2008-11-26 中国科学院微电子研究所 一种纳米晶浮栅结构的非挥发性存储单元及其制作方法
CN101330008A (zh) * 2007-06-20 2008-12-24 中国科学院微电子研究所 一种制作金属纳米晶非挥发性存储器的方法
US20090189215A1 (en) * 2005-04-20 2009-07-30 National University Of Singapore Nonvolatile flash memory device and method for producing the same
US20090212363A1 (en) * 2008-02-27 2009-08-27 Advanced Micro Devices, Inc. Method for forming a one-transistor memory cell and related structure
CN101960604A (zh) * 2008-03-13 2011-01-26 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
CN102969278A (zh) * 2011-08-31 2013-03-13 上海华力微电子有限公司 提高数据保持能力的浮体动态随机存储器单元制造方法
US20140091281A1 (en) * 2012-10-02 2014-04-03 International Business Machines Corporation Non-volatile memory device employing semiconductor nanoparticles
CN104704566A (zh) * 2012-08-03 2015-06-10 高通股份有限公司 具有写辅助电路的sram读优选位单元

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
KR101498873B1 (ko) * 2008-07-08 2015-03-04 삼성전자주식회사 디램 및 비휘발성 메모리 특성을 갖는 메모리 소자의 구동방법
WO2011097592A1 (en) * 2010-02-07 2011-08-11 Zeno Semiconductor , Inc. Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
RU2012142197A (ru) * 2010-03-04 2014-04-10 Юниверсити Оф Флорида Рисерч Фаундейшн, Инк. Полупроводниковые устройства с электроперколяционным слоем истока и способы их изготовления
US8653596B2 (en) * 2012-01-06 2014-02-18 International Business Machines Corporation Integrated circuit including DRAM and SRAM/logic
WO2013156990A1 (en) * 2012-04-19 2013-10-24 Ramot At Tel-Aviv University Ltd. Memory cell based on electro-statically formed nanowire
US8895995B2 (en) * 2012-09-24 2014-11-25 International Business Machines Corporation Lateral silicon-on-insulator bipolar junction transistor radiation dosimeter

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020140023A1 (en) * 2001-03-28 2002-10-03 Kabushiki Kaisha Toshiba Semiconductor storage element
US20090189215A1 (en) * 2005-04-20 2009-07-30 National University Of Singapore Nonvolatile flash memory device and method for producing the same
CN1909231A (zh) * 2005-08-01 2007-02-07 株式会社瑞萨科技 半导体器件及使用该半导体器件的半导体集成电路
CN101154575A (zh) * 2006-04-04 2008-04-02 三星电子株式会社 具有在金属氧化物介质层中的电荷存储纳米晶体的集成电路器件栅结构及其制造方法
US20070284628A1 (en) * 2006-06-09 2007-12-13 Ashok Kumar Kapoor Self aligned gate JFET structure and method
US20080242022A1 (en) * 2007-03-30 2008-10-02 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements within a dielectric layer and process of forming the electronic device
CN101312213A (zh) * 2007-05-24 2008-11-26 中国科学院微电子研究所 一种纳米晶浮栅结构的非挥发性存储单元及其制作方法
CN101330008A (zh) * 2007-06-20 2008-12-24 中国科学院微电子研究所 一种制作金属纳米晶非挥发性存储器的方法
US20090212363A1 (en) * 2008-02-27 2009-08-27 Advanced Micro Devices, Inc. Method for forming a one-transistor memory cell and related structure
CN101960604A (zh) * 2008-03-13 2011-01-26 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
CN102969278A (zh) * 2011-08-31 2013-03-13 上海华力微电子有限公司 提高数据保持能力的浮体动态随机存储器单元制造方法
CN104704566A (zh) * 2012-08-03 2015-06-10 高通股份有限公司 具有写辅助电路的sram读优选位单元
US20140091281A1 (en) * 2012-10-02 2014-04-03 International Business Machines Corporation Non-volatile memory device employing semiconductor nanoparticles

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