TWI662654B - 包含一或多個非揮發性記憶體單元之半導體結構及其形成方法 - Google Patents

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Abstract

一種半導體結構，包括：包括半導體材料的支持基板、位於該支持基板上方的埋置絕緣層、位於該埋置絕緣層上方的半導體層，該半導體層具有上表面及下表面，該下表面位於該埋置絕緣層上，以及至少一個非揮發性記憶體單元。該非揮發性記憶體單元包括通道區、前閘極結構、摻雜背閘極區以及電荷儲存材料。該通道區位於該半導體層中。該前閘極結構位於該通道區及該半導體層的該上表面上方。該摻雜背閘極區位於該通道區下方的該支持基板中。該電荷儲存材料至少嵌入該通道區與該背閘極區之間的該埋置絕緣層的部分中。

Description

包含一或多個非揮發性記憶體單元之半導體結構及其形成方法
本發明通常係關於積體電路領域，尤其係關於包括非揮發性記憶體(nonvolatile memory)裝置的積體電路。
非揮發性記憶體(例如快閃記憶體)可用於各種儲存裝置中，例如，安全數位記憶卡(SD卡)、USB棒、固態硬碟(solid state drive；SSD)以及各種電子裝置例如手機、平板電腦、媒體播放器等的內部記憶體。非揮發性記憶體的進一步應用包括嵌入式系統，其中，除了邏輯裝置及/或揮發性記憶體裝置以外，設置包括非揮發性記憶體的非揮發性記憶體區塊，以及其中，該非揮發性記憶體裝置及該邏輯裝置以及/或者揮發性記憶體裝置物理地且電性地集成於單個基板，例如單塊矽基板上。除了非揮發性記憶體單元以外，可設於該單塊矽基板上的裝置可包括邏輯電晶體，即設於邏輯電路中的場效電 晶體，以及/或者設於揮發性記憶體電路(例如靜態隨機存取記憶體及/或動態隨機存取記憶體)中的場效電晶體。包括非揮發性記憶體的嵌入式系統在各種領域中得到應用。例如，它們可用於汽車及物聯網應用中。例如，由於消除輸入/輸出緩衝區、設計靈活性、較低功耗以及/或者片上系統功能的緣故，所以與在分開的基板上設置非揮發性記憶體以及邏輯及/或揮發性記憶體電路的解決方案相比，在單個基板上集成非揮發性記憶體及邏輯電路以及/或者揮發性記憶體有助於提升性能並降低成本。
已用於嵌入式系統的快閃記憶體單元架構的類型包括：包括單個閘極的1電晶體單元(1T單元)，以及分離閘極解決方案例如1.5電晶體(1.5T)及2電晶體(2T)單元。在此類記憶體單元中，在該記憶體單元中所儲存的資料位元可由電性絕緣材料所包圍的快閃閘極電極中所儲存的電荷量表示。已知的快閃記憶體單元可在晶片表面上以基本平面的配置形成，其中，除了用於形成邏輯電路及/或揮發性記憶體電路中的場效電晶體的多個製程步驟以外，還執行若干額外的製程步驟。尤其，在快閃記憶體單元的該形成中可採用雙閘極氧化物製程。由於需要執行該額外製程步驟以形成該快閃記憶體單元，所以在嵌入式系統中設置非揮發性記憶體可能具有較高的成本開銷。
Tiwari等人的“A silicon nanocrystals based memory”Appl.Phys.Lett.，68：1377-79， 1996揭露使用由儲存於矽奈米晶體中的電荷引起的閾值漂移的記憶體結構。
Tsuji等人的“Germanium nanoparticles formed in silicon dioxide layer by multi-energy implantation and oxidation state of Ge atoms”Journal of Physics：Conference Series，61：1196-1201，2007揭露在Si基板上的SiO2層中多能量植入Ge負離子。該Ge奈米粒子據說有望成為一種可行的光發射源。
Xu等人的“Self-assembled SiGe nanoparticles integrated into SOI”Materials Letters,73：39-41，2012揭露通過Ge離子植入結合後續退火製程在絕緣體上矽結構的頂部矽中合成SiGe奈米粒子。
本發明提供半導體結構及其形成方法，其可有助於減少在與邏輯電路及/或揮發性記憶體電路中的電晶體相同的基板上形成非揮發性記憶體單元所採用的製程步驟的數目。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化形式的概念，作為後面所討論的更詳細說明的前序。
本文中所揭露的一種示例半導體結構包括：包括半導體材料的支持基板、位於該支持基板上方的埋置絕緣層、位於該埋置絕緣層上方的半導體層，該半導體層具有上表面及下表面，該下表面位於該埋置絕緣層上，以及至少一個非揮發性記憶體單元。該非揮發性記憶體單元包括通道區、前閘極結構、摻雜背閘極區以及電荷儲存材料。該通道區位於該半導體層中。該前閘極結構位於該通道區及該半導體層的該上表面上方。該摻雜背閘極區位於該通道區下方的該支持基板中。該電荷儲存材料至少嵌入該通道區與該背閘極區之間的該埋置絕緣層的部分中。
本文中所揭露的一種示例方法包括提供絕緣體上半導體結構。該絕緣體上半導體結構包括：包括半導體材料的支持基板、位於該支持基板上方的埋置絕緣層以及位於該埋置絕緣層上方的半導體層，該半導體層具有上表面及下表面，該下表面位於該埋置絕緣層上。形成非揮發性記憶體單元。該非揮發性記憶體單元的該形成包括執行第一離子植入製程，其中，在該埋置絕緣層的第一部分中植入第一離子。在執行該第一離子植入製程以後，執行退火製程，其中，形成嵌入該埋置絕緣層的該第一部分中的電荷儲存材料，其包括該植入第一離子的至少其中一些。在該埋置絕緣層的該第一部分下方的該支持基板中形成摻雜背閘極區，以及在位於該埋置絕緣層的該第一部分上方的該半導體層的第一部分上方形成前閘極結構。
100‧‧‧半導體結構
101‧‧‧絕緣體上半導體結構
102‧‧‧支持基板、基板
103‧‧‧埋置絕緣層
104‧‧‧半導體層
105‧‧‧非揮發性記憶體單元
106‧‧‧源極區、源極
107‧‧‧通道區、通道
108‧‧‧汲極區、汲極
109‧‧‧前閘極結構、閘極結 構、控制閘極結構
110‧‧‧閘極絕緣層
111‧‧‧控制閘極、閘極
112‧‧‧側壁間隔物
113‧‧‧摻雜背閘極區、背閘極區
114‧‧‧背閘極接觸區、背閘極接觸
115‧‧‧電荷儲存材料
116‧‧‧奈米粒子
117‧‧‧抬升式源極區
118‧‧‧抬升式汲極區
119‧‧‧場效電晶體
120‧‧‧源極區
121‧‧‧通道區
122‧‧‧汲極區
123‧‧‧閘極結構
124‧‧‧閘極絕緣層
125‧‧‧閘極
126‧‧‧側壁間隔物
127‧‧‧抬升式源極區
128‧‧‧抬升式汲極區
129‧‧‧溝槽隔離結構
130‧‧‧部分
131‧‧‧部分
132‧‧‧背閘極區
201‧‧‧離子植入製程
202‧‧‧遮罩
203‧‧‧植入區
204‧‧‧投影射程
205‧‧‧縱向分散
206‧‧‧橫向分散
301‧‧‧襯墊層
302‧‧‧硬遮罩層
303‧‧‧溝槽
304‧‧‧溝槽
305‧‧‧溝槽
306‧‧‧溝槽
307‧‧‧電性絕緣材料層
308‧‧‧退火製程
401‧‧‧遮罩
402‧‧‧離子植入製程
501‧‧‧閘極絕緣材料層、層
502‧‧‧閘極電極材料層、層
503‧‧‧硬遮罩
504‧‧‧蝕刻製程
505‧‧‧閘極堆疊
601‧‧‧退火製程
參照下面結合附圖所作的說明可理解本發明，該些附圖中相同的元件符號表示類似的元件，且其中：第1圖顯示依據一個實施例的半導體結構的示意剖視圖；第2至5圖顯示依據一個實施例處於一種製造半導體結構的方法的各階段中的第1圖的半導體結構的示意剖視圖；以及第6圖顯示依據一個實施例處於一種製造半導體結構的方法的一個階段中的依據一個實施例的半導體結構的示意剖視圖。
儘管本文中所揭露的發明主題容許各種修改及替代形式，但本發明主題的特定實施例以示例方式顯示於附圖中並在本文中作詳細說明。不過，應當理解，本文中有關特定實施例的說明並非意圖將本發明限於所揭露的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以實現開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些決定將因不同實施而異。而且，應當瞭解，此類開發努力可能 複雜而耗時，但其仍然是本領域的普通技術人員借助本發明所執行的常規程序。
現在將參照附圖來說明本發明。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆，但仍包括該些附圖以說明並解釋本發明的示例。本文中所使用的詞語和詞組的意思應當被理解並解釋為與相關領域技術人員對這些詞語及詞組的理解一致。本文中的術語或詞組的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或詞組意圖具有特定意思，亦即不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或詞組的特定定義的定義方式明確表示於說明書中。
在本文中所揭露的實施例中，利用流程可形成非揮發性記憶體單元，在該流程中，除利用標準流程形成全耗盡絕緣體上半導體(fully depleted semiconductor-on-insulator；FDSOI)電晶體所採用的製程步驟以外，僅執行較少數目的額外製程步驟。在形成淺溝槽隔離及/或通道矽鍺(cSiGe)之前，通過遮罩離子植入，可將用於形成奈米粒子浮置閘極的種類植入全耗盡絕緣體上半導體結構的埋置絕緣層中。利用微影製程可形成該離子植入中所使用的遮罩，其中，採用氟化氪雷射輻射來曝光光阻。與氟化氪雷射輻射相比具有較短波長的氟化氬雷射輻射不需要用於該植入遮罩。不過，在替 代實施例中，也可採用氟化氬雷射輻射。該植入遮罩可定義浮置閘極區，在該浮置閘極區中可設置非揮發性記憶體單元的浮置閘極。其中不會設置非揮發性記憶體單元的浮置閘極的區域可被該植入遮罩覆蓋。該植入遮罩吸收離子，使得基本上沒有離子植入其中不會形成浮置閘極的區域中的埋置絕緣層中。植入該埋置絕緣層中的該種類可包括鍺、矽、金屬、氮及/或氟化物的離子。
可執行退火製程，以基於植入該埋置絕緣層中的該種類形成奈米粒子。該奈米粒子可嵌入該埋置絕緣層的電性絕緣材料(例如二氧化矽)中，且可用於形成非揮發性記憶體單元的奈米粒子浮置閘極。該退火製程可為爐式退火製程，其在從約900至1100℃的溫度範圍內執行約1小時，不過，其中，該退火製程的溫度及持續時間可依據植入該埋置絕緣層中的該種類而變化。在一些實施例中，該退火製程可為共同退火製程，其也用於緻密化(densify)淺溝槽隔離中的電性絕緣材料，例如，高深寬比製程(high aspect ratio process；HARP)退火。
通過在該浮置閘極區下方的支持基板的部分中執行阱植入可形成背閘極區，其可提供非揮發性記憶體單元的程式化/抹除閘極。可形成淺溝槽隔離結構，以橫向定義各非揮發性記憶體單元的奈米粒子浮置閘極。該淺溝槽隔離結構的該形成可採用浸入層微影。
隨後，在一些實施例中，可執行用以形成全耗盡絕緣體上半導體電晶體的傳統製程，以完成該非揮 發性記憶體單元的形成，並且還形成可用於邏輯電路及/或揮發性記憶體電路的全耗盡絕緣體上半導體場效電晶體。尤其，該非揮發性記憶體單元的前閘極結構可與場效電晶體的閘極結構同時形成。該非揮發性記憶體單元的該前閘極結構可包括該非揮發性記憶體單元的控制閘極。
因為不需要修改在該全耗盡絕緣體上半導體結構的前側的處理，所以本文中所揭露的實施例可使非揮發性記憶體單元較容易地集成於形成積體電路的流程中。如此，前側形貌可與基礎平臺相同。本文中所揭露的非揮發性記憶體單元可能非常適於依行執行程式化及抹除操作的NAND快閃。
第1圖顯示依據一個實施例的半導體結構100的示意剖視圖。半導體結構100可包括支持基板102，位於支持基板102上方的埋置絕緣層103以及位於埋置絕緣層103上方的半導體層104。在一些實施例中，支持基板102及半導體層104可包括矽且埋置絕緣層103可包括二氧化矽。
半導體結構100可包括非揮發性記憶體單元105。非揮發性記憶體單元105可為非揮發性記憶體的部分，該非揮發性記憶體包括多個非揮發性記憶體單元，該些非揮發性記憶體單元具有與非揮發性記憶體單元105的配置對應的配置。在一些實施例中，該非揮發性記憶體可為NAND快閃記憶體。
半導體結構100還可包括場效電晶體119。 場效電晶體119可設於邏輯電路或非揮發性記憶體電路(例如靜態隨機存取記憶體電路或動態隨機存取記憶體電路)中。因此，半導體結構100可包括非揮發性記憶體電路與邏輯及/或揮發性記憶體電路。在一些實施例中，半導體結構100可包括片上系統(system on a chip)，且它例如可用於汽車及/或物聯網應用。
半導體結構100還可包括溝槽隔離結構129。溝槽隔離結構129可包括延伸穿過半導體層104及埋置絕緣層103至支持基板102中的半導體層104的溝槽，該些溝槽由電性絕緣材料例如二氧化矽填充。溝槽隔離結構129可在非揮發性記憶體單元105與場效電晶體119之間提供電性絕緣，且它可將非揮發性記憶體單元105及場效電晶體119與半導體結構100中的其它電路元件電性絕緣。尤其，在非揮發性記憶體單元105設於包括多個非揮發性記憶體單元的非揮發性記憶體電路的實施例中，溝槽隔離結構129可將非揮發性記憶體單元105與該非揮發性記憶體電路中的其它非揮發性記憶體單元電性絕緣。
場效電晶體119不需要鄰近非揮發性記憶體單元105設置，如第1圖中所示意。在其它實施例中，非揮發性記憶體單元105與場效電晶體119可彼此相隔一段距離設置。例如，非揮發性記憶體單元105可設於半導體結構100的非揮發性記憶體區域中，且場效電晶體119可設於半導體結構100中用以設置邏輯電路及/或揮 發性記憶體電路的區域中。
支持基板102、埋置絕緣層103及半導體層104可提供絕緣體上半導體結構101。在一些實施例中，絕緣體上半導體結構101可為全耗盡絕緣體上半導體結構，其中，半導體層104的厚度經調整以在半導體結構100的操作期間實現半導體結構100中所設置的裝置(例如非揮發性記憶體單元105及場效電晶體119)的通道區的全耗盡。在一些實施例中，半導體層104可具有在從約5至25奈米的範圍內的厚度，例如，約7奈米的厚度。埋置絕緣層103可具有在從約5至30奈米的範圍內的厚度，例如，約20奈米的厚度。
非揮發性記憶體單元105可包括設於非揮發性記憶體105中的半導體層104的部分中的源極區106、通道區107以及汲極區108。源極區106及汲極區108設於通道區107的相對側上。在一些實施例中，非揮發性記憶體單元105可為N通道非揮發性記憶體單元，其中，源極區106及汲極區108為N摻雜。通道區107可具有與源極區106及汲極區108的摻雜不同的摻雜。例如，通道區107可為P摻雜或基本未摻雜。在源極區106上方可設置抬升式源極區117，且在汲極區108上方可設置抬升式汲極區118。抬升式源極區117、抬升式汲極區118可具有與源極區106及汲極區108的摻雜相同類型的摻雜。
在通道區107上方可設置非揮發性記憶體 單元105的前閘極結構109。前閘極結構109設於半導體結構100的前側，該側是與埋置絕緣層103及支持基板102相對的半導體層104的一側。
前閘極結構109可包括閘極絕緣層110、非揮發性記憶體單元105的控制閘極111、以及鄰近控制閘極111的一個或多個側壁間隔物112。
此外，非揮發性記憶體單元105可包括摻雜背閘極區113，其設於通道區107下方的基板102中。此外，如第1圖中所示，背閘極區113可設於源極區106及汲極區108下方。背閘極區113可具有與支持基板102的基本摻雜不同的摻雜。在非揮發性記憶體單元105為N通道非揮發性記憶體單元的實施例中，背閘極區113可為N摻雜。支持基板102的基本摻雜可為P型摻雜。因此，在背閘極區113與背閘極區113以外的支持基板102的部分之間可具有PN過渡，其可在半導體結構100的操作過程中在背閘極區113與支持基板102的其它部分之間提供電性絕緣。
半導體結構100可包括背閘極接觸區114。背閘極接觸區114可包括具有與背閘極區113的摻雜對應的摻雜的半導體材料。在背閘極區113為N摻雜的實施例中，背閘極接觸區114也可為N摻雜。背閘接觸區114可與背閘極區113連續。本文中，如果在兩個摻雜半導體區之間具有沒有PN過渡的電性導電路徑，則將該兩個摻雜半導體區(例如背閘接觸區114與背閘極區113) 表示為彼此連續。如第1圖中所示，背閘接觸區114可延伸穿過埋置絕緣層103至半導體層104的平面。溝槽隔離結構129的一部分可將背閘接觸區114與非揮發性記憶體單元105中的半導體層104的該部分及其下方的埋置絕緣層103的該部分隔開。如此，背閘接觸區114可與非揮發性記憶體單元105的源極106、通道107及汲極108區電性絕緣。
非揮發性記憶體單元105還可包括嵌入非揮發性記憶體單元105的埋置絕緣層103的該部分中的電荷儲存材料115。尤其，電荷儲存材料115可嵌入位於通道區107與背閘極區113之間的埋置絕緣層103的該部分中。此外，電荷儲存材料115可嵌入位於源極區106及汲極區108與背閘極區113之間的埋置絕緣層103的部分中。在此類實施例中，整個非揮發性記憶體單元105可設於包括電荷儲存材料115的埋置絕緣層103的部分130中。
電荷儲存材料115可設於大致在埋置絕緣層103的中心的埋置絕緣層103的區域中，以在大致在埋置絕緣層103的中心的區域中設置較大量的電荷儲存材料115，而在位於埋置絕緣層103與半導體層104之間的界面處的埋置絕緣層103的區域中以及在位於埋置絕緣層103與支持基板102之間的界面處的區域中設置較小量的電荷儲存材料115或基本沒有電荷儲存材料115。
在一些實施例中，電荷儲存材料115可包括半導體材料，例如鍺、矽以及/或者矽鍺。在其它實施例中，電荷儲存材料115可包括金屬。在進一步的實施例中，電荷儲存材料115可包括與形成埋置絕緣層103的電性絕緣材料不同的電性絕緣材料。在埋置絕緣層103為二氧化矽層的實施例中，電荷儲存材料115可包括：包括氮及氟化物的至少其中一種(例如，氮化矽或氮氧化矽)的化合物。
電荷儲存材料115可以嵌入埋置絕緣層103的材料中的電荷儲存材料115的奈米粒子的形式設置。在第1圖中，用元件符號116示例表示一個奈米粒子。該些奈米粒子可具有在從約2至5奈米的範圍內的直徑，取決於形成製程，且它們可被埋置絕緣層103的材料包圍，從而它們被電性絕緣且為電性浮置。如果在電荷儲存材料115的奈米粒子116中提供電荷，則該電荷的電場可作用於通道區107中的半導體層104的材料上，從而電荷儲存材料115的奈米粒子116的該電荷可影響為在源極區106與汲極區108之間的通道區107中獲得電性導電通道而需要施加於控制閘極111的閾值電壓。
由於電荷儲存材料115的奈米粒子116被埋置絕緣層103的電性絕緣材料包圍，因此電荷儲存材料115的電荷可保存較長時間，且可用於儲存非揮發性記憶體單元105中的資訊位元，其中，邏輯“1”及邏輯“0”由電荷儲存材料115的不同電荷量表示。因此，電荷儲存材 料115可提供非揮發性記憶體單元105的浮置閘極。
為讀取非揮發性記憶體單元105中所儲存的資料位元，可在源極區106與汲極區108之間施加電壓，且可向控制閘極111施加閘極電壓。依據在電荷儲存材料115中所儲存的電荷量而在源極區106與汲極區108之間流動的電流可通過感測放大器(未顯示)測量。
背閘極區113可設置非揮發性記憶體單元105的程式化/抹除閘極。為程式化非揮發性記憶體單元105，可通過背閘接觸區114向背閘極區113施加比施加於源極區106、汲極區108及/或控制閘極111的電壓更負的電壓，使得電子可自背閘極區113隧穿(tunnel)至埋置絕緣層103中的電荷儲存材料115並對電荷儲存材料115充電。
為抹除非揮發性記憶體單元105，可通過背閘接觸區114向背閘極區113施加比施加於源極區106、汲極區108及/或控制閘極111的電壓更正的電壓，使得電子可自電荷儲存材料115通過埋置絕緣層103中的電性絕緣材料隧穿至背閘極區113中。
針對程式化及抹除所施加的典型電壓可在從約3至5V的範圍內，而讀取操作可在其中設置非揮發性記憶體單元105的積體電路的供電電壓(Vdd)的通常電壓模式下執行。
在一些實施例中，非揮發性記憶體單元105可設於NAND閃速記憶體中，其中，多個非揮發性 記憶體單元的背閘極區113彼此連續。在此類實施例中，針對兩個或更多該非揮發性記憶體單元可設置單個背閘接觸區114。
本發明不限於非揮發性記憶體單元105為N通道非揮發性記憶體單元的實施例。在其它實施例中，非揮發性記憶體單元105可為P通道非揮發性記憶體單元，其中，源極區106、汲極區108及抬升式汲極區117、抬升式汲極區118以及背閘極區113及背閘接觸區114為P摻雜。
場效電晶體119可包括設於絕緣體上半導體結構101的半導體層104中的源極區120、通道區121以及汲極區122。在源極區120上方可設置抬升式源極區127，且在汲極區122上方可設置抬升式汲極區128。此外，場效電晶體119可包括閘極結構123，其包括場效電晶體119的閘極絕緣層124及閘極125。鄰近閘極125可設置側壁間隔物126。在一些實施例中，在場效電晶體119的源極區、通道區及汲極區120、121、122下方可設置不與非揮發性記憶體單元105的背閘極區113連續的背閘極區132。在半導體結構100的操作過程中，在一些實施例中，通過具有與背閘接觸114的特徵類似的特徵的背閘接觸(未顯示)可向背閘極區132施加電壓，以控制場效電晶體119的閾值電壓。
在一些實施例中，場效電晶體119可為N通道電晶體，其中，源極區120、汲極區122、抬升式源 極區127及抬升式汲極區128為N摻雜，且通道區121為P摻雜或基本未摻雜。背閘極區132可具有與支持基板102的基本摻雜不同的摻雜，且它可為P摻雜或N摻雜。
場效電晶體119可設於不包括電荷儲存材料的埋置絕緣層103的部分131處。在一些實施例中，場效電晶體119的配置可對應傳統全耗盡絕緣體上半導體場效電晶體的配置。
在一些實施例中，非揮發性記憶體單元105的閘極結構109的配置可與場效電晶體119的閘極結構123的配置類似。尤其，閘極絕緣層110可由與閘極絕緣層124基本相同的一種或多種材料形成，控制閘極111可由與場效電晶體119的閘極125基本相同的一種或多種材料形成，以及側壁間隔物112可由與側壁間隔物126基本相同的一種或多種材料形成。在一些實施例中，閘極絕緣層110、124可包括具有比二氧化矽還大的介電常數的高k介電材料，例如二氧化鉿、二氧化鋯、氧化鋯鉿以及/或者矽酸鉿。控制閘極111及場效電晶體119的閘極125可包括金屬，例如，位於閘極絕緣層110、124上方的功函數調整金屬層(未顯示)及/或多晶矽。側壁間隔物112、126可包括二氧化矽、氮化矽以及/或者氮氧化矽。
為提供與非揮發性記憶體單元105及場效電晶體119的電性連接，在半導體結構100上方可設置 包括用導電材料填充的接觸孔的層間介電質以及包括接觸過孔及導電線(未顯示)的一個或多個互連層，以接觸非揮發性記憶體單元105及場效電晶體119。而且，在抬升式源極區117、127，抬升式汲極區118、128，控制閘極111，閘極125及背閘接觸區114的其中一些或全部中可設置矽化物(未顯示)。這些元件的特徵可對應傳統上用於積體電路的那些，且傳統方法可用於其形成。因此，本文中將省略關於這些元件以及可用於其形成的方法的詳細說明。
下面將參照第2至5圖說明可用於形成上面參照第1圖所述的半導體結構的方法。
第2圖顯示依據一個實施例處於一種製造半導體結構100的方法的一個階段的半導體結構100的示意剖視圖。可提供包括支持基板102、埋置絕緣層103及半導體層104的絕緣體上半導體結構101。這可通過用於形成絕緣體上半導體結構的已知技術來完成。在一些實施例中，在犧牲晶片的表面上可形成埋置絕緣層103，且具有埋置絕緣層103形成於其上的該犧牲晶片可與支持基板102結合。隨後，可切割該犧牲晶片。該犧牲晶片的一部分可保留於埋置絕緣層103上，且可提供半導體層104。
在絕緣體上半導體結構101上方可形成遮罩202。遮罩202可為光阻遮罩且它可通過微影製程形成。在一些實施例中，為形成遮罩202，通過使用氟化氪雷射 輻射可曝光光阻層，該氟化氪雷射輻射可通過氟化氪準分子雷射器產生。為形成遮罩202，與通過氟化氬準分子雷射器產生的氟化氬雷射輻射相比具有較長波長的氟化氪雷射輻射就形成遮罩202的光學分辨率要求而言可能是足夠的。不過，在其它實施例中，也可使用氟化氬雷射輻射。遮罩202可覆蓋其中將設置電荷儲存材料115的部分以外的半導體結構100的部分。因此，遮罩202可定義該半導體結構的區域，在該區域中形成非揮發性記憶體單元的浮置閘極，例如包括由電荷儲存材料115提供的浮置閘極的非揮發性記憶體單元105。
在形成遮罩202以後，可執行由第2圖中的元件符號201表示的離子植入製程。在該離子植入製程中，可用用以形成電荷儲存材料115的材料的離子照射半導體結構100。在電荷儲存材料115包括鍺的實施例中，在離子植入製程201中，可用鍺離子照射半導體結構100。在電荷儲存材料115包括矽鍺的實施例中，可用矽離子及鍺離子照射半導體結構100。在電荷儲存材料115包括矽的實施例中，可用矽離子照射半導體結構100。在電荷儲存材料115包括金屬的實施例中，在離子植入製程201中可用相應金屬的離子照射半導體結構100。在電荷儲存材料115包括包括氮或氟的化合物的實施例中，可用氮或氟離子照射半導體結構100。
可依據將要設於其中嵌入有電荷儲存材料115的埋置絕緣層103的該部分中的單位面積電荷儲存 材料115的量來選擇離子植入製程201中所採用的離子劑量。
用於離子植入製程201的離子能量可經選擇以使大多數離子大致停留於埋置絕緣層103的中心並在埋置絕緣層103中形成植入區203。在第2圖中，元件符號204表示離子植入製程201的投影射程(projected range)，即離半導體結構100的表面的距離，在此處獲得離子植入製程201中植入半導體結構100中的種類的最大濃度。
元件符號205表示縱向分散(straggle)，即沿與離子植入方向(第2圖的圖示平面中的垂直方向)對應的半導體結構100的垂直方向的植入材料分佈的標準偏差。元件符號206表示橫向分散，即沿橫向方向(第2圖的圖示平面中的水平方向)離子停留於埋置絕緣層103中的位置與該離子撞擊半導體結構100的表面的位置之間的差的標準偏差。由於離子的橫向分散，植入區203可在遮罩202的邊緣下方延伸一定程度。不過，位於遮罩202下方的埋置絕緣層103的部分(其距離遮罩202的邊緣遠大於橫向分散206)可基本免受離子植入製程201中的離子照射。如此，可形成其中基本沒有離子植入的埋置絕緣層103的部分，該部分對應基本沒有電荷儲存材料嵌入其中的埋置絕緣層103的部分131(第1圖)。
未被遮罩202覆蓋的半導體結構100的部分(但沿垂直方向與由離子植入製程201的投影射程204表示的植入種類的最大濃度平面隔開基本上遠大於縱向分散205的距離)在離子植入製程201中僅可接收少量離子。如此，可基本避免或至少減少離子植入製程201中離子向半導體層104中的植入以及離子向支持基板102中的植入。而且，在埋置絕緣層103與半導體層104之間的界面附近以及在埋置絕緣層103與支持基板102之間的界面附近的埋置絕緣層103中僅可獲得小濃度的植入種類。而且，離子植入製程201的上損傷邊緣(即比投影射程204小1.5倍縱向分散的與半導體結構100的表面的距離)可在埋置絕緣層103內，從而可基本避免或減少由離子植入引起的半導體層104的損傷。
在離子植入製程201中用鍺離子照射半導體結構100，埋置絕緣層103具有約20奈米的厚度且半導體層104具有約7奈米的厚度的實施例中，在離子植入製程201中所使用的離子能量可為約15KeV，從而獲得約16奈米的該離子植入的投影射程204，其在埋置絕緣層103與半導體層104之間的界面下方約9奈米。如此，靠近埋置絕緣層103的中心可獲得植入種類的最大濃度。在此類實施例中，可獲得約6奈米的縱向分散，其對於在埋置絕緣層103與支持基板102及半導體層104之間的界面處獲得較小濃度的植入種類以及對於基本避免或至少減少半導體層104的損傷是足夠的。在一些實施例中，在該離子植入製程中所使用的離子劑量可在從約2．1015離子/平方釐米至約5．1015離子/平方釐米的範圍內。
在其它實施例中，可使用離子植入製程201的不同參數。在下面的表格中，針對向矽中的鍺離子的植入的不同能量提供投影射程204、縱向分散205、橫向分散206以及距離半導體層104的表面的上損傷邊緣的深度。由於針對鍺離子的矽與二氧化矽的阻止本領大致相等，因此在支持基板102及半導體層104包括矽且埋置絕緣層103包括二氧化矽的實施例中，這些值也適用於將鍺離子植入絕緣體上半導體結構101中。
在將鍺離子以外的離子植入半導體結構100的實施例中，可使用該離子植入製程的其它參數。
在一些實施例中，離子植入製程201可為熱卡盤離子植入(hot chuck ion implantation)製程，其執行於大於室溫的溫度下，尤其，大於約20℃，例如在高達約450℃的溫度範圍內。這可通過已知的熱卡盤離子植入機來完成。在高溫下執行離子植入製程201可有助於基本避免或至少減少離子植入製程201中埋置絕緣層103的非晶化。
第3圖顯示處於該製造半導體結構100的方法的下一階段的半導體結構100的示意剖視圖。在離子植入製程201以後，通過阻層剝離製程可移除遮罩202。接著，在一些實施例中，在半導體層104的部分中可形成通道矽鍺。為實現此目的，在矽鍺區上方形成矽鍺層；執行氧化製程，其中，來自該矽鍺層的矽被氧化且該鍺擴散進入下方矽層的部分中；以及移除在該氧化製程中所形成的二氧化矽。在其它實施例中，可省略通道矽鍺的形成。
隨後，可形成溝槽隔離結構129。通過使用氧化及/或沉積技術在半導體結構100上方可形成襯墊層301(可包括二氧化矽)以及硬遮罩層302(可包括氮化矽)。隨後，通過微影及蝕刻技術可圖案化襯墊層301及硬遮罩層302，以形成覆蓋除了其中將要形成溝槽隔離結構129的半導體結構100的部分以外的半導體結構100的硬遮罩。在一些實施例中，在用於自襯墊層301及硬遮罩層302形成該硬遮罩的微影製程中，可使用浸入層微影。
隨後，可執行一個或多個蝕刻製程，以在未被該硬遮罩覆蓋的半導體結構100的部分形成延伸穿過半導體層104及埋置絕緣層103至支持基板102中的溝槽303、304、305、306。接著，在半導體結構100上方可形成電性絕緣材料層307，其可包括二氧化矽。在一些實施例中，電性絕緣材料層307可包括多個子層，例如襯裡層(可包括二氧化矽)及填充層(也可包括二氧化矽並設於該襯裡層上方)。為形成該襯裡層及該填充層，可採用不同的製程。例如，可採用不同的沉積製程來形成該襯裡層及該填充層，該些製程經優化以消除植入損傷及隧穿氧化物的質量。而且，在一些實施例中，該襯裡層的形成可包括氧化製程，其中，通過氧化半導體層104及/或支持基板102的材料形成二氧化矽。
在形成電性絕緣材料層307以後，可執行退火製程。在退火製程308中，基於在離子植入製程201中植入半導體結構100中的離子可形成電荷儲存材料115。在離子植入製程201中在半導體結構100中植入鍺、矽或金屬的實施例中，可形成包括相應材料的奈米粒子。在其它實施例中，例如，在半導體結構100中植入氮及/或氟的實施例中，該植入種類可與埋置絕緣層103的材料化學反應，從而可形成包括氮及/或氟的化合物。
此外，退火製程308可緻密化電性絕緣材料307，與用於形成淺溝槽隔離結構的傳統高深寬比製程(HARP)中所採用的退火製程類似。
在離子植入製程201中在半導體結構100中植入鍺的實施例中，退火製程308可執行於在從約900至1100℃的範圍內的溫度下，例如約1000℃的溫度下，且在升溫之後的退火時間可在從約30至90分鐘的範圍內，例如約1小時。通過將該半導體結構插入被加熱至該退火溫度的爐中可執行退火製程308。
本發明不限於將基於植入埋置絕緣層103中的離子形成電荷儲存材料115與緻密化電性絕緣材料層307結合的實施例。在其它實施例中，可在該製造半導體結構100的方法的不同階段執行形成該電荷儲存材料的退火製程。下面將參照第6圖說明此類實施例的例子。
第4圖顯示處於製造半導體結構100的方法的下一階段的半導體結構100的示意剖視圖。在形成電 性絕緣材料層307及退火製程308以後，可執行化學機械拋光製程，以移除位於溝槽303、304、305、306外部的電性絕緣材料層307的部分。位於溝槽303、304、305、306中的電性絕緣材料層307的部分可保留於半導體結構100中，並可提供溝槽隔離結構129。
隨後，通過微影及蝕刻技術可移除在背閘接觸區114的位置處的半導體層104及埋置絕緣層103的部分，以暴露背閘接觸區114中的支持基板102的半導體材料。
此外，可執行離子植入製程402，其中，採用用以摻雜非揮發性記憶體單元105及場效電晶體119的背閘極區113、132的摻雜物的離子照射半導體結構100。其中不會設置背閘極區113、132的半導體結構100的部分可由遮罩401覆蓋。遮罩401可為光阻遮罩，且它可通過微影技術形成。遮罩401可在離子植入製程402中保護位於遮罩401下方的半導體結構100的部分免受離子照射。因此，背閘極區113、132可相互隔開形成。
本發明不限於背閘極區113、132具有相同類型摻雜的實施例。在其它實施例中，背閘極區113、132可為不同摻雜。在此類實施例中，背閘極區113、132的其中一個可由遮罩覆蓋，而在背閘極區113、132的其中另一個中植入離子。
第5圖顯示處於製造半導體結構100的方 法的下一階段的半導體結構100的示意剖視圖。在離子植入製程402以後，可移除遮罩401並可在半導體結構100上方形成閘極堆疊505。閘極堆疊505可包括閘極絕緣材料層501以及閘極電極材料層502。在一些實施例中，層501、502可包括非揮發性記憶體單元105及場效電晶體119的閘極絕緣層110、124及閘極111、125的材料。在其它實施例中，非揮發性記憶體單元105的控制閘極結構109及場效電晶體119的閘極結構123可通過替代閘極製程形成。在此類實施例中，閘極絕緣材料層501可包括偽閘極絕緣材料，例如二氧化矽，且閘極電極材料層502可包括偽閘極電極材料，例如多晶矽。此外，閘極堆疊505可包括硬遮罩材料層，例如氮化矽。可通過微影及蝕刻技術圖案化該硬遮罩材料層，以形成硬遮罩503，其覆蓋將要形成控制閘極結構109及場效電晶體119的閘極結構123之處的半導體結構100的部分。接著，可執行一個或多個蝕刻製程504，以移除未被硬遮罩503覆蓋的閘極堆疊505的部分，其中，形成控制閘極結構109及場效電晶體119的閘極結構123。
隨後，可執行進一步的製程步驟，以獲得第1圖中所示的半導體結構100的配置。尤其，可通過在半導體結構100上方沉積一種或多種側壁間隔物材料的一個或多個層並執行一個或多個非等向性蝕刻製程來移除位於半導體結構100的基本水平部分上方的該一個或多個側壁間隔物材料層的部分來形成側壁間隔物112、 126。
隨後，可執行選擇性磊晶生長製程以形成抬升式源極區117、127及抬升式汲極區118、128。此外，該選擇性磊晶生長製程可在背閘極接觸區114沉積半導體材料，從而減小背閘接觸區114的表面與半導體層104的表面之間的高度差。該選擇性磊晶生長製程可為沉積製程，其經調整以在暴露半導體材料之處的半導體結構100的部分上方沉積摻雜半導體材料，並在被其它材料(例如二氧化矽或氮化矽)覆蓋的半導體結構100的部分上方沉積基本未摻雜的半導體材料或僅少量的摻雜半導體材料。接著，可執行退火製程，以活化植入背閘極區113、132中的摻雜物，並自抬升式源極區117、127及抬升式汲極區118、128擴散摻雜物至下方半導體層104的部分中，其中，形成源極區106、120及汲極區108、122。
如上所述，本發明不限於基於植入埋置絕緣層103中的離子形成電荷儲存材料115而執行的退火製程也用於緻密化電性絕緣材料層307的實施例。
第6圖顯示處於一種形成半導體結構100的方法的一個替代實施例的階段的半導體結構100的示意剖視圖。在上面參照第2圖所述的離子植入製程201以後，可移除遮罩202，並可執行退火製程601。退火製程601的特徵(例如執行退火製程601的溫度以及退火製程601的持續時間)可對應上面參照第3圖所述的退火製程308的特徵。在退火製程601中，可基於離子植入 製程201中植入埋置絕緣層103中的離子形成電荷儲存材料115的奈米粒子，其中一個奈米粒子由元件符號116表示。
在退火製程601以後，該製造半導體結構100的方法可繼續在半導體層104中視需要地形成矽鍺區，以及形成溝槽隔離結構129，可如上參照第3圖所述執行該些製程。隨後，可執行如上參照第4圖及第5圖所述的進一步製程步驟，以完成半導體結構100的形成。
由於本發明可以本領域的技術人員借助本文中的教導而明白的不同但等同的方式修改並實施，因此上面所揭露的特定實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並非意圖限於本文中所示的架構或設計的細節，而是如下面的申請專利範圍所述。因此，顯然，可對上面所揭露的特定實施例進行修改或變更，且所有此類變更落入本發明的範圍及精神內。要注意的是，用以說明本說明書以及所附申請專利範圍中的各種製程或結構的例如“第一”、“第二”、“第三”或者“第四”等術語的使用僅被用作此類步驟/結構的快捷參考，並不一定意味著按排列順序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。因此，本發明請求保護的範圍如下面的申請專利範圍所述。

Claims (20)

  1. 一種半導體結構，包括：包括半導體材料的支持基板、位於該支持基板上方的埋置絕緣層以及位於該埋置絕緣層上方的半導體層，該半導體層具有上表面及下表面，該下表面位於該埋置絕緣層上；以及至少一個非揮發性記憶體單元，該至少一個非揮發性記憶體單元包括：通道區，位於該半導體層中；前閘極結構，位於該通道區及該半導體層的該上表面上方；摻雜背閘極區，位於該通道區下方的該支持基板中；以及電荷儲存材料，至少嵌入該通道區與該背閘極區之間的該埋置絕緣層的部分中。
  2. 如申請專利範圍第1項所述的半導體結構，其中，該前閘極結構包括閘極絕緣層及控制閘極，以及其中，該摻雜背閘極區提供程式化/抹除閘極。
  3. 如申請專利範圍第2項所述的半導體結構，其中，該至少一個非揮發性記憶體單元還包括位於該通道區的相對側上的該半導體層中的源極區及汲極區，位於該源極區上方的抬升式源極區以及位於該汲極區上方的抬升式汲極區。
  4. 如申請專利範圍第3項所述的半導體結構，其中，該埋置絕緣層包括基本沒有電荷儲存材料嵌入其中的部分，以及其中，該半導體結構還包括至少一個場效電晶體，該至少一個場效電晶體包括位於基本沒有電荷儲存材料嵌入其中的該埋置絕緣層的該部分上方的該半導體層中的源極區、通道區及汲極區，以及位於該通道區上方的閘極結構。
  5. 如申請專利範圍第4項所述的半導體結構，還包括溝槽隔離結構，其中，位於該非揮發性記憶體單元中的該埋置絕緣層的部分由該溝槽隔離結構橫向定義。
  6. 如申請專利範圍第5項所述的半導體結構，其中，該電荷儲存材料包括嵌入該埋置絕緣層的材料中的該電荷儲存材料的奈米粒子。
  7. 如申請專利範圍第6項所述的半導體結構，還包括背閘接觸區，以提供電性連接至該至少一個非揮發性記憶體單元的該摻雜背閘極區的至少其中一個。
  8. 如申請專利範圍第7項所述的半導體結構，其中，該埋置絕緣層包括二氧化矽，以及該電荷儲存材料包括鍺、矽、金屬以及包括氮及氟的至少其中之一的化合物的至少其中一種。
  9. 一種形成半導體結構的方法，該方法包括：提供絕緣體上半導體結構，其包括：包括半導體材料的支持基板、位於該支持基板上方的埋置絕緣層以及位於該埋置絕緣層上方的半導體層，該半導體層具有上表面及下表面，該下表面位於該埋置絕緣層上；以及形成非揮發性記憶體單元，該非揮發性記憶體單元的該形成包括：執行第一離子植入製程，其中，在該埋置絕緣層的第一部分中植入第一離子；在執行該第一離子植入製程以後，執行退火製程，其中，形成嵌入該埋置絕緣層的該第一部分中的電荷儲存材料，其包括該植入第一離子的至少其中一些；在該埋置絕緣層的該第一部分下方的該支持基板中形成摻雜背閘極區；以及在位於該埋置絕緣層的該第一部分上方的該半導體層的第一部分上方形成前閘極結構。
  10. 如申請專利範圍第9項所述的方法，還包括在執行該第一離子植入製程之前形成遮罩，該遮罩定義在該第一離子植入製程期間在該埋置絕緣層中被植入該第一離子的該第一部分以及在該第一離子植入製程期間在該埋置絕緣層中基本沒有該第一離子被植入的第二部分。
  11. 如申請專利範圍第10項所述的方法，其中，該摻雜背閘極區的該形成包括執行第二離子植入製程，其中，在該埋置絕緣層的該第一部分下方的該支持基板的部分中植入第二離子，該第二離子包括摻雜物離子。
  12. 如申請專利範圍第11項所述的方法，在執行該第一離子植入製程以後，還包括形成溝槽隔離結構，該溝槽隔離結構橫向定義該非揮發性記憶體單元中的該埋置絕緣層的該第一部分的部分。
  13. 如申請專利範圍第12項所述的方法，還包括在位於該埋置絕緣層的該第二部分上方的該半導體層的第二部分上方形成場效電晶體的閘極結構，其中，該場效電晶體的該閘極結構及該非揮發性記憶體單元的該前閘極結構形成於共閘極形成製程中。
  14. 如申請專利範圍第13項所述的方法，還包括：在鄰近該非揮發性記憶體單元的該前閘極結構的該半導體層中形成該非揮發性記憶體單元的源極區及該非揮發性記憶體單元的汲極區，位於該前閘極結構下方的該半導體層的部分提供該非揮發性記憶體單元的通道區；以及在鄰近該場效電晶體的該閘極結構的該半導體層中形成該場效電晶體的源極區及該場效電晶體的汲極區，位於該場效電晶體的該閘極結構下方的該半導體層的部分提供該場效電晶體的通道區；其中，該場效電晶體及該非揮發性記憶體單元的該源極及汲極區的該形成包括：鄰近各該非揮發性記憶體單元的該前閘極結構及該場效電晶體的該閘極結構形成相應摻雜抬升式源極區及相應摻雜抬升式汲極區；以及自該摻雜抬升式源極及汲極區擴散摻雜物至該摻雜抬升式源極及汲極區下方的該半導體層的部分中。
  15. 如申請專利範圍第14項所述的方法，其中，該半導體結構為全耗盡絕緣體上半導體結構。
  16. 如申請專利範圍第15項所述的方法，其中，該第一離子包括鍺、矽、金屬、氮及氟的至少其中一種的離子。
  17. 如申請專利範圍第16項所述的方法，其中，在從室溫至約450℃的範圍內的溫度下執行該第一離子植入製程。
  18. 如申請專利範圍第17項所述的方法，其中，該第一離子包括鍺離子，以及其中，該退火製程為爐式退火製程，該退火製程執行於在從約900至1100℃的範圍內的溫度下以及在從約30至90分鐘的範圍內升溫後的退火時間。
  19. 如申請專利範圍第18項所述的方法，其中，該第一離子植入製程的離子劑量在從約2．1015離子/平方釐米至約5．1015離子/平方釐米的範圍內，以及其中，該第一離子植入製程的離子能量經選擇以大致在該埋置絕緣層的垂直厚度的中心獲得該植入第一離子的最大濃度。
  20. 如申請專利範圍第19項所述的方法，其中，該溝槽隔離結構的該形成包括形成延伸穿過該半導體層及該埋置絕緣層的一個或多個溝槽以及在該一個或多個溝槽中形成電性絕緣材料，其中，在形成該電性絕緣材料的至少部分以後執行該退火製程，該退火製程緻密化該電性絕緣材料的該至少部分。
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