TW201818447A - 一種薄膜的製備方法 - Google Patents

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Abstract

一種薄膜的製備方法，其係於矽覆絕緣片的薄膜製備技術，通過在提供的高阻矽晶片上形成一層電介質材料（氧化矽），再於電介質材料層上形成一層非晶矽，轉移一層氧化矽在非晶矽上，使氧化層上存在單晶矽，從而製備出具有非晶矽層的矽覆絕緣片，上述過程在特定工藝條件完成，所製備的薄膜（即帶有非晶矽層的矽覆絕緣片）主要用於射頻設備。

Description

一種薄膜的製備方法
本發明涉及 矽覆絕緣(silicon－on－insulator,SOI)片的製備技術領域，具體涉及一種於矽覆絕緣片上的薄膜製備方法，所製備的薄膜主要應用於射頻設備。
目前用於 RF 前端模組的材料如下：
1 、 SOQ （ silicon on quartz 石英上的矽）、 SOS （ silicon on sapphire 藍寶石上的矽）： SOQ 和傳統的 SOI 相同，它產生較低的漏電流，由於其較低的寄生電容，高頻下電路性能得到了提高。 SOS的優勢在於其極好的電絕緣性，可有效防止雜散電流造成的輻射擴散到附近元件。 SOQ和SOS這類襯底可以獲得極好的射頻性能，但這種結構非常少，因此它們非常昂貴。
2 、高阻襯底矽：其電阻率在 500ohm.cm 以上，這種襯底比第一種差，這種襯底不受益于 SOI 類型結構優勢，但是他們成本較低。
3 、高阻 SOI 襯底：這類襯底具有結構優勢，但表現出來的性能比第一種差。
形成低電阻層的一個原因是：由於低電阻率層在鍵合前表面可能存在污染物，在鍵合過程中，這些污染物被封裝在粘結介面並能夠擴散到高電阻率襯底；形成低電阻層另一個原因是：襯底中氧原子含量較高，必須進行熱處理，使氧原子沉澱以獲得高電阻襯底。 然而，氧原子擴散、熱處理過程導致所形成襯底的表面電阻率低。 這兩個原因目前難以控制。
4 、在第三種的基礎上通過加入缺陷層改進了高阻 SOI 襯底型襯底：為達到該目的，嘗試了多技術，但都存在一些缺點：敏感于 SOI 製造及其後 IC 器件製造中過程發熱，不易制出熱穩定性好的材料。
本發明的目的是針對現有技術中的不足之處，提供一種薄膜的製備方法，該薄膜是指帶有非晶矽層的 SOI 片， SOI 片中引用非晶矽層，非晶矽與氧化矽的有效結合能夠 有效抑制矽襯底的表面寄生電導，限制電容變化和減少產生的諧波的功率，從而 使高阻 SOI 襯底電阻率的損失降至最低。
為實現上述目的，本發明所採用的技術方案如下：
一種薄膜的製備方法，其係為具有非晶矽層的矽覆絕緣片的製備方法，包括如下步驟：
（ 1 ）提供高阻矽晶片（矽晶片電阻率大於 1000ohm.cm ），清洗後在其表面依序製備氧化矽層和非晶矽層，氧化矽層厚度為 150-300A ，非晶矽層的厚度為 1-5μm ； 其中： 對高阻矽晶片依序採用 DHF 、 SC1 和 SC2 清洗，除去矽晶片表面自然氧化層及污染物，然後再在高阻矽晶片表面製備氧化矽層。
在高阻矽晶片表面製備氧化矽層的過程為：將高阻矽晶片置於氧化爐中，氧化溫度為 1060-1150℃，通過控制氧化時間製備所需厚度的氧化矽層，然後依序採用SC1 、 SC2 進行清洗，去除表面污染物。
在 高阻矽晶片表面製備氧化矽層後，再於氧化矽層表面製備非晶矽層，製備非晶矽層是通過LPCVD(低壓化學氣相沉積)的方式，製程壓力為0.1-5.0 torr，製程溫度在300- 900 ℃ ；製備非晶矽層後的高阻矽晶片依序採用 SC1 、 SC2 清洗，以去除表面雜質。
（ 2 ）提供低阻矽晶片（矽晶片電阻率小於 100ohm.cm ），清洗後在其表面製備氧化矽層，氧化矽層厚度為 2000-10000A ；其中：
對低阻矽晶片依序採用 DHF 、 SC1 和 SC2 清洗，除去矽晶片表面自然氧化層及污染物，然後再於低阻矽晶片表面製備氧化矽層。
在低阻矽晶片上製備氧化矽層的過程為：將低阻矽晶片置於氧化爐中，氧化溫度在 950-1020℃，根據氧化時間控制所得氧化矽層厚度；然後將製備有氧化矽層的低阻矽晶片依序採用SC1 、 SC2 清洗，以去除表面污染物。
（ 3 ）將步驟（ 2 ）製備有氧化矽層的低阻矽晶片進行氫離子注入，使氫離子穿透氧化矽層注入到矽晶片，並達到所需深度，然後依序採用 SPM 、 DHF 、 SC1 、 SC2 進行清洗；
（ 4 ）將步驟（ 1 ）處理後的高阻矽晶片和步驟（ 3 ）處理後的低阻矽晶片通過鍵合方式成為一個整體，然後進行 200-450℃條件下的退火處理，退火後將鍵合後的整體依序採用SC1 、 SC2 清洗；
（ 5 ）將步驟（ 4 ）鍵合後的整體採用一微波裂片設備進行裂片，裂片溫度低於 400 ℃ ，以獲得帶有非晶層的矽覆絕緣片；
（ 6 ）將裂片後獲得的帶有非晶層的矽覆絕緣片進行清洗，清洗過程為：依序採用 SPM 、 DHF 、 SC1 、 SC2 進行清洗，去除矽覆絕緣表面的矽渣及其他污染物；清洗後在 1000-1500℃條件下進行退火處理；
（ 7 ）將步驟（ 6 ）退火處理後的帶有非晶層的矽覆絕緣片先採用 DHF 清洗，以去除高溫退火帶來的氧化層，然後再依序採用 SC1 、 SC2 ，以去除化學液及表面污染物，最後進行 CMP 工藝，使其頂層矽達到所需求的厚度，從而獲得所需規格之具有非晶層的矽覆絕緣片成品。
本發明所製備的帶有非晶矽層的矽覆絕緣片具有以下優點：
1 、非晶矽與氧化矽結合的技術優勢是高缺陷密度，非晶矽與氧化矽結合層的應用，有效的抑制了矽襯底的表面寄生電導，限制電容變化和減少產生的諧波的功率。
2 、非晶層凍結載流子使矽材料成為真正的高阻抗。 減少高阻矽覆絕緣襯底的PSC(寄生表面電導)。
3 、本發明非晶矽技術的優勢是高缺陷密度，高熱穩定性的非晶矽層的應用與鍵合過程相容。 阻擋了氧化層下的電勢，限制電容變化和減少產生的諧波的功率。
4 、非晶層高阻矽覆絕緣底減少 RF 襯底損失，非晶層 結合高阻矽增加襯底線性特性，非晶層高阻矽覆絕緣襯底減少直流電壓偏置，且與 CMOS 相容，以降低了射頻的損耗。
5 、本發明可以製造高品質的IC元件，製造成本低。
以下結合附圖及實施例詳述本發明。
實施例 1 ：
本實施例提供一種薄膜的製備方法，該薄膜是指帶有非晶矽層的矽覆絕緣片，其製備包括如下步驟：
1 、提供高阻矽晶片（矽片電阻率大於 1000ohm.cm ），並對其表面依序使用 DHF 、 SC1 和 SC2 清洗，以除去矽晶片表面自然氧化層及污染物； 使用測試設備測試矽晶片表面顆粒情況，符合要求的矽晶片，進行下一步（圖 1(a) ）。
2 、參考圖 1(b) ，在高阻矽晶片的表面上製備氧化矽層，生長的氧化層厚度在 200 Å 左右；製備過程為：將高阻矽晶片置於氧化爐中，氧化溫度為 1100 ℃ 左右；然後依序採用 SC1 、 SC2 進行清洗，去除表面污染物。 使用測試設備測試矽晶片表面顆粒情況、使用測試設備測試氧化矽的厚度及其他各項參數（比如氧化矽層的顆粒，電學參數），選擇符合要求的矽片，進行下一步。
3 、在圖 1(b) 的基礎上，通過LPCVD(低壓化學氣相沉積)的方式，製程壓力為0.1-5.0 torr，製程溫度為300-900 ℃ ，在氧化矽層上製備非晶矽層（圖 1(c) ），非晶矽層的厚度為 1-5 μ m ；製備非晶矽層後的高阻矽晶片依序採用 SC1 、 SC2 清洗，以去除表面雜質。 使用測試設備測試長出的非晶矽的厚度，厚度在其範圍內的矽晶片，進行下一步。
4 、提供低阻矽晶片（電阻率小於 100ohm.cm ），依序採用 DHF 、 SC1 、 SC2 進行清洗，以除去矽晶片表面自然氧化層及污染物（圖 1(d) ）。 使用測試設備測試表面顆粒是否合格及幾何參數情況，選擇合格的矽晶片進行下一步。
5 、在步驟（ 4 ）的低阻矽晶片上製備氧化矽層，厚度為 2000-10000 Å，製備過程為：將低阻矽晶片置於氧化爐中，氧化溫度在 1000 ℃ 左右；將製備有氧化矽層的低阻矽晶片依序採用 SC1 、 SC2 清洗，以去除表面污染物（圖 1(e) ）。 使用測試設備測試得到矽晶片的氧化層厚度及表面狀態，選擇合適的氧化矽晶片進行下一步。
6 、將步驟（ 5 ）製備氧化矽層的低阻矽晶片進行氫離子注入，使氫離子穿透氧化矽層注入到矽晶片，並達到所需深度（圖 1(f) ），然後依序採用 SPM 、 DHF 、 SC1 、 SC2 進行清洗。 對矽晶片進行測試，選擇合格的矽晶片進行下一步。
7 、將步驟（ 3 ）和步驟（ 6 ）處理後的高阻矽晶片和低阻矽晶片通過鍵合成為一個整體，然後進行低溫退火；退火溫度為 200-450℃，通過退火增加矽晶片之間鍵合力的強度（圖1(g) ）；然後進行 SONOSCAN D9600 ™ C-SAM 測試， SONOSCAN D9600 ™ C-SAM 測試，測試後依序採用 SC1 、 SC2 清洗。 選擇合格的矽晶片（鍵合後沒有空洞）進行下一步。
8 、將步驟（ 7 ）鍵合後的整體採用一微波裂片設備進行裂片，裂片溫度低於 400 ℃ ，以獲得帶有非晶層的矽覆絕緣片（圖 1(h) ）。 裂片後的矽晶片可以重複利用（矽晶片厚度達不到要求時則報廢）。 所述微波裂片設備係可參閱大陸專利申請號201220360782.6的專利文獻中所揭示的微波裂片設備。
9 、將裂片後獲得的具有非晶層的矽覆絕緣片依序採用 SPM 、 DHF 、 SC1 、 SC2 進行清洗，去除矽覆絕緣表面的矽渣及其他污染物。 爾後進行膜厚測試（測試頂層矽的厚度），選擇合格的矽覆絕緣片進行下一步。
10 、將清洗後的具有非晶層的矽覆絕緣片進行高溫退火，退火溫度為 1000-1500℃，以去除注入帶來的損傷，修復晶格。
11 、將經步驟（ 10 ）處理後的帶有非晶層的矽覆絕緣片先採用 DHF 清洗，以去除高溫退火帶來的氧化層，然後再依序採用 SC1 、 SC2 ，以去除化學液及表面污染物。
12 、經步驟（ 11 ）處理後的具有非晶層的矽覆絕緣片進行 CMP 工藝，使其頂層矽達到所需求的厚度，從而獲得所需規格之具有非晶層的矽覆絕緣片成品，爾後可對其進行各項測試（例如：表面金屬、顆粒、幾何參數、電阻率、膜厚、粗糙度等）。
（ a ）‧‧‧高阻矽晶片
（ b ）‧‧‧製備氧化矽層
（ c ）‧‧‧製備非晶矽層
（ d ）‧‧‧低阻矽晶片
（ e ）‧‧‧製備有氧化矽層的低阻矽晶片
（ f ）‧‧‧氫離子注入
（ g ）‧‧‧鍵合
（ h ）‧‧‧微波裂片
圖1為本發明的工藝流程圖。

Claims (9)

  1. 一種薄膜的製備方法，該薄膜係為具有非晶矽層的矽覆絕緣片，其製備方法包括如下步驟： （ 1 ）提供高阻矽晶片，清洗後在其表面依序製備氧化矽層和非晶矽層，氧化矽層厚度為 150-300Å ，非晶矽層的厚度為 1-5μm ； （ 2 ）提供低阻矽晶片，清洗後在其表面製備氧化矽層，氧化矽層厚度為 2000-10000 Å； （ 3 ）將步驟（ 2 ）製備有該氧化矽層的該低阻矽晶片進行氫離子注入，使氫離子穿透該氧化矽層注入到矽晶片，並達到所需深度，然後依序採用 SPM 、 DHF 、 SC1 、 SC2 進行清洗； （ 4 ）將步驟（ 1 ）處理後的該高阻矽晶片和步驟（ 3 ）處理後的該低阻矽晶片通過鍵合方式成為一個整體，然後於 200-450℃條件下的進行退火處理，退火後將鍵合後的整體依序採用SC1 、 SC2 清洗； （ 5 ）將步驟（ 4 ）鍵合後的整體採用一微波裂片設備進行裂片，裂片溫度低於 400 ℃ ，以獲得帶有非晶層的該矽覆絕緣 片； （ 6 ）將裂片後獲得的帶有非晶層的該矽覆絕緣片進行清洗，然後在 1000-1500℃條件下進行退火處理； （ 7 ）將步驟（ 6 ）退火處理後的帶有非晶層的該矽覆絕緣片先採用 DHF 清洗，以去除高溫退火所形成的氧化層，然後再依序採用 SC1 、 SC2 ，以去除化學液及表面污染物，最後進行 CMP 工藝，使其頂層矽達到所需求的厚度。
  2. 如請求項1所記載之薄膜的製備方法，其中步驟（ 1 ）中，該高阻矽晶片是指電阻率大於 1000ohm.cm 的矽晶片。
  3. 如請求項1所記載之薄膜的製備方法，其中步驟（ 1 ）中，對該高阻矽晶片依次採用 DHF 、 SC1 和 SC2 清洗，除去矽晶片表面自然氧化層及污染物，然後再在該高阻矽晶片表面製備氧化矽層。
  4. 如請求項1所記載之薄膜的製備方法，其中步驟（ 1 ）中， 在該高阻矽晶片表面製備氧化矽層的過程為：將該高阻矽晶片置於氧化爐中，氧化溫度為 1060-1150℃ ，通過控制氧化時間製備所需厚度的氧化矽層，然後依序採用 SC1 、 SC2 進行清洗，以去除表面污染物。
  5. 如請求項1所記載之薄膜的製備方法，其中步驟（ 1 ）中，在 該高阻矽晶片表面製備氧化矽層後，再於氧化矽層表面製備非晶矽層，製備非晶矽層是通過LPCVD的方式，製程壓力為0.1-5.0 torr，製程溫度在 900 ℃ 以下；製備非晶矽層後的該高阻矽晶片依序採用 SC1 、 SC2 清洗，以去除表面雜質。
  6. 如請求項1所記載之薄膜的製備方法，其中步驟（ 2 ）中，該低阻矽晶片是指電阻率小於 100ohm.cm 的矽晶片。
  7. 如請求項1所記載之薄膜的製備方法，其中步驟（ 2 ）中，對該低阻矽晶片依次採用 DHF 、 SC1 和 SC2 清洗，除去矽晶片表面自然氧化層及污染物，然後再在該低阻矽晶片表面製備氧化矽層。
  8. 如請求項1所記載之薄膜的製備方法，其中步驟（ 2 ）中， 在該低阻矽晶片上製備氧化矽層的過程為：將該低阻矽晶片置於氧化爐中，氧化溫度在 950-1020℃ ，根據氧化時間控制所得氧化矽層厚度；然後將製備有氧化矽層的該低阻矽晶片依次採用 SC1 、 SC2 清洗，以去除表面污染物。
  9. 如請求項1所記載之薄膜的製備方法，其中步驟（ 6 ）中， 將裂片後獲得的帶有非晶層的矽覆絕緣片進行清洗的過程為：依序採用 SPM 、 DHF 、 SC1 、 SC2 進行清洗，以去除 SOI 表面的矽渣及其他污染物。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3048306B1 (fr) * 2016-02-26 2018-03-16 Soitec Support pour une structure semi-conductrice
CN110078017B (zh) * 2018-01-26 2021-11-05 沈阳硅基科技有限公司 一种贯穿空腔结构硅片的加工方法
CN110544668B (zh) 2018-05-28 2022-03-25 沈阳硅基科技有限公司 一种通过贴膜改变soi边缘stir的方法
FR3091010B1 (fr) * 2018-12-24 2020-12-04 Soitec Silicon On Insulator Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d’une telle structure
FR3091004B1 (fr) * 2018-12-24 2020-12-04 Soitec Silicon On Insulator Structure de type semi-conducteur pour applications digitales et radiofréquences
CN110164756A (zh) * 2019-05-30 2019-08-23 上海华虹宏力半导体制造有限公司 一种多晶硅薄膜的制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101142138B1 (ko) * 2003-09-10 2012-05-10 신에쯔 한도타이 가부시키가이샤 적층기판의 세척방법, 기판의 접합방법 및 접합 웨이퍼의제조방법
JP2011029594A (ja) * 2009-06-22 2011-02-10 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
FR2973158B1 (fr) * 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
CN102543828B (zh) * 2011-11-02 2014-12-10 上海华力微电子有限公司 一种soi硅片的制备方法
CN102832160B (zh) * 2012-07-24 2014-11-19 沈阳硅基科技有限公司 一种soi硅片的制备方法
CN202712135U (zh) * 2012-07-24 2013-01-30 沈阳硅基科技有限公司 一种微波裂片设备
SG11201504015SA (en) * 2012-11-22 2015-06-29 Shinetsu Chemical Co Composite substrate manufacturing method, and composite substrate
CN104112694B (zh) * 2013-04-22 2018-01-30 高地 用于薄膜转移的方法
US9768056B2 (en) * 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
US10079170B2 (en) * 2014-01-23 2018-09-18 Globalwafers Co., Ltd. High resistivity SOI wafers and a method of manufacturing thereof
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
US9853133B2 (en) * 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate

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