JP3655497B2 - 回路デバイスとその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路に関し、特に高抵抗率の多結晶シリコン製基板に接合された単結晶半導体の薄い層に形成された能動デバイスと受動デバイスを含む新たな集積回路に関する。
【０００２】
【従来の技術】
従来の集積回路は、単結晶シリコン製の厚いウェハの上に形成されている。通常、上部層は１μｍ以下のシリコン製の薄い層で、ウェハは通常０．５〜０．８ｍｍの厚さのものを用いて、必要な機械的剛性を確保している。様々な技術、例えばＣＭＯＳ、ＮＭＯＳ、バイポーラ、バイＣＭＯＳ技術を用いて、集積回路の形成には、このようなウェハが用いられている。
【０００３】
これらの従来の集積回路は、高周波のアプリケーションに対しては十分適したものではない。その理由は、能動層の下のシリコン製の基板の抵抗率が低いためである。デジタル回路の切替速度、およびアナログ回路の動作周波数が増加するにつれて、下にある結晶シリコンは様々な浮遊性の悪影響を受ける。具体的に説明すると、下層のシリコンは各トランジスタの浮遊キャパシタンスの増加をもたらし、相互接続ワイヤの浮遊キャパシタンスを増加させることになる。デジタル回路とアナログ回路を同一の基板上に形成すると、下層のシリコンは、２種類の回路間のクロストークを増加させることになる。そしてウェハが高周波インダクタを有する場合には、基板内に誘起された渦電流が関連する回路の共鳴度を低下させ、インダクタの品質係数であるＱ係数を低減させる。
【０００４】
様々なアプローチがこれらの問題を解決するために試みられているが、完全に満足するものは未だ存在しない。シリコンオンインシュレータ（silicon on insulator：ＳＯＩ）技術と称する１つのアプローチは、酸化シリコン製の絶縁層により単結晶シリコン製の基板から分離した単結晶シリコン製のフィルムで集積回路を形成することであ。ＳＯＩは、主にトランジスタの浮遊キャパシタンスを低減することにより、回路性能を改善している。同時にまた、回路の異なる部分間のクロストークも低減している。ＳＯＩを実行する２つの共通な方法がある。第１の方法は、高ドーズ量の酸素を単結晶Ｓｉに注入し適宜の熱処理の後埋設された酸化シリコン製の絶縁フィルムを形成する。このプロセスは、ＳＩＭＯＸ（Separation by IMplanted OXygen）プロセスとして知られている。第２の実施方法は、２つの単結晶Ｓｉウェハ（少なくとも一方は二酸化シリコン層でコーティングされている）を接合して、その後、一方のウェハをシリコン製のフィルムが残るまで薄くすることである。これらのＳＯＩウェハは、ＳＩＭＯＸにより、あるいは接合のいずれでも、意図的にはドープしていない単結晶シリコンからシリコン酸化物（通常二酸化シリコン）により分離されるデバイス層から構成されている。この基板の導電率は、残留不純物により、０．１〜５０Ω-ｃｍの範囲内にある。
【０００５】
ＳＯＩウェハは、多くの高速回路にとっては好ましいものであるが、集積インダクタを含む回路に対しては必ずしも好ましいものではない。インダクタは絶縁性あるいは高抵抗率の基板上に搭載されるときには、好ましい特性を示す。通常のＳＯＩ基板はこのような特性の基板を提供することはない。基板の抵抗率を高めるための試みが様々な文献に記載されている。例えば、Westinghouse 社のグループは、超高純度（通常１０ｋΩ-ｃｍのオーダ）のフロート−ゾーン（float-zone）ＳｉをＳＩＭＯＸの出発材料として用いている。同一のアプローチは、D.Eggert et 著の“A SOI-RF-CMOS Technology on High Resistivity SIMOX Substrates for Microwave Applications to 5 GHz”（IEEE Trans.Electr.Dev.,Vol.44,p.1981(1997).）に記載されている。両方の報告とも性能が改善された回路が形成可能であることを報告している。しかし、これらの方法には依然として問題がある。
【０００６】
第１の問題点は、フロート−ゾーン材料の超高純度を維持することが困難な点である。これは、ＳＯＩウェハを形成するのに必要な高温処理ステップと、その後の従来のデバイスの処理サイクルにおける多数回の高温処理ステップが原因である。Ｓｉ中に偶発的に入り込む不純物は、この高温処理によりウェハ中に拡散して導電率が上がってしまう。第２の問題点は、フロート−ゾーンプロセスでは大きな直径のウェハの形成が容易ではなくなることである。１５０ｍｍシリコンのボウルを成長させる装置はようやく入手可能となり、そして従来のプロセスをより大きな直径のものに拡大して当てはめることは、技術的な挑戦事項である。これに対し、CzochralskiすなわちＣＺプロセスにより形成された標準のウェハは、２００ｍｍと３００ｍｍの直径であり、半導体産業は３００ｍｍのウェハに向かいつつある。第３の問題点は、超高純度のフロート−ゾーンウェハのコストは、ＣＺウェハのそれよりもはるかに高い点である。
【０００７】
従来のＳＯＩ技術は、サファイア製の絶縁性基板上にシリコン層を形成している。このアプローチは高価な基板材料を用いその上に形成される結晶シリコン製のフィルムの機械的および熱的特性は、基板のそれに完全には一致していない。
【０００８】
別のアプローチは、シリコン技術を放棄し、半絶縁性基板上にＧａＡｓの所望の回路を形成することである。ところがこのＧａＡｓ技術は、十分には開発されておらず、シリコン技術よりも高価なものである。
【０００９】
【発明が解決しようとする課題】
従って本発明の目的は、高周波の集積回路用の構造体を改善することである。
【００１０】
【課題を解決するための手段】
本発明の集積回路は、高抵抗率の多結晶シリコン製基板に接合された単結晶半導体材料の薄い層に形成した能動デバイスと受動デバイスを含む。単結晶基板に支持された従来の集積回路と比較すると、高抵抗率の多結晶基板に接合された単結晶フィルムの回路は、浮遊（寄生）キャパシタンスとクロストークと渦電流の影響を受けづらい。通常のＳＯＩウェハと比較すると、多結晶基板は高抵抗率でこの高抵抗率は単結晶基板よりも汚染による影響をはるかに受けづらい。シリコンオンサファイアあるいは他の絶縁材料上に形成されたシリコンと比較すると、多結晶基板は結晶性のシリコン製フィルムの機械的熱的光学的特性により適合可能である。
【００１１】
【発明の実施の形態】
図１のブロックＡに示された第１ステップは、ポリシリコン製の基板を提供することである。このポリシリコン製の基板は、従来の集積回路で用いられている単結晶ウェハの寸法とほぼ同じウェハである。このような多結晶シリコン（ポリシリコン）はハンドルウェハと称する。このポリシリコンの抵抗率は１ｋΩ-ｃｍ以上で、好ましくは、１０ｋΩ-ｃｍ以上である。
【００１２】
単結晶ウェハを成長させるプレカーサ材料として現在大量生産されている多結晶インゴッド（ロッド）からスライスして基板が形成される。多結晶を単結晶に変換するフロート−ゾーンプロセスで処理される多結晶ロッドの代わりに、このロッドをアニール処理して、従来の単結晶ウェハを処理するのに用いられるような方法を用いてアニール処理しスライスされる。その後多結晶ウェハは、機械化学的に研磨されハンドルウェハを形成する。
【００１３】
ブロックＢに示す次のステップは、多結晶シリコン製ハンドルウェハの上に、単結晶の半導体材料の層を接合することである。好ましくはこのプロセスは、薄い単結晶ウェハを多結晶ウェハに接合することにより行う。単結晶ウェハは、好ましくは単結晶シリコンであるが、例えば単結晶のＧａＡｓ、ＳｉＣ、ＩｎＰのような異なる半導体材料でもよい。予備段階として接合すべき２枚のウェハを化学的に脱脂して完全にクリーンにする。
【００１４】
接合は、２枚の洗浄されたウェハを接触し加熱することにより行われる。２枚のウェハを低圧で接触させ、これらのウェハを表面端末（surface terminal）ヒドロキシルグループ間の水素結合および表面種間のファンデルワールス力のような弱い物理的力により最初は接合を保持する。加熱することによりこの弱い物理的結合は熱により引き起こされた化学反応により、強い化学結合に変わる。このような結合は、単結晶シリコンの表面と多結晶シリコンの表面との間を他の結合材を用いることなく、１１００℃に加熱することにより行われる。シリコン酸化物の薄い層（２０〜１０００ｎｍ）は接合プロセスを促進し、つづいて、製造されるデバイスの性能が改善される。
【００１５】
ブロックＣの第３のステップは、単結晶層を薄くすることである。この薄くすることは、研磨とエッジストップ層を用いたエッチングにより行われる。この単結晶層は１５μｍ以下の厚さ、好ましくは１μｍ以下の厚さに薄くする。別法として、Smart Cut process と称する薄膜化のプロセスも用いることができる。ここで、水素接合する接合プロセスの前に単結晶シリコン内に注入される。十分な水素ドーズ量に対しては、損傷と水素の気泡が、注入エネルギーにより規定される深さでシリコン内に形成される。これに関しては、M.Bruel,著の“Application of Hydrogen Ion Beams to Silicon on Insulator Material Technology”,Nucl.Instr.and Meth.in Phys.Res.B,Vol 108,p.313,(1996).を参照のこと。２枚のウェハを圧接して加熱すると、イオン注入されたウェハは注入されたゾーンに沿って２つの部分に分離され、別のウェハに接合された薄いシリコン製のフィルムが残る。
【００１６】
本発明のプロセスのこの段階におけるワークピースの状態を図２に示す。ワークピース２０は厚いポリシリコン製の基板２１と薄い単結晶の外側層２２のサンドイッチ構造体を含む。選択的事項として、それらの間に、例えば二酸化シリコン製の絶縁層２３を形成してデバイスの性能を改善することもできる。高速度のデジタルＣＭＯＳにおいては、上部層は厚さが１μｍ以下の単結晶シリコンである。埋設した酸化物は、５〜３０００ｎｍの範囲にあり、基板は厚さが０．１ｍｍ以上で、好ましくは０．５ｍｍ以上の多結晶シリコンである。これらの全体構造の寸法は、処理しやすいような従来の単結晶ウェハの寸法に類似している。その後この構造体を従来のシリコン製集積回路の製造プロセスにおいて、従来の結晶性のシリコンウェハと置き換える。
【００１７】
最終ステップは、トランジスタのような能動素子と抵抗、キャパシタ、インダクタのような受動素子を形成して、外側層２２の上およびその中に集積回路２４を形成することである。これらのデバイスは、単結晶シリコンウェハにおける公知の技術を用いて形成できる。
【００１８】
上部の単結晶層は、下のハンドルウェハほど高抵抗率ではないので、単結晶層を除去するか、あるいはそれをインダクタにより占有される領域内においては、絶縁性酸化物に変換するのが好ましい。このプロセスは、後続のプロセスに余分なプロセスを付加せずに行うことができる。例えば、隣接するトランジスタを電気的に分離するのに用いられる、多くの共通の絶縁技術は、ＬＯＣＯＳ（local oxidation）とＳＴＩ（shallow trench isolation）である。ＬＯＣＯＳにおいては厚い酸化物がデバイス間に成長され、ＳＴＩにおいてはトレンチがエッチングされ、絶縁層で堆積充填される。そのため側面方向の絶縁に用いられる同一のリソグラフステップがインダクタ領域を規定し、そのときまでに絶縁シーケンスが完了する。そして表面上のインダクタ金属と、多結晶ハンドルウェハ間に絶縁層のみが存在することになる。
【００１９】
このような集積回路の利点はたくさんある。多結晶シリコン製の基板は、きわめて高抵抗率（>１０ｋΩ-ｃｍ）で、これはほとんど絶縁物のレベルである。この基板は、ボロン等の電気的に活性の不純物による汚染に対し感受性を有さず、そしてこの基板は、薄い単結晶シリコン層にきわめてマッチした機械的熱的特性を有する。従って、絶縁性のウェハは処理プロセスの間頑強であり、そして高速のデジタル回路、ＲＦアナログ回路、高性能のＲＦ受動素子等のすべてをこの同一の基板上に形成することが可能である。これによりより小型、高速、低パワーで低コストの集積回路が、ワイヤレス通信、あるいは他のアプリケーション用に形成することができる。
【００２０】
この好ましいアプリケーションは、例えば、低ノイズ増幅器、バンドパスフィルタ、電圧制御発振器のようなインダクタを含むＲＦ回路である。図３は、図２の構造体上に実現される、単一段の低ノイズ増幅器を示す回路図である。この回路３０は、トランジスタＴの能動デバイスと、インダクタＬg1とキャパシタＣ1の受動デバイスとを含む。通常の回路パラメータは、Ｌg1＝１４．８ｎＨ、Ｌg2＝４．４ｎＨ、Ｌs＝０．３ｎＨ、Ｌd＝２．６ｎＨ、Ｃ1＝２０ｐＦ、Ｃd＝１２ｐＦ、Ｃ2＝１８．５ｐＦである。この回路はＭＯＳ製造技術およびスパイラルインダクタを用いて実現される。さらなる詳細は、R.A.Johnson et al,著の“Advanced Thin-Film Silicon-On-Saphire Technology: Microwave Circuit Applications”IEEE Transactions on Electron Devices,Vol.45,No.5,pp.1047-1053(May,1998).を参照のこと。バンドパスフィルタ、あるいは低ノイズ増幅器回路、伝合う制御発振器回路は、J.Burghartz et al 著の“RF Circuit Design Aspects of Spiral Inductors on Silicon, ”1998 IEEE International Solid State Circuits Conference,Paper FP 16.1,pp.246-247(1998),を参照のこと。これらの回路は、バイＣＭＯＳ製造技術を用いて実現される。
【００２１】
本発明の実験例を次に示す。
【００２２】
【実施例】
一対の単結晶シリコンウェハと多結晶シリコンウェハを化学的に研磨し、その二乗平均平方（root mean square）の荒さは、１０μｍの四方の領域で１Åである。標準的な厚さ（１００〜１０００ｎｍ）の酸化物が単結晶ウェハ上に成長し、一方多結晶ウェハは、自然酸化物でカバーしたままである。その後ウェハを、
１． 加熱済みトリクロエタンと
２． アセトンと
３． メタノールと、の溶液内に浸し、これが完了した毎に完全に乾燥させて化学的にウェハを薄くした。
【００２３】
このウェハを品質検査しブラッシュで研磨して大きな粒子を取り除いた。この時点でウェハは、以下のプロセスにより化学的に洗浄された。
１． 脱イオン水で洗浄する。
２． 熱い（８０℃）、Ｈ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨが４：１：１の割合の 混合物に１０分間浸した。
３． 脱イオン水で完全にすすぐ。
４． Ｈ2Ｏ：Ｈ2Ｏ2：ＨＣｌが４：１：１の割合の熱い（８０℃）混合 物に１０分間浸した。
５． 脱イオン水で完全にすすぐ。
６． 最終的にブラシで洗浄する。
【００２４】
その後、ウェハを接合部門に移送して各対を４ｍｍ離して互いに向かい合いして配置した。脱イオン水と粒子のない水のジェット水流を２枚のウェハの間にスプレーで流し、ゆっくりと回転（１分間に１回）させた。スプレーは３分間行った。このウェハをその後３０００ｒｐｍで５分間回転させ、そしてウェハの表面から５インチ離した場所から高強度ＩＲランプ（３００Ｗ）で熱を加えた。
【００２５】
回転を停止した後、上方のウェハを下方のウェハ上に落下させ、接合する前に、緩やかな圧力を一対のウェハの中心部にかけた。その後この対をＩＲランプと音響マイクロスコープでチェックし、その後オーブン内に配置して１１００℃でアニールした。このアニールにより、弱い物理的結合を熱により誘起した化学反応により強い化学結合に変換させた。このウェハを再びアニール処理の間生成したかもしれない空隙を音響マイクロスコープとＩＲ等化により再び検査した。
【００２６】
その結果、多結晶基板の表面に結合された薄い単結晶シリコン製の層を具備する合成ウェハが形成された。このウェハは、従来の単結晶ウェハ用の処理装置を用いた従来の集積回路製造方法に適したものである。
【図面の簡単な説明】
【図１】本発明による集積回路の製造ステップを表すフローチャート図。
【図２】集積回路が形成される構造体の断面図。
【図３】図２の構造体用に形成される集積回路の回路図。
【符号の説明】
２０ ワークピース
２１ 基板
２２ 外側層
２３ 絶縁層
２４ 集積回路
３０ 回路
【発明の属する技術分野】
本発明は、集積回路に関し、特に高抵抗率の多結晶シリコン製基板に接合された単結晶半導体の薄い層に形成された能動デバイスと受動デバイスを含む新たな集積回路に関する。
【０００２】
【従来の技術】
従来の集積回路は、単結晶シリコン製の厚いウェハの上に形成されている。通常、上部層は１μｍ以下のシリコン製の薄い層で、ウェハは通常０．５〜０．８ｍｍの厚さのものを用いて、必要な機械的剛性を確保している。様々な技術、例えばＣＭＯＳ、ＮＭＯＳ、バイポーラ、バイＣＭＯＳ技術を用いて、集積回路の形成には、このようなウェハが用いられている。
【０００３】
これらの従来の集積回路は、高周波のアプリケーションに対しては十分適したものではない。その理由は、能動層の下のシリコン製の基板の抵抗率が低いためである。デジタル回路の切替速度、およびアナログ回路の動作周波数が増加するにつれて、下にある結晶シリコンは様々な浮遊性の悪影響を受ける。具体的に説明すると、下層のシリコンは各トランジスタの浮遊キャパシタンスの増加をもたらし、相互接続ワイヤの浮遊キャパシタンスを増加させることになる。デジタル回路とアナログ回路を同一の基板上に形成すると、下層のシリコンは、２種類の回路間のクロストークを増加させることになる。そしてウェハが高周波インダクタを有する場合には、基板内に誘起された渦電流が関連する回路の共鳴度を低下させ、インダクタの品質係数であるＱ係数を低減させる。
【０００４】
様々なアプローチがこれらの問題を解決するために試みられているが、完全に満足するものは未だ存在しない。シリコンオンインシュレータ（silicon on insulator：ＳＯＩ）技術と称する１つのアプローチは、酸化シリコン製の絶縁層により単結晶シリコン製の基板から分離した単結晶シリコン製のフィルムで集積回路を形成することであ。ＳＯＩは、主にトランジスタの浮遊キャパシタンスを低減することにより、回路性能を改善している。同時にまた、回路の異なる部分間のクロストークも低減している。ＳＯＩを実行する２つの共通な方法がある。第１の方法は、高ドーズ量の酸素を単結晶Ｓｉに注入し適宜の熱処理の後埋設された酸化シリコン製の絶縁フィルムを形成する。このプロセスは、ＳＩＭＯＸ（Separation by IMplanted OXygen）プロセスとして知られている。第２の実施方法は、２つの単結晶Ｓｉウェハ（少なくとも一方は二酸化シリコン層でコーティングされている）を接合して、その後、一方のウェハをシリコン製のフィルムが残るまで薄くすることである。これらのＳＯＩウェハは、ＳＩＭＯＸにより、あるいは接合のいずれでも、意図的にはドープしていない単結晶シリコンからシリコン酸化物（通常二酸化シリコン）により分離されるデバイス層から構成されている。この基板の導電率は、残留不純物により、０．１〜５０Ω-ｃｍの範囲内にある。
【０００５】
ＳＯＩウェハは、多くの高速回路にとっては好ましいものであるが、集積インダクタを含む回路に対しては必ずしも好ましいものではない。インダクタは絶縁性あるいは高抵抗率の基板上に搭載されるときには、好ましい特性を示す。通常のＳＯＩ基板はこのような特性の基板を提供することはない。基板の抵抗率を高めるための試みが様々な文献に記載されている。例えば、Westinghouse 社のグループは、超高純度（通常１０ｋΩ-ｃｍのオーダ）のフロート−ゾーン（float-zone）ＳｉをＳＩＭＯＸの出発材料として用いている。同一のアプローチは、D.Eggert et 著の“A SOI-RF-CMOS Technology on High Resistivity SIMOX Substrates for Microwave Applications to 5 GHz”（IEEE Trans.Electr.Dev.,Vol.44,p.1981(1997).）に記載されている。両方の報告とも性能が改善された回路が形成可能であることを報告している。しかし、これらの方法には依然として問題がある。
【０００６】
第１の問題点は、フロート−ゾーン材料の超高純度を維持することが困難な点である。これは、ＳＯＩウェハを形成するのに必要な高温処理ステップと、その後の従来のデバイスの処理サイクルにおける多数回の高温処理ステップが原因である。Ｓｉ中に偶発的に入り込む不純物は、この高温処理によりウェハ中に拡散して導電率が上がってしまう。第２の問題点は、フロート−ゾーンプロセスでは大きな直径のウェハの形成が容易ではなくなることである。１５０ｍｍシリコンのボウルを成長させる装置はようやく入手可能となり、そして従来のプロセスをより大きな直径のものに拡大して当てはめることは、技術的な挑戦事項である。これに対し、CzochralskiすなわちＣＺプロセスにより形成された標準のウェハは、２００ｍｍと３００ｍｍの直径であり、半導体産業は３００ｍｍのウェハに向かいつつある。第３の問題点は、超高純度のフロート−ゾーンウェハのコストは、ＣＺウェハのそれよりもはるかに高い点である。
【０００７】
従来のＳＯＩ技術は、サファイア製の絶縁性基板上にシリコン層を形成している。このアプローチは高価な基板材料を用いその上に形成される結晶シリコン製のフィルムの機械的および熱的特性は、基板のそれに完全には一致していない。
【０００８】
別のアプローチは、シリコン技術を放棄し、半絶縁性基板上にＧａＡｓの所望の回路を形成することである。ところがこのＧａＡｓ技術は、十分には開発されておらず、シリコン技術よりも高価なものである。
【０００９】
【発明が解決しようとする課題】
従って本発明の目的は、高周波の集積回路用の構造体を改善することである。
【００１０】
【課題を解決するための手段】
本発明の集積回路は、高抵抗率の多結晶シリコン製基板に接合された単結晶半導体材料の薄い層に形成した能動デバイスと受動デバイスを含む。単結晶基板に支持された従来の集積回路と比較すると、高抵抗率の多結晶基板に接合された単結晶フィルムの回路は、浮遊（寄生）キャパシタンスとクロストークと渦電流の影響を受けづらい。通常のＳＯＩウェハと比較すると、多結晶基板は高抵抗率でこの高抵抗率は単結晶基板よりも汚染による影響をはるかに受けづらい。シリコンオンサファイアあるいは他の絶縁材料上に形成されたシリコンと比較すると、多結晶基板は結晶性のシリコン製フィルムの機械的熱的光学的特性により適合可能である。
【００１１】
【発明の実施の形態】
図１のブロックＡに示された第１ステップは、ポリシリコン製の基板を提供することである。このポリシリコン製の基板は、従来の集積回路で用いられている単結晶ウェハの寸法とほぼ同じウェハである。このような多結晶シリコン（ポリシリコン）はハンドルウェハと称する。このポリシリコンの抵抗率は１ｋΩ-ｃｍ以上で、好ましくは、１０ｋΩ-ｃｍ以上である。
【００１２】
単結晶ウェハを成長させるプレカーサ材料として現在大量生産されている多結晶インゴッド（ロッド）からスライスして基板が形成される。多結晶を単結晶に変換するフロート−ゾーンプロセスで処理される多結晶ロッドの代わりに、このロッドをアニール処理して、従来の単結晶ウェハを処理するのに用いられるような方法を用いてアニール処理しスライスされる。その後多結晶ウェハは、機械化学的に研磨されハンドルウェハを形成する。
【００１３】
ブロックＢに示す次のステップは、多結晶シリコン製ハンドルウェハの上に、単結晶の半導体材料の層を接合することである。好ましくはこのプロセスは、薄い単結晶ウェハを多結晶ウェハに接合することにより行う。単結晶ウェハは、好ましくは単結晶シリコンであるが、例えば単結晶のＧａＡｓ、ＳｉＣ、ＩｎＰのような異なる半導体材料でもよい。予備段階として接合すべき２枚のウェハを化学的に脱脂して完全にクリーンにする。
【００１４】
接合は、２枚の洗浄されたウェハを接触し加熱することにより行われる。２枚のウェハを低圧で接触させ、これらのウェハを表面端末（surface terminal）ヒドロキシルグループ間の水素結合および表面種間のファンデルワールス力のような弱い物理的力により最初は接合を保持する。加熱することによりこの弱い物理的結合は熱により引き起こされた化学反応により、強い化学結合に変わる。このような結合は、単結晶シリコンの表面と多結晶シリコンの表面との間を他の結合材を用いることなく、１１００℃に加熱することにより行われる。シリコン酸化物の薄い層（２０〜１０００ｎｍ）は接合プロセスを促進し、つづいて、製造されるデバイスの性能が改善される。
【００１５】
ブロックＣの第３のステップは、単結晶層を薄くすることである。この薄くすることは、研磨とエッジストップ層を用いたエッチングにより行われる。この単結晶層は１５μｍ以下の厚さ、好ましくは１μｍ以下の厚さに薄くする。別法として、Smart Cut process と称する薄膜化のプロセスも用いることができる。ここで、水素接合する接合プロセスの前に単結晶シリコン内に注入される。十分な水素ドーズ量に対しては、損傷と水素の気泡が、注入エネルギーにより規定される深さでシリコン内に形成される。これに関しては、M.Bruel,著の“Application of Hydrogen Ion Beams to Silicon on Insulator Material Technology”,Nucl.Instr.and Meth.in Phys.Res.B,Vol 108,p.313,(1996).を参照のこと。２枚のウェハを圧接して加熱すると、イオン注入されたウェハは注入されたゾーンに沿って２つの部分に分離され、別のウェハに接合された薄いシリコン製のフィルムが残る。
【００１６】
本発明のプロセスのこの段階におけるワークピースの状態を図２に示す。ワークピース２０は厚いポリシリコン製の基板２１と薄い単結晶の外側層２２のサンドイッチ構造体を含む。選択的事項として、それらの間に、例えば二酸化シリコン製の絶縁層２３を形成してデバイスの性能を改善することもできる。高速度のデジタルＣＭＯＳにおいては、上部層は厚さが１μｍ以下の単結晶シリコンである。埋設した酸化物は、５〜３０００ｎｍの範囲にあり、基板は厚さが０．１ｍｍ以上で、好ましくは０．５ｍｍ以上の多結晶シリコンである。これらの全体構造の寸法は、処理しやすいような従来の単結晶ウェハの寸法に類似している。その後この構造体を従来のシリコン製集積回路の製造プロセスにおいて、従来の結晶性のシリコンウェハと置き換える。
【００１７】
最終ステップは、トランジスタのような能動素子と抵抗、キャパシタ、インダクタのような受動素子を形成して、外側層２２の上およびその中に集積回路２４を形成することである。これらのデバイスは、単結晶シリコンウェハにおける公知の技術を用いて形成できる。
【００１８】
上部の単結晶層は、下のハンドルウェハほど高抵抗率ではないので、単結晶層を除去するか、あるいはそれをインダクタにより占有される領域内においては、絶縁性酸化物に変換するのが好ましい。このプロセスは、後続のプロセスに余分なプロセスを付加せずに行うことができる。例えば、隣接するトランジスタを電気的に分離するのに用いられる、多くの共通の絶縁技術は、ＬＯＣＯＳ（local oxidation）とＳＴＩ（shallow trench isolation）である。ＬＯＣＯＳにおいては厚い酸化物がデバイス間に成長され、ＳＴＩにおいてはトレンチがエッチングされ、絶縁層で堆積充填される。そのため側面方向の絶縁に用いられる同一のリソグラフステップがインダクタ領域を規定し、そのときまでに絶縁シーケンスが完了する。そして表面上のインダクタ金属と、多結晶ハンドルウェハ間に絶縁層のみが存在することになる。
【００１９】
このような集積回路の利点はたくさんある。多結晶シリコン製の基板は、きわめて高抵抗率（>１０ｋΩ-ｃｍ）で、これはほとんど絶縁物のレベルである。この基板は、ボロン等の電気的に活性の不純物による汚染に対し感受性を有さず、そしてこの基板は、薄い単結晶シリコン層にきわめてマッチした機械的熱的特性を有する。従って、絶縁性のウェハは処理プロセスの間頑強であり、そして高速のデジタル回路、ＲＦアナログ回路、高性能のＲＦ受動素子等のすべてをこの同一の基板上に形成することが可能である。これによりより小型、高速、低パワーで低コストの集積回路が、ワイヤレス通信、あるいは他のアプリケーション用に形成することができる。
【００２０】
この好ましいアプリケーションは、例えば、低ノイズ増幅器、バンドパスフィルタ、電圧制御発振器のようなインダクタを含むＲＦ回路である。図３は、図２の構造体上に実現される、単一段の低ノイズ増幅器を示す回路図である。この回路３０は、トランジスタＴの能動デバイスと、インダクタＬg1とキャパシタＣ1の受動デバイスとを含む。通常の回路パラメータは、Ｌg1＝１４．８ｎＨ、Ｌg2＝４．４ｎＨ、Ｌs＝０．３ｎＨ、Ｌd＝２．６ｎＨ、Ｃ1＝２０ｐＦ、Ｃd＝１２ｐＦ、Ｃ2＝１８．５ｐＦである。この回路はＭＯＳ製造技術およびスパイラルインダクタを用いて実現される。さらなる詳細は、R.A.Johnson et al,著の“Advanced Thin-Film Silicon-On-Saphire Technology: Microwave Circuit Applications”IEEE Transactions on Electron Devices,Vol.45,No.5,pp.1047-1053(May,1998).を参照のこと。バンドパスフィルタ、あるいは低ノイズ増幅器回路、伝合う制御発振器回路は、J.Burghartz et al 著の“RF Circuit Design Aspects of Spiral Inductors on Silicon, ”1998 IEEE International Solid State Circuits Conference,Paper FP 16.1,pp.246-247(1998),を参照のこと。これらの回路は、バイＣＭＯＳ製造技術を用いて実現される。
【００２１】
本発明の実験例を次に示す。
【００２２】
【実施例】
一対の単結晶シリコンウェハと多結晶シリコンウェハを化学的に研磨し、その二乗平均平方（root mean square）の荒さは、１０μｍの四方の領域で１Åである。標準的な厚さ（１００〜１０００ｎｍ）の酸化物が単結晶ウェハ上に成長し、一方多結晶ウェハは、自然酸化物でカバーしたままである。その後ウェハを、
１． 加熱済みトリクロエタンと
２． アセトンと
３． メタノールと、の溶液内に浸し、これが完了した毎に完全に乾燥させて化学的にウェハを薄くした。
【００２３】
このウェハを品質検査しブラッシュで研磨して大きな粒子を取り除いた。この時点でウェハは、以下のプロセスにより化学的に洗浄された。
１． 脱イオン水で洗浄する。
２． 熱い（８０℃）、Ｈ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨが４：１：１の割合の 混合物に１０分間浸した。
３． 脱イオン水で完全にすすぐ。
４． Ｈ2Ｏ：Ｈ2Ｏ2：ＨＣｌが４：１：１の割合の熱い（８０℃）混合 物に１０分間浸した。
５． 脱イオン水で完全にすすぐ。
６． 最終的にブラシで洗浄する。
【００２４】
その後、ウェハを接合部門に移送して各対を４ｍｍ離して互いに向かい合いして配置した。脱イオン水と粒子のない水のジェット水流を２枚のウェハの間にスプレーで流し、ゆっくりと回転（１分間に１回）させた。スプレーは３分間行った。このウェハをその後３０００ｒｐｍで５分間回転させ、そしてウェハの表面から５インチ離した場所から高強度ＩＲランプ（３００Ｗ）で熱を加えた。
【００２５】
回転を停止した後、上方のウェハを下方のウェハ上に落下させ、接合する前に、緩やかな圧力を一対のウェハの中心部にかけた。その後この対をＩＲランプと音響マイクロスコープでチェックし、その後オーブン内に配置して１１００℃でアニールした。このアニールにより、弱い物理的結合を熱により誘起した化学反応により強い化学結合に変換させた。このウェハを再びアニール処理の間生成したかもしれない空隙を音響マイクロスコープとＩＲ等化により再び検査した。
【００２６】
その結果、多結晶基板の表面に結合された薄い単結晶シリコン製の層を具備する合成ウェハが形成された。このウェハは、従来の単結晶ウェハ用の処理装置を用いた従来の集積回路製造方法に適したものである。
【図面の簡単な説明】
【図１】本発明による集積回路の製造ステップを表すフローチャート図。
【図２】集積回路が形成される構造体の断面図。
【図３】図２の構造体用に形成される集積回路の回路図。
【符号の説明】
２０ ワークピース
２１ 基板
２２ 外側層
２３ 絶縁層
２４ 集積回路
３０ 回路
Claims (7)
- 回路デバイスであって、
０．１ｍｍを越える厚さと、１０ｋΩ−ｃｍ以上の抵抗率とを有する多結晶シリコンから成る基板と、
該基板に直接に接合され、１５μｍよりもうすい厚さを有する単結晶の半導体の薄い層と、
該単結晶の半導体の層上に形成される、少なくとも１つのインダクタを含む集積回路と、を含むことを特徴とする回路デバイス。 - 請求項１に記載の回路デバイスにおいて、
該単結晶の半導体が、単結晶のシリコンから成る回路デバイス。 - 請求項２に記載の回路デバイスにおいて、
該基板が、０．５ｍｍ、もしくはそれよりも厚い厚さを有する回路デバイス。 - 請求項３に記載の回路デバイスにおいて、
該単結晶シリコンの層が、１μｍ、もしくはそれよりも薄い厚さを有する回路デバイス。 - 請求項２に記載の回路デバイスであって、
該集積回路が、少なくとも１つの能動電子デバイスおよび少なくとも１つの受動デバイスを含む回路デバイス。 - 集積回路を製造する方法であって、
０．１ｍｍを越える厚さと、１０ｋΩ−ｃｍ以上の抵抗率とを有する多結晶シリコンから成る基板を提供するステップと、
該基板に、単結晶シリコンの層を直接に接合するステップと、
該単結晶シリコンの層を、１０μｍよりも薄い厚さまで薄くするステップと、
該単結晶シリコンの層上に、集積回路を形成するステップと、を含むことを特徴とする方法。 - 請求項６に記載の方法において、
該結合するステップが、該単結晶シリコンのウエハを該多結晶シリコンのウエハ上に直接に配置し、それらを加熱することにより２枚のウエハ間に化学結合を形成することにより行われる方法。
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