CN1200561A - 对半导体器件的改进 - Google Patents

Abstract

一种由键合晶片10组成的半导体器件,具有一个硅器件层20,键合于一个用迁移率下降的硅材料如多晶硅制备的半绝缘材料层14上。层14足够厚,且衬底16的导电性足够好,可以减小层20中的器件工作在高于0.1GHz的频率下时的阻性损耗。衬底16的导电性足够好且半绝缘层14的电阻性足够好,可以阻止层20中的器件的串扰。

Description

对半导体器件的改进

本发明涉及半导体器件，尤其涉及半绝缘的晶片。工作在微波频率的集成电路是在包括单晶砷化镓的衬底上实现的，或是利用混合电路技术实现的。利用常规的硅技术来实现微波频率的集成电路的尝试，由于硅衬底在千兆赫兹频率时发生的高损耗而受到限制。砷化镓和混合电路技术在制造工作于微波频率的集成电路时是有效的，但仍存在一些缺点。与平面硅集成电路中的器件的成本和密度相比，这两种技术都是昂贵的且通常提供于器件密度低的电路。现在，高阻悬浮区熔法制备的衬底应用于几千兆赫兹的领域，然而，这些衬底都非常昂贵且晶片直径限制于100毫米。二氧化硅虽然是一种很好的绝缘体，但它的热导率相对较低。

本发明涉及一种半导体器件，尤其是一种半绝缘的晶片，且构成一种具有预期特性的衬底结构，其特性包括：(1)用键合晶片SOI技术制备的高质量的器件硅，(2)由于采用硅衬底的好的热导率，(3)由于键合晶片SOI技术的好的电绝缘，(4)由于在器件下面采用一层半绝缘层的低射频损耗特性，(5)由于在半绝缘区下面采用一个导电区的低串扰及(6)由于采用标准硅晶片形成开始的衬底，晶片的直径不受限制。

本发明也提供了一种用一个半绝缘层和其下面的导电结构组成的键合晶片，在包括几千兆赫兹的高频下它减小了衬底损耗和串扰。键合晶片有一个最好用单晶硅做的处理(handle)衬底。处理衬底上有一层半绝缘层。半绝缘层最好是多晶硅，无定形硅，或包括掺氧硅和多孔硅的其它硅形式，它的热导率相对较高。

半绝缘层与其下的电导层粘着后，可以同时减小衬底损耗和电路器件间的串扰。在本发明的一个实施方式中，半绝缘层的厚度与器件层中器件宽度一样或小一些。另外，半绝缘层的电阻率和衬底的电导率都与实际上相符。在半绝缘层和衬底之间可能需要一个阻挡层。阻挡层采用外延的未掺杂硅或金属或硅化物，或这些材料的多层结构以提高组成结构的射频性能。阻挡层阻止处理衬底中的杂质进入硅的半绝缘层，从而保持了它的半绝缘特性。

本发明包括一种采用一个半绝缘层的键合晶片组成的半导体器件，可在高频下减小损耗和串扰，它包括：一个处理衬底，处理晶片上的一个半绝缘层，一个绝缘层和绝缘层上的一个单晶硅器件层，其中半绝缘层的厚度是预定的。

现在，将通过例子并参照以下附图来描述本发明：

图1是本发明中的键合晶片的截面图；图2是本发明的另一实施方式的截面图；图3是用于模拟本发明的一个分析模型的截面图；图4是一个简化的分析模型的另一截面图；图5是109赫兹频率时对应不同衬底杂质水平的电阻—Log10(电阻率)曲线图；图6是1010赫兹频率时与图5相似的曲线图；图7是描述一个分析简化的精确性的曲线图；图8是具有三个器件的一个键合晶片的截面图；图9是描述图8中键合晶片上的不同元件之间的电容作为频率函数的曲线图；图10是描述在常规硅衬底的现有技术下，对应不同衬底掺杂水平时，器件D1和D2之间的电容作为频率函数的曲线图；图11是描述在常规硅衬底的现有技术下，对应不同衬底掺杂水平时，器件D1和D3之间的电容作为频率函数的曲线；图12描述了根据本发明制备的多层衬底上的器件D1和D2之间与D1和D3之间的不同的电容。

图1描述的键合晶片10极大地减小了衬底串扰，又保持了器件层20中有源器件22、24的好的热导。键合晶片10有一个最好用单晶硅制备的处理衬底16。在处理晶片16上淀积的是一层半绝缘材料层14。半绝缘材料可以是多晶硅、无定形硅、半绝缘多晶硅(SIPOS)或采用FIPOS的完全绝缘的硅。半绝缘材料层14可以是任何迁移率下降的晶体硅或其它具有高热导率的合适的电绝缘体，如金刚石。半绝缘层14键合于器件层20上的绝缘层18。绝缘层18一般为氧化层。键合可根据已知的工艺完成，如转让给Harris公司的U.S.专利号为5,266,135和5,334,273的专利中描述的。器件层20包括多种半导体器件如二极管、晶体管等集成为电路。在图1中描述了一个代表性的场效应晶体管22和双极型晶体管24。

图1中的衬底16厚度约为600微米，电阻率为10-20欧姆·厘米。多晶硅的半绝缘层14的厚度约为50微米。氧化绝缘层18的厚度约为2微米，硅器件层20的厚度约为10微米。包含绝缘层18的硅层20被键合到处理晶片(handle wafer)12上，硅层20的厚度可比10微米大得多，如500-700微米。经过键合后，器件晶片20用包括刻蚀、摩擦或抛光的各种方法来减薄。

在几千兆赫兹的高频工作时，键合晶片10与标准硅器件晶片或标准键合晶片相比，可大大减小损耗。半绝缘层14的热导性比二氧化硅高。衬底16的高导电性足以减小器件22、24之间的串扰。

在图2中，描述了本发明的第二个实施方式，元件的参照号码一样。键合晶片30有一个在衬底16和半绝缘层14之间的阻挡层15。阻挡层15的厚度约为1.5微米且包括一个未掺杂硅的外延层。阻挡层15是在已知技术的外延反应器中在单晶衬底16上生长的。处理晶片16高掺杂以减小器件22、24之间的串扰。处理晶片16的厚度约为600微米。半绝缘层14的厚度约为30微米。绝缘层18和器件层20的厚度与图1中一样。图2中的半绝缘层14的厚度减小了，以使高导电率的衬底层16更靠近器件22、24。通过有效地将高导电的衬底16更靠近器件22、24，器件22、24之间的串扰减小了。然而，衬底损耗可能会稍有上升。

本发明提供了可以优化衬底损耗和器件串扰特性的机制，这在现有的器件技术中是不可能的。本发明的一个特点是我们发现了具有预定厚度的半绝缘层14可用于平衡减小阻性损耗和减小串扰。所以，当层14的厚度减小时，阻生损耗趋于上升而串扰则由于高导电的层16的屏蔽效应而减小了。由于高导电层16更靠近器件22、24，串扰减小。层14太厚会引起串扰上升，层14太薄会引起高的阻性损耗。层14应做得足够厚且层16的导电性足够好，以在减小阻性损耗和减小串扰之间达到平衡。通常在器件22、24的特定工作频率下平衡是可以达到的。

图3-12显示包括串扰和阻性衬底损耗的衬底寄生参数的最小化是非常复杂的问题。例如，衬底感应的电流大小依赖于金属布线。以下的分析着重于影响损耗的主要因素，以决定适当估计它们的大小。这将为优化衬底掺杂分布和衬底深度提供指导。以下的描述也将提供在一条长而直的金属布线的简单情况下，衬底阻性损耗的最坏估计。为估计和理解串扰，用二维有限差分器件模拟器对有代表性的三个相邻器件(D1、D2、D3)的情况时的电容做了计算。

图3描述了一条很长且直的金属传导线62穿过键合晶片50的各个层。键合晶片50有一个典型的单晶硅衬底52。一个键合氧化层54将衬底52和器件晶片56连在一起。器件晶片56包括许多通过金属线连接的器件(未画出)。线62是两个或多个器件之间的一条金属线的有代表性的剖面。金属线62由于氧化层58而与层56中的器件电绝缘。金属线62也被另一层绝缘的氧化或氮化层60覆盖。

在几乎所有实际情况中，对于大部分典型的掺杂水平，由于相比于它的表面深度，器件层56的导线是很窄的，且高掺杂的面积被限制在隔离区而小到不能提供大的电导，这样长距离的电导是可以忽略的。这就允许了将晶片50的几何形状简化为图4中的描述。这里，晶片50′包括一个衬底52和一个半绝缘层64。层64足够“半绝缘”尽管它包括硅制备的器件层56。

假定层52的电阻率足够低，使表面深度与衬底厚度相比很小。在离衬底—绝缘层界面以下几个表面深度的距离时，由于AC电流引起的电场和磁场都基本为零。因此，感应电场的总效应是产生了方向和大小都一样的电流，且相位与导线62中的AC电流相反。这是在地线平面中的简单反流。在微波频率时，如将要显示的，这些感应的阻性损耗会比金属传导线62中的还大。

对感应的衬底电阻可给出一个粗略而快速的估计。对于图4中的晶片52′，假定所有的结构被限定为关于金属导线62的一个中心轴的圆柱形对称。对这个近似的修正将在以后作出。电场的Maxwe11方程为：

         ²E-jωμE/ρ＝0    (方程1)或

这里的δ是表面深度，且j＝-1^-1

E_Z是电场E在轴方向的分量，ω是角频率，μ是磁导率，ρ是衬底的电阻率及r是到金属线中心的距离。方程2的解答是复变量的Bessel函数。这些Bessel函数的正确组合是由边界条件，即r大时，电场和瞬时磁场为零，来确定的。后者可以通过使电场(或电流密度)的积分与金属线中的电流大小相等而相位相反来解出。从这个解答中，EE*/ρ的积分就可以用来得到衬底中的阻性功率损耗。由于低电阻率时的电流是固定的，功率损耗与衬底电阻是成比例的。实际上，衬底电阻R可以通过这个关系来确定。图5(频率＝10⁹Hz)和图6(频率＝10¹⁰Hz)中描述了衬底电阻—衬底电阻率关系的一些结果的曲线。然而，更明了的是把这些数值结果进行比较形成简单的分析公式。公式简单地采用电阻率并用由表面深度决定的一个面积来除它，如下：这里1是金属线的长度，d是金属线到衬底界面顶部的距离。(4)中的分母是衬底顶部宽度为δ的长条的面积。与图7中精确的结果相比，公式的结果将R估计偏大，但不超过1.27倍。正如预期的，当衬底距离与表面深度相比很大时，公式结果将接近数值结果。物理性质局部更加表面化。从方程4中可以看出，当d＜＜δ时，R正比于频率而与电阻率无关。当d＞＞δ时，会得到更熟悉的关系，即R正比于频率和电阻率的平方根。

定性地看，对实际的平面几何结构这些因素仍起作用。主要的差别是可用于传导的面积减小了。粗略的估计是R增加到3倍。熟练的技术人员将理解对于模型化的平面结构，一个完全的Maxwe11方程的数值解会引出一个与方程4相似的更精确的方程。

利用方程4来使R最小，可以将d相对δ做得大些，并使衬底52的电阻率尽可能的低。一般没有这样做，因为衬底的距离范围在10μm或小些。当频率很高时，这个特定的寄生参数成为决定性的考虑，衬底的电阻率做得很高，使表面深度比衬底厚度大，且衬底中基本无电流。在这种情况下将硅56视为绝缘的，且到衬底的距离d可以被到位于硅下面的金属的距离替代。然而，经常还有其它重要的寄生参数要考虑。

衬底和邻近的器件之间也有寄生电容。参照图8，描述了包含3个器件D1、D2、D3的结构80，器件的总长度分别为46微米、46微米和280微米。结构80有一个处理衬底85。在处理衬底85上是一个半绝缘层84。半绝缘层一般为多晶硅。一个粘着层83将半绝缘层84粘着在器件晶片88上。理想的单层金属接触89被氧化物隔离，用来连接各个器件。在横向上，器件被沟槽隔离，沟槽有氧化侧壁86，填充了适当的材料87，如多晶硅。覆盖金属层82的是氧化层81。

数值器件模拟结果在图9中通过画出与频率对应的电容矩阵{C_D1，D2+C_D1，D3+C_D1，Sub}的元素来描述。在这种情况下的衬底浓度为10¹⁵cm^-3。从D1发出的电场线大部分将终止于下面衬底的顶部，而其余的大部分则直接到达D2。在低频时，所有的衬底电荷都是通过衬底接触施加的，因为与充电时间相比，RC常数很小。但是，当频率提高时，由于充电时间变得比RC常数小，这条道路不起作用了。这时邻近器件的较小的阻性耦合将参与提供电荷。在10⁹赫兹频率时，耦合电容C_D1，D3实际上比C_D1，D2大，因为D3—用于代表附近所有器件—暴露于衬底的表面积比D2要大得多。当频率进一步提高时，C_D1，D3几乎降为零而C_D1，D2变为主要项，因为它有一条电阻低得多的通道。

图9和图10分别描述了C_D1，D2和C_D1，D3，归一衬底浓度的范围是{10¹¹，10¹³，10¹⁵，10¹⁷，10¹⁹}cm^-3。总的来说，趋势是一样的，但对掺杂浓度高的衬底往高频方向漂移。低频时，C_D1，D2是由衬底上方的直接的场绝缘电容决定的。频率较高时-图9的顶点处(由于衬底耦合不起作用)—氧化层下面的额外的导电通道在D1和D2之间提供了额外的耦合。当频率更高时，这个导电通道也不起作用了—只留下了绝缘耦合，包括在低频时被屏蔽的通过衬底的散射。从图9中可以明显地看出，对相邻次近的器件同样存在这些效应，但大小差别很大。当频率高于或低于顶点值时，C_D1，D3几乎降到零。

现在，以上的分析对同样的，但衬底被分为两部分的器件重复一遍。衬底的上半部分S_U的电阻率比下半部分S_U高一些。在这个例子中，S_U的厚度为30微米，掺杂为{10¹¹，10¹³，10¹⁵，10¹⁷}cm^-3，而S_L通常是尽可能的高掺杂—在本例中是10²⁰cm^-3。

这里有必要提醒一下。因为器件模拟器没有模拟所有的Maxwe11方程，衬底电阻的趋肤效应没有自动考虑。趋肤效应在表面深度比衬底厚度小很多时是很大的。考虑到这点，S_L的掺杂降低，使它的总的电阻在各个频率下与考虑到趋肤效应时的值基本一样。10GHz时，用于模拟10²⁰cm^-3的掺杂实际上是10¹⁸cm^-3。结果是这些曲线只在上部衬底掺杂为10¹⁷cm^-3(或更高)及频率高于10¹⁰Hz的情况下产生较大的差异。

图12描述了两种衬底器件的C_D1，D2和C_D1，D3。C_D1，D3的最大值减小到十分之一以下。对这个现象的物理解释，考虑从D1到D2的AC电流通道分为两部分：通道1定义为完全通过上部的电阻率更高的衬底S_U；而通道2是从D1往下经过S_U，横向经过S_L，最后向上经过S_U到达D2。如前所述，低频时，C_D1，Subs超过并屏蔽了器件之间的任何衬底耦合。但当频率上升时，由于衬底上部的电阻，阻性衬底电流不再起作用(在这个区域只留下位移电流)。然而，在这个变换中，通过通道2的阻性电流已经开始不起作用，因为当衬底流出电流时(这个电流曾只经过S_U)通道2的电阻几乎增加到两倍。同样，由于选择S_U的厚度与器件宽度差不多或较小，通过通道1的电阻值也大于或至少等于到衬底的电阻值。当频率高于这个变换时，在相邻器件之间经过上部衬底的AC电流主要是位移电流。然而，应注意，位移电流的串扰也被双衬底减小了。通过通道1的位移电流仍与衬底一起提供电荷。更重要的是，任何流过S_L的位移电流(如通道2中的)将被高掺杂的S_L区截断，这由衬底电极控制。

假设电路工作于10GHz。选择的衬底电阻值为版图中最宽金属线阻值的一半或小些(在本例中，宽为10微米，厚为1.5微米，或30欧姆/厘米)假设S_U的电阻率足够高，使它的表面深度比厚度大很多，且方程4中的d是金属线和S_U/S_L界面的距离。假设因子为3，采用d＝40微米(对应于上例中S_U的厚度为30微米)，且假设S_L的电阻率为10^-4欧姆·厘米(掺杂为5E20cm^-3)，总的衬底电阻值约为9欧姆。即使考虑到近似，这仍可达到要求。除了不错的低的衬底损耗外，双电阻率衬底对串扰的改善和前一部分描述的一样。现在S_U的掺杂可以选择使得有最优的电容分布。从图12可知，采用任何低于10¹⁵cm^-3的值将是可接受的。

频率更高时，S_U的厚度要增加以使衬底的电阻值足够低，这可能要牺牲一些衬底的屏蔽效应。更奇特的解决办法可能是在S_L的顶部嵌入一如硅化物的高导电层，或简单地将S_L替换为金属。

基于物理的衬底电阻和串扰的估计可用于指导优化衬底特性，将寄生参数最小化且作出折中。用双电阻率衬底作为例子，表明它们与高电阻率衬底相比具有一定的优势。图9显示在1MHz时，即使最高电阻率的衬底仍产生明显的串扰，且对于大部分元件工作于10GHz的电路而言，还有电路的其它部分工作于串扰严重的低频。高电阻率的衬底的实际电阻率也可能对直流偏压非常敏感。没有介质绝缘时，载流子的注入会破坏任何高电阻率；有了绝缘，可以在绝缘层/衬底边界建立积累层或反型层。在上例中，加到器件上的2V直流偏压产生的积累层使C_D1，D3的最大值增加了50％，并使最大值的宽度由22db增加到47db。同样的偏压加到前例中的双电阻率衬底上就没有作用，因为积累层产生的额外电导被更高掺杂的衬底层抵消了。

10GHz时，前例中的双电阻率衬底提供了好的衬底电阻值和串扰的折中。低频时，折中更易实现。较低的R值允许S_U较薄，因此S_L可以屏蔽得更好。当频率远远高于10GHz时，为提供串扰的有效屏蔽，可能有必要采用奇特的器件如一个内嵌的接地平面或金属上的极薄的衬底。

Claims (8)

1.一种由具有一个半绝缘层的键合晶片组成的半导体器件，可减小高频时的损耗和串扰，它包括：一个处理衬底，处理晶片上的一个半绝缘层，一个绝缘层和绝缘层上的单晶硅制备的器件层，其中半绝缘层具有预定厚度。

2.权利要求1中的器件，其中处理晶片是掺杂的，电阻率范围为1-10,000欧姆·厘米，其中处理晶片的电阻率最好低于1欧姆·厘米。

3.权利要求1或2中的器件，其中半绝缘层包括从金刚石、碳化硅和砷化镓等中挑选的一种材料，同时半绝缘层包括多晶硅、无定形硅、SIPOS、FIPOS中的一种，且绝缘层是二氧化硅。

4.权利要求1至3中任一项的器件，其中半绝缘层足够厚，以减小衬底损耗，且半绝缘层足够薄，以减小电路元件之间的串扰，在晶片和半绝缘层之间有一个阻挡层。

5.权利要求4的器件，其中阻挡层包括一个未掺杂的硅外延层，其中半绝缘层比绝缘层厚，半绝缘层的厚度最好小于最小器件宽度的六倍，或半绝缘层的厚度大于绝缘层的厚度但小于最小器件宽度的六倍。

6.权利要求4或5的器件，其中阻挡层包括一个金属层或硅化物层，以增加处理晶片的电导率，且其中的半绝缘层足够厚，以减小阻性损耗，但又没有厚到因为减小了屏蔽而导致串扰。

7.一种由具有一个半绝缘层的键合晶片结构组成的半导体器件，可减小高频时的损耗和串扰，它包括：一个单晶硅处理衬底，处理晶片上的一个多晶硅半绝缘层，半绝缘层上的一个二氧化硅绝缘层，一个单晶硅的器件层，以及衬底表面上的一个硅外延层。

8.一种由一个衬底组成的半导体器件，用于传输高频信号，它包括：一个包含有组成集成电路的集成器件的单晶硅器件层，所述器件相互间距一个第一距离；一个支撑器件层的上部衬底，具有第一电阻率，和一个受控的上部衬底厚度，以控制高频信号的电阻损耗；一个支撑上部衬底的下部衬底，具有第二电阻率，以减小所述器件层中的器件之间的串扰，串扰是与器件层和下部衬底的距离成反比的；第一电阻率比第二电阻率大，且上部衬底的厚度最好与最小的有源电路器件的宽度一样或小些。

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