CN102136497B - 集成的共源极功率mosfet器件及其制造方法 - Google Patents

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Abstract

本发明涉及集成的共源极功率MOSFET器件及其制造方法。一种集成功率MOSFET器件，由衬底(19、65)；N型外延层(13；68；80、81)；从顶面延伸穿过该外延层并与该衬底电接触的P型下沉区(17b)；在该下沉区内从该顶面延伸的P型本体区(22)；在该本体区内从该顶面延伸的N型源极区(25)，该源极区限定了沟道区(22a)；栅极区(19)；电连接到该本体区和该源极区的源极接触(30)；电连接到该外延层(13、81)的漏极接触(31)；以及在背面上延伸并电连接到该衬底以及该下沉区的源极金属化区(104)形成。

Description

集成的共源极功率MOSFET器件及其制造方法
技术领域
本发明涉及一种集成的共源极功率MOSFET器件及其制造方法。
背景技术
正如已知的，功率MOSFET器件通常为垂直电流类型，其中衬底形成漏极区，并且外延层容纳并排布置的多个本体区，其进而容纳源极区。该本体和源极区通过金属化短接。通常在邻近的本体区对之间，在该半导体材料的本体上绝缘地布置栅极区。
利用上述类型的结构，可以获得一个或多个共漏极MOSFET器件。
然而，在一些应用中，使用具有连接在一起的源极端子以及具有独立的漏极和栅极端子的功率MOS晶体管对以便可以独立地驱动它们。具有这样需求的应用是例如如下面将详细描述的LLC谐振变换器的次级绕组上的同步整流。
已知，谐振变换器是一大类开关变换器，其特征在于存在谐振电路，其可主动参与确定输入-输出功率流。这些变换器中，由四个(二个)功率开关(典型地为N-沟道MOSFET)构成并由d.c.电压供应的桥(半桥)产生方波电压，该方波电压被供应至被调制到该方波基频的谐振电路。以这种方式，由于其选择特性，该谐振电路主要响应于该基波分量而可忽略地响应于更高阶谐波。结果，可以通过改变该方波的频率而调制该流通的功率，并且根据该谐振电路的配置，与该功率流相关的电流和/或电压具有正弦的或分段正弦的图案。
上述电压和/或电流将被整流和滤波以便在负载上供应d.c.功率。在网络应用中，因为安全标准的原因，供应负载的该整流和滤波系统通过变压器耦接至谐振电路，该变压器在源极和负载之间提供绝缘，正如前述标准所需要的。如在所有的绝缘网络变换器中，同样在这种情况下，通路涉及连接至该输入源的主侧(在其连接到该变压器的初级绕组的范围内)和副侧(在其连接到该变压器的次级绕组或多个次级绕组的范围内)，其通过该整流和滤波系统向该负载供应功率。图26示出所述类型的谐振变换器的高级块图。
在可以图26中一般架构为基础建立并基于它们所使用的谐振电路的配置分类的众多类型的谐振变换器中，所谓的LLC谐振变换器得到广泛的普及，尤其是在其半桥版本中(图27中示出)。其名称(LLC谐振变换器)源于该谐振电路使用二个感应线圈(Ls和Lp)与电容器(Cr)的事实。为了方便，从现在开始将单独参考半桥版本，但是应该清楚下面的内容也完全可以应用到桥配置。
LLC谐振变换器的特征在于高转换效率(它可以轻易达到高于95％的效率)、高频下工作的能力、电磁干扰(EMI)的低产生以及最终的，高功率密度(即，获得减小了体积的变换系统的能力)，在很多现今的申请中已经特别强调了其特征。
这种申请的典型例子是AC-DC适配器，其广泛用于PC笔记本或具有降低了高宽比的PC台式机中，以及用于网络服务器和电信装置的供应系统。
尽管LLC谐振变换器有很多优点，在这些中，如在传统开关变换器中，能实现的最大效率可受到次级整流器中损耗的限制，其在LLC谐振变换器中代表大量的损耗。
已知，为了明显地降低与该次级整流相关的损耗，可以诉诸于所谓的“同步整流”技术，其中整流器二极管D1、D2被具有合适的低动态电阻RDS(开)的MOSFET取代，以便晶体管两端的电压降明显低于晶体管两端的电压降(随之传导损耗降低)。明显地，驱动该MOSFET以便功能上等效于二极管。
图28示出了具有次级同步整流器(晶体管SR1，SR2)的LLC谐振变换器。如可以注意到的，该晶体管SR1、SR2的位置相对于图27中的整流器二极管D1、D2的位置移位，以便可以相对于地驱动该MOSFET SR1、SR2。然而，从功能的观点，不存在区别。
在当前技术水平下，市场上的集成控制电路具体专用于驱动用于LLC谐振变换器的同步整流器，即，设计为供应图28中所示的信号GD1、GD2。通常，通过处理其他信号而产生这些信号，其中如图29的框图中所示的MOSFET SR1、SR2的漏极至源极电压。为了复制图27中该整流器D1、D2的操作，该MOSFETSR1、SR2被以反相驱动以便各自的漏极可以独立移动。
经验显示，包括该MOSFET SR1、SR2的该电路网格的寄生电阻和电感(包括与该MOSFET的封装有关的那些寄生电阻和电感本身)，以及在控制器件的管脚和晶体管SR1、SR2的漏极端子之间的连接的那些寄生电阻和电感，都对正确地产生信号GD1、GD2特别地重要，以及由此，对该同步整流系统及该整个变换器的正确运转特别地重要。
为了降低这些重要方面，能够在同一个封装中集成这二个晶体管SR1、SR2将是期望的。然而，利用用于获得集成控制电路的低压技术，硅管芯的底面对应于地，因此对于MOSFET的传统实施例，三个分离的管芯在封装中必须具有三个绝缘的框架以便不将漏极端子彼此电连接以及电连接到地。
通常在需要使具有接地源极的开路-漏极MOSFET阵列(其可彼此独立的被驱动)容纳在单个封装中的所有情况下都会遇到类似问题。
事实上，对于MOSFET的典型结构(其具有对应于漏极端子的管芯底面)，当前的方案需要使用n个硅管芯，其等于MOSFET的数量，其中的每一个装配在各自的铜岛上，从金属的角度来讲与所有其它的绝缘，以便允许该漏极端子彼此独立地移动。具有n个岛的框架的机械形成的困难以及装配n个管芯的成本是这种方法明显的局限。
通常，在连接到一起的不同管芯上集成功率MOS晶体管，引起非常高的栅极-漏极寄生电容，其会产生消散的问题，其在器件操作于相当高的频率(在大约兆赫兹的上述的谐振变换器的情况中)以及高电流(大约几安培)的情况下是严重的。
US4,738,936描述了使用Mesa技术的横向MOSFET的制造工艺，包括在半导体本体中挖掘以获得本体区。然而，这种方案导致结构按比例缩小的限制，因此限制了实现高水平性能的可能性。
发明内容
本发明的目的是获得一种共源极功率MOSFET器件，其能克服现有技术的缺陷。
根据本发明，提供一种集成功率MOSFET器件，包括：
衬底；
第一导电类型的外延层，该外延层和该衬底分别定义了第一表面和第二表
面；
第二导电类型的下沉区，从该第一表面延伸穿过该外延层并与该衬底电接触；
第二导电类型的本体区，在该下沉区内从该第一表面延伸；
第一导电类型的源极区，在该本体区内从该第一表面延伸，该源极区在该本体区内限定了沟道区并面对第一表面；
栅极区，在该沟道区之上、在该第一表面上延伸并与该第一表面电绝缘；
源极接触，在该第一表面上延伸并与该本体区和该源极区电连接；
漏极接触，在该第一表面上延伸并与该外延层电连接；以及
源极金属化区，在该第二表面上延伸并电连接于该衬底。
根据本发明提供一种制造集成功率MOSFET器件的工艺，包括步骤：
形成半导体材料的衬底；
在该衬底上形成第一导电类型的外延层和第一表面，该衬底定义了第二表面；
形成从该第一表面延伸穿过该外延层的第二导电类型的下沉区；
在该下沉区内形成第二导电类型的本体区；
在该本体区内并面对该第一表面形成第一导电类型的源极区，并且该源极区横向地限定了沟道区；
在该沟道区之上，形成位于该第一表面顶部上、并与该第一表面电绝缘的栅极区；
在该第一表面形成电连接到该本体区并连接到该源极区的源极接触，以及在该第一表面上形成电连接到该外延层的漏极接触；以及
在该第二表面上形成电连接到该衬底的源极金属化区。
附图说明
为了更好的理解本发明，现在结合附图，仅以非限定性实例的方式描述其优选实施例。
图1是在集成在单个芯片中的两个共源极MOS器件的集成电路图；
图2示出图1中该两个MOS器件的集成版图；
图3示出图2中区A，其放大了尺寸并为了清楚的目的移除了一些部分；
图4示出沿图3中截面IV-IV的截面图；
图5示出沿图3中截面V-V的截面图；
图6-15示出在连续制造步骤中与图5的类似的截面图；
图16示出图5中MOSFET器件变体的截面图；
图17-23示出在连续制造步骤中图16中该变体的截面图；
图24、25示出在两个连续制造步骤中的图5中该器件不同变体的截面图；
图26示出已知类型的谐振变换器的框图；
图27示出图26中谐振变换器的实施方案的电路图；
图28示出图26中谐振变换器的另一实施方案的电路图；以及
图29示出图28中谐振变换器至控制台的连接。
具体实施方式
图1示出半导体材料的芯片100，其集成了两个共源极MOSFET 1.1和1.2。特别地，每个MOSFET 1.1、1.2具有各自的栅极端子G1、G2和各自的漏极端子D1、D2。另外，MOSFET 1.1和1.2具有连接到公共源极极端子S的公共源极区。
在图2的实施例中，并排提供该两个MOSFET 1.1、1.2。两个边缘金属化101.1、101.2包围各自的MOSFET 1.1、1.2并电连接到各自的栅极金属化103.1、103.2(其构成了栅极端子G1、G2)。图2还示出了被栅极金属化区103.1、103.2包围的漏极金属化区102.1、102.2(其构成了漏极端子D1、D2)。可注意到，该漏极金属化区102.1、102.2在几乎该芯片100顶面的整个区域上伸展(除了该边缘金属化101.1、101.2以及栅极金属化103.1、103.2)，并可通过多条导线或利用“夹片”、“条板”技术接触。
另外，图2通过虚线示意性地示出MOSFET 1.1、1.2的栅极指对5.1、5.2，它们连接到各自的栅极金属化103.1、103.2并在该漏极金属化102.1、102.2下延伸，通过绝缘区与其电绝缘。可以提供栅极指5.1、5.2，以便降低该栅极电阻，栅极指5.1、5.2可由多晶硅总线形成，所述总线相对于每个器件纵向延伸(图2中为水平)，在相对于该栅极金属化的相对侧上从各个栅极金属化103.1、103.2以及从边缘金属化101.1、101.2开始。可选择地，每个MOSFET 1.1、1.2的该两个栅极指5.1、5.2可由单指取代，其从各个栅极金属化103.1、103.2纵向延伸直至与其相对的边缘金属化101.1、101.2。
图2中，与公共源极端子S对应的公共源极金属化区不可见，因为它形成在该芯片的背面。
图3示出该芯片100的部分版图，其靠近该边缘区域、位于该金属化101-103(为了清楚的目的，其未示出)下面，并将开始参考图4和5进行说明，图4和5是沿互相正交的平面IV-IV和V-V截取的截面图。在这些图中，如在随后的图中，将仅参考单个MOSFET，整体指定为1，因为晶体管1.1和1.2彼此相同，相似地，指示形成MOSFET 1的区，而不再区分它们属于MOSFET 1中的哪一个。
具体地，该芯片100包括半导体材料的本体110，其具有顶面110a和底面110b，并且由衬底10，这里为P型，例如掺杂硼，和N型外延层13形成。源极金属化104在本体110的背面、整个底面110b上延伸，并形成图1中的公共源极端子S。
N+型阻挡层12在衬底10和外延层13之间延伸，并具有在制造工艺的热步骤期间阻止P型掺杂原子升高进入到外延层中的目的。
下沉区17a、17b，这里为P型，延伸穿过该外延层13的厚度，从顶面110a直至该衬底10。特别地，边缘下沉区17a在每个MOSFET 1的边缘区域中延伸并限定了各自有源区域16(图4)，以及源极下沉区17b在该有源区域16内、在相对于每个MOSFET 1的横向方向上延伸(图3)。下沉区17a、17b横穿阻挡层12并部分穿入该衬底10以便将该顶面110a电连接到该衬底10。在有源区域16中的源极下沉区17b每一个都容纳各自的P+型本体区22，每个本体区22进而容纳两个N型源极区25。实际上，以横向MOSFET器件的已知方式，该外延层13形成该MOSFET 1的漏极区，以及布置在该源极区25和该外延层13之间的该本体区22的部分22a形成沟道区。
该外延层13还容纳N+型漏极接触区26，其横向布置在该源极下沉区17b两侧并距一定距离(图3)。
栅极氧化层18在该顶面110a上延伸、并位于每个有源区域16之上。多晶硅栅极区19每个覆盖在各自沟道区22a上。场板区21包围该栅极区19并至少位于该沟道区22a相对的一侧和顶部。
介电层28，例如BPSG(硼磷硅玻璃)，覆盖该场板区21并横向包围源极接触30和漏极接触31。该源极接触30在邻近的一对栅极区19之间延伸(源极接触30通过介电层28与栅极区19绝缘)穿过该栅极氧化层18直达该本体110的顶面110a，与本体区22以及源极区25直接电接触以便将它们保持在相同的电势。相似地，漏极接触31延伸穿过介电层28、场板区21以及栅极氧化层18，直达漏极接触区26。
在每个MOSFET 1的边缘区域，厚氧化区60在该边缘下沉区17a上延伸，以及在同一层中形成的、并与栅极区19电连接的多晶硅区61，在区17a上延伸(图3)。介电层28在除了以第一金属化水平形成的栅极接触62(图3和5)之外覆盖并绝缘多晶硅区61。
钝化层32覆盖在整个结构的顶部，并在通孔33、63处开口，在该处漏极金属化102和边缘金属化101与漏极接触31和栅极接触62接触。
在图3-5的器件中，源极金属化104使能从背面通过衬底10和源极下沉区17b偏置源极区25和本体区22。
如果图3-5的MOSFET 1具有如图2虚线所示的栅极指5，那么这些栅极指在厚氧化层上、相对该栅极区19的横向方向上延伸，并连接到该栅极区19的中间点处。
如以下参考图6-15的描述，得到图3-5中的MOSFET 1。
该工艺起始于衬底10，其掺杂有硼，具有例如1-3mΩ·cm的电阻率。利用第一掩模11，衬底10注入有N型掺杂物、例如磷。例如，以1×1014-3×1015原子/cm2的剂量、50-100keV的注入能量执行该注入，以形成具有非注入区域15的阻挡层12(图6)。
在移除该第一掩模11之后，进行N型的外延生长，以形成具有例如0.2-3Ω·cm电阻率、2-4μm厚度的外延层13(图7)。
接下来，提供具有与该非注入区域15近似对准的窗口的下沉物掩模14。之后(图8)，例如以1×1014-3×1015原子/cm2的剂量、50-200keV的注入能量注入P型掺杂物、例如硼。由此，形成了薄层7，在移除该下沉物掩模14以及热步骤之后，遍及该外延层13的厚度扩散，并形成与衬底10直接接触的该下沉区17a和17b(图9)。
接下来，通过气相沉积约50nm并选择性蚀刻从而在边缘区域(并且若想象，与每个MOSFET 1相对的横向方向上，位于图2中栅极指5的下面)中形成厚氧化区60，并且执行可以获得该MOSFET 1的步骤，其包括沉积栅极氧化层18，沉积原位掺杂或利用N型注入掺杂的多晶硅层，以及形成抗蚀剂栅极掩模20。利用该栅极掩模20，选择性移除该多晶硅层以便定义栅极区或电极19以及多晶硅区61(图10)。若想象，图10中不可见的栅极指5也在这一步骤中定义。
移除该栅极掩模20之后，通过场板掩模23，沉积例如二氧化硅的场板层，并且之后成形以便形成场板区21。利用场板掩模23，进一步选择性移除位于该源极下沉区17b和边缘区域上的栅极氧化层18，漏极接触区将被提供于该源极下沉区17b处(图11)。
另外，使用抗蚀剂本体掩模24，注入例如1×1013-2×1014原子/cm2剂量、60-100keV能量的P型掺杂物、例如硼，在移除本体掩模24并且热激活及扩散步骤之后，其在该源极下沉区17b内形成本体区22(图12)。
接下来，提供结掩模27，注入N型掺杂物、例如砷，其剂量例如1015-1016原子/cm2并且能量为30-60keV。因而(图13)，在移除该结掩模27并且热激活及扩散步骤之后，在本体区22内形成源极区25，并且在该外延层13内形成漏极接触区26。
接下来(图14)，沉积例如BPSG的介电层28，并且开放朝向该源极区25、漏极接触区26以及该多晶硅区61的接触。沉积并限定第一金属层以便形成该源极接触30、漏极接触31和该栅极接触62。
之后(图15)，沉积钝化层32，开放通孔33和63，并沉积及限定第二金属层，以便形成漏极接触区102、边缘金属化101以及栅极金属化103。最后，在背面沉积源极金属化104以获得图4和5中的最终结构。
图16示出与图5中的相似的、关于MOSFET 1不同实施例的截面图，其由N型衬底65为起始而获得，该衬底65配置有从顶面110a延伸直达衬底65，从而穿过本体区22和边缘下沉区17a、并用金属区67填充的沟槽66。这种情况下，P型第一外延层68在N型衬底65上延伸，并且为了表达一致，再次用13指示的第二外延层在其上延伸。
显而易见地，可以获得具有两个不同特征中仅一个的器件，例如配置有N型衬底65并且P型第一外延层68布置在该衬底65和该第二外延层13之间而不带有沟槽66(其中该下沉区17a、17b终止于与该衬底65直接接触)，或者可以获得如图3中从P型衬底10起始的沟槽66。
下面参考图17-23的描述得到图16中的MOSFET 1，其中为了简化，未表示边缘结构，另一方面该边缘结构的形成与参考图6-14所描述的形成一致。
起始(图17)，例如2-4μm的厚度以及0.2-3Ω·cm电阻率的P型第二外延层68被生长在掺杂了砷、电阻率例如1-3mΩ·cm的N型衬底65上。
之后(图18)，该第二外延层68注入有P型掺杂物，例如硼以使表面富集。例如，以1×1014-3×1015原子/cm2的剂量、50-100keV的注入能量执行该注入，以形成阻挡层69(图18)。
接着，执行另一个N型外延生长以形成例如0.2-3Ω·cm电阻率、2-4μm厚度的该第一外延层13(图19)。之后，以与参考图8和9描述的类似方式，形成在需要获得下沉区17a、17b的位置具有窗口的下沉物掩模14，并执行例如1×1014-3×1015原子/cm2的剂量、50-200keV注入能量的P型掺杂物、例如硼的注入。以这种方式，形成薄层，其在移除了下沉物掩模14以及热步骤之后，形成了与该衬底65直接接触的下沉区17a和17b(后者在图20中不可见)。同样，在这种情况下，下沉区17a和17b完全横穿该第一外延层13和阻挡层69。另外，它们延伸穿过该第二外延层68的厚度的相当部分直至接近该衬底65。例如，下沉区17a和17b延伸了4-9μm的总深度。
之后，接着是已经参考图10-14描述的步骤，包括：形成厚氧化区60；沉积栅极氧化层18；形成栅极区19和多晶硅区61；形成场板区21；选择性移除栅极氧化层18；形成本体区22；以及形成源极区25和漏极接触区26以获得图21的结构。
接着(图22)，沉积介电层28，并移除将要形成源极、漏极和栅极接触的位置，以及使用沟槽掩模70制造沟槽66以便完全横穿该源极下沉区17b和第二外延层68并穿入该衬底65。例如，该沟槽66在本体区110内的总厚度可为4-9μm。
移除该沟槽掩模70之后，沉积该第一金属化并填充该沟槽66以形成金属区67、源极接触30、漏极接触31以及栅极接触62(未示出)(图23)。
之后，与参考图15已经描述过的类似方式，沉积钝化层32，开放通孔33和63，沉积并限定第二金属层以便形成金属化101-103，以及在背面沉积源极金属化104以获得图16的最终结构。
根据不同的实施例，如图24和25所示，可以使用重复的外延层生长，每次随后是对应的掺杂物注入，而提供该下沉区17a、17b。
这种情况下，工艺起始于P型衬底10，掺杂了硼，具有例如1-3mΩ·cm的电阻率。之后，注入N型掺杂物，例如磷，例如1×1014-3×1015原子/cm2的剂量、50-100keV注入能量，以便形成具有非注入区域15的阻挡层12。
之后，执行N型的第一外延生长，以形成具有例如0.2-10Ω·cm的电阻率、2-4μm厚度的第一外延层80。之后，使用具有近似对准非注入区域15的窗口的下沉物掩模(未示出)，执行P型掺杂物、例如硼的第一注入，剂量例如1×1014-3×1015原子/cm2并且注入能量50-200keV，以形成第一薄层7。这之后是N型的第二外延生长以形成与第一外延层80具有相同特征的第二外延层81，并且通过具有近似对准该第一薄层7的窗口的下沉物掩模82，执行与第一注入具有相同特征的P型掺杂物的第二注入，以获得与第一薄层7对准的第二薄层8，由此获得图24的结构。
彼此垂直对准的外延生长步骤和P型薄层注入步骤可以重复多次，直至达到本体110所需的最终厚度。
最后，移除该最后的下沉物掩模和热步骤之后，不同的注入薄层7、8……遍及外延多层的厚度扩散并形成该下沉区17a和17b，正如图25中图示出的。之后的工艺进行参考图10-15描述的第一实施例的步骤，或者参考图21-23描述的第二实施例的步骤。
如图17-20的实施例中，在N型衬底的情况下可以执行相同的工艺。
描述的MOSFET器件可以优选地用于图26-29中示出类型的LCC同步谐振变换器或其它功率开关变换器。另外，所描述的类型的共源极MOSFET阵列可用于电机控制以及工业环境下的驱动电感负载的应用中。
这里描述的MOSFET具有大量的优点。首先，它允许在器件的背面布置源极端子。因此，可以在单个管芯中集成共源极MOSFET阵列，之后其可以被安装到具有单一岛的标准框架上。这由此得到关于装配的成本和简化方面的明显优点。
在背面形成源极接触允许降低分散电感，因此在操作期间防止器件区域进入亚-地状态，即，电势低于衬底。
与现在已知的横向器件相比，例如LDMOS(其通常用于高频(约千兆赫)但其具有高损耗因此它们不能用于高功率应用)，可以彻底地降低损耗。如果将与已知的横向器件相比的功率器件的不同工作模式考虑进来，这将更为必要。事实上，后者通常用于传导调制的情况，并且在它们所插入的系统工作期间后者很少被关断。作为替代，功率器件通常用于开/关模式，因此在关断情况期间必须避免损失，考虑涉及的高电流时，这将导致高绝对值的漏电流、加热以及故障。
包括了填充有金属材料62的沟槽61的实施例，允许降低该源极下沉区17b的电阻，因此在以附加挖掘步骤为代价的情况下，与其它方案相比获得了更低的RDS(开)。
使用外延多层并继续掺杂物注入步骤形成该下沉区17a、17b的实施例，使能够实现高击穿水平，特别是在需要具有非常厚的外延层的时候，消除了单独外延层方案的限制，其中通常使用的注入能量不能确保足够的下沉区扩散。
在集成于同步整流器中的情况下，对于相同RDS(开)寄生电容的降低，使能够最小化用于驱动该栅极端子的能量，以及最小化与该寄生电容充电和放电相关的功率损失。接着是该变换器在更大范围的充电电流上的转换效率的增大。
另外，存在该充电阈值的明显向下偏移，在该充电阈值之下同步整流器的使用不再方便，因为该驱动损失和寄生元件(随着该变换器的电荷降低，其倾向于增大)超过传导损失(随着电荷降低，其倾向于零)上的补偿。
最后，很明显如在所附权利要求书中所定义的，可以在不脱离本发明范围内而作出关于这里描述及图示的该MOSFET及其对应制造工艺的修改和变形。
例如，尽管图示的方案示出仅在芯片的背面上示出金属接触源极区，但如果需要也可以在正面上获得源极接触。
该MOSFET 1可以具有或不具有图2中示出的栅极指5，正如所示，基于所需要的性能及电特征水平，栅极指可以对于每个器件多于一个和/或栅极指可以在整个长度上延伸而不在中间打断。
尽管在上面的描述中，参考了具有两个金属化水平的工艺，但也可以使用具有单个金属化水平或具有多个金属化水平的工艺。
最后，本领域技术人员可以明了，形成MOSFET的半导体区的导电类型可以关于已经示出的进行反转。

Claims (1)

1.一种集成功率MOSFET器件，包括：
衬底（10，65）；
第一导电类型的外延层，该外延层和该衬底分别定义了第一表面(110a)和第二表面(110b)；
第二导电类型的下沉区(17b)，从该第一表面延伸穿过该外延层并与该衬底电接触；
第二导电类型的本体区（22），在该下沉区内从该第一表面延伸；
第一导电类型的源极区(25)，在该本体区内从该第一表面延伸，该源极区在该本体区内限定了沟道区（22a）并面对该第一表面；
栅极区(19)，在该沟道区之上、在该第一表面上延伸并与该第一表面电绝缘；
源极接触（30），在该第一表面上延伸并与该本体区和该源极区电连接；
漏极接触(31)，在该第一表面上延伸并与该外延层电连接；以及
源极金属化区（104），在该第二表面上延伸并电连接于该衬底。
2. 根据权利要求1的器件，其中该下沉区（17b）延伸至该衬底（10，65）。
3. 根据权利要求1的器件，包括从该第一表面(110a)延伸穿过该本体区（22)、该下沉区（17b）以及部分该衬底（10,65）的沟槽(66)，该沟槽填充有与该衬底和该源极电极（30）直接电接触的金属材料（67）。
4. 根据权利要求1的器件，包括边缘结构，边缘结构包括第二导电类型的、从该第一表面（110a）延伸穿过该外延层并与该衬底(10,65)电接触的边缘区(17a)，该边缘区在容纳了下沉区(17b)、本体区（22）及源极区（25）的该外延层中限定了有源区域（16）。
5. 根据权利要求4的器件，其中该边缘结构进一步包括在该边缘区（17a)之上、在该第一表面（110a) 上延伸并与该第一表面(110a) 电绝缘的半导体材料区(61)，并且边缘金属化 (101)在该半导体材料区上延伸并电连接到该半导体材料区，该器件（1）进一步包括在该第一表面(110a)上延伸并电连接到该边缘金属化的栅极金属化(103)，以及在除了该栅极金属化(103)之外的整个有源区域（16）的该第一表面上延伸的漏极金属化（102）。
6. 根据权利要求5的器件，其中该栅极区包括从该半导体材料区(61)的第一侧在该第一表面（110a）上延伸的至少一个多晶硅线。
7. 根据权利要求6的器件，其中该栅极区进一步包括在相对于该多晶硅线的横向方向上、从该半导体材料区（61）的第二侧在该第一表面（110a)上延伸的栅极指（5.1、5.2）。
8. 根据权利要求1的器件，包括布置在该衬底(10,65)和该外延层之间的第一导电类型的阻挡区（12）。
9. 根据权利要求1的器件，其中该衬底(10,65)具有第二导电类型并邻近该外延层，或该衬底(10,65)具有第一导电类型，并在该衬底(10,65)和第一导电类型的外延层（13）之间具有延伸的第二导电类型的中间外延层（68）。
10. 根据权利要求1的器件，其中该衬底(10,65)、该下沉区(17b)、该本体区（22）、该源极区（25）以及该栅极区（19）形成第一MOS晶体管（1.1)，并且该本体容纳有在该第一MOS晶体管的旁边布置的第二MOS晶体管(1.2),其中该衬底（10,65）形成了该第一和第二MOS晶体管的公共源极区。
11. 根据权利要求10的器件，包括第二导电类型的第一和第二边缘区（17a），其在该外延层中从该第一表面（110a）向该衬底（10,65）延伸并分别包围第一和第二有源区域(16)，该第一和第二有源区域 (16)分别容纳第一和第二 MOS晶体管(1.1、1.2)，其中第一和第二多晶硅区(61) 分别在该第一和第二边缘区（17a）之上、在该第一表面(110a)上延伸，并且连接到各自的边缘金属化（101.1、101.2）。
12. 根据权利要求11的器件，包括在该第一表面(110a)上延伸、并分别电连接到该第一和第二边缘金属化（101.1、101.2)的第一和第二栅极金属化(103.1、103.2)，以及在该第一表面上延伸并分别被该第一和第二边缘金属化包围的第一和第二漏极金属化（102.1、102.2)。
13. 一种制造集成功率MOSFET器件的工艺，包括步骤：
形成半导体材料的衬底（10，65）；
在该衬底上形成第一导电类型的外延层和第一表面（110a)，该衬底定义了第二表面(110b)；
形成从该第一表面延伸穿过该外延层的第二导电类型的下沉区（17b）；
在该下沉区内形成第二导电类型的本体区（22）；
在该本体区内并面对该第一表面形成第一导电类型的源极区(25)，以及该源极区（25）横向地限定的沟道区（22a）；
在该沟道区（22a）之上，形成位于该第一表面(110a)顶部上、并与该第一表面（110a）电绝缘的栅极区（19）；
在该第一表面上形成电连接到该本体区并电连接到该源极区的源极接触（30)，以及在该第一表面上形成电连接到该外延层的漏极接触（31）；以及
在该第二表面(110b)上形成电连接到该衬底(10，65)的源极金属化区(104)。
14. 根据权利要求13的方法，进一步包括步骤：
形成从该第一表面（110a）穿过该本体区（22）和该下沉区(17b) 直达该衬底（10,65）的沟槽（66）；以及
用与该衬底 (10,65)和该源极电极（30）电接触的金属材料（67）填充该沟槽。
15. 根据权利要求13的工艺，其中形成该下沉区(17b)的步骤包括同时还形成从该第一表面（110a）朝向该衬底（10,65）穿过该外延层的第二导电类型的边缘区(17a)，该边缘区在容纳了下沉区（17b)、本体区(22)和源极区（25）的外延层中限定了有源区域（16）。
16. 根据权利要求15的工艺，其中形成栅极区 (19)的步骤包括同时还在该边缘区(17a)之上、在该第一表面(110a)上并与该第一表面 (110a)电绝缘地形成半导体材料区(61)。
17. 根据权利要求16的工艺，进一步包括同时形成：
在该半导体材料区(61)上并与该半导体材料区(61)电连接的边缘金属化（101）；
在该第一表面(110a)上并与该边缘金属化(101)电连接的栅极金属化(103)；以及
相对于该栅极金属化的横向上在该整个有源区域(16)上延伸的漏极金属化（102）。
18. 根据权利要求13的工艺，其中形成外延层和下沉区的步骤包括：
形成第一导电类型的第一外延层（80）；
向该第一外延层中选择性引入第二导电类型的第一掺杂物（7）；
在该第一外延层上形成第一导电类型的第二外延层（81）；
在该第二外延层中与该第一掺杂物垂直对准地选择性引入第二导电类型的第二掺杂物（8）；以及
扩散该第一和第二掺杂物以形成该下沉区（17a）。
19. 一种共源极功率电子器件，包括根据权利要求1的集成功率MOSFET器件。
20. 根据权利要求19的共源极功率电子器件，其形成了选自LLC谐振变换器、电机控制器件和驱动电感负载的器件中的一种。
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