KR20130137013A - 반도체 소자들을 위한 트랩 리치 층 - Google Patents

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크리스 브린들
마이클 에이. 스투버
스튜어트 비. 몰린
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아이오 세미컨덕터, 인코포레이티드
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Abstract

집적 회로 칩에는 활성 층 및 트랩 리치 층이 형성된다. 활성 층에는 활성 소자 층 및 금속 상호 접속 층이 형성된다. 트랩 리치 층은 활성 층 위에 형성된다. 일부 실시예들에서, 활성 층은 반도체 웨이퍼에 포함되고, 트랩 리치 층은 핸들 웨이퍼에 포함된다.

Description

반도체 소자들을 위한 트랩 리치 층{TRAP RICH LAYER FOR SEMICONDUCTOR DEVICES}
관련 출원들에 대한 상호 참조
본 특허 문서는 35 U.S.C. 119(e) 하에 2010년 12월 24일자로 출원된 가특허 출원 제61/427167호에 대한 우선권을 주장하며, 이는 본 명세서에서 그 전체가 참고 문헌으로 포함되어 있다.
SOI(semiconductor-on-insulator) 기술은, 종래의 벌크 실리콘 프로세스들에 비해 진보를 나타내는데, 1990년대 말에 최초 상업화되었다. SOI 기술의 특성을 정의하는 것은 회로조직이 형성되는 반도체 영역이 전기적 절연 층에 의해 벌크 기판으로부터 분리된다는 것이다. 벌크 기판으로부터 회로조직을 절연시키는 하나의 장점은 더 바람직한 고속 성능 범위에 접근을 가능하게 하는 기생 커패시턴시의 극적인 감소이다. 그러므로, SOI 구조들은 무선 주파수(RF) 통신 회로들과 같은 고주파 응용들에 특히 관심을 끌고 있다. 소비자 요구가 RF 통신 회로들에 의해 직면되는 전력 제약들을 계속 엄격하게 하므로, SOI 기술은 중요성이 계속 커진다.
전형적인 SOI 구조(100)가 도 1에 도시되어 있다. SOI 구조(100)는 기판 층(101), 절연체 층(102), 및 활성 층(103)을 포함한다. 기판 층(101)은 전형적으로 실리콘과 같은 반도체 재료이다. 절연체 층(102)은 종종 기판 층(101)이 실리콘인 상황에서 기판 층(101)의 산화를 통해 형성된 이산화 실리콘인 유전체이다. 활성 층(103)은 활성 소자 층(104) 및 금속화 또는 금속 상호 접속 층(105)을 더 포함하며, 이는 회로조직이 거기에 형성된 후에 존재하는 도펀트들, 유전체들, 폴리실리콘, 금속 배선, 패시베이션, 및 다른 층들, 재료들 또는 성분들의 조합을 더 포함한다. 회로조직은 금속 배선(106)(예를 들어 금속 상호 접속 층(105) 내의); 저항기들, 커패시터들, 및 인덕터들과 같은 수동 소자들; 및 트랜지스터(107)(예를 들어 활성 소자 층(104) 내의)와 같은 능동 소자들을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이 및 첨부된 청구항들에서, 신호 처리 회로조직이 SOI 구조 상에 형성되는 영역은 SOI 구조의 "활성 층"으로 지칭된다. 예를 들어, 도 1에서 활성 층은 트랜지스터(107) 및 금속 배선(106)과 같은 소자들 또는 구성요소들을 포함하는 활성 층(103)이다. 능동 소자들 자체를 형성하는 활성 반도체 재료의 층에 대한 언급이 특별히 이루어질 때는, "활성 소자 층"(예를 들어 104)이라는 용어가 대신 사용된다. 예를 들어, 도 1에서 활성 소자 층(104)은 트랜지스터(107)를 포함하고 금속 상호 접속 층(105)의 금속 배선(106)을 포함하지 않는 활성 층(103)의 부분이다.
또한 본 명세서에서 사용되는 바와 같이 첨부된 청구항들에서, SOI 구조(100)의 "상단"은 상단 표면(108)을 언급하는 한편 SOI 구조(100)의 "하단"은 하단 표면(109)을 언급한다. 이 배향 방식은 언급하는 다른 프레임들에 대한 SOI 구조(100)의 상대적 배향, 및 SOI 구조(100)로부터의 층들의 제거, 또는 SOI 구조에 층들의 추가에 관계없이 지속된다. 그러므로, 활성 층(103)은 항상 절연체 층(102) "위에" 있다. 게다가, 활성 층(103)의 중심에서 비롯되고 하단 표면(109)을 향해 연장되는 벡터는 항상 언급하는 다른 프레임들에 대한 SOI 구조(100)의 상대적 배향, 및 SOI 구조(100)로부터의 층들의 제거, 또는 SOI 구조에 층들의 추가에 관계없이 SOI 구조(100)의 "후면측"의 방향을 지시할 것이다.
소비자 요구가 RF 장치들의 품질 및 성능에 관한 제약들을 계속 엄격하게 제한한다. 이 제약들은 RF 회로들에 의해 생성되고 디코딩되는 신호들에 요구된 선형성 및 정밀성에 직접 영향을 미친다. 다른 요건들 중에서, 회로의 일부분 내의 신호들은 회로의 다른 부분 내의 신호들에 영향을 미치고 신호들을 저하시키는 것은 금지되어야 한다. 이 영향이 크로스토크(crosstalk)로 불려진다. 크로스토크의 완화는 회로 내의 어떤 기생 경로들의 임피던스가 RF 회로들 내의 신호들을 반송하는데 사용되는 주파수들에서 최소에 도달하는 경향이 있기 때문에 RF 통신 회로들에 결정적인 중요성을 갖는다. 이들 동일한 기생 경로들은 다른 신호들을 반송하는 회로 내에서 노드들을 연결하므로, 크로스토크의 문제는 RF 응용들에 대해 특히 해결하기 어렵다. 게다가, 기생 커패시턴스들이 회로 내의 신호들이 그것들에 신호 종속되지 않도록 노출될 수 있는 것은 상당히 중요하다. 신호 종속되는 에러를 교정하는 것은 어렵고, 그리고 이러한 에러들은 본래 비선형적이기 때문에 이 요건은 중요하다.
전자 회로들 내의 크로스토크의 문제에 대한 하나의 해결법은 높은 저항률(resistivity) 기판의 사용이다. 도 1을 참조하여, 기판 층(101)의 저항을 증가시키는 것은 증가된 기판 저항이 없는 임피던스보다 더 높은 기생 경로들의 임피던스를 기판을 통해 유지함으로써 크로스토크를 감소시킨다. 기판 층(101)에 사용되는 재료들은 전형적으로 매우 저농도 도핑된 실리콘을 포함하여 기판 층(101)은 일부 절연체의 특성들을 띤다. 높은 저항률 기판들의 사용은 대략 주파수 크기의 두자릿수만큼 RF 통신 회로들에 대한 SOI 구조들의 이점을 확장할 수 있는 것으로 증명되었다.
높은 저항률 기판들은 SOI 프로세스들에 사용될 때 기판 손실을 감소시킬 수 있을지라도, 그들은 기생 표면 전도로 불려지는 다른 현상에 매우 민감하다. 기생 표면 전도의 문제 및 가능한 해결법은 도 1을 다시 참조하여 설명될 수 있다. 상술한 바와 같이, 전형적인 높은 저항률 기판 소자 절연체 층(102)은 이산화 실리콘이고, 기판 층(101)은 높은 저항률 실리콘이다. 기생 표면 전도의 문제는 기판 층(101)을 형성하는 저농도 도핑된 실리콘이 필드 라인들을 종단할 수 있지만, 전하 캐리어들이 활성 층(103) 내의 신호 전압들에 의해 영향을 받기 때문에 기판 층(101)의 얇은 표면 영역(110)이 반전 또는 축적 영역으로 형성될 수 있다는 사실로부터 나온다. 영역(110) 내의 전하 캐리어들이 변위되는 정도는 활성 층(103) 내의 신호들에 의해 전적으로 변화된다. 그 결과, 기판 층(101)과 활성 층(103) 사이의 접합부의 커패시턴스는, 활성 층에 의해 알 수 있는 바와 같이, 인가된 전압에 의존한다. 이 커패시턴스는 신호 순수성(signal purity)의 수반된 손실 및 비선형성을 야기한다. 게다가, 인가된 전압은 기판 층(101)의 측 상에서 이 인터페이스를 반전시키고, 기판 층(101)이 높은 저항이라는 사실에도 불구하고 전하가 측방 방향으로 매우 용이하게 이동할 수 있는 영역(110) 내 채널 유사 층(channel-like layer)을 생성할 수 있다. 그러므로, 이 영향이 RF 통신 회로들에서 신호 저하 크로스토크로 이어질 수 있다.
채널 유사 층(110)의 바람직하지 않은 생성의 문제에 대한 해결법은 일반적으로 영역(110) 내의 기판 층(101)의 상단을 따라 트랩 리치(trap rich) 층을 형성하는 것이었다. 이 트랩 리치 층의 존재는 트랩 리치 층이 영역(110) 내의 전하 캐리어들의 캐리어 수명(lifetime)들을 상당히 저하시킬 수 있기 때문에 기생 표면 전도를 효과적으로 방지한다. 캐리어들이 멀리 이동할 수 없기 때문에, 따라서, 기판 층(101)의 유효 저항은 보존되고 활성 층(103)에 의해 보여지는 커패시턴스는 활성 층(103) 내의 신호들에 의존하지 않는다.
그러나, 영역(110) 내의 트랩 리치 층이 갖는 문제는 트랩 리치 층이 활성 층(103) 내의 구조들의 형성을 위한 후속 처리 전에 형성될 때, 그들의 나중 처리 단계들이 트랩 리치 층을 저하시킬 수 있다는 것이다. 반도체 소자들의 처리 및 특히 활성 층(103) 내의 능동 소자들의 생성은 일반적으로 1000℃ 내지 1100℃의 온도들에서 수행되는 높은 온도 프로세스들을 포함한다. 반도체 구조들의 높은 온도 처리는 반도체 결정 격자 내의 결함들을 어닐링하는 역할을 한다. 이 영향은 전기 회로들의 전기적 특성들을 증대시키기 위해 통상 사용된다. 그러나, 통상의 응용들과 반대로, 결함들이 어닐링 아웃될(annealed out) 때 트랩들의 수가 감소되므로 비결정질 또는 다결정 실리콘 결정 패턴들로 형성되는 트랩 리치 층들의 성능은 실제로 감소된다.
도 1은 종래의 SOI 구조의 간략화된 단면도이다.
도 2는 본 발명의 실시예를 통합하는 대표적인 구조들을 도시하는 제 1 집적 회로(IC) 칩의 일부의 간략화된 단면도이다.
도 3은 본 발명의 다른 실시예를 통합하는 대표적인 구조들을 나타내는 제 2 IC 칩의 일부의 간략화된 단면도이다.
도 4는 본 발명의 다른 실시예를 통합하는 대표적인 구조들을 나타내는 제 3 IC 칩의 일부의 간략화된 단면도이다.
도 5는 본 발명의 다른 실시예를 통합하는 대표적인 구조들을 나타내는 제 4 IC 칩의 일부의 간략화된 단면도이다.
도 6은 본 발명의 다른 실시예를 통합하는 대표적인 구조들을 나타내는 제 5 IC 칩의 일부의 간략화된 단면도이다.
도 7은 본 발명의 실시예들에 따라 도 2 및 도 6에 도시된 구조들 중 하나 이상을 제조하는 대표적인 프로세스에 대한 간략화된 순서도이다.
도 8은 본 발명의 실시예들에 따라 도 3 및 도 4에 도시된 구조들 중 하나 이상을 제조하는 대표적인 프로세스에 대한 간략화된 순서도이다.
이제 개시된 발명의 대표적인 실시예들에 대한 참조가 이루어질 것이며, 그의 하나 이상의 예들은 첨부 도면들에 예시된다. 각 예는 본 기술의 설명으로 제공되고, 본 기술을 제한하는 것은 아니다. 실제로, 수정들 및 변화들은 그의 사상 및 범위로부터 벗어나는 것 없이 본 기술에서 이루어질 수 있는 것이 당해 기술에서 통상의 기술자들에게 명백해질 것이다. 예를 들어, 일 실시예의 일부로서 예시되거나 설명되는 특징들은 또 다른 실시예를 산출하기 위해 다른 실시예와 함께 사용될 수 있다. 따라서, 본 발명 대상은 첨부된 청구항들의 범위 그의 등가물들 내에서 모든 그러한 수정들 및 변화들을 커버하는 것이 의도된다.
본 발명의 실시예들은 일반적으로 기생 표면 전도를 방지하고 IC 칩들의 하나 이상의 활성 층들에 형성된 소자들의 RF 성능을 증대시킨다. 본 발명의 일부 실시예들은 트랩 리치 층을 갖는 층 전이 구조(layer transferred structure)를 층 전이 구조의 핸들 웨이퍼에서 이용함으로써 이러한 유익한 결과들을 달성한다. 본 발명의 일부 실시예들에서, 기판은 종래의 SOI 구조들에서보다 더 큰 정도로 활성 층에서 멀어짐으로써, 기판 손실의 영향을 감소시킨다. 본 발명의 일부 실시예들에서, 트랩 리치 층은 활성 층 처리(예를 들어 CMOS 처리 등)가 완료된 후에 도입됨으로써, 트랩 리치 층의 효능을 보존하고 전체 IC 칩의 무결성의 붕괴를 최소화시킨다. 본 발명의 일부 실시예들은 활성 층에 형성된 소자의 전기적 성능을 개선하고, 주어진 잠재적인 효능을 위한 트랩 리치 층의 효능을 개선하며, 전체 IC 칩 내의 제조 결함들에 대한 가능성을 최소화한다.
본 발명의 일부 실시예들은 도 2를 참조하여 설명될 수 있다. 도 2는 IC 칩의 일부 내의 구조(200)를 예시한다. 구조(200)는 후술되는 바와 같이, 웨이퍼 접합 또는 층 전이 기술들에 의해 형성될 수 있다. 그러므로, 구조(200)는 일반적으로 반도체 웨이퍼(202)에 접합된 핸들 웨이퍼(201)를 포함한다. 따라서, 구조(200)는 층 전이 구조로 지칭될 수 있다. 반도체 웨이퍼(202)는 일반적으로 하단 측이 절연체 층(204)과 접촉하는 활성 층(203)을 포함한다. 반도체 웨이퍼(202)는 선택적으로 다른 절연체 층(도시되지 않음)에 의해 캡핑된다(capped). 핸들 웨이퍼(201)는 일반적으로 핸들 기판 층(205) 및 접합 층(206)을 포함한다.
활성 층(203)은 일반적으로 활성 소자 층(207) 및 금속화 또는 금속 상호 접속 층(208)을 포함하며, 이는 일반적으로 회로조직이 거기에 형성된 후에 존재하는 도펀트들, 유전체들, 폴리실리콘, 금속 배선, 패시베이션, 및 다른 층들, 재료들 및/또는 성분들의 조합을 더 포함한다. 회로조직은 금속 배선(209)(예를 들어 금속 상호 접속 층(208) 내의); 저항기들, 커패시터들, 및 인덕터들과 같은 수동 소자들; 및 트랜지스터(210)(예를 들어 활성 소자 층(207) 내의)와 같은 능동 소자들을 포함할 수 있다.
접합 층(206)은 일반적으로 활성 층(203)을 절연 및 보호하기 위해 사용되는 하나 이상의 절연체 층들 및 패시베이션 층들의 조합일 수 있다. 접합 층(206)은 핸들 웨이퍼(201)의 하단 노출 표면(211)을 웨이퍼 접합 또는 층 전이 절차 동안 반도체 웨이퍼(202)의 상단 노출 표면(212)에 접합하기 위해 사용되는 재료일 수 있다. 대안적인 실시예에서, 접합 층(206)은 웨이퍼 접합 또는 층 전이 전에 핸들 웨이퍼(201)에 추가되는 대신에, 반도체 웨이퍼(202)에 추가된다. 일부 실시예들에서, 접합 층(206)은 산화물 층을 생성하기 위해 CVD(chemical vapor deposition) 또는 열산화에 의해 형성된다. 실시예에 따라, 본 명세서에서 설명되는 바와 같이, 접합 층(206)은 트랩 리치 층(214) 앞에 또는 뒤에 형성될 수 있다. 접합 층(206)이 트랩 리치 층(214) 앞에 형성되면, 트랩 리치 층(214)의 이점은 접합 층(206)을 형성하는 것과 연관된 가열로 인해 약간 침식된다는 것이다. 그러나, 단일 CVD 또는 열산화 프로세스는 완전한 능동 소자 처리만큼 트랩 밀도를 감소시키지 못할 것이다.
반도체 웨이퍼(202)는 종래의 SOI(semiconductor-on-insulator) 웨이퍼(매립 산화물 또는 다른 적절한 절연체 또는 유전체 재료로 형성된 절연체 층(204)을 가짐) 또는 종래의 벌크 반도체 웨이퍼(원하는 대로 주입, 증착, 성장, 기타 등등된 절연체 층(204)을 가짐)일 수 있다. 핸들 웨이퍼(201)를 반도체 웨이퍼(202)에 접합하기 전에, 활성 층(203)의 구조들은 반도체 웨이퍼(202)의 기판 내 또는 상에 형성된다. 접합 후에, 절연체 층(204) 아래의 원래 반도체 기판(도시되지 않음)의 일부가 제거되어 절연체 층(204)의 후면측(213)이 노출된다. 기초 기판이 제거되면, 핸들 웨이퍼(201)는 활성 층(203) 내의 소자들 또는 구조들의 전기적 특성들을 보호 및 보존하는데 필요한 요구된 안정력을 제공한다. 추가적으로, 추가 금속화 또는 상호 접속 배선(도시되지 않음)은 활성 층(203) 내의 구성요소들에 대한 후면측 전기적 연결들을 위해 절연체 층(204)을 통해서 연장되어 절연체 층(204)의 후면측(213) 상에 증착될 수 있다.
도 2를 참조하여 설명된 구성의 유리한 측면은 구조(200)의 최종 기판(즉 핸들 기판 층(205))이 종래의 SOI 또는 벌크 반도체 구조들에서보다 활성 층(203)에서 더 멀리 있다는 것이다. 이 특징은 일반적으로 접합 층(206)이 그러한 종래의 구조들의 절연체 층들(절연체 층(204)과 유사함)보다 더 두껍기 때문에 발생한다. 핸들 기판 층(205)이 활성 층(203)에서 비교적 멀리 떨어져 있으므로, 기생 경로들 및 비선형 커패시턴스의 영향이 상당히 작아진다.
접합 층(206)이 절연체 층(204)보다 더 두꺼울 수 있는 다수의 이유들이 있다. 예를 들어, 절연체 층(204)은 고품질 절연체 층이고 두꺼운 고품질 절연체들을 형성하는 시간 및 비용이 일반적으로 금지된다. 또한, 절연체 층(204)은 그러한 절연체 층(예를 들어 204)의 두께가 증가할 때 반도체 웨이퍼 또는 IC 칩 내의 상이한 층들 사이의 상이한 열팽창계수들로 인한 웨이퍼 굽힘이 더 긴급한 문제가 되기 때문에 비교적 얇게 유지될 수 있다. 대략 1 마이크로미터(㎛)를 초과한 절연체 층 두께에 대해, 이 영향은 통상의 반도체 제조 기술들을 사용하여 용이하게 완화될 수 있다. 그의 최대 두께의 이러한 및 다른 제약들에 인해, 절연체 층(204)은 임의로 두껍게 제조될 수 없다. 그 대신에, 절연체 층(204)에 대한 전형적인 두께는 대략 0.1 내지 대략 1 ㎛일 수 있다. 다른 한편, 접합 층(206)에 대한 전형적인 두께는, 본 발명의 일부 실시예들에 따르면, 수 마이크로미터 두께일 수 있다.
도 2를 참조하여 설명된 층 전이 구조(200)는 일반적으로 표준 SOI 구조들과 비교하여 비선형 기판 커패시턴스 및 기판 손실로 인해 보다 소수의 문제들을 갖는다. 그러나, 종래의 층 전이 소자들은 핸들 웨이퍼(예를 들어 201) 내의 기판(예를 들어 핸들 기판 층(205))의 존재로 인해 기판 손실에 여전히 시달릴 수 있다. 이 현상들에 대한 구조(200)의 저항을 증가시키기 위해, 트랩 리치 층(214)은 활성 층(203) 위의 접합 층(206)에 일반적으로 인접한 핸들 기판 층(205) 내에 제공될 수 있다. 본 명세서에서 사용된 바와 같이 및 첨부된 청구항들에서, "트랩 리치 층"이라는 용어는 일반적으로 높은 밀도의 전기적 활성 캐리어 트랩들을 갖는 층을 지칭한다.
도 2에 예시된 바와 같이, 트랩 리치 층(214)은 접합 층(206)과 접촉할 수 있고, 접합 층(206)은 활성 층(203)과 접촉할 수 있다. 이 구성은 핸들 기판 층(205) 및 접합 층(206)의 인터페이스에서 다르게 발생하는 캐리어들의 이동을 억제함으로써 기생 기판 전도 및 기판 손실의 영향을 효과적으로 제거할 것이다.
일반적으로, 트랩 리치 층(214) 내의 더 높은 트랩 밀도는 비선형 기생 커패시턴스 및 기생 표면 전도를 최소화하는 더 큰 효과를 초래한다. 본 발명의 일부 실시예들에서, 트랩 리치 층(214)은 1011 cm-2 eV-1보다 큰 트랩 밀도를 갖는다. 활성 층(203)에 구조들을 형성하는데 필요한 처리 후에 트랩 리치 층(214)이 형성되는 실시예들은 트랩 리치 층(214)의 열적 저하를 겪지 않으므로, 이 실시예들은 일반적으로 종래 기술에서 전형적인 더 높은 트랩 밀도를 형성하는 더 용이한 또는 더 효율적인 방법들을 가능하게 한다.
본 발명의 각종 실시예들에서, 트랩 리치 층(214)은 다른 형태들로 제공된다. 일부 대표적인 실시예들에서, 트랩 리치 층(214)은 핸들 웨이퍼(201)가 반도체 웨이퍼(202)에 접합되기 전에 핸들 기판 층(205)의 표면 상에 높은 저항률 재료의 증착을 통해 형성된다. 증착 재료는 다결정 반도체 재료 또는 다결정 실리콘일 수 있었고 핸들 기판 층(205)은 매우 저농도 도핑된 실리콘일 수 있어서 그것은 높은 저항률을 갖는다.
대안적인 실시예들에서, 트랩 리치 층(214)은 손상 영역(damaged area)을 핸들 기판 층(205)에 생성하기 위해 핸들 기판 층(205)으로 높은 에너지 입자들(예를 들어 희가스, 실리콘, 산소, 탄소, 게르마늄 등)의 주입을 통해 형성된다. 주입은 이미 존재하는 접합 층(206)을 갖거나 갖지 않고 수행될 수 있다. 그러나, 접합 층(206)에 대한 일부 재료들(예를 들어 산화물)이 주입을 방해할 수 있으므로, 접합 층(206) 없는 주입이 일반적으로 더 용이하다. 다른 한편, 접합 층(206)이 열 산화물 재료이면, 트랩 리치 층(214)에 대한 주입 후에 접합 층(206)의 형성으로부터의 열은 트랩 리치 층(214)을 저하시킬 수 있었다. 이 경우에, 주입은 열산화 후에 수행된다. 예를 들어, 대략 1000Å 열 산화물을 통한 아르곤의 주입은 대략 1E15/cm2 및 대략 240keV 에너지에서 수행될 수 있었다. 실리콘 기판 내의 최종 손상은 일반적으로 실리콘 표면에서 대략 2000Å의 깊이까지 연장될 것이다.
주입 입자들은 아르곤 또는 실리콘 또는 다른 적절한 이온들일 수 있었고 핸들 기판 층(205)은 매우 저농도 도핑된 실리콘일 수 있어서 그것은 높은 저항률을 갖는다. 아르곤은 비교적 큰 질량을 갖기 때문에 유익하게 사용될 수 있어서, 그것은 실질적은 손상을 줄 것이지만; 아르곤도 또한 불활성이므로, 그것은 어떤 예기치 않은 부작용들을 초래하지 않을 것이다. 다른 한편, 실리콘은 실리콘이 핸들 기판 층(205)의 실리콘 결정 구조를 붕괴시키지 않는 점에서 유사한 이유들로 주입 재료로서 사용될 수 있었지만, 그것은 임의의 다른 부작용들을 갖지 않을 것이다. 산소 또는 탄소는 그들이 Si-O 또는 Si-C 접합들의 형성으로 인해 후속 고온 어닐링에 관해서 비교적 안정한 트랩 밀도를 형성할 수 있기 때문에 주입에 유익하게 사용될 수 있었는데, 이는 실리콘 결정 격자를 붕괴하여, 일부 Si 접합들이 댕글링(dangling)되게 한다. 게다가, 충분한 선량(dose) 및 후속 고온 어닐링의 경우, 산소(O) 원자들은 유착하기 시작하여, SiOx 침전을 형성할 수 있으며, 침전은 안정한 트랩 사이트들을 실리콘 격자에 형성할 것이다.
추가적으로, 다수의 주입 에너지들은 트랩 리치 층(214)을 핸들 웨이퍼(201)의 하단 표면(211)(또는 접합 층(206)이 추가되기 전의 이전 하단 표면)에서 표면(211)으로부터의 최대 원하는 깊이 또는 거리까지 형성하기 위해 사용될 수 있다. 또한, 선량은 거의 일정한 트랩 밀도 대 깊이(trap density vs. depth)를 생성하기 위해 에너지에 따라 변화될 수도 있다. 거의 일정한 손상 측면 대 깊이(profile vs. depth)를 야기하는 2개의 주입 시퀀스의 예로서, 1E15/cm2 및 240keV에서의 아르곤의 주입 뒤에 3E14/cm2 및 60keV에서의 아르곤의 제 2 주입이 이어질 수 있다. 이 시퀀스는 일반적으로 실리콘 표면에서 대략 3000A의 깊이까지 거의 일정한 손상 측면을 야기할 것이다. 더욱이, 주입은 주입 빔으로부터의 자기 가열(self-heating)로 인한 자기 어닐링(self-annealing)의 손상을 방지하기 위해 냉각되는 낮은 빔 전류 및/또는 후면측 웨이퍼를 사용하여 수행될 수 있다.
다른 대안적인 실시예들에서, 트랩 리치 층(214)은 전체 핸들 웨이퍼(201)로 구성된다. 예를 들어, 본 발명의 일부 실시예들에서, 핸들 웨이퍼(201)는 높은 저항률 폴리실리콘으로 구성되므로, 트랩 리치 층(204)은 핸들 웨이퍼(201)의 전체 범위를 통해 연장된다. 이 대안적인 실시예들은 폴리실리콘 웨이퍼들이 단결정 실리콘 웨이퍼들보다 덜 비싸기 때문에 및 트랩들이 전체 핸들 웨이퍼(201)의 두께 도처에 위치될 것이기 때문에 우수한 성능 및 낮은 비용의 유리한 특성을 나타낼 것이다.
일부 실시예들은 핸들 웨이퍼(201)를 감마선들, X선들 또는 다른 적절한 높은 에너지 입자 소스들(예를 들어 반도체 격자 손상을 야기할 수 있는 MeV 전자들, 양자들 또는 다른 높은 에너지 입자)과 같은 비교적 높은 에너지 이온화 방사의 노출에 의해 조사함으로써 트랩 리치 층(214)을 전체 핸들 웨이퍼(201) 도처에 형성한다. 그러한 방사는 반도체 격자에 손상을 야기하여, 트랩 생성을 발생시킬 수 있다. 적절한 감마선 소스는 예를 들어 코발트-60일 수 있다.
방사를 사용하는 장점은 방사가 전체 핸들 웨이퍼(201)를 통해 용이하게 침투함으로써, 트랩들을 전체 용적의 핸들 웨이퍼(201) 도처에 형성한다는 것이다. 이 특징은 단위 부피 당 트랩 밀도를 핸들 웨이퍼(201)의 두께 도처에 비교적 일정하게 하고 바람직한 웨이퍼 표면의 단위 면적 당 높은 집적 트랩 밀도를 생성할 수 있다. 대안은 기판 층(205)으로 매우 깊게 침투할 수 없는 낮은 에너지 방사를 사용하여 핸들 웨이퍼(201)의 표면을 조사하는 것이므로, 단지 트랩들의 표면 층이 형성된다.
조사의 다른 이점은 임의의 타입의 표면 필름들이 그 위에 사전에 증착된 상태에서 그것이 핸들 웨이퍼 상에 수행될 수 있다는 것이다. 그러므로, 접합 층(206)은 예를 들어 핸들 웨이퍼(201)의 표면(211)에 이미 존재할 수 있다. 감마선들의 높은 침투 깊이로 인해, 예를 들어 대부분의 방사는 접합 층(206)을 통과하여 기판 층(205)으로 통과할 것이다. 이 특징은 트랩 리치 층(214)이 접합 층(206)의 증착 또는 열성장 후에 생성되는 것을 가능하게 한다. 접합 층(206)의 증착 또는 성장 후에 트랩 생성의 추가 이점은 인터페이스 트랩들이 기판 층(205)의 접합 표면에서 트랩들의 추가 층을 야기하는, Si-SiOx 인터페이스에서 생성될 수 있다는 것이다. 트랩들의 층을 이 표면에서 갖는 것은 저항 기판 층(205)에서 더 깊게 하기보다는 오히려 이 표면에서 필드 라인들의 종단을 제공하여, 보다 적은 전하/필드 종단 시스템을 형성함으로써 유익해질 수 있다. 열산화 후에 트랩 리치 층(214)을 형성하는 다른 이점은 열산화가 이전에 생성된 트랩들의 어닐링 또는 저하를 야기할 수 있는 높은 온도들 및 긴 시간들을 필요로 한다는 것이며, 이는 높은 트랩 밀도의 종합적 목적에 반대이다. 또한, 접합 층(206)이 CVD에 의해 형성될 수 있었을지라도, 일부 경우들에서 접합 층(206)에 대한 열적으로 성장된 산화물은 CVD 산화물보다 더 바람직한 특성들을 가질 수 있다.
트랩 형성을 유도하는 조사의 다른 이점은 높은 침투 깊이(예를 들어 감마선들) 때문에, 전체 박스의 웨이퍼들(전형적으로 박스 내의 25 웨이퍼들)이 배치(batch)로서 조사될 수 있다는 것이며, 배치는 시간 및 돈을 절약한다. 또한, 웨이퍼 박스는 방사가 박스를 침투할 수 있으므로 조사 절차 동안 밀봉된 채로 유지됨으로써, 웨이퍼들의 잠재적인 오염을 방지할 수 있다. 이 특징은 또한 노출이 클린 룸 대신에, 산업 환경에서 일어나는 것을 가능하게 함으로써, 비용을 감소시키고 절차를 위해 사용될 수 있는 제조 장소들의 수를 증가시킨다.
방사 기술은 벌크 반도체 웨이퍼들에 더하여 SOI 웨이퍼들 상에 사용될 수 있었다. 그러나, SOI 웨이퍼의 상단 반도체 층은 지나치게 손상될 것이다. 신속한 상단 표면 어닐링은 상단 반도체 층에 대한 손상의 일부를 교정할 수 있었다. 그러나, 이러한 어닐링은 상단 반도체 층의 CMOS 처리가 이미 발생했다면 허용가능하지 않을 수 있다. 다른 한편, 상단 반도체 층에서 이루어진 소자들에 대한 손상이 수락될 수 있었다면, 이 때 트랩 생성은 후속 교정 어닐링 없이 CMOS 처리 후에 일어날 수 있었다. 이 선택권은 CMOS 처리 전에 트랩 리치 층을 SOI 웨이퍼에 생성하는 것보다 더 간단하고 덜 비쌀 수 있었다. 조사는 유효 저항률의 전체 증가를 야기하기 위해 다른 트랩 발생 메커니즘들과 조합하여 사용될 수도 있었다. 예를 들어, 주입 후에 트랩 리치 층을 갖는 웨이퍼는 제 2 웨이퍼에 접합하기 전에 조사될 수 있었다.
일부 실시예들은 접합 층(206)이 형성되기 전에 핸들 기판 층(205)의 표면 상에 가해지는 기계적 손상 방법들에 의해 트랩 리치 층(214)을 생성할 수 있다. (유사한 기계적 손상 방법들은 때때로 "외인성 게더링(extrinsic gettering)" 목적들을 위해 반도체 웨이퍼 제조자들에 의해 수행된다.) 손상은 금속 또는 세라믹 브러시를 사용하여 핸들 기판 층(205)의 표면을 브러싱하는 것, 경질 재료의 작은 배일들(bails)을 핸들 기판 층(205)의 표면 상에 충돌시키는 것 또는 핸들 기판 층(205)의 표면을 연삭하는 것과 같은 수개의 방법들 중 어느 하나에 의해 야기될 수 있다. 그 다음, 접합 층(206)은 핸들 웨이퍼(201)의 표면 상에 증착되고 화학적 기계적 연마(CMP)로 평면화될 수 있어 적절한 퓨전 접합을 반도체 웨이퍼(202)의 상단 노출 표면(212)에 허용한다. 대안적으로, 액상 접착 접합제(liquid adhesive bonding agent)는 핸들 웨이퍼(201)의 표면에 도포될 수 있어, 액체가 핸들 웨이퍼(201)의 접합 표면(211)을 핸들 기판 층(205)의 기계적으로 거칠어진 표면에 비해 평탄하게 하는 것을 가능하게 한다.
일부 실시예들에서, 트랩 리치 층(214)은 반도체 웨이퍼(202)에 접합되는 핸들 웨이퍼(201)의 일부이므로, 트랩 리치 층(214)은 일반적으로 활성 층(203) 내의 구조들의 대부분 또는 모두가 형성된 후에 반도체 웨이퍼(202)에 추가된다. 그 결과, 상술한 종래 기술과 다르게, 활성 층(203)내에 구조들을 형성하기 위해 사용되는 처리 또는 제조 방법들은 일반적으로 트랩 리치 층(214)에 영향을 미치지 않는다.
본 발명의 각종 실시예들에서, 접합 층(206)은 상이한 형태들로 제공된다. 예를 들어, 일부 실시예들에서, 접합 층(206)은 핸들 웨이퍼(201) 및 반도체 웨이퍼(202)에 처음에 개별적으로 접합되는 절연체 재료의 2개의 층들로 구성된다. 일부 대안적인 실시예들에서, 트랩 리치 층(214)은 반도체 웨이퍼(202)의 상단 표면 상에 존재하고 핸들 웨이퍼(201)에 직접 접합될 수 있다. 이 경우에, 접합 층(206)은 완벽하게 존재하지 않는다. 대안적으로, 트랩 리치 층(214)은 반도체 웨이퍼(202) 상에 존재하고 적절한 접합 층(206)에 의해 커버될 수 있다. 이 경우에, 트랩 리치 층(214)은 활성 층(203)과 접합 층(206) 사이에 있다. 일부 실시예들에서, 접합 층(206)은 이산화 실리콘 또는 임의의 다른 적절한 타입의 절연체를 포함한다. 다른 실시예들에서, 접합 층(206)은 패시베이션 층들 및/또는 다른 보조 층들을 포함한다.
본 발명의 각종 실시예들에서, 활성 층(203)은 다른 형태들로 제공될 수 있다. 일부 실시예들에서, 활성 층(203)은 트랜지스터(210)의 하나 이상, 예를 들어 MOS(metal oxide semiconductor) 소자들, 바이폴라 소자들, VDMOS(vertical diffused MOS) 전력 소자들 등의 각종 적절한 조합들을 포함한다. 각종 형태들의 트랜지스터(210)는 일반적으로 게이트 영역(215) 및 바디/채널 영역(216)을 포함한다. 본 발명의 일부 실시예들에서, 게이트 영역(215)은 바디/채널 영역(216)과 트랩 리치 층(214) 사이에 있다. 또한, 본 발명의 일부 실시예들에서, 금속 상호 접속 층(208)의 금속 배선(209)은 바디/채널 영역(216)과 트랩 리치 층(214) 사이에 있다. 이 실시예들은 일반적으로 능동 소자들의 소스, 드레인, 및 채널을 활성 소자 층(207)(예를 들어 트랜지스터(210))에 형성하는 능동 소자 재료가 핸들 기판 층(205)(도 1의 활성 소자 층(104) 및 기판 층(101)에 비해)으로부터 더 분리된다는 점에서 유리한 특성을 나타냄으로써, 상술한 바와 같은 능동 소자들의 RF 성능을 개선한다.
상술된 유리한 특성은 활성 소자 층(207)이 활성 층(203)의 하단에 있고 활성 영역들이 금속 상호 접속 층(208) 내의 금속의 최하 층에 의해서만 접촉되는 실시예들에서 증대된다. 본 발명의 다른 실시예들에서, 금속 상호 접속 층(208)의 일부 또는 전부는 예를 들어 반도체 웨이퍼(202)의 원래 기초 기판 재료가 제거되거나 얇아진 후에, 절연체 층(204) 아래에 추가된다. 이 경우에, 활성 소자 층(207)은 상술된 실시예에서와 같이 핸들 기판 층(205)에서 멀리 분리되지 않는다. 그러나, 접합 층(206)의 두께는 도 1의 활성 소자 층(104) 및 기판 층(101)에 비해 활성 소자 층(207)과 핸들 기판 층(205) 사이에서 더 크게 유익한 분리를 보장하기 위해 선택될 수 있다.
본 발명의 일부 실시예들에서, 단일 구조(200)는 다수의 트랩 리치 층들을 포함한다. 예를 들어, 구조(200)는 트랩 리치 층(214)에 더하여 절연체 층(204) 아래에 트랩 리치 층을 포함할 수 있었다. 이 추가 트랩 리치 층은 상술한 종래 기술에 따라 또는 아래의 도 5를 참조하여 설명되는 실시예들에 따라 형성될 수 있다. 다른 예에서, 단일 구조(200)는 오버레잉(overlying) 트랩 리치 층(214)에 더하여 트랩 리치 층들에 의해 분리되는 다수의 활성 층들(203)(또는 활성 소자 층들(207))을 포함할 수 있었다. 상술한 층내 크로스토크의 완화에 더하여, 이 실시예들은 일반적으로 상이한 활성 층들(203)에 위치된 신호들 사이에서 절연을 개선하는 추가 유리한 특성을 나타낸다. 이 특성은 이 소자들과 능동 소자 층(들)(207) 내의 능동 소자들 사이에 좋은 절연을 제공하는 것이 요구되기 때문에 인덕터들과 같은 수동 소자들이 활성 층들(203) 중 하나에 위치되는 상황들에서 특히 중요하다. 따라서, 트랩 리치 층(들)에 의해 형성되는 개선된 절연은 추가적으로 수동 소자들이 능동 소자들(예를 들어 트랜지스터(210))에 더 가까워지는 것을 가능하게 함으로써 주어진 바람직한 정도의 절연을 여전히 유지하면서 기생 커패시턴스를 감소시킬 수 있다.
본 발명의 일부 실시예들은 도 3을 참조하여 설명될 수 있다. 도 3은 신호 처리 회로조직의 다수의 층들을 갖는 구조(300)를 예시한다. 구조(300)는 일반적으로 웨이퍼 접합 또는 층 전이 기술들에 의해 함께 접합되는 반도체 웨이퍼(301) 및 핸들(또는 제 2 반도체) 웨이퍼(302)를 포함한다.
반도체 웨이퍼(301)는 일반적으로 활성 층(303), 절연체(예를 들어 산화물 또는 다른 유전체) 층(304) 및 기판 층(305)을 포함한다. 반도체 웨이퍼(301)는 선택적으로 다른 절연체 층(도시되지 않음)에 의해 캡핑된다. 활성 층(303)은 일반적으로 활성 소자 층(306) 및 금속화 또는 금속 상호 접속 층(307)을 포함한다. 따라서, 활성 층(303)은 또한 일반적으로 활성 소자 층(306) 내의 하나 이상의 능동 소자들(예를 들어 트랜지스터(308)) 및 금속 상호 접속 층(307) 내의 금속 배선(309)과 같은 신호 처리 회로조직을 포함한다.
핸들 웨이퍼(302)는 일반적으로 활성 층(310), 접합 층(311), 트랩 리치 층(312), 및 기초 및 오버레잉 절연체(예를 들어 산화물 또는 다른 유전체) 층들(313 및 314)을 포함한다. 활성 층(310)은 일반적으로 활성 소자 층(315) 및 금속화 또는 금속 상호 접속 층(316)을 포함한다. 따라서, 활성 층(310)은 또한 일반적으로 활성 소자 층(315) 내의 하나 이상의 능동 소자들(예를 들어 트랜지스터(317)) 및 금속 상호 접속 층(316) 내의 금속 배선(318)과 같은 신호 처리 회로조직을 포함한다. 따라서, 핸들 웨이퍼(302)는 이 실시예에서 제 2 반도체 웨이퍼이다.
각종 실시예들에 따르면, 트랩 리치 층(312)은 활성 층들(303 및 310) 중 하나 또는 둘 다의 형성 후에 형성된다. 추가적으로, 트랩 리치 층(312)은 반도체 웨이퍼(301)의 상단측 상의 2개의 웨이퍼들(301 및 302) 사이에 삽입된다. 더욱이, 트랩 리치 층(312)은 원하는 구성 또는 구현의 요건들에 따라, 임의의 하나 이상의 특성들을 가질 수 있고 트랩 리치 층(214)(도 2)에 대해 본 명세서에서 설명된 기술들 중 어느 하나에 의해 형성될 수 있다.
일부 실시예들에서, 핸들 웨이퍼(302)는 SOI 또는 벌크 반도체 웨이퍼로 형성된다. 따라서, 일부 실시예들에서, 트랩 리치 층(312)은 활성 층(310)의 형성 전에 핸들 웨이퍼(302)의 반도체 기판 내에 형성된다. 그러나, 이 경우에, 활성 층(310) 내의 구조들의 후속 형성은 상술한 바와 같이, 트랩 리치 층(312)을 저하시킬 수 있다. 그러나, 핸들 웨이퍼(302)의 일부인, 트랩 리치 층(312)은, 활성 층(303)의 형성 후에 반도체 웨이퍼(301)에 추가되기 때문에 반도체 웨이퍼(301) 내의 활성 층(303)의 형성은 일반적으로 트랩 리치 층(312)에 영향을 미치지 않는다.
다른 실시예들에서, 트랩 리치 층(312)은 활성 층(310)의 형성 후에 형성된다. 예를 들어, 트랩 리치 층(312)은 예를 들어 추가 핸들 웨이퍼(도시되지 않음)가 핸들 웨이퍼(302)의 상단에 접합되고 그리고 절연체 층(313)을 노출시키기 위해서 기초 반도체 기판이 제거되거나 얇아진 후에, 절연체 층(313)의 하단 표면 상에 증착된 높은 저항률 재료일 수 있다. 대안적으로, 기초 반도체 기판이 완전히 제거되지 않고, 트랩 리치 층(312)은 예를 들어 상술한 바와 같이,기초 반도체 기판에 손상 영역을 생성하기 위해서 높은 에너지 입자들의 주입에 의해 기초 반도체 기판의 나머지 부분에 형성된다. 그 후에, 추가 핸들 웨이퍼는 핸들 웨이퍼(302)가 반도체 웨이퍼(301)에 접합되기 전에 또는 후에 제거된다. 이 실시예들의 변화들에서, 추가 핸들 웨이퍼는 선택적이거나 오버레잉 절연체 층(314)은 추가 핸들 웨이퍼를 핸들 웨이퍼(302)에 접합하기 위해 사용되는 접합 층의 일부로서 시작한다. 각 경우에, 핸들 웨이퍼(302)의 일부인, 트랩 리치 층(312)은 활성 층(303)의 형성 후에 반도체 웨이퍼(301)에 추가되기 때문에 반도체 웨이퍼(301) 내의 활성 층(303)의 형성은 일반적으로 트랩 리치 층(312)에 영향을 미치지 않는다. 다른 대안들에서, 추가 핸들 웨이퍼는 반도체 웨이퍼(301) 및 핸들 웨이퍼(302)를 접합한 직후에 핸들 웨이퍼(302)에 부착되고, 그 다음에 추가 핸들 웨이퍼 또는 기판 층(305)이 제거되거나 얇아진다.
다른 대안적인 실시예들에서, 트랩 리치 층(312)은 활성 층(310)의 형성 후에 층 전이 기술들에 의해 핸들 웨이퍼(302)에 추가된다. (도 5를 참조하여 후술되는 이중 층 전이 기술을 참조한다.) 따라서, 트랩 리치 층(312)은 다른 핸들 웨이퍼 내의(또는 전체 범위와 같은) 층으로서 형성된다. 그 다음, 다른 핸들 웨이퍼는 예를 들어 절연체 층(313)(다른 핸들 웨이퍼 또는 핸들 웨이퍼(302) 상에 형성됨)이 접합 층의 역할을 하는 상태에서, 핸들 웨이퍼(302)에 접합된다. 그 다음, 다른 핸들 웨이퍼의 임의의 불필요한 두께가 제거되어, 트랩 리치 층(312)을 핸들 웨이퍼(302)의 일부로서 남긴다. 추가적으로, 접합 층(311)은 트랩 리치 층(302)을 핸들 웨이퍼(302)에 접합하기 전에 트랩 리치 층(312)과 함께 다른 핸들 웨이퍼에 형성될 수 있거나, 접합 층(311)은 그러한 접합 후에(및 선택적으로 다른 핸들 웨이퍼의 임의의 불필요한 두께의 제거 후에) 트랩 리치 층(312) 상에 형성될 수 있다. 이 실시예들 중 일부는 일반적으로 낮은 비용 폴리실리콘 웨이퍼의 사용, 또는 방사 손상 기술들의 사용을 가능하게 하여, 트랩 리치 층(312)을 다른 핸들 웨이퍼에 형성한다. 각 경우에, 핸들 웨이퍼(302)의 일부인, 트랩 리치 층(312)은 활성 층(303)의 형성 후에 반도체 웨이퍼(301)에 추가되기 때문에 반도체 웨이퍼(301) 내의 활성 층(303)의 형성은 일반적으로 트랩 리치 층(312)에 영향을 미치지 않는다.
다른 실시예들에서, 트랩 리치 층(312)은 핸들 웨이퍼(302) 대신에(활성 층(303)이 형성된 후이지만, 반도체 웨이퍼(301) 및 핸들 웨이퍼(302)가 함께 접합되기 전에) 반도체 웨이퍼(301)에 추가된다. 이 경우에, 접합 층(311)은 절연 층이고, 절연 층(313)은 접합 층이다. 추가적으로, 활성 층(310)은 접합 전에 형성될 수 있으므로, 활성 층(303 또는 310)의 형성도 트랩 리치 층(312)에 영향을 미치지 않는다.
접합 층(311)은 일반적으로 활성 층들(303 및 310)을 절연 및 보호하기 위해 사용되는 하나 이상의 절연체 층들 및 패시베이션 층들의 조합일 수 있다. 접합 층(311)은 핸들 웨이퍼(302)의 하단 노출 표면(319)을 웨이퍼 접합 또는 층 전이 절차 동안 반도체 웨이퍼(301)의 상단 노출 표면(320)에 접합하기 위해 사용되는 재료일 수도 있다. 일부 실시예들에서, 접합 층(311)은 후술되는 핸들 웨이퍼(302)로부터 재료(예를 들어 기초 기판 층의 일부 또는 전부)를 제거할 때 사용되는 에치 정지 층(etch-stop layer)을 포함한다. 다른 실시예들에서, 접합 층(311)은 핸들 웨이퍼(302)가 후술되는 반도체 웨이퍼(301)에 접합을 위해 준비되었을 때 완전히 제거되지 않았던 핸들 웨이퍼(302)의 기판 재료를 포함한다. 다른 대안에서, 접합 층(311)은 웨이퍼 접합 또는 층 전이 전에, 핸들 웨이퍼(302) 대신에 반도체 웨이퍼(301)에 추가된다.
일부 실시예들에서, 핸들 웨이퍼(302)의 활성 층(310) 내의 신호 처리 회로조직은 금속 상호 접속 층들(307 및 316) 내의 금속 배선(309 및 318) 사이의 금속 콘택(321)에 의해 형성되는 금속 대 금속 접합을 통해 반도체 웨이퍼(301)의 활성 층(303) 내의 신호 처리 회로조직에 연결된다. 따라서, 금속 콘택(321)은 종래의 CMOS 금속화 프로세스들에 의해 형성되는 적층 금속 층(stacked metal layer)들일 수 있다. 트랩 리치 층(312)을 통한 연결이 그의 효능을 약간 감소시킬지라도, 상술한 바와 같이 트랩 리치 층의 사용에서 발생하는 이점들은 이 구조(300)에 의해 여전히 실현될 것이다.
본 발명의 각종 실시예들에서, 트랩 리치 층(312)의 어느 한 측 상에 있는 웨이퍼들(301 및 302)은 다른 특성들을 나타낼 수 있다. 본 발명의 일부 실시예들에서, 활성 층(310)은 RF 신호 처리를 위해 사용되는 인덕터들과 같은 수동 소자들로 구성된다. 절연체 층들(313 및 314)은 신호 처리 소자들을 활성 층(310)에서 절연하도록 의도된 절연체 재료 및 패시베이션 재료로 구성될 수 있다. 또한, 본 발명의 일부 실시예들에서, 다른 신호 처리 회로조직을 갖는 추가 층들(예를 들어 추가 핸들 웨이퍼들)은 핸들 웨이퍼(302)에 오버레잉할 수 있다. 각각의 그러한 추가 층은 추가 층과 구조(300)의 기초 나머지 사이에 삽입된 추가 트랩 리치 층(예를 들어 트랩 리치 층(312)과 유사함)을 가질 수도 있다.
본 발명의 일부 실시예들은 도 4를 참조하여 설명될 수 있다. 도 4는 요소들(401-420)(예를 들어 도 3의 요소들(301-320) 각각과 유사한 설명들을 갖지만, 반드시 동일한 것은 아님) 사이에서 신호 처리 회로조직의 다수의 층들을 일반적으로 갖는 층 전이 구조(400)를 예시한다.
트랩 리치 층(412)은 일반적으로 요소들(303, 310 및 312)에 관해서 상술한 바와 같이, 활성 층들(403 및 410) 사이에 삽입된다. 트랩 리치 층(412)은 원하는 구성 또는 구현의 요건들에 따라, 특성들 중 임의의 하나 이상을 가질 수 있고 트랩 리치 층(214 또는 312)에 대해 본 명세서에서 설명된 기술들 어느 하나에 의해 형성될 수 있다.
추가적으로, 도 4 내의 신호 처리 회로조직의 다수의 층들은 TSV(through semiconductor via) 커넥션(421)을 사용하여 적층 웨이퍼들(401 및 402)의 금속 상호 접속 층들(407 및 416) 각각 내의 금속 배선(409 및 418) 사이에 연결될 수 있다. TSV 커넥션(421)은 관통하는 기성 금속화(through existing metallization)를 포함하여, 요구에 따라 적층 웨이퍼(401 및 402)의 다수의 층들을 통해 에치 다운될 수 있으며, 이에 TSV 커넥션(421)이 전기적으로 연결될 수 있다. 예를 들어, TSV 커넥션(421)은 측방 콘택(예를 들어 금속 배선(418)의 하나 이상의 부분들)을 통해 핸들(또는 제 2 반도체) 웨이퍼(402)의 활성 층(410) 내의 회로조직에 연결되고 하단 콘택(예를 들어 금속 배선(409)의 하나 이상의 부분들)을 통해 반도체 웨이퍼(401)의 활성 층(403) 내의 회로조직에 연결된다. 측방 콘택(418)의 기능은 활성 층(410) 내의 금속 측벽들 또는 플랫폼들을 사용하여 구현될 수 있다. TSV 커넥션(421)은 일반적으로 각 추가 활성 층과 기초 활성 층 사이에 인터포저(interpose)된 추가 트랩 리치 층들과 함께, 반도체 웨이퍼(401)에 오버레잉하는 핸들 웨이퍼(402)의 것과 유사한 방식으로 활성 층(410)에 오버레잉할 수 있는 추가 활성 층들(예를 들어 추가 핸들 웨이퍼들의)의 비교적 용이한 연결을 허용한다.
추가적으로, 전과 같이, 구조(400)는 신호 처리 회로조직을 활성 층(410)에서 절연시키는데 도움이 될 수 있는 절연체 층(414)에 의해 캡핑될 수 있다. 절연체 층(414)은 패시베이션 및 절연체 재료의 층들을 포함할 수 있다.
본 발명의 일부 실시예들은 도 5를 참조하여 설명될 수 있다. 도 5는 핸들 웨이퍼(502)에 접합되는 반도체 웨이퍼(501)를 일반적으로 갖는 층 전이 구조(500)를 예시한다.
반도체 웨이퍼(501)는 일반적으로 활성 층(503) 및 절연체(예를 들어 산화물 또는 다른 유전체) 층(504)을 갖는다. 활성 층(503)은 일반적으로 활성 소자 층(505) 및 금속화 또는 금속 상호 접속 층(506)을 포함한다. 활성 소자 층(505)은 일반적으로 각종 타입들의 트랜지스터들과 같은 각종 능동 소자들(507)을 갖는다. 추가적으로, 금속 상호 접속 층(506)은 일반적으로 금속 배선(508)을 갖는다. 더욱이, 절연 캡 층(도시되지 않음)은 금속 상호 접속 층(506)의 상단 상에 형성될 수 있다.
핸들 웨이퍼(502)는 일반적으로 접합 층(509) 및 기판 층(510)을 갖는다. 기판 층(510)은 그 안에 트랩 리치 층(511)을 포함할 수 있다. 트랩 리치 층(511)은 원하는 구성 또는 구현의 요건들에 따라 적절하거나 허용가능할 수 있는 바와 같이, 특성들 중 임의의 하나 이상을 가질 수 있고 트랩 리치 층들(214, 312 또는 412)에 대해 본 명세서에서 설명된 기술들 중 어느 하나에 의해 형성될 수 있다. 추가적으로, 트랩 리치 층(511)은 기판 층(510)(도시된 바와 같이)의 일부만 또는 전체 기판 층(510)을 포함할 수 있다.
접합 층(509)은 원하는 구성 또는 구현의 요건들에 따라 적절하거나 허용가능할 수 있는 바와 같이, 특성들 중 임의의 하나 이상을 가질 수 있고 접합 층들(206, 311 또는 411)에 대해 본 명세서에서 설명된 기술들 중 어느 하나에 형성될 수 있다. 접합 층(509)은 일반적으로 핸들 웨이퍼(502)의 상단 표면(512)을 반도체 웨이퍼(501)의 하단 표면(513)에 접합한다. 대안으로서, 접합 층(509)은 핸들 웨이퍼(502) 대신에, 반도체 웨이퍼(501)의 하단 표면(513) 상에 형성될 수 있다.
일부 실시예들에서, 구조(500)는 이중 층 전이 또는 웨이퍼 접합 기술에 의해 형성된다. 이 경우에, 구조들을 활성 층(503)에서 형성하는 대부분 또는 모든 처리 후에, 임시 핸들 웨이퍼(도시되지 않음)는 반도체 웨이퍼(501)의 상단 표면(514)에 접합된다. 임시 핸들 웨이퍼는 일반적으로 절연체 층(504)에 기초하는 반도체 층(도시되지 않음)의 일부 또는 전부가 제거될 수 있도록 반도체 웨이퍼(501)를 위해 구조적 지지를 제공한다. 그 다음, 핸들 웨이퍼(502)는 반도체 웨이퍼(501)의 하단 표면(513)에 접합되고, 임시 핸들 웨이퍼의 일부 또는 전부가 제거된다. 임시 핸들 웨이퍼의 임의의 나머지 부분은 예를 들어 절연 캡 층(도시되지 않음)을 금속 상호 접속 층(506)의 상단 상에 형성할 수 있다.
도 5에 따른 실시예들의 일반적 결과는 구조(500)가 도 2, 도 3 및 도 4와 일치하는 실시예들을 수행하는 것보다 종래의 구조(100)(도 1)와 크게 유사하다는 것이다. 이 유사함은 일반적으로 활성 층(503) 위라기보다는 오히려 아래의 트랩 리치 층(511)의 위치 결정과 관련된다. 그러나, 제조 기술들에서의 차이가 종래의 구조(100)에 비해 구조(500)에 대하여 몇몇 유리한 차이점들을 가능하게 한다. 예를 들어, 핸들 웨이퍼(502)는 활성 층(503)의 형성 후에 반도체 웨이퍼(501)에 접합되므로, 트랩 리치 층(511)은 일반적으로 활성 층(503) 내의 구조들의 형성에 의해 영향을 받지 않는다. 따라서, 트랩 리치 층(511)은 일반적으로 임의의 후속 처리로 인해 영역(110) 내의 종래 기술의 트랩 리치 층보다 보다 적은 저하 위험의 영향을 받는다. 추가적으로, 도 2의 절연체 층(204) 및 접합 층(206)에 관해서 상술한 바와 같이, 접합 층(509)은 일반적으로 절연체 층(504)보다 상당히 더 두꺼운 절연 재료로 제조될 수 있다. 접합 층(509)의 비교적 큰 두께는 일반적으로 도 1의 활성 소자 층(104) 및 기판 층(101)의 것에 비해 활성 소자 층(505)과 기판 층(510) 사이에서 보다 큰 유익한 분리를 보장한다. 그러므로, 기판 층(510)이 활성 소자 층(505)에서 비교적 멀리 있기 때문에, 기생 경로들 및 비선형 커패시턴스의 영향은 종래의 구조(100)의 것에 비해 상당히 줄어든다. 구조(500)의 추가 장점들이 분명해질 수도 있다.
도 5에 따른 실시예들에 관한 일부 변화들에서, 구조(500)는 일반적으로 도 3 또는 도 4의 구조(300 또는 400)를 형성하는 프로세스에서 중간 구조이다. 이 경우에, 기판 층(510)이 얇아지거나 제거되고, 접합 층(예를 들어 311 또는 411)은 다른 활성 층(예를 들어 303 또는 403)을 갖는 다른 반도체 웨이퍼(예를 들어 301 또는 401)에 접합의 준비로 그의 하단 표면 상에 형성된다. 따라서, 활성 층(503)은 활성 층(310 또는 410)이다. 그러므로, 추가적으로, 트랩 리치 층(511)은 트랩 리치 층(312 또는 412)이고 활성 층들(303 및 310 또는 403 및 410) 뒤에 형성된다. 따라서, 트랩 리치 층(511)은 활성 층(303 및 310 또는 403 및 410)의 형성에 의해 영향을 받지 않는다.
종래 기술에서, 소자들 및 재료 층들을 웨이퍼에서 형성하고, 지지부를 웨이퍼의 상단 상에 부착하고, 소자들 및 재료 층들의 아래에 있는 웨이퍼의 부분들을 제거하거나 얇게 하고, 기판을 웨이퍼의 하단에 접합하며, 상단 장착 지지부를 제거하는 시도가 이루어졌다. 하단 장착 기판은 절연체 층(질화 실리콘 또는 산화 실리콘과 같음)을 그의 접합 표면 상에 갖고 절연체 층 아래의 깊은 레벨 트랩 사이트들에서 높은 저항률 실리콘 기판을 형성하는 Au, Ag, 또는 Li 도핑된 실리콘을 포함한다. 그러나, 트랩 리치 층(511)을 형성하는 본 명세서에서 설명된 기술들은 일반적으로 이러한 종래 기술에서 가능한 것보다 상당히 더 높은 트랩 밀도를 생성한다. 그러므로, 도 5에 따른 실시예들은 종래 기술에 비해 이러한 상당한 장점을 갖는다. 또한, Au, Ag 및 Li는 일반적으로 거의 모든 반도체 제조 시설들에서 유해한 오염물질들로 고려된다. 그러므로, 일반적으로 이 요소들로 도핑된 웨이퍼들은 다른 프로세스들에 대한 교차 오염(cross-contamination)과의 관계로 인해 대부분의 시설들에서 처리되는 것이 바람직하지 않다.
본 발명의 일부 실시예들은 도 6을 참조하여 설명될 수 있다. 도 6은 핸들 웨이퍼(602)에 접합된 반도체 웨이퍼(601)를 일반적으로 갖는 층 전이 구조(600)를 예시한다.
반도체 웨이퍼(601)는 일반적으로 활성 층(603), 기초(underlying) 또는 오버레잉(overlying) 절연체(예를 들어 산화물 또는 다른 유전체) 층들(604 및 605) 및 트랩 리치 층(606)을 갖는다. 활성 층(603)은 일반적으로 활성 소자 층(607) 및 금속화 또는 금속 상호 접속 층(608)을 포함한다. 활성 소자 층(607)은 일반적으로 각종 타입들의 트랜지스터들과 같은 각종 능동 소자들(609)을 갖는다. 추가적으로, 금속 상호 접속 층(608)은 일반적으로 금속 배선(609)을 갖는다. 더욱이, 절연 캡 층(도시되지 않음)은 트랩 리치 층(606)의 상단 상에 형성될 수 있다. 트랩 리치 층(606)은 원하는 구성 또는 구현의 요건들에 따라 적절하거나 허용 가능할 수 있는 바와 같이, 특성들 중 임의의 하나 이상을 가질 수 있고 트랩 리치 층들(214, 312, 412 또는 511)에 대해 본 명세서에서 설명된 기술들 중 어느 하나에 의해 형성될 수 있다.
핸들 웨이퍼(602)는 일반적으로 기판 층(611) 및 접합 층(612)을 갖는다. 접합 층(612)은 원하는 구성 또는 구현의 요건들에 따라 적절하거나 허용 가능할 수 있는 바와 같이, 특성들 중 임의의 하나 이상을 가질 수 있고 접합 층들(206, 311, 411 또는 509)에 대해 본 명세서에서 설명된 기술들 중 어느 하나에 의해 형성될 수 있다. 접합 층(612)은 일반적으로 핸들 웨이퍼(602)의 하단 표면(613)을 반도체 웨이퍼(601)의 상단 표면(614)에 접합한다. 대안으로서, 접합 층(612)은 핸들 웨이퍼(602) 상에 대신에, 반도체 웨이퍼(601)의 상단 표면(614) 상에 형성될 수 있다.
트랩 리치 층(606)은 일반적으로 반도체 웨이퍼(601)의 활성 층(603)과 핸들 웨이퍼(602)의 기판 층(611) 사이에 있다. 추가적으로, 트랩 리치 층(606)은 활성 층(603)의 대부분 또는 모든 구조들 뒤에 형성되므로, 트랩 리치 층(606)은 일반적으로 활성 층(603) 내의 구조들의 형성에 의해 영향을 받지 않는다. 그러므로, 트랩 리치 층(606)은 핸들 웨이퍼(602) 상에 라기보다는 오히려 반도체 웨이퍼(601) 상에 형성될지라도, 트랩 리치 층(606)은 일반적으로 임의의 후속 처리로 인해 영역(110) 내의 종래의 트랩 리치 층보다 보다 적은 저하 위험의 영향을 받는다.
도 7은 본 발명의 일부 실시예들에 따라, 집적 회로 칩(예를 들어 도 2 또는 도 6의 구조(200 또는 600)와 유사함)의 적어도 일부를 제조하는 프로세스(700)에 대한 순서도를 도시한다. 그러나, 특정 프로세스(700)는 예시적 목적들만을 위해 도시되고 다른 실시예들(구체적으로 언급된 대안적인 실시예들에 더하여)은 다른 개별 단계들 또는 단계들의 상이한 순서 또는 조합을 갖는 다른 프로세스들 또는 다수의 프로세스들을 포함할 수 있고 여전히 본 발명의 범위 내에 있는 것이 이해된다.
시작하면(701에서), 반도체 웨이퍼(202 또는 601)는 702에서 준비된다. 반도체 웨이퍼(202 또는 601)가 SOI 웨이퍼이면, 이 때 준비(702에서)는 표준 SOI 웨이퍼를 제공하기 위해 간단해질 수 있다. 반도체 웨이퍼(202 또는 601)가 벌크 반도체 웨이퍼이면, 이 때 준비(702에서)는 예를 들어 에피택셜 성장 또는 이온 주입 방법들에 의해 매립 P+ 층을 벌크 반도체 웨이퍼(202 또는 601)에서 생성하는 것을 포함할 수 있다. 에피택셜 방법들은 P+ 재료의 층을 P- 또는 N- 기판 상에 에피택셜 증착하는 단계를 수반할 수 있다. 그 다음, 저농도 도핑된 실리콘의 층은 활성 소자 층으로서 사용하기 위해 에피택셜 증착될 수 있다. 이 층은 P+ 층으로부터의 업 확산(up-diffusion)이 구조들을 활성 층(203 또는 603)에서 형성하는 처리의 끝 무렵에 활성 소자 층(207 또는 607)에 도달하지 않도록 충분히 두꺼울 수 있다. 다른 한편, 이온 주입 방법들은 높은 선량, 높은 에너지 이온(예를 들어 붕소 등) 주입을 벌크 반도체 웨이퍼의 표면으로 수행하는 단계, 충분히 깊은 매립 P+ 층을 형성하는 단계를 포함할 수 있으므로 그것은 구조들을 활성 층(203 또는 603)에서 형성하는 처리 동안 활성 소자 층(207 또는 607)까지 확산하지 않을 것이다.
703에서, 활성 층(203 또는 603)은 반도체 웨이퍼(202 또는 601) 내의 능동 소자 세트를 갖는 회로를 생성하기 위해 형성된다. SOI 웨이퍼에 대해, 활성 층(203 또는 603)은 표준 SOI 프로세스를 사용하여 제조될 수 있다. 벌크 반도체 웨이퍼에 대해, 활성 층(203 또는 603)은 활성 소자 층 아래에 형성된 상술한 P+ 층과 같이, 후속 기판 제거를 위해 에치 정지(etch stop)를 제공하는 프로세스를 사용하여 형성될 수 있다. 추가적으로, 화학적 기계적 연마(chemical mechanical polishing)는 선택적으로 반도체 웨이퍼(202 또는 601)의 상단 표면에 대해 수행된다.
도 6에 따른 실시예들에 대해, 트랩 리치 층(606)은 활성 층(603) 위의 반도체 웨이퍼(601) 상에, 및 활성 층의 형성 후에 형성된다(704에서). 추가적으로, 절연체(예를 들어 산화물 또는 다른 유전체) 층(605)은 미리 형성될 수 있다. 또한, 추가 유전체/산화물 층(도시되지 않음)이 트랩 리치 층(606)위에 형성될 수 있다. 트랩 리치 층(606), 절연체 층(605) 및 추가 유전체/산화물 층은 활성 층(603) 위에 증착되거나 에피택셜 성장되거나 또는 층 전이 기술(layer transfer technique)들에 의해 다른 핸들 웨이퍼로부터 추가될 수 있다. 트랩 리치 층(606)이 층 전이 기술들에 의해 추가되면, 이 때 다른 핸들 웨이퍼는 트랩 리치 층(606) 및 임의의 인접한 유전체 또는 절연체 층들을 형성하기 위해 개별적으로 처리된다. 이 경우에, 예를 들어, 트랩 리치 층(606)은 기판 상의 유전체에 관한 다결정 반도체 또는 기판 상의 유전체에 관한 손상된 단일 결정 상단 반도체일 수 있다. 다른 핸들 웨이퍼를 반도체 웨이퍼(601)에 접합한 후에, 다른 핸들 웨이퍼의 기판은 예를 들어 반도체 기판 재료를 제거하기 위해 본 명세서에서 설명된 바와 같이 제거될 수 있다. 트랩 리치 층(606) 아래에 있었던 유전체 층은 선택적으로 제자리에 남겨진다. 추가적으로, 다른 유전체 층은 선택적으로 다른 핸들 웨이퍼의 반도체 기판을 제거한 후에 노출된 상단 표면 상에 증착된다.
그 후에, 반도체 웨이퍼(202 또는 601)를 핸들 웨이퍼(201 또는 602)에 접합하기 위해 직접 접합이 수행되면, 반도체 웨이퍼(202 또는 601)의 상단 표면은 703 또는 704 후에 평면화될 수 있다. 다른 한편, 접착 접합(adhesive bond)이 수행되면, 이 때 평면화는 필요하지 않을 수 있다.
702-704와는 별도로, 핸들 웨이퍼(201 또는 602)가 준비된다(705에서). 그러한 준비는 상술한 바와 같이 임의의 적절한 방법에 의해 임의의 적절한 순서로, 도 2에 따른 실시예에 대해 접합 층(206 또는 612)의 형성(706에서), 트랩 리치 층(214)의 (707에서)을 포함할 수 있다.
708에서, 핸들 웨이퍼(201 또는 602)는 반도체 웨이퍼(202 또는 601)의 상단 표면에 접합된다. 접합은 주어진 상황에 대해 적절한 바와 같이, 직접 산화물-산화물 접합, 접착 접합, 애노드 접합, 낮은 온도 유리 프릿(glass frit) 접합, 분자 접합, 정전 접합 등일 수 있다. 그러므로, 도 2에 따른 실시예들에 대해, 트랩 리치 층(214)은 반도체 웨이퍼(202) 내의 활성 층(203)의 형성 전에, 동안 또는 후에 임의의 시간에 핸들 웨이퍼(201)에 형성될 수 있을지라도, 트랩 리치 층(214)은 활성 층(203)의 형성 후까지 구조(200)에 추가되지 않는다.
709에서, 반도체 웨이퍼(202 또는 601)의 원래 기초, 또는 후면측, 부분(예를 들어 반도체 기판)은 실질적으로 제거되거나 얇아진다. 대부분의 반도체 기판은 후면측 연삭에 의해 제거될 수 있다. 반도체 기판의 제 1 부분은 습식 에치, 선택적 화학적 기계적 연마(CMP : chemical mechanical polishing), 건식 에치 등에 제거될 수 있어, 적어도 활성 소자 층(207 또는 607)(또는 절연체 층(204 또는 604), 그것이 원래 반도체 웨이퍼(202 또는 601)의 일부이면)을 남긴다. 벌크 반도체 웨이퍼를 사용하는 실시예들에 대해, 원래 기초 기판은 P+ 재료(예를 들어 EDP, KOH, 또는 TMAH)에 매우 선택적인 습식 화학적 에치를 사용하여 P+ 층(상술한)까지 제거된다. 에치는 화학적이거나 전기 화학적일 수 있다. 추가적으로, P+ 층은 선택적으로 연삭, 연마, CMP, 건식 에치, 또는 비선택적 습식 에치의 임의의 조합을 사용하여 제거된다. P+ 층은 단지 수 미크론 두께일 것이므로, 반도체 웨이퍼(202 또는 601)가 기계적으로 얇아진 경우보다 나머지의 비교적 얇은(예를 들어 1 ㎛ 미만) 반도체 필름의 훨씬 더 좋은 균일성이 달성될 수 있다. 더욱이, 각종 층들 또는 재료들을 709에서 제거/얇게 한 후에, 패시베이션 유전체 층(들)은 선택적으로 습기 및 이온 오염 진입으로 인한 영향들을 감소시키기 위해 새롭게 노출된 표면 상에 증착된다.
710에서, 패턴화된 콘택 및 금속화가 임의의 상단 또는 후면측 커넥션들(예를 들어 원하는 대로 상단 또는 하단 전극들 및 콘택들 등)에 대하여 형성된다. 711에서, 각종 패시베이션 증착 기술들이 수행되고 패드 개구부들이 형성되므로, 전체 IC 칩은 일반적으로 범프들, 필러들, 또는 다른 후처리 금속화를 사용하여 완성될 수 있다. 그 다음, 프로세스(700)는 712에서 종료한다.
도 8은 본 발명의 일부 실시예들에 따라, 집적 회로 칩(예를 들어 도 3 또는 도 4의 구조(300 또는 400)와 유사함)의 적어도 일부를 제조하는 프로세스(800)에 대한 순서도를 도시한다. 그러나, 특정 프로세스(800)는 예시적 목적들만을 위해 도시되고 다른 실시예들(구체적으로 언급된 대안적인 실시예들에 더하여)은 다른 개별 단계들 및 단계들의 상이한 순서 또는 조합을 갖는 다른 프로세스들 또는 다수의 프로세스들을 포함할 수 있고 여전히 본 발명의 범위 내에 있는 것이 이해된다.
시작하면(801에서), 반도체 웨이퍼(301 또는 401)는 802에서 준비되고 활성 층(303 또는 403)은 803에서 형성된다. 예를 들어, 802 및 803은 SOI 웨이퍼 또는 벌크 반도체 웨이퍼에 대해 상술한 바와 같이, 702 및 703 각각과 유사할 수 있다. 이 점에서, 전기적 연결이 반도체 웨이퍼(301 또는 401)와 핸들 웨이퍼(302 또는 402) 사이에서(예를 들어 금속 콘택(321)을 통해) 이루어지면, 이 때 반도체 웨이퍼(301 또는 401)는 상단 유전체 표면과 공통면(coplanar)인 금속 표면으로 노출되는 금속을 갖는다.
선택적으로, 트랩 리치 층(312 또는 412)은 후술되는 바와 같이 트랩 리치 층(312 또는 412)을 핸들(또는 제 2 반도체) 웨이퍼(302 또는 402)에서 형성하는 대신에, 상술한 바와 같이 트랩 리치 층(606)의 형성과 유사하게(704에서), 반도체 웨이퍼(301 또는 401)의 상단 상에 형성될 수 있다(804에서). 이 경우에, 활성 층(303 또는 403)은 트랩 리치 층(312 또는 412) 앞에 형성되므로, 트랩 리치 층(312 또는 412)은 활성 층(303 또는 403)을 형성하는 프로세스들에 의해 영향을 받지 않는다. 추가적으로, 활성 층(310 또는 410)은 반도체 웨이퍼(301 또는 401)에 접합되기 전에 핸들 웨이퍼(302 또는 402)에 형성되므로, 트랩 리치 층(312 또는 412)은 또한 활성 층(310 또는 410)을 형성하는 프로세스들에 의해 영향을 받지 않는다.
트랩 리치 층(312또는 412)이 층 전이 기술(layer transfer technique)들에 의해 추가되면(804에서), 이 때 다른 핸들 웨이퍼는 트랩 리치 층(312 또는 412) 및 임의의 인접한 유전체 또는 절연체 층들을 형성하기 위해 개별적으로 처리된다. 이 경우에, 예를 들어, 트랩 리치 층(312 또는 412)은 기판 상의 유전체에 관한 다결정 반도체 또는 기판 상의 유전체에 관한 손상된 단일 결정 상단 반도체일 수 있다. 다른 핸들 웨이퍼를 반도체 웨이퍼(301 또는 401)에 접합한 후에, 다른 핸들 웨이퍼의 기판은 예를 들어 반도체 기판 재료를 제거하기 위해 본 명세서에서 설명된 바와 같이 제거될 수 있다. 트랩 리치 층(312 또는 412) 아래에 있었던 유전체 층은 선택적으로 제자리에 남겨진다. 추가적으로, 다른 유전체 층은 선택적으로 다른 핸들 웨이퍼의 반도체 기판을 제거한 후에 노출된 상단 표면 상에 증착된다.
802-804와 개별적으로, 핸들 웨이퍼(302 또는 402)는 예를 들어 SOI 웨이퍼 또는 벌크 반도체 웨이퍼에 대해 상술한 바와 같이, 702 또는 802와 유사하게 준비된다(805에서). 트랩 리치 층(312 또는 412)가 804에서 형성되지 않으면, 이 때 트랩 리치 층(312 또는 412)이 활성 층(310 또는 410) 아래에 있으므로, 트랩 리치 층(312 또는 412)은 선택적으로 활성 층(310 또는 410)의 형성(807에서) 전에 수행될 수 있다(806에서). 활성 층(303 또는 403)은 핸들 웨이퍼(302 또는 402)에 결합되기 전에 반도체 웨이퍼(301 또는 401)에 형성되므로, 트랩 리치 층(312 또는 412)은 활성 층(303 또는 403)을 형성하는 프로세스들에 의해 영향을 받지 않는다. 그러나, 활성 층(310 또는 410)의 후속 형성이 트랩 리치 층(312 또는 412)을 저하시킬 수 있었으므로, 트랩 리치 층(312 또는 412)은 810에서 후술되는 바와 같이, 활성 층(310 또는 410)의 형성(807에서) 후에 핸들 웨이퍼(302 또는 402)의 후면측으로부터 형성될 수 있다.
활성 층(310 또는 410)은 807에서 형성된다. 활성 층(310 또는 410)은 상황 또는 실시예에 따라 능동 소자들, 수동 소자들, 또는 둘 다를 가질 수 있다. 활성 층(310 또는 410)(또는 전체로서 핸들 웨이퍼(302 또는 402))은 활성 층(303 또는 403)(또는 전체로서 반도체 웨이퍼(301 또는 401)의)의 것과 유사한 또는 상이한 재료 층 시퀀스들을 가질 수 있다. 추가적으로, 활성 층(310 또는 410)은 활성 층(303 또는 403)을 형성하기 위해 사용된 웨이퍼 또는 프로세스들 타입들에 관계없이, SOI 웨이퍼(예를 들어 기판, 매립 산화물 및 소자 반도체 재료를 포함하는 층들) 또는 벌크 반도체 웨이퍼(예를 들어 저농도 도핑된 기판, 표면에서 PH- 도핑된 반도체 층 및 소자 반도체 재료를 포함하는 층들) 타입들의 프로세스들에 기초할 수 있다.
808에서, 제 2 핸들 웨이퍼(도시되지 않음)는 적어도 활성 층(310 또는 410)의 형성(807에서) 후에 및 선택적으로 트랩 리치 층(312 또는 412)의 형성(806에서) 후에 핸들 웨이퍼(302 또는 402)의 상단 표면에 접합된다. 제 2 핸들 웨이퍼는 상황 또는 실시예에 따라, 영구적이거나 임시적일 수 있다.
809에서, 핸들 웨이퍼(302 또는 402)의 원래 기초, 또는 후면측, 일부(예를 들어 반도체 기판)은 실질적으로 제거되거나 얇아진다. 어떤 점에서, 이 제거는 상기 709와 유사할 수 있다. 대부분의 반도체 기판은 후면측 연삭에 의해 제거될 수 있다. 반도체 기판의 최종 부분은 습식 에치, 선택적 화학적 기계적 연마(CMP), 건식 에치 등에 의해 제거될 수 있다. 나머지 반도체 재료의 두께가 중대한 파라미터가 아니면, 이 때 기계적 정지가 충분해질 수 있다.
트랩 리치 층(312 또는 412)(또는 접합 층(311 또는 411))가 핸들 웨이퍼(302 또는 402)에 이미 형성되었다면(806에서), 이 때 기초 부분의 제거/얇게 함은 이 지점에서 정지한다. 다른 한편, 트랩 리치 층(312 또는 412)이 이미 존재하지 않으면, 이 때 제거/얇게 함은 최소한 활성 소자 층(315 또는 415)(또는 절연체 층(313 또는 413), 만약 그것이 원래 핸들 웨이퍼(302 또는 402)의 일부라면)에서 정지한다.
트랩 리치 층(312 또는 412)이 804 또는 806에서 형성되지 않았다면, 이 때 트랩 리치 층(312 또는 412)은 810에서 형성될 수 있다. 이 경우에, 핸들 웨이퍼(302 또는 402)의 기초 부분이 제거되거나 얇아졌으므로, 트랩 리치 층(312 또는 412)은 핸들 웨이퍼(302 또는 402)의 후면측 상에 형성될 수 있다. 따라서, 트랩 리치 층(312 또는 412)은 임의의 적절한 방법에 의해 형성될 수 있다. 트랩 리치 층(312 또는 412)이 도 5에 관하여 설명된 이중 층 전이 또는 웨이퍼 접합 기술에 의해 형성되면, 이 때 기초 기판 층(510)은 핸들 웨이퍼(302 또는 402)가 반도체 웨이퍼(301 또는 401)에 접합되기 전에 제거되거나 얇아질 수 있다.
추가적으로, 이 경우에, 활성 층(310 또는 410)은 트랩 리치 층(312 또는 412)이 핸들 웨이퍼(302 또는 402)에 추가되기 전에 형성되므로, 트랩 리치 층(312 또는 412)은 활성 층(310 또는 410)을 형성하는 프로세스들에 의해 영향을 받지 않는다. 더욱이, 활성 층(303 또는 403)은 핸들 웨이퍼(302 또는 402)에 접합되기 전에 반도체 웨이퍼(301 또는 401)에 형성되므로, 트랩 리치 층(312 또는 412)은 또한 활성 층(303 또는 403)을 형성하는 프로세스들에 의해 영향을 받지 않는다.
핸들 웨이퍼(302 또는 402) 및 반도체 웨이퍼(301 또는 401)를 결합하기 전에, 접합 층(311 또는 411)은 핸들 웨이퍼(302 또는 402)의 후면측 상에(또는 반도체 웨이퍼(301 또는 401)의 상단측 상에) 형성될 수 있다. 추가적으로, 전기적 연결이 반도체 웨이퍼(301 또는 401)와 핸들 웨이퍼(302 또는 402) 사이에서(예를 들어 금속 콘택(321)을 통해) 이루어지면, 이 때 핸들 웨이퍼(302 또는 402)의 후면측은 하단 유전체 표면과 공통 평면인 금속 표면들을 형성하기 위해 처리된다. 그 다음, 핸들 웨이퍼(302 또는 402)는 811에서 반도체 웨이퍼(301 또는 401)에 접합된다. 전기적 연결이 반도체 웨이퍼(301 또는 401)와 핸들 웨이퍼(302 또는 402) 사이에서 이루어지면, 이 때 접합은 금속 대 금속 뿐만 아니라, 유전체 대 유전체일 수 있다.
812에서, 제 2 핸들 웨이퍼는 핸들 웨이퍼(302 또는 402)의 상단측으로부터 제거될 수 있다. 그러나, 구조(300 또는 400)에 대한 후면측 전기적 커넥션들(예를 들어 솔더 볼들, 범프들, 필러들 등)을 갖는 것이 요구되면, 이 때 제 2 핸들 웨이퍼가 제자리에 영구적으로 남겨질 수 있고 절연체 층(305 또는 405)의 기초 부분이 제거되거나 얇아질 수 있다(813에서).
프로세스(800)는 선택적으로 추가 활성 층들을 구조(300 또는 400) 상에 적층하기 위해 805-812를 반복할 수 있다. 각 추가 활성 층은 그것과 이전 기초 활성 층 사이에 트랩 리치 층을 가질 수 있다. 추가적으로, 2개의 다른 활성 층들 사이의 활성 층들은 2개의 다른 활성 층들 중 적어도 하나에 전기적으로 연결하기 위해 금속 콘택(321) 또는 TSV 커넥션(421)을 가질 수 있다.
814에서, 패턴화된 콘택 및 금속화는 임의의 상단 또는 후면측 커넥션들(예를 들어 원하는 대로 상단 또는 하단 전극들 및 콘택들 등)을 위해 형성된다. 일부 실시예들에서, 재료 층들은 선택적으로 노출된 상단 또는 후면측 표면에서 활성 층들(403 또는 410) 중 하나를 통해 다른 활성 층(410 또는 403)까지 에칭될 수도 있음으로써; 금속(예를 들어 금속 측벽들 및/또는 셸브즈(shelves))을 금속 상호 접속 층(407 또는 416)에서 깊은 홀 또는 트렌치를 통해 노출시킨다. 홀 또는 트렌치는 활성 층들(403 및 410)을 함께 상호 접속하는 TSV 커넥션(421)을 형성하기 위해 및 선택적으로 전기적 연결을 구조(400) 외부의 소스로부터 활성 층들(403 및/또는 410)으로 제공하기 위해 금속으로 채워질 수 있다.
815에서, 각종 패시베이션 증착 기술들이 수행되고 패드 개구부들이 형성되므로, 전체 IC 칩은 일반적으로 범프들, 필러들, 또는 다른 후처리 금속화를 사용하여 완성될 수 있다. 그 다음, 프로세스(800)은 816에서 종료한다.
상술한 본 발명의 일부 실시예들은 트랩 리치 층(214, 312, 412, 511 또는 606)의 효능이 일반적으로 추가 반도체 처리에 의해 완화되지 않는 점에서 유리한 측면을 나타낸다. 상술한 바와 같이, 본 발명의 특정 실시예들에서, 트랩 리치 층(214, 312, 412, 511 또는 606)은 반도체 웨이퍼(202, 301, 401, 501 또는 601)가 활성 층 처리를 겪은 후에 반도체 웨이퍼(202, 301, 401, 501 또는 601)의 상단 표면 상에 형성되거나 핸들 웨이퍼(201, 302, 402, 502 또는 602)에 의해 제공된다. 활성 층 처리가 완료된 후에 트랩 리치 층(214, 312, 412, 511 또는 606)을 도입함으로써, 트랩 리치 층(214, 312, 412, 511 또는 606)의 효능은 더 큰 정도로 보존된다. 접합 프로세스들은 때때로 증가된 온도들을 필요로 할지라도, 이 프로세스들은 전형적으로 트랩 리치 층(214, 312, 412, 511 또는 606)에 존재하는 트랩들의 수에 훨씬 더 양호한 영향을 미치는 200℃ to 400℃의 온도들을 단지 필요로 한다.
상술한 본 발명의 일부 실시예들은 트랩 리치 층(214, 312, 412, 511 또는 606)이 절연체 층(204, 304, 313, 404, 413, 504 또는 604) 및 활성 층(203, 303, 310, 403, 410, 503 또는 603)의 제조 및 구성을 방해하지 않는다는 점에서 유리한 측면을 나타낸다. 종래의 접근법들(예를 들어 도 1)에서, 트랩 리치 층(예를 들어 영역(110) 내의)은 절연체 층(102) 아래에 형성된 다음에 절연체 층(102)은 영역(110) 내의 트랩 리치 층의 상단 상에 성장되거나 증착된다. 절연체 층의 균일성은 전체 구조의 활성 층 내의 능동 소자들의 성능에 대단히 중요하다. 또한, 절연체 층의 균일성은 그것이 층 전이 구조에 사용되면 전체 구조의 표면의 편평도에 영향을 미칠 것이고, 전체 구조의 표면의 편평도는 웨이퍼 접합에 중요하다. 절연체 층 상에서 제기되는 엄격한 제약들로 인해, 트랩 리치 층은 또한 매우 평면적이어야 하거나 다른 중요한 제조 프로세스들은 그것이 트랩 리치 층에 걸쳐 형성될 때 절연체 층 내의 불균일성을 정정하기 위해 사용되어야 한다. 게다가, 절연 층 내의 핀 홀들은 활성 층 내의 소자들의 성능에 관한 그들의 영향의 면에서 위험할 수 있다. 나중의 단계에서의 트랩 리치 층의 도입은 이 관계 모두를 제거한다. 우선, 접합 층의 균일성은 절연체 층의 균일성에 비해 활성 층 내의 회로조직의 성능에 훨씬 더 작은 영향을 미치므로 이 2개의 층들에 관하여 사용되는 제조 프로세스는 종래 기술에 비해 상당히 완화될 수 있다. 게다가, 트랩 리치 층은 접합 층의 일부인 임의의 절연 층에서 핀 홀들을 초래하면, 그것은 반도체 웨이퍼의 상단 표면이 또한 일반적으로 거기에 위치된 회로조직을 차폐하는 절연체에 커버되기 때문에 회로에 영향을 미치지 않을 것이다.
본 발명의 일부 실시예들에서, 프로세스(700 또는 800)에 관한 변화들은 다수의 트랩 리치 층들을 갖는 구조들을 생성하기 위해 사용될 수 있다. 다수의 트랩 리치 층들을 갖는 구조를 생성하기 위해 사용되는 프로세스 흐름들은 상술한 것들과 매우 유사할 수 있다. 본 발명의 일부 실시예들에서, 프로세스(700 또는 800)는 절연체 층(204, 304, 404 또는 604) 아래에 트랩 리치 층을 갖는 반도체 웨이퍼를 제공하는 것으로 시작할 수 있다. 그 결과, 최종 층 전이 구조(200, 300, 400 또는 600)는 상단측(또는 중간) 트랩 리치 층(214, 312, 412 또는 606) 및 후면측 트랩 리치 층(도시되지 않음)을 가질 것이다.
본 발명의 실시예들이 그의 특정 실시예들에 관하여 주로 논의되었을지라도, 다른 변화들이 가능하다. 설명된 시스템의 각종 구성들은 본 명세서에서 제공된 구성들 대신에, 또는 더하여 사용될 수 있다. 예를 들어, 패시베이션 및 절연의 추가 층들은 적절하다면 설명된 층들 중간에 배치될 수 있었다. 다른 예로서, 구성들은 실리콘 기판들을 일반적으로 참조하여 설명되었지만 임의의 타입의 반도체 재료는 실리콘 대신에 사용될 수 있었다.
당해 기술에서 통상의 기술자들은 이전 설명이 단지 예에 의한 것이고, 본 발명을 한정하도록 의도되지 않는 것을 인식할 것이다. 본 발명은 단일 웨이퍼 상에 구현되는 시스템들에 한정되는 것이 본 명세서에서 결코 지시되지 않아야 한다. 본 발명은 반도체 처리의 특정 방식을 필요로 하는 시스템들 및 집적 회로에 한정되는 것이 본 명세서에서 결코 지시되지 않아야 한다. 일반적으로, 제공된 임의의 도면들은 하나의 가능한 구성을 지시하도록 단지 의도되고, 많은 변화들이 가능하다. 당해 기술에서 통상의 기술자들은 또한 본 발명과 일치하는 방법들 및 시스템들이 반도체 구조들의 전기적 성능을 개선하는 것과 관련된 어느 하나를 포함하는 광범위한 응용들에서의 사용에 적절하다는 것을 인식할 것이다.
본 명세서가 본 발명의 특정 실시예들에 관하여 상세히 설명되었을지라도, 당해 기술에서 통상의 기술자들은, 상술한 것의 이해를 달성하면, 이 실시예들의 변경들, 변화들, 및 등가물들을 용이하게 생각할 수 있는 것이 인식될 것이다. 본 발명에 대한 이러한 및 다른 수정들 및 변화들은 본 발명의 사상 및 범위로부터 벗어나는 것 없이 당해 기술에서 통상의 기술자들에 의해 실시될 수 있으며, 이는 첨부된 청구항들에 특히 진술되어 있다.

Claims (30)

  1. 방법으로서,
    집적 회로 칩을 위한 활성 층을 형성하는 단계로서, 상기 활성 층은 활성 소자 층 및 금속 상호 접속 층을 포함하는 상기 단계; 및
    상기 활성 층 위에 트랩 리치 층(trap rich layer)을 형성하는 단계를 포함하는 방법.
  2. 청구항 1에 있어서,
    상기 트랩 리치 층을 주입 손상(implantation damage), 방사 손상(radiation damage) 및 기계적 손상(mechanical damage) 중 하나에 의해 형성하는 단계를 더 포함하는 방법.
  3. 청구항 1에 있어서,
    상기 활성 층의 형성 후에 상기 트랩 리치 층을 형성하는 단계를 더 포함하는 방법.
  4. 청구항 1에 있어서,
    상기 활성 층을 반도체 웨이퍼에 형성하는 단계;
    상기 트랩 리치 층을 핸들 웨이퍼에 형성하는 단계; 및
    상기 핸들 웨이퍼를 상기 반도체 웨이퍼에 접합하는 단계를 더 포함하는 방법.
  5. 청구항 4에 있어서,
    상기 핸들 웨이퍼 상에 접합 층을 형성하는 단계; 및
    상기 접합 층의 형성 후에 상기 트랩 리치 층을 형성하는 단계를 더 포함하는 방법.
  6. 청구항 4에 있어서,
    상기 핸들 웨이퍼를 상기 반도체 웨이퍼의 상단측에 접합하는 단계; 및
    상기 반도체 웨이퍼의 후면측 상에서 반도체 기판의 적어도 일부를 제거하는 단계를 더 포함하는 방법.
  7. 청구항 4에 있어서,
    상기 핸들 웨이퍼를 상기 반도체 웨이퍼에 접합하기 전에 상기 트랩 리치 층을 상기 핸들 웨이퍼에 형성하는 단계를 더 포함하는 방법.
  8. 청구항 4에 있어서,
    제 2 활성 층을 상기 핸들 웨이퍼에 형성하는 단계;
    상기 제 2 활성 층 아래에서 상기 핸들 웨이퍼내의 상기 트랩 리치 층을 형성하는 단계; 및
    상기 핸들 웨이퍼를 상기 반도체 웨이퍼의 상단측에 접합하는 단계를 더 포함하는 방법.
  9. 청구항 8에 있어서, 상기 트랩 리치 층을 상기 핸들 웨이퍼에 형성하는 단계는,
    제 2 핸들 웨이퍼를 상기 핸들 웨이퍼의 상단측에 접합하는 단계;
    상기 핸들 웨이퍼의 후면측 상에서 기판의 적어도 일부를 제거하는 단계;
    상기 트랩 리치 층을 제 3 핸들 웨이퍼에 형성하는 단계; 및
    상기 제 3 핸들 웨이퍼를 상기 핸들 웨이퍼의 후면측에 접합하는 단계를 더 포함하는 방법.
  10. 청구항 4에 있어서,
    상기 트랩 리치 층을 방사 손상에 의해 형성하기 위해 상기 핸들 웨이퍼를 조사하는 단계를 더 포함하는 방법.
  11. 청구항 10에 있어서,
    상기 핸들 웨이퍼 상에 접합 층을 형성하는 단계; 및
    상기 접합 층의 형성 후에 상기 트랩 리치 층을 형성하기 위해 상기 핸들 웨이퍼를 조사하는 단계를 더 포함하는 방법.
  12. 청구항 10에 있어서,
    상기 트랩 리치 층을 다수의 웨이퍼들이 함께 조사되는 배치 프로세스(batch process)에서 형성하기 위해 상기 핸들 웨이퍼를 조사하는 단계를 더 포함하는 방법.
  13. 청구항 4에 있어서,
    상기 활성 층의 형성 후에 상기 핸들 웨이퍼를 상기 반도체 웨이퍼에 접합하는 단계를 더 포함하는 방법.
  14. 청구항 1에 있어서,
    상기 활성 층 및 상기 트랩 리치 층을 반도체 웨이퍼에 형성하는 단계; 및
    핸들 웨이퍼를 상기 트랩 리치 층 위에서 상기 반도체 웨이퍼에 접합하는 단계를 포함하는 더 포함하는 방법.
  15. 집적 회로 칩으로서,
    활성 소자 층 및 금속 상호 접속 층을 포함하는 활성 층; 및
    상기 활성 층 위에 위치된 트랩 리치 층을 포함하는 집적 회로 칩.
  16. 청구항 15에 있어서,
    상기 트랩 리치 층은 주입 손상, 방사 손상 및 기계적 손상 중 하나에 의해 형성되는 집적 회로 칩.
  17. 청구항 15에 있어서,
    상기 트랩 리치 층은 상기 활성 층의 형성 후에 상기 집적 회로 칩에 추가되는 것을 더 포함하는 집적 회로 칩.
  18. 청구항 15에 있어서,
    상기 활성 층을 포함하는 반도체 웨이퍼; 및
    상기 반도체 웨이퍼에 접합되는 핸들 웨이퍼로서, 상기 핸들 웨이퍼는 상기 트랩 리치 층을 포함하는 상기 핸들 웨이퍼를 더 포함하는 집적 회로 칩.
  19. 청구항 18에 있어서,
    상기 핸들 웨이퍼는 접합 층을 더 포함하고;
    상기 트랩 리치 층은 상기 접합 층의 형성 후에 형성되는 집적 회로 칩.
  20. 청구항 18에 있어서,
    상기 핸들 웨이퍼는 상기 반도체 웨이퍼의 상단측에 접합되고;
    반도체 기판의 적어도 일부는 상기 반도체 웨이퍼의 후면측으로부터 제거되는 집적 회로 칩.
  21. 청구항 18에 있어서,
    상기 트랩 리치 층은 상기 핸들 웨이퍼가 상기 반도체 웨이퍼에 접합되기 전에 상기 핸들 웨이퍼에 형성되는 집적 회로 칩.
  22. 청구항 18에 있어서,
    상기 핸들 웨이퍼는 제 2 활성 층을 더 포함하고;
    상기 트랩 리치 층은 상기 핸들 웨이퍼 내의 상기 제 2 활성 층 아래에 있으며;
    상기 핸들 웨이퍼는 상기 반도체 웨이퍼의 상단측에 접합되는 집적 회로 칩.
  23. 청구항 22에 있어서,
    상기 트랩 리치 층은 상기 핸들 웨이퍼의 후면측에 접합되는 제 2 핸들 웨이퍼에 형성되는 집적 회로 칩.
  24. 청구항 18에 있어서,
    상기 트랩 리치 층은 방사 손상에 의해 상기 핸들 웨이퍼에 형성되는 집적 회로 칩.
  25. 청구항 24에 있어서,
    상기 핸들 웨이퍼는 접합 층을 더 포함하고;
    상기 트랩 리치 층은 상기 접합 층의 형성 후에 방사 손상에 의해 형성되는 집적 회로 칩.
  26. 청구항 24에 있어서,
    상기 핸들 웨이퍼는 상기 트랩 리치 층을 다수의 웨이퍼들이 함께 조사되는 배치 프로세스에서 형성하기 위해 조사되는 집적 회로 칩.
  27. 청구항 18에 있어서,
    상기 핸들 웨이퍼는 상기 활성 층의 형성 후에 상기 반도체 웨이퍼에 접합되는 집적 회로 칩.
  28. 청구항 15에 있어서,
    상기 활성 층 및 상기 트랩 리치 층을 포함하는 반도체 웨이퍼; 및
    상기 트랩 리치 층 위에서 상기 반도체 웨이퍼에 접합되는 핸들 웨이퍼를 더 포함하는 집적 회로 칩.
  29. 집적 회로 칩으로서,
    활성 층을 갖는 반도체 웨이퍼로서, 상기 활성 층은 활성 소자 층 및 금속 상호 접속 층을 포함하는, 상기 반도체 웨이퍼; 및
    상기 활성 층의 형성 후에 상기 반도체 웨이퍼의 상단측에 접합되는 핸들 웨이퍼로서, 상기 핸들 웨이퍼가 상기 반도체 웨이퍼에 접합되기 전에 형성된 트랩 리치 층을 갖는 상기 핸들 웨이퍼를 포함하는 집적 회로 칩.
  30. 청구항 29에 있어서,
    상기 활성 층은 제 1 활성 층이고;
    상기 핸들 웨이퍼는 제 2 활성 층을 더 갖고, 상기 제 2 활성 층은 제 2 활성 소자 층 및 제 2 금속 상호 접속 층을 포함하며; 및
    상기 트랩 리치 층은 상기 제 1 및 제 2 활성 층들 사이에 있는 집적 회로 칩.
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