JP2014504457A - 半導体デバイスのためのトラップリッチ層 - Google Patents

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Abstract

集積回路チップが活性層及びトラップリッチ層と共に形成される。活性層が能動素子層及び金属インターコネクト層と共に形成される。トラップリッチ層が活性層の上に形成される。幾つかの実施形態では、活性層は半導体ウェハに含まれ、トラップリッチ層はハンドルウェハに含まれる。

Description

関連出願への相互参照
この特許文書は、参照によりその全体が本明細書に組み込まれる、３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）の下で２０１０年１２月２４日に出願された米国特許仮出願第６１／４２７１６７号に基づく優先権を主張するものである。
従来のバルクシリコンプロセスを超える進化を象徴するセミコンダクタ・オン・インシュレータ（ＳＯＩ）技術が、１９９０年代後半に最初に商業化された。ＳＯＩ技術の特徴の定義は、その中に回路が形成される半導体領域が電気絶縁層によってバルク基板から分離されることである。バルク基板から回路を分離することの１つの利点は、寄生容量の劇的な減少であり、これは、より望ましい電力−速度性能の展望に近づくことを可能にする。したがって、ＳＯＩ構造体は、無線周波数（ＲＦ）通信回路のような高周波用途にとって特に魅力的である。消費者需要はＲＦ通信回路が直面する電力制約を厳しくし続けるので、ＳＯＩ技術が重きを増し続けている。
典型的なＳＯＩ構造体１００が図１に示される。ＳＯＩ構造体１００は、基板層１０１、絶縁体層１０２、及び活性層１０３を含む。基板層１０１は、典型的に、シリコンのような半導体材料である。絶縁体層１０２は、基板層１０１がシリコンである状況においては、基板層１０１の酸化を通じて形成されるしばしば二酸化ケイ素である誘電体である。活性層１０３は、能動素子層１０４と、メタライゼーション又は金属インターコネクト層１０５とを含み、これらはさらに、その中に回路が形成された後に存在するドーパント、誘電体、ポリシリコン、金属配線、パッシベーション、及び他の層、材料、又はコンポーネントの組合せを含む。回路は、金属配線１０６（例えば金属インターコネクト層１０５における）と、レジスタ、キャパシタ、及びインダクタのような受動素子と、トランジスタ１０７（例えば能動素子層１０４における）のような能動素子とを含む可能性がある。
本明細書及び添付の請求項で用いられる場合の、ＳＯＩ構造体上に信号処理回路が形成される領域は、ＳＯＩ構造体の「活性層」と呼ばれる。例えば、図１では、活性層は、トランジスタ１０７及び金属配線１０６のような素子又はコンポーネントを含む活性層１０３である。特に能動素子自体を形成する活性半導体材料層への言及を行うときには、「能動素子層」（例えば１０４）という用語が代わりに用いられる。例えば、図１では、能動素子層１０４は、トランジスタ１０７を収容し且つ金属インターコネクト層１０５の金属配線１０６を含まない、活性層１０３の一部である。
同じく本明細書及び添付の請求項で用いられる場合の、ＳＯＩ構造体１００の「頂部」とは、上面１０８を指し、一方、ＳＯＩ構造体１００の「底部」とは、底面１０９を指す。この配向体系は、他の基準系に対するＳＯＩ構造体１００の相対的配向、及びＳＯＩ構造体１００からの層の除去又はこれへの層の付加に関係なく存続する。したがって、活性層１０３は常に絶縁体層１０２よりも「上」にある。加えて、活性層１０３の中央で始まって底面１０９の方に延びるベクトルは、他の基準系に対するＳＯＩ構造体１００の相対的配向、及びＳＯＩ構造体１００からの層の除去又はこれへの層の付加に関係なく常にＳＯＩ構造体１００の「背面」の方向に向くことになる。
消費者需要は、ＲＦデバイスの品質及び性能に対する制約を厳しくし続ける。これらの制約は、ＲＦ回路によって生成されデコードされる信号の、必要とされる直線性及び正確さに直接影響する。他の要件のうち、回路の１つの部分における信号は、回路の別の部分における信号に影響しない及びこれを劣化させないようでなければならない。この影響は、クロストークと呼ばれる。回路内の或る寄生経路のインピーダンスは、ＲＦ回路において信号を搬送するのに用いられる周波数で最小に達する傾向があるので、クロストークの軽減は、ＲＦ通信回路にとって決定的に重要である。これらの同じ寄生経路は異なる信号を搬送する回路内のノードを接続するので、クロストークの問題は、ＲＦ用途にとって特に問題がある。加えて、回路内の信号が曝される場合がある寄生容量は信号に依存しないことが決定的に重要である。信号に依存する誤差を校正で除去することは難しく、こうした誤差は本質的に非線形であるため、この要件は極めて重要である。
電子回路におけるクロストークの問題への１つの解決策は、高抵抗率基板の使用である。図１を参照すると、基板層１０１の抵抗の増加は、基板を通る寄生経路のインピーダンスを増加した基板抵抗をもたない場合のインピーダンスよりも高く維持することによってクロストークを減少させる。基板層１０１に用いられる材料は、典型的に、基板層１０１が絶縁体の特徴のうちの幾つかをもつように非常に軽くドープされたシリコンを含む。高抵抗率基板の使用は、ＲＦ通信回路のためのＳＯＩ構造体の利点をおよそ２桁の周波数の大きさだけ伸ばせることが分かった。
高抵抗率基板は、それらがＳＯＩプロセスで用いられるときの基板損失を減少させることができるが、それらは寄生表面伝導と呼ばれる別の現象の影響を非常に受けやすい。寄生表面伝導の問題と可能性のある解決策は、再び図１を参照して説明することができる。既に述べたように、典型的な高抵抗率基板デバイス絶縁体層１０２は二酸化ケイ素であり、基板層１０１は高抵抗率シリコンである。寄生表面伝導の問題は、基板層１０１を形成する軽くドープされたシリコンは電気力線（ｆｉｅｌｄ ｌｉｎｅｓ）を終端させることができるが、活性層１０３の信号電圧によって電荷キャリアが影響を受けるため、基板層１０１の薄い表面領域１１０が反転又は蓄積領域になる可能性があるという事実に由来する。領域１１０において電荷キャリアが変位される度合いは、活性層１０３における信号によって直接変化する。結果として、活性層によって見られる場合の基板層１０１と活性層１０３との間の接合部の容量は、印加された電圧に依存する。この容量は、結果的に非線形性及び付随する信号純度の損失をもたらす。加えて、印加された電圧は、基板層１０１の側のこの境界面を反転させ、基板層１０１が高抵抗率であるという事実にもかかわらず電荷が横方向に非常に容易に動くことができる領域１１０内のチャネル状の層をもたらすことがある。したがって、この影響はまた、ＲＦ通信回路における信号を劣化させるクロストークにつながることがある。
チャネル状の層１１０の望ましくない生成の問題への解決策は、通例、領域１１０内の基板層１０１の頂部に沿ってトラップリッチ層を形成することである。トラップリッチ層は領域１１０における電荷キャリアのキャリア寿命を著しく低下させるので、このトラップリッチ層の存在は寄生表面伝導に効果的に対抗する。キャリアは遠くに移動できないので、したがって、基板層１０１の実効抵抗が保たれ、活性層１０３によって見られる場合の容量は、活性層１０３における信号ほどには左右されない。
領域１１０におけるトラップリッチ層に伴う問題は、しかしながら、活性層１０３における構造体を形成するための後続する加工よりも前にトラップリッチ層が形成されるときに、これらの後続する加工ステップがトラップリッチ層を劣化させる可能性があることである。半導体デバイスの加工、特に、活性層１０３における能動素子の製造は、一般に、１０００℃から１１００℃までの温度で行われる高温加工を含む。半導体構造体の高温加工は、半導体結晶格子における欠陥をアニールするように作用する。この効果は、通例、電気回路の電気特性を強化するために使用される。しかしながら、通常の用途とは逆に、アモルファス又は多結晶シリコン結晶パターンから形成されるトラップリッチ層の性能は、欠陥部がアニールで除去されるときにトラップの数が減少するので、実際には低下する。
従来技術のＳＯＩ構造体の略断面図である。 本発明の一実施形態を組み込む、その中の例となる構造体が示されている、第１の集積回路（ＩＣ）チップの一部の略断面図である。 本発明の別の実施形態を組み込む、その中の例となる構造体が示されている、第２のＩＣチップの一部の略断面図である。 本発明の別の実施形態を組み込む、その中の例となる構造体が示されている、第３のＩＣチップの一部の略断面図である。 本発明の別の実施形態を組み込む、その中の例となる構造体が示されている、第４のＩＣチップの一部の略断面図である。 本発明の別の実施形態を組み込む、その中の例となる構造体が示されている、第５のＩＣチップの一部の略断面図である。 本発明の実施形態に係る図２及び図６に示される構造体のうちの１つ又は複数を製作するための例となるプロセスの簡略化されたフローチャートである。 本発明の実施形態に係る図３及び図４に示される構造体のうちの１つ又は複数を製作するための例となるプロセスの簡略化されたフローチャートである。
開示される発明の例となる実施形態への参照がここで詳細に行われ、その１つ又は複数の例は添付の図面で例証される。各例は、本技術を限定するものとしてではなく本技術の説明のために提供される。実際には、その精神及び範囲から逸脱することなく本技術に修正及び変形を行うことができることが当業者には明らかであろう。例えば、１つの実施形態の一部として例証され又は説明される特徴は、さらなる実施形態をもたらすために別の実施形態と共に用いられてもよい。したがって、本発明の主題は、添付の請求項及びそれらの均等物の範囲内のすべてのこうした修正及び変形を包含することを意図される。
本発明の実施形態は、一般に、寄生表面伝導を抑制し、ＩＣチップの１つ又は複数の活性層に形成されたデバイスのＲＦ性能を強化する。本発明の幾つかの実施形態は、層転写された構造体を層転写された構造体のハンドルウェハにおけるトラップリッチ層と共に使用することによってそれらの有益な結果を達成する。本発明の幾つかの実施形態では、基板は、活性層から伝統的なＳＯＩ構造体よりも大きい度合いに遠くに動かされ、これにより、基板損失の影響を低減させる。本発明の幾つかの実施形態では、トラップリッチ層は、活性層加工（例えばＣＭＯＳプロセスなど）が完了した後で導入され、これにより、トラップリッチ層の有効性を保ち、ＩＣチップ全体の一体性の崩壊を最小にする。本発明の幾つかの実施形態は、活性層に形成されたデバイスの電気性能を改善し、所与の潜在的有効性に関するトラップリッチ層の有効性を改善し、ＩＣチップ全体の製造欠陥の可能性を最小にする。
本発明の幾つかの実施形態は、図２を参照して説明することができる。図２は、ＩＣチップの一部の中の構造体２００を示す。構造体２００は、後述するようにウェハ結合技術又は層転写技術によって形成されてもよい。したがって、構造体２００は、一般に、半導体ウェハ２０２に結合されたハンドルウェハ２０１を備える。構造体２００は、したがって層転写構造体として言及することができる。半導体ウェハ２０２は、一般に、絶縁体層２０４と接触している底部側を有する活性層２０３を備える。半導体ウェハ２０２は、随意的に別の絶縁体層（図示せず）によってキャップされる。ハンドルウェハ２０１は、一般に、ハンドル基板層２０５及び結合層２０６を備える。
活性層２０３は、一般に、能動素子層２０７及びメタライゼーション又は金属インターコネクト層２０８を含み、これはさらに、その中に回路が形成された後に存在するドーパント、誘電体、ポリシリコン、金属配線、パッシベーション、及び他の層、材料及び／又はコンポーネントの組合せを概して含む。回路は、金属配線２０９（例えば金属インターコネクト層２０８における）と、レジスタ、キャパシタ、及びインダクタのような受動素子と、トランジスタ２１０（例えば能動素子層２０７における）のような能動素子とを含んでもよい。
結合層２０６は、一般に、活性層２０３を分離し及び保護するのに用いられる１つ又は複数の絶縁体層及びパッシベーション層の組合せとすることができる。結合層２０６は、ウェハ結合又は層転写処理中にハンドルウェハ２０１の底部露出面２１１を半導体ウェハ２０２の頂部露出面２１２に結合するのに用いられる材料であってもよい。代替的実施形態では、結合層２０６は、ウェハ結合又は層転写の前に、ハンドルウェハ２０１に付加するのではなく半導体ウェハ２０２に付加される。幾つかの実施形態では、結合層２０６は、酸化物層をもたらすために化学気相堆積（ＣＶＤ）又は熱酸化によって形成される。実施形態に応じて、本明細書に記載される場合の結合層２０６は、トラップリッチ層２１４の前又は後に形成されてもよい。結合層２０６がトラップリッチ層２１４の前に形成される場合、結合層２０６の形成に関連した熱に起因してトラップリッチ層２１４の利点は僅かに蝕まれるであろう。しかしながら、単一のＣＶＤ又は熱酸化プロセスは、フル能動素子加工がそうであるほど多くはトラップ密度を減少させないであろう。
半導体ウェハ２０２は、従来のセミコンダクタ・オン・インシュレータ（ＳＯＩ）ウェハ（この場合、絶縁体層２０４は埋設酸化物又は他の適切な絶縁体又は誘電体材料として形成される）、又は従来のバルク半導体ウェハ（この場合、絶縁体層２０４は、所望に応じて注入される、堆積される、成長させられる、など）であってもよい。ハンドルウェハ２０１を半導体ウェハ２０２に結合する前に、半導体ウェハ２０２の基板の中に又は上に活性層２０３の構造体が形成される。結合後に、絶縁体層２０４の背面２１３が露出されるように、絶縁体層２０４の下のオリジナルの半導体基板（図示せず）の一部が除去される。下にある基板が除去されると、ハンドルウェハ２０１は、活性層２０３におけるデバイス又は構造体の電気特徴を保護する及び保つのに必要な、必要とされる安定化力を提供する。加えて、さらなるメタライゼーション又はインターコネクト配線（図示せず）が、絶縁体層２０４を通して延び、活性層２０３におけるコンポーネントへの背面側電気接続のために絶縁体層２０４の背面側２１３に堆積されてもよい。
図２を参照して説明される構成の有利な態様は、結果として得られる構造体２００の基板（すなわちハンドル基板層２０５）が、従来のＳＯＩ又はバルク半導体構造体でよりも活性層２０３からさらに遠いことである。この特徴は、一般に、結合層２０６がこうした従来の構造体の絶縁体層（絶縁体層２０４と同様）よりも厚いことによる結果である。ハンドル基板層２０５は活性層２０３から比較的遠く離れているので、寄生経路及び非線形容量の影響が顕著に小さくなる。
結合層２０６を絶縁体層２０４よりも厚くできることには多くの理由がある。例えば、絶縁体層２０４は高品質絶縁体層であり、厚い高品質絶縁体を形成するには、一般に時間及び費用がひどくかかる。また、こうした絶縁体層（例えば２０４）の厚さが増加するのに伴い、半導体ウェハ又はＩＣチップにおける異なる層間の異なる熱膨張係数に起因するウェハの反りがより喫緊の課題となるので、絶縁体層２０４は比較的薄く保たれてもよい。約１マイクロメートル（μｍ）を超える絶縁体層の厚さについては、この影響は、通常の半導体製造技術を用いて容易に軽減させることができない。その最大厚さに対するこれらの及び他の制約に起因して、絶縁体層２０４を任意に厚くすることはできない。代わりに、絶縁体層２０４の典型的な厚さは約０．１〜約１μｍであろう。一方、本発明の幾つかの実施形態に係る結合層２０６の典型的な厚さは、数マイクロメートルの厚さであってもよい。
図２を参照して説明される層転写構造体２００は、一般に、標準ＳＯＩ構造体と比べた場合に、非線形基板容量及び基板損失に起因する問題がより少ない。しかしながら、従来の層転写デバイスは、ハンドルウェハ（例えば２０１）における基板（例えばハンドル基板層２０５）の存在に起因する基板損失に依然として悩まされることがある。これらの現象への構造体２００の抵抗を増加させるために、活性層２０３の上の結合層２０６に概して隣接するハンドル基板層２０５内にトラップリッチ層２１４が提供されてもよい。本明細書で及び添付の請求項で用いられる場合の「トラップリッチ層」という用語は、一般に、高密度の電気的に活性なキャリアトラップを有する層を指す。
図２で例証されるように、トラップリッチ層２１４は結合層２０６と接触する状態とすることができ、結合層２０６は活性層２０３と接触する状態とすることができる。この構成は、他の方法ではハンドル基板層２０５と結合層２０６との境界面で起こるであろうキャリアの移動を抑制することによって、寄生基板伝導及び基板損失の影響を効果的になくすであろう。
一般に、トラップリッチ層２１４内のより高いトラップ密度は、非線形寄生容量及び寄生表面伝導を最小にすることのより大きな効果につながる。本発明の幾つかの実施形態では、トラップリッチ層２１４は、１０１１ｃｍ−２ｅＶ−１を超えるトラップ密度を有する。活性層２０３に構造体を形成するのに必要な加工後にトラップリッチ層２１４が形成される実施形態はトラップリッチ層２１４の熱劣化に悩まされないので、これらの実施形態は、一般に、従来技術では典型的であるよりも高いトラップ密度を形成する、より簡単又はより効率的な方法を可能にする。
本発明の種々の実施形態では、トラップリッチ層２１４は様々な形態で提供される。幾つかの例となる実施形態では、トラップリッチ層２１４は、ハンドルウェハ２０１が半導体ウェハ２０２に結合される前にハンドル基板層２０５の表面上に高抵抗率材料を堆積させることを通じて形成される。堆積される材料は、多結晶半導体材料又は多結晶シリコンとすることができる可能性があり、ハンドル基板層２０５は、高い抵抗率を有するように非常に軽くドープされたシリコンとすることができる可能性がある。
代替的実施形態では、トラップリッチ層２１４は、ハンドル基板層２０５に損傷した領域をもたらすためにハンドル基板層２０５への高エネルギー粒子（例えば希ガス、シリコン、酸素、炭素、ゲルマニウムなど）の注入を通じて形成される。注入は、既に存在する結合層２０６がある状態で行うこともできるし、又はない状態で行うこともできる。しかしながら、結合層２０６の幾つかの材料（例えば酸化物）は注入を妨げることがあるため、注入は、一般に、結合層２０６がない方がより容易である。一方、結合層２０６が熱酸化物材料である場合、トラップリッチ層２１４に対する注入後の結合層２０６の形成からの熱がトラップリッチ層２１４を劣化させる可能性がある。この場合、熱酸化後に注入がなされる。例えば、約１０００Åの熱酸化物を通したアルゴンの注入は、約１Ｅ１５／ｃｍ２及び約２４０ｋｅＶエネルギーで行うことができる可能性がある。結果として生じるシリコン基板の損傷は、一般に、シリコン表面からおよそ２０００Åの深さに延びるであろう。
注入される粒子は、アルゴン又はシリコン又は他の適切なイオンとすることができる可能性があり、ハンドル基板層２０５は、高い抵抗率を有するように非常に軽くドープされたシリコンとすることができる可能性がある。アルゴンは、比較的大きい質量を有し、そのため実質的な損傷を及ぼすことになるが、これはまた不活性であるため、いかなる期待されない副作用も引き起こさないので、有益に使用することができる可能性がある。一方、ケイ素は、ケイ素がハンドル基板層２０５のシリコン結晶構造を崩壊させることになるがいかなる他の副作用も有さないという点で、同様の理由で被注入材料として用いることができる可能性がある。酸素又は炭素は、それらが、幾つかのＳｉ結合をダングリングのまま残す状態でシリコン結晶格子を崩壊させるＳｉ−Ｏ結合又はＳｉ−Ｃ結合の形成に起因して、後続する熱アニーリングに関して比較的安定したトラップ密度を形成することができるので、注入のために有益に用いることができる可能性がある。加えて、十分な線量及び後続する熱アニーリングにより、Ｏ原子が合体し始めて、ＳｉＯｘ析出物を形成する可能性があり、これはシリコン格子における安定したトラップサイトを形成するであろう。
加えて、ハンドルウェハ２０１の底面２１１（又は結合層２０６が付加される前の、以前の底面）から、表面２１１からの所望の最大深さ又は距離にトラップリッチ層２１４を形成するために、多くの注入エネルギーを用いることができる。また、線量は、ほぼ一定のトラップ密度対深さをもたらすためにエネルギーと共に変化させることもできる。結果的にほぼ一定の損傷プロフィール対深さをもたらす２つの一連の注入の例として、１Ｅ１５／ｃｍ２及び２４０ｋｅＶでのアルゴンの注入に後続して、３Ｅ１４／ｃｍ２及び６０ｋｅＶでのアルゴンの第２の注入を行うことができる。この一連の注入は、一般に、結果的に、シリコン表面から約３０００Ａの深さまでほぼ一定の損傷プロフィールをもたらすであろう。さらに、注入は、注入ビームからの自己加熱に起因する損傷の自己アニーリングを防ぐために、低いビーム電流及び／又は裏側ウェハ冷却で行うことができる。
他の代替的実施形態では、トラップリッチ層２１４は、ハンドルウェハ２０１全体からなる。例えば、本発明の幾つかの実施形態では、ハンドルウェハ２０１は、高抵抗率ポリシリコンからなり、そのためトラップリッチ層２０４は、ハンドルウェハ２０１のすべての範囲を通して延びる。これらの代替的実施形態は、ポリシリコンウェハが単結晶シリコンウェハよりも高価でないため及びトラップがハンドルウェハ２０１全体の厚さにわたって位置することになるため、優れた性能及び低コストの有利な特徴を呈するであろう。
幾つかの実施形態は、ガンマ線、Ｘ線、又は他の適切な高エネルギー粒子源（例えば半導体格子損傷を引き起こすことができるＭｅＶ電子、プロトン、又は他の高エネルギー粒子）のような比較的高エネルギーのイオン化放射線への暴露によってハンドルウェハ２０１に放射線照射することでハンドルウェハ２０１全体にわたってトラップリッチ層２１４を形成する。こうした放射線は、半導体格子への損傷を引き起こし、結果的にトラップを生じることができる。適切なガンマ線源は、例えばコバルト６０であってもよい。
放射線を用いることの利点は、放射線がハンドルウェハ２０１全体を通して容易に貫入し、これにより、ハンドルウェハ２０１のバルク全体にわたってトラップを形成することである。この特徴は、ハンドルウェハ２０１の厚さ全体にわたって単位体積あたりのトラップ密度を比較的一定にし、望ましい単位ウェハ表面積あたりの高度に集積されたトラップ密度をもたらすことができる。１つの代替は、トラップの表面層だけが形成されるように、基板層２０５の中にあまり深く貫入することができない低エネルギー放射線をハンドルウェハ２０１の表面に照射することである。
放射線照射の別の利点は、その上に以前に堆積されたほとんどあらゆるタイプの表面フィルムをもつハンドルウェハに対してこれを行うことができることである。したがって、結合層２０６は、例えば、ハンドルウェハ２０１の表面２１１に既に存在することができる。ガンマ線の高い貫入深さに起因して、例えば、ほとんどの放射線は、結合層２０６を通過して基板層２０５に入るであろう。この特徴は、結合層２０６の堆積又は熱成長後にトラップリッチ層２１４が生成されることを可能にする。結合層２０６の堆積又は成長後のトラップ生成の付加的な利点は、ＳｉとＳｉＯｘとの境界面に境界面トラップが生成されて、基板層２０５の結合面に付加的なトラップ層が生じる可能性があることである。この表面にトラップの層を有することは、抵抗性の基板層２０５の中深くではなくこの表面での電気力線の終端を提供し、あまり損失性ではない電荷／電界終端システムを形成することによって有益となる可能性がある。熱酸化後にトラップリッチ層２１４を形成することの別の利点は、熱酸化が、高温及び長い時間を必要とし、結果的に以前に生成されたトラップのアニーリング及び劣化をもたらすことがあり、これは高いトラップ密度の一般的目標に反するということである。また、結合層２０６はＣＶＤによって形成することができる可能性があるが、幾つかの場合には、結合層２０６に関する熱で成長した酸化物は、ＣＶＤ酸化物よりも望ましい特性を有する可能性がある。
トラップ形成を誘起するための放射線照射の別の利点は、高い貫入深さ（例えばガンマ線の）のため、ウェハのボックス全体（典型的に１つにボックスに２５のウェハ）をバッチとして放射線照射できることであり、これは時間と資金を節約する。また、ウェハボックスは、放射線がボックスに貫入する可能性があるので、放射線照射処理中は封止されたままとすることができ、これにより、ウェハの潜在的な汚染を防ぐ。この特徴はまた、クリーンルームではなく産業環境で暴露が行われることを可能にし、これにより、コストを減らし、処理のために用いることができる製作所の数を増やすことができる。
バルク半導体ウェハに加えて、ＳＯＩウェハに対して放射線照射技術を用いることができる可能性がある。しかしながら、ＳＯＩウェハの頂部半導体層は過度に損傷される可能性がある。急速な上面アニーリングは、頂部半導体層への損傷の幾らかを修復できる可能性がある。しかしながら、こうしたアニーリングは、頂部半導体層のＣＭＯＳプロセスが既に行われている場合には許容可能でない場合がある。一方、頂部半導体層においてなされたデバイスへの損傷が許容可能ではなかった場合、後続する修復アニールなしにＣＭＯＳプロセス後にトラップ生成をもたらすことができる可能性がある。この選択肢は、ＣＭＯＳプロセスの前にＳＯＩウェハにトラップリッチ層をもたらすことよりも簡単であり且つあまり高価でない可能性がある。放射線照射はまた、実効抵抗率の全体的な増加をもたらすために、他のトラップ発生機構と組み合わせて用いることができる可能性がある。例えば、注入後に、トラップリッチ層をもつウェハは、第２のウェハに結合する前に放射線照射することができる可能性がある。
幾つかの実施形態は、結合層２０６が形成される前にハンドル基板層２０５の表面上に及ぼされる機械的損傷方法によってトラップリッチ層２１４を生じてもよい（同様の機械的損傷方法は「外部ゲッタリング（ｅｘｔｒｉｎｓｉｃ ｇｅｔｔｅｒｉｎｇ）」の目的で半導体ウェハ製造業者によってしばしば行われる）。損傷は、ハンドル基板層２０５の表面を金属又はセラミックブラシでブラッシングすること、硬い材料の小さいボールをハンドル基板層２０５の表面上に衝突させること、又はハンドル基板層２０５の表面を研削することのような幾つかの方法のうちのいずれかによって引き起こされてもよい。結合層２０６は、次いで、ハンドルウェハ２０１の表面上に堆積させ、半導体ウェハ２０２の頂部露出面２１２への適正な融着を可能にするために化学機械研磨（ＣＭＰ）で平坦化させることができる。代替的に、液体接着剤結合剤をハンドルウェハ２０１の表面上に塗布し、該液体にハンドルウェハ２０１の結合面２１１をハンドル基板層２０５の機械的に粗くされた表面よりも滑らかにさせることができる。
幾つかの実施形態では、トラップリッチ層２１４は半導体ウェハ２０２に結合されるハンドルウェハ２０１の一部なので、トラップリッチ層２１４は、一般に、活性層２０３におけるほとんどの又はすべての構造体が形成された後で半導体ウェハ２０２に付加される。その結果、前述の従来技術とは異なり、活性層２０３における構造体を形成するのに用いられる加工又は製作方法は、一般に、トラップリッチ層２１４に影響しない。
本発明の種々の実施形態では、結合層２０６は様々な形態で提供される。例えば、幾つかの実施形態では、結合層２０６は、ハンドルウェハ２０１及び半導体ウェハ２０２に最初に別々に結合された２つの絶縁体材料層からなる。幾つかの代替的実施形態では、トラップリッチ層２１４は、半導体ウェハ２０２の上面上に存在し、ハンドルウェハ２０１に直接結合されてもよい。この場合、結合層２０６は完全に存在しない。代替的に、トラップリッチ層２１４は、半導体ウェハ２０２上に存在し、適切な結合層２０６によって覆われてもよい。この場合、トラップリッチ層２１４は活性層２０３と結合層２０６との間にある。幾つかの実施形態では、結合層２０６は、二酸化ケイ素又はあらゆる他の適切なタイプの絶縁体を含む。他の実施形態では、結合層２０６は、パッシベーション層及び／又は他の補助層を含む。
本発明の種々の実施形態では、活性層２０３は様々な形態で提供することができる。幾つかの実施形態では、活性層２０３は、トランジスタ２１０、例えば金属酸化物半導体（ＭＯＳ）デバイス、バイポーラデバイス、垂直拡散ＭＯＳ（ｖｅｒｔｉｃａｌ ｄｉｆｆｕｓｅｄ ＭＯＳ）（ＶＤＭＯＳ）パワーデバイスなどの種々の適切な組み合わせのうちの１つ又は複数を収容する。種々の形態のトランジスタ２１０は、一般に、ゲート領域２１５及び本体／チャネル領域２１６を備える。本発明の幾つかの実施形態では、ゲート領域２１５は、本体／チャネル領域２１６とトラップリッチ層２１４との間にある。また、本発明の幾つかの実施形態では、金属インターコネクト層２０８の金属配線２０９は、本体／チャネル領域２１６とトラップリッチ層２１４との間にある。これらの実施形態は、一般に、能動素子層２０７（例えばトランジスタ２１０）における能動素子のソース、ドレイン、及びチャネルを形成する能動素子材料がハンドル基板層２０５からさらに分離され（図１の能動素子層１０４及び基板層１０１と比べて）、これにより、前述のように能動素子のＲＦ性能を改善するという点で有利な特徴を呈する。
前述の有利な特徴は、能動素子層２０７が活性層２０３の底部にあり、活性領域が金属インターコネクト層２０８における金属の最下位の層にだけ接触する実施形態において強化される。本発明の他の実施形態では、金属インターコネクト層２０８の一部又はすべては、例えば半導体ウェハ２０２のオリジナルの下にある基板材料が除去され又はシンニングされた後で、絶縁体層２０４の下に付加される。この場合、能動素子層２０７は、ハンドル基板層２０５から前述の実施形態ほど遠くに分離されない。しかしながら、結合層２０６の厚さは、図１の能動素子層１０４及び基板層１０１と比べて能動素子層２０７とハンドル基板層２０５との間のより大きな有益な分離を保証するように選ばれてもよい。
本発明の幾つかの実施形態では、単一の構造体２００は、複数のトラップリッチ層を備える。例えば、構造体２００は、トラップリッチ層２１４に加えて、絶縁体層２０４の下のトラップリッチ層を備えることができる可能性がある。この付加的なトラップリッチ層は、前述の従来技術に従って又は図５を参照して下記で説明される実施形態に従って形成されてもよい。別の例では、単一の構造体２００は、上にあるトラップリッチ層２１４に加えて、トラップリッチ層によって分離される複数の活性層２０３（又は能動素子層２０７）を備えることができる可能性がある。前述のような層間クロストークの軽減に加えて、これらの実施形態は、一般に、異なる活性層２０３に位置する信号間の分離を改善する付加的な有利な特徴を呈する。この特徴は、これらのデバイスと能動素子層（単数又は複数）２０７における能動素子との間の良好な分離を提供することが望まれるので、インダクタのような受動素子が活性層２０３のうちの１つに位置する状況では特に重要である。したがって、トラップリッチ層（単数又は複数）によってなされる改善された分離は、付加的に、受動素子を能動素子（例えばトランジスタ２１０）にさらに近づけて、所与の望ましい分離度を依然として維持しながら寄生容量を減少させることを可能にすることができる。
本発明の幾つかの実施形態は、図３を参照して説明することができる。図３は、信号処理回路の多数の層を有する構造体３００を示す。構造体３００は、一般に、ウェハ結合又は層転写技術によって一緒に結合される半導体ウェハ３０１及びハンドル（又は第２の半導体）ウェハ３０２を含む。
半導体ウェハ３０１は、一般に、活性層３０３、絶縁体（例えば酸化物又は他の誘電体）層３０４、及び基板層３０５を含む。半導体ウェハ３０１は、随意的に別の絶縁体層（図示せず）によってキャップされる。活性層３０３は、一般に、能動素子層３０６及びメタライゼーション又は金属インターコネクト層３０７を含む。したがって活性層３０３はまた、一般に、能動素子層３０６における１つ又は複数の能動素子（例えばトランジスタ３０８）及び金属インターコネクト層３０７における金属配線３０９のような信号処理回路を含む。
ハンドルウェハ３０２は、一般に、活性層３１０、結合層３１１、トラップリッチ層３１２、並びに下にある及び上にある絶縁体（例えば酸化物又は他の誘電体）層３１３及び３１４を含む。活性層３１０は、一般に、能動素子層３１５及びメタライゼーション又は金属インターコネクト層３１６を含む。したがって活性層３１０はまた、一般に、能動素子層３１５における１つ又は複数の能動素子（例えばトランジスタ３１７）及び金属インターコネクト層３１６における金属配線３１８のような信号処理回路を含む。ハンドルウェハ３０２は、したがって、この実施形態では第２の半導体ウェハである。
種々の実施形態によれば、トラップリッチ層３１２は、活性層３０３及び３１０の一方又は両方の形成後に形成される。加えて、トラップリッチ層３１２は、半導体ウェハ３０１の上側で２つのウェハ３０１及び３０２の間に挟まれる。さらに、所望の構成又は実装の要件に応じて、トラップリッチ層３１２は、特徴のうちのいずれか１つ又は複数を有してもよく、トラップリッチ層２１４（図２）に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。
幾つかの実施形態では、ハンドルウェハ３０２は、ＳＯＩ又はバルク半導体ウェハから形成される。したがって、幾つかの実施形態では、活性層３１０を形成する前にハンドルウェハ３０２の半導体基板内にトラップリッチ層３１２が形成される。この場合、しかしながら、その後の活性層３１０における構造体の形成が、前述のようにトラップリッチ層３１２を劣化させる可能性がある。しかしながら、トラップリッチ層３１２は活性層３０３の形成後にハンドルウェハ３０２の一部として半導体ウェハ３０１に付加されるので、半導体ウェハ３０１における活性層３０３の形成は、一般に、トラップリッチ層３１２に影響しない。
他の実施形態では、活性層３１０の形成後にトラップリッチ層３１２が形成される。例えば、トラップリッチ層３１２は、例えば、付加的なハンドルウェハ（図示せず）がハンドルウェハ３０２の頂部に結合され、絶縁体層３１３を露出するために下にある半導体基板が除去され又はシンニングされた後で絶縁体層３１３の底面上に堆積される高抵抗率材料であってもよい。代替的に、下にある半導体基板は十分に除去されず、前述のように下にある半導体基板に損傷した領域をもたらすために、例えば高エネルギー粒子の注入によって、下にある半導体基板の残りの部分にトラップリッチ層３１２が形成される。付加的なハンドルウェハは、その後、ハンドルウェハ３０２が半導体ウェハ３０１に結合される前又は後のいずれかに除去される。これらの実施形態の変形において、付加的なハンドルウェハは随意的なものであり、又は上にある絶縁体層３１４は付加的なハンドルウェハをハンドルウェハ３０２に結合するのに用いられる結合層の一部として発生する。いずれの場合にも、活性層３０３の形成後にトラップリッチ層３１２がハンドルウェハ３０２の一部として半導体ウェハ３０１に付加されるので、半導体ウェハ３０１における活性層３０３の形成は、一般に、トラップリッチ層３１２に影響しない。他の代替的実施形態では、付加的なハンドルウェハは、半導体ウェハ３０１及びハンドルウェハ３０２の結合直後はハンドルウェハ３０２に取り付けられたままであり、次いで、付加的なハンドルウェハ又は基板層３０５のいずれかが除去され又はシンニングされる。
他の代替的実施形態では、トラップリッチ層３１２は、活性層３１０の形成後に層転写技術によってハンドルウェハ３０２に付加される（図５を参照して後述される二層転写技術参照）。したがって、トラップリッチ層３１２は、別のハンドルウェハにおける層として（又はそのすべての範囲として）形成される。他のハンドルウェハは、次いで、例えば結合層として働く絶縁体層３１３（他のハンドルウェハ又はハンドルウェハ３０２のいずれかの上に形成される）と共にハンドルウェハ３０２に結合される。次いで、トラップリッチ層３１２がハンドルウェハ３０２の一部として残る状態で、他のハンドルウェハのあらゆる不要な厚さが除去される。加えて、結合層３１１は、トラップリッチ層３０２をハンドルウェハ３０２に結合する前にトラップリッチ層３１２と一緒に他のハンドルウェハに形成されてもよく、又は結合層３１１は、こうした結合の後で（及び随意的に他のハンドルウェハのあらゆる不要な厚さの除去後に）トラップリッチ層３１２上に形成されてもよい。これらの実施形態のうちの幾つかは、一般に、他のハンドルウェハにおけるトラップリッチ層３１２を形成するために、低コストポリシリコンウェハの使用、又は放射線損傷技術の使用を可能にする。いずれの場合にも、活性層３０３の形成後にトラップリッチ層３１２がハンドルウェハ３０２の一部として半導体ウェハ３０１に付加されるので、半導体ウェハ３０１における活性層３０３の形成は、一般に、トラップリッチ層３１２に影響しない。
他の実施形態では、トラップリッチ層３１２は、（活性層３０３が形成された後で、しかし半導体ウェハ３０１及びハンドルウェハ３０２が一緒に結合される前に）ハンドルウェハ３０２にではなく半導体ウェハ３０１に付加される。この場合、結合層３１１は絶縁層であり、絶縁層３１３は結合層である。加えて、活性層３１０は、活性層３０３又は３１０のいずれもトラップリッチ層３１２に影響しないように、結合する前に形成されてもよい。
結合層３１１は、一般に、活性層３０３及び３１０を分離し及び保護するのに用いられる１つ又は複数の絶縁体層及びパッシベーション層の組合せとすることができる。結合層３１１はまた、ウェハ結合又は層転写処理中にハンドルウェハ３０２の底部露出面３１９を半導体ウェハ３０１の頂部露出面３２０に結合するのに用いられる材料であってもよい。幾つかの実施形態では、結合層３１１は、後述するようにハンドルウェハ３０２から材料（例えば下にある基板層の一部又はすべて）を除去するときに用いられるエッチストップ層を備える。他の実施形態では、結合層３１１は、後述するようにハンドルウェハ３０２が半導体ウェハ３０１に結合するための準備をされたときに十分に除去されなかったハンドルウェハ３０２の基板材料を備える。別の代替的実施形態では、結合層３１１は、ウェハ結合又は層転写の前に、ハンドルウェハ３０２に付加されるのではなく半導体ウェハ３０１に付加される。
幾つかの実施形態では、ハンドルウェハ３０２の活性層３１０における信号処理回路は、金属インターコネクト層３０７及び３１６における金属配線３０９及び３１８の間の金属コンタクト３２１によって形成される金属−金属結合を通じて半導体ウェハ３０１の活性層３０３における信号処理回路に接続される。金属コンタクト３２１は、したがって、従来のＣＭＯＳメタライゼーションプロセスによって形成されるスタックされた金属層であってもよい。トラップリッチ層３１２を通した接続はその有効性を僅かに減少させる可能性があるが、前述のようにトラップリッチ層の使用から生じる利点はこの構造体３００によって依然として実現されるであろう。
本発明の種々の実施形態では、トラップリッチ層３１２のいずれかの側にあるウェハ３０１及び３０２は、様々な特徴を呈してもよい。本発明の幾つかの実施形態では、活性層３１０は、ＲＦ信号処理のために用いられるインダクタのような受動素子からなる。絶縁体層３１３及び３１４は、活性層３１０における信号処理デバイスを分離することを意図して絶縁体材料及びパッシベーション材料から構成されてもよい。また、本発明の幾つかの実施形態では、他の信号処理回路を有する付加的な層（例えば付加的なハンドルウェハ）がハンドルウェハ３０２の上に重ねられてもよい。こうした付加的な層のそれぞれは、付加的な層と下にある構造体３００の残りとの間に挟まれる付加的なトラップリッチ層（例えばトラップリッチ層３１２と同様）を有してもよい。
本発明の幾つかの実施形態は、図４を参照して説明することができる。図４は、一般に、要素４０１〜４２０（例えば、図３のそれぞれ要素３０１〜３２０と同様の説明を有するが必ずしもこれらと同一である必要はない）のうちの複数の信号処理回路層を有する層転写構造体４００を示す。
トラップリッチ層４１２は、一般に、要素３０３、３１０、及び３１２に関して前述のように活性層４０３及び４１０の間に挟まれる。トラップリッチ層４１２は、所望の構成又は実装の要件に応じて、特徴のうちのいずれか１つ又は複数を有してもよく、トラップリッチ層２１４又は３１２に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。
加えて、図４における複数の信号処理回路層は、半導体貫通ビア（ｔｈｒｏｕｇｈ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｖｉａ：ＴＳＶ）コンタクト４２１を用いて、それぞれスタックされたウェハ４０１及び４０２の金属インターコネクト層４０７及び４１６内の金属配線４０９及び４１８の間で接続されてもよい。ＴＳＶコンタクト４２１は、それにＴＳＶコンタクト４２１を電気的に接続することができる存在するメタライゼーションを含めて、必要に応じてスタックされたウェハ４０１及び４０２の複数の層を通してエッチダウンすることができる。例えば、ＴＳＶコンタクト４２１は、横方向コンタクト（例えば金属配線４１８の１つ又は複数の部分）を通してハンドル（又は第２の半導体）ウェハ４０２の活性層４１０における回路に、及び底部コンタクト（例えば金属配線４０９の１つ又は複数の部分）を通して半導体ウェハ４０１の活性層４０３における回路につながる。横方向コンタクト（４１８）の機能は、活性層４１０における金属側壁又はプラットフォームを用いて実装することができる。ＴＳＶコンタクト４２１は、一般に、付加的なトラップリッチ層が各付加的な活性層及び下にある活性層の間に挟まれた状態で、半導体ウェハ４０１の上に重なるハンドルウェハ４０２と同様の様態で活性層４１０の上に重ねられてもよい付加的な活性層の（例えば付加的なハンドルウェハの）比較的容易な接続を可能にする。
加えて、既に述べたように、構造体４００は、活性層４１０における信号処理回路を分離する一助となる可能性がある絶縁体層４１４によってキャップされてもよい。絶縁体層４１４は、パッシベーション及び絶縁体材料の層を含んでもよい。
本発明の幾つかの実施形態は、図５を参照して説明することができる。図５は、ハンドルウェハ５０２に結合される半導体ウェハ５０１を一般に有する層転写構造体５００を示す。
半導体ウェハ５０１は、一般に、活性層５０３及び絶縁体（例えば酸化物又は他の誘電体）層５０４を有する。活性層５０３は、一般に、能動素子層５０５及びメタライゼーション又は金属インターコネクト層５０６を含む。能動素子層５０５は、一般に、種々のタイプのトランジスタのような種々の能動素子５０７を有する。加えて、金属インターコネクト層５０６は、一般に、金属配線５０８を有する。さらに、金属インターコネクト層５０６の頂部上に絶縁キャップ層（図示せず）が形成されてもよい。
ハンドルウェハ５０２は、一般に、結合層５０９及び基板層５１０を有する。基板層５１０は、その中にトラップリッチ層５１１を含んでもよい。トラップリッチ層５１１は、所望の構成又は実装の要件に応じて適切な又は許容可能な場合に、特徴のうちのいずれか１つ又は複数を有してもよく、トラップリッチ層２１４、３１２、又は４１２に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。加えて、トラップリッチ層５１１は、基板層５１０の一部だけ（図示のように）又は基板層５１０全体を含んでもよい。
結合層５０９は、所望の構成又は実装の要件に応じて適切な又は許容可能な場合に、特徴のうちのいずれか１つ又は複数を有してもよく、結合層２０６、３１１、又は４１１に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。結合層５０９は、一般に、ハンドルウェハ５０２の上面５１２を半導体ウェハ５０１の底面５１３に結合する。代替として、結合層５０９は、ハンドルウェハ５０２上にではなく半導体ウェハ５０１の底面５１３上に形成されてもよい。
幾つかの実施形態では、構造体５００は、二層転写又はウェハ結合技術によって形成される。この場合、活性層５０３における構造体を形成するほとんどの又はすべての加工の後で、半導体ウェハ５０１の上面５１４に一時的ハンドルウェハ（図示せず）が結合される。一時的ハンドルウェハは、一般に、絶縁体層５０４の下にある半導体層（図示せず）の一部又はすべてを除去することができるように半導体ウェハ５０１に対する構造的支持を提供する。次いで、ハンドルウェハ５０２は半導体ウェハ５０１の底面５１３に結合され、一時的ハンドルウェハの一部又はすべてが除去される。一時的ハンドルウェハのあらゆる残りの部分は、例えば、金属インターコネクト層５０６の頂部上の絶縁キャップ層（図示せず）を形成してもよい。
図５に係る実施形態の一般的結果は、図２、図３、及び図４に係る実施形態よりも構造体５００が従来技術の構造体１００（図１）とのより大きな類似性をもつことである。この類似性は、一般に、活性層５０３の上ではなく下の、トラップリッチ層５１１の位置決めに関係する。しかしながら、製作技術における差異は、従来技術の構造体１００と比べて構造体５００に関する幾つかの有利な差異を可能にする。例えば、活性層５０３の形成後にハンドルウェハ５０２が半導体ウェハ５０１に結合されるので、トラップリッチ層５１１は、一般に、活性層５０３における構造体の形成によって影響されない。したがって、一般に、あらゆる後続する加工に起因して領域１１０における従来技術のトラップリッチ層が受ける劣化のリスクよりもトラップリッチ層５１１が受ける劣化のリスクはかなり低い。加えて、図２の絶縁体層２０４及び結合層２０６に関して前述したように、結合層５０９は、一般に、絶縁体層５０４よりもかなり厚い絶縁材料で作製することができる。結合層５０９の比較的大きい厚さは、一般に、図１の能動素子層１０４と基板層１０１との分離と比べて能動素子層５０５と基板層５１０との間のより大きい有益な分離を保証する。したがって、基板層５１０は能動素子層５０５から比較的遠く離れているので、寄生経路及び非線形容量の影響は従来技術の構造体１００のものに比べて顕著に減らされる。構造体５００の付加的な利点もまた明らかとなるであろう。
図５に係る幾つかの実施形態の幾つかの変形では、構造体５００は、一般に、図３又は図４の構造体３００又は４００を形成するためのプロセスにおける中間構造体である。この場合、基板層５１０はシンニングされ又は除去され、別の活性層（例えば３０３又は４０３）を有する別の半導体ウェハ（例えば３０１又は４０１）に結合することに備えて、その底面に結合層（例えば３１１又は４１１）が形成される。活性層５０３は、したがって、活性層３１０又は４１０のいずれかである。加えて、トラップリッチ層５１１は、したがって、トラップリッチ層３１２又は４１２のいずれかであり、活性層３０３及び３１０又は４０３及び４１０の後で形成される。トラップリッチ層５１１は、したがって、活性層３０３及び３１０又は４０３及び４１０のいずれかの形成によって影響されない。
従来技術では、ウェハにデバイス及び材料層を形成し、ウェハの頂部上に支持体を取り付け、デバイス及び材料層の下にあるウェハの部分を除去し又はシンニングし、基板をウェハの底部に結合し、頂部に設置された支持体を除去する試みがなされている。底部に設置された基板は、その結合面上に絶縁体層（窒化ケイ素又はケイ素酸化物のような）を有し、絶縁体層の下に深いレベルのトラッピングサイトをもつ高抵抗率シリコン基板を形成するＡｕ、Ａｇ、又はＬｉドープシリコンを含む。しかしながら、トラップリッチ層５１１を形成するための本明細書に記載の技術は、一般に、この従来技術で可能であるよりも顕著に高いトラップ密度をもたらす。したがって、図５に係る実施形態は、この従来技術を上回るこの顕著な利点を有する。また、Ａｕ、Ａｇ、及びＬｉは、一般に、ほとんどすべての半導体製作施設における有害な汚染物質であると考えられる。したがって、他のプロセスへの交差汚染に対する懸念から、これらの元素がドープされたウェハがほとんどの施設で加工されることは一般に望ましくない。
本発明の幾つかの実施形態は、図６を参照して説明することができる。図６は、ハンドルウェハ６０２に結合される半導体ウェハ６０１を一般に有する層転写構造体６００を示す。
半導体ウェハ６０１は、一般に、活性層６０３、下にある及び上にある絶縁体（例えば酸化物又は他の誘電体）層６０４及び６０５、並びにトラップリッチ層６０６を有する。活性層６０３は、一般に、能動素子層６０７及びメタライゼーション又は金属インターコネクト層６０８を含む。能動素子層６０７は、一般に、種々のタイプのトランジスタのような種々の能動素子６０９を有する。加えて、金属インターコネクト層６０８は、一般に、金属配線６０９を有する。さらに、トラップリッチ層６０６の頂部上に絶縁キャップ層（図示せず）が形成されてもよい。トラップリッチ層６０６は、所望の構成又は実装の要件に応じて適切な又は許容可能な場合に、特徴のうちのいずれか１つ又は複数を有してもよく、トラップリッチ層２１４、３１２、４１２、又は５１１に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。
ハンドルウェハ６０２は、一般に、基板層６１１及び結合層６１２を有する。結合層６１２は、所望の構成又は実装の要件に応じて適切な又は許容可能な場合に、特徴のうちのいずれか１つ又は複数を有してもよく、結合層２０６、３１１、４１１、又は５０９に関して本明細書に記載の技術のうちのいずれかによって形成されてもよい。結合層６１２は、一般に、ハンドルウェハ６０２の底面６１３を半導体ウェハ６０１の上面６１４に結合する。代替として、結合層６１２は、ハンドルウェハ６０２上にではなく半導体ウェハ６０１の上面６１４上に形成されてもよい。
トラップリッチ層６０６は、一般に、半導体ウェハ６０１の活性層６０３とハンドルウェハ６０２の基板層６１１との間にある。加えて、トラップリッチ層６０６は、活性層６０３のほとんどの又はすべての構造体の後で形成され、そのためトラップリッチ層６０６は、一般に、活性層６０３における構造体の形成によって影響されない。したがって、トラップリッチ層６０６がハンドルウェハ６０２上にではなく半導体ウェハ６０１上に形成される場合であっても、一般に、あらゆる後続する加工に起因して領域１１０における従来技術のトラップリッチ層が受ける劣化のリスクよりもトラップリッチ層６０６が受ける劣化のリスクはかなり低い。
図７は、本発明の幾つかの実施形態に係る（例えば図２又は図６の構造体２００又は６００と同様の）集積回路チップの少なくとも一部を製作するためのプロセス７００に関するフローチャートを示す。しかしながら、特定のプロセス７００が単に例証する目的で示されること、及び他の実施形態（具体的に述べた代替的実施形態に加えて）が他の個々のステップ又はステップの異なる順序又は組み合わせと共に他のプロセス又は複数のプロセスを含んでもよく、依然として本発明の範囲内であることが理解される。
開始すると（７０１で）、７０２で半導体ウェハ２０２又は６０１が用意される。半導体ウェハ２０２又は６０１がＳＯＩウェハである場合、用意（７０２での）は、単純に標準ＳＯＩウェハを提供してもよい。半導体ウェハ２０２又は６０１がバルク半導体ウェハである場合、用意（７０２での）は、例えばエピタキシャル成長法又はイオン注入法によってバルク半導体ウェハ２０２又は６０１に埋設Ｐ＋層をもたらすことを含んでもよい。エピタキシャル法は、Ｐ−又はＮ−基板上にＰ＋材料の層をエピタキシャルに堆積することを含んでもよい。次いで、軽くドープされたシリコンの層が、能動素子層として用いるためにエピタキシャルに堆積されてもよい。この層は、活性層２０３又は６０３における構造体を形成するための加工が終わるまでにＰ＋層からの上方拡散が能動素子層２０７又は８０７に達しないように十分に厚くされてもよい。一方、イオン注入法は、バルク半導体ウェハの表面への高線量、高エネルギーのイオン（例えばホウ素など）の注入を行い、活性層２０３又は６０３に構造体を形成するための加工中に能動素子層２０７又は６０７までは拡散しないようにするのに十分なだけ深くに埋設Ｐ＋層を形成することを含んでもよい。
７０３で、半導体ウェハ２０２又は６０１における一組の能動素子をもつ回路をもたらすために活性層２０３又は６０３が形成される。ＳＯＩウェハに関しては、活性層２０３又は６０３は、標準ＳＯＩプロセスを用いて製造されてもよい。バルク半導体ウェハに関しては、活性層２０３又は６０３は、能動素子層の下に形成された上述のＰ＋層のようなその後の基板除去のためのエッチストップを提供するプロセスで形成されてもよい。加えて、半導体ウェハ２０２又は６０１の上面の化学機械研磨が随意的に行われる。
図６に係る実施形態に関して、活性層６０３の形成後に活性層６０３の上の半導体ウェハ６０１上にトラップリッチ層６０６が形成される（７０４で）。加えて、絶縁体（例えば酸化物又は他の誘電体）層６０５が事前に形成されてもよい。また、トラップリッチ層６０６の上に付加的な誘電体／酸化物層（図示せず）が形成されてもよい。トラップリッチ層６０６、絶縁体層６０５、及び付加的な誘電体／酸化物層は、活性層６０３の上に堆積され又はエピタキシャル成長させられてもよく、又は別のハンドルウェハから層転写技術によって付加されてもよい。トラップリッチ層６０６が層転写技術によって付加される場合、トラップリッチ層６０６及びあらゆる隣接する誘電体又は絶縁体層を形成するために他のハンドルウェハが別々に加工される。この場合、例えば、トラップリッチ層６０６は、基板上の誘電体上の多結晶半導体であってもよく、又は基板上の誘電体上の損傷した単結晶頂部半導体であってもよい。他のハンドルウェハを半導体ウェハ６０１に結合した後で、例えば半導体基板材料の除去に関して本明細書に記載のように、他のハンドルウェハの基板が除去されてもよい。トラップリッチ層６０６の下にあった誘電体層は随意的に定位置に残される。加えて、他のハンドルウェハの半導体基板の除去後に露出された上面上に随意的に別の誘電体層が堆積される。
半導体ウェハ２０２又は６０１をハンドルウェハ２０１又は６０２に結合するために直接結合がその後行われる場合、半導体ウェハ２０２又は６０１の上面は、７０３又は７０４の後で平坦化されてもよい。一方、接着剤結合が行われる場合、平坦化は必要ではない場合がある。
７０２〜７０４とは別に、（７０５で）ハンドルウェハ２０１又は６０２が用意される。こうした用意は、（７０６での）結合層２０６又は６１２の形成を含んでもよく、図２に係る実施形態に関して、前述のようにあらゆる適切な方法による又はあらゆる適切な順序での（７０７での）トラップリッチ層２１４の形成を含んでもよい。
７０８で、ハンドルウェハ２０１又は６０２が半導体ウェハ２０２又は６０１の上面に結合される。結合は、所与の状況に関して適宜、直接酸化物−酸化物結合、接着剤結合、アノード結合、低温ガラスフリット結合、分子結合、静電結合などであってもよい。図２に係る実施形態に関して、したがって、トラップリッチ層２１４は半導体ウェハ２０２における活性層２０３の形成前、形成中、又は形成後のあらゆる時点でハンドルウェハ２０１に形成されてもよいが、トラップリッチ層２１４は活性層２０３の形成後までは構造体２００に付加されない。
７０９で、半導体ウェハ２０２又は６０１のオリジナルの下にある、又は背面の、部分（例えば半導体基板）が実質的に除去され又はシンニングされる。半導体基板のほとんどは背面研削によって除去することができる。半導体基板の最後の部分は、少なくとも能動素子層２０７又は６０７（又はこれがオリジナルの半導体ウェハ２０２又は６０１の一部である場合には絶縁体層２０４又は６０４）を残した状態で、ウェットエッチング、選択的化学機械研磨（ＣＭＰ）、ドライエッチングなどによって除去することができる。バルク半導体ウェハを用いる実施形態に関しては、Ｐ＋材料（例えばＥＤＰ、ＫＯＨ、又はＴＭＡＨ）に対して非常に選択的なウェット化学エッチングを用いて、オリジナルの下にある基板がＰ＋層（前述の）まで除去される。エッチングは、化学的又は電気化学的のいずれかとすることができる。加えて、Ｐ＋層は、随意的に、研削、研磨、ＣＭＰ、ドライエッチング、又は非選択的ウェットエッチングのあらゆる組み合わせを用いて除去される。Ｐ＋層は、ほんの数ミクロンの厚さとなり、そのため、半導体ウェハ２０２又は６０１が機械的に薄くされた場合、残っている比較的薄い（例えば１μｍ未満）半導体フィルムの非常に良好な一様性を達成することができる。さらに、７０９で種々の層又は材料を除去／シンニングした後で、水分及びイオン汚染の進入に起因する影響を低減させるために、新たに露出された表面上にパッシベーション誘電体層（単数又は複数）が随意的に堆積される。
７１０で、あらゆる上面側接続部又は背面側接続部（例えば、所望に応じて頂部及び底部電極及びコンタクトなど）に関するパターン形成されたコンタクト及びメタライゼーションが形成される。７１１で、種々のパッシベーション堆積技術が行われ、パッド開口部が形成され、そのためＩＣチップ全体が、一般に、バンプ、ピラー、又は他の加工後メタライゼーションを備えて完成されることができる。プロセス７００は、次いで、７１２で終わる。
図８は、本発明の幾つかの実施形態に係る（例えば図３又は図４の構造体３００又は４００と同様の）集積回路チップの少なくとも一部を製作するためのプロセス８００に関するフローチャートを示す。しかしながら、特定のプロセス８００が単に例証する目的で示されること、及び他の実施形態（具体的に述べた代替的実施形態に加えて）が他の個々のステップ又はステップの異なる順序又は組み合わせと共に他のプロセス又は複数のプロセスを含んでもよく、依然として本発明の範囲内であることが理解される。
開始すると（８０１で）、８０２で半導体ウェハ３０１又は４０１が用意され、８０３で活性層３０３又は４０３が形成される。例えば、８０２及び８０３は、ＳＯＩウェハ又はバルク半導体ウェハに関して前述したように、それぞれ７０２及び７０３と同様であってもよい。この点で、半導体ウェハ３０１又は４０１とハンドルウェハ３０２又は４０２（例えば、金属コンタクト３２１を介する）との間で電気接続がなされる場合、半導体ウェハ３０１又は４０１は、頂部誘電体表面と同一平面の金属表面に露出された金属を有する。
随意的に、後述するようにトラップリッチ層３１２又は４１２をハンドル（又は第２の半導体）ウェハ３０２又は４０２に形成するのではなく、トラップリッチ層３１２又は４１２は、（７０４での）トラップリッチ層６０６の形成と同様に、前述のように半導体ウェハ３０１又は４０１の頂部上に形成されてもよい（８０４で）。この場合、活性層３０３又は４０３がトラップリッチ層３１２又は４１２よりも前に形成されるので、トラップリッチ層３１２又は４１２は、活性層３０３又は４０３を形成するプロセスによって影響されない。加えて、活性層３１０又は４１０が半導体ウェハ３０１又は４０１に結合する前にハンドルウェハ３０２又は４０２に形成されるので、トラップリッチ層３１２又は４１２はまた、活性層３１０又は４１０を形成するプロセスによって影響されない。
トラップリッチ層３１２又は４１２が層転写技術によって付加される場合（８０４で）、トラップリッチ層３１２又は４１２及びあらゆる隣接する誘電体又は絶縁体層を形成するために別のハンドルウェハが別個に加工される。この場合、例えば、トラップリッチ層３１２又は４１２は、基板上の誘電体上の多結晶半導体であってもよく、又は基板上の誘電体上の損傷した単結晶頂部半導体であってもよい。他のハンドルウェハを半導体ウェハ３０１又は４０１に結合した後で、例えば、半導体基板材料の除去に関して本明細書に記載のように、他のハンドルウェハの基板が除去されてもよい。トラップリッチ層３１２又は４１２の下にあった誘電体層は随意的に定位置に残される。加えて、他のハンドルウェハの半導体基板の除去後に、露出された上面上に随意的に別の誘電体層が堆積される。
８０２〜８０４とは別に、ＳＯＩウェハ又はバルク半導体ウェハに関して前述したように、例えば７０２又は８０２と同様に、（８０５で）ハンドルウェハ３０２又は４０２が用意される。８０４でトラップリッチ層３１２又は４１２が形成されない場合、トラップリッチ層３１２又は４１２は活性層３１０又は４１０よりも下にあるので、トラップリッチ層３１２又は４１２は、（８０７での）活性層３１０又は４１０の形成前に（８０６で）随意的に形成されてもよい。活性層３０３又は４０３がハンドルウェハ３０２又は４０２に結合する前に半導体ウェハ３０１又は４０１に形成されるので、トラップリッチ層３１２又は４１２は、活性層３０３又は４０３を形成するプロセスによって影響されない。しかしながら、活性層３１０又は４１０のその後の形成はトラップリッチ層３１２又は４１２を劣化させる可能性があるので、８１０で後述するように、トラップリッチ層３１２又は４１２は、（８０７での）活性層３１０又は４１０の形成後にハンドルウェハ３０２又は４０２の背面から形成されてもよい。
活性層３１０又は４１０は８０７で形成される。活性層３１０又は４１０は、状況又は実施形態に応じて、能動素子、受動素子、又はこの両方を有してもよい。活性層３１０又は４１０（又は全体としてハンドルウェハ３０２又は４０２）は、活性層３０３又は４０３（又は全体として半導体ウェハ３０１又は４０１）と同様の又は異なる一連の材料層を有してもよい。加えて、活性層３１０又は４１０は、活性層３０３又は４０３を形成するのに用いられるウェハ又はプロセスのタイプに関係なく、ＳＯＩウェハ（例えば、基板、埋設酸化物、及びデバイス半導体材料を含む層）型のプロセス、又はバルク半導体ウェハ（例えば、軽くドープされた基板、表面でＰ＋ドープされた半導体層、及びデバイス半導体材料を含む層）型のプロセスに基づいていてもよい。
少なくとも（８０７での）活性層３１０又は４１０の形成後に、及び随意的に（８０６での）トラップリッチ層３１２又は４１２の形成後に、８０８で第２のハンドルウェハ（図示せず）がハンドルウェハ３０２又は４０２の上面に結合される。第２のハンドルウェハは、状況又は実施形態に応じて恒久的又は一時的なものであってもよい。
８０９で、ハンドルウェハ３０２又は４０２のオリジナルの下にある、又は背面の、部分（例えば半導体基板）が実質的に除去され又はシンニングされる。幾つかの点で、この除去は、上記の７０９と類似していてもよい。半導体基板のほとんどは背面研削によって除去することができる。半導体基板の最後の部分は、ウェットエッチング、選択的化学機械研磨（ＣＭＰ）、ドライエッチングなどによって除去することができる。残っている半導体材料の厚さが重要なパラメータではない場合、機械的停止で十分である可能性がある。
トラップリッチ層３１２又は４１２（又は結合層３１１又は４１１）が（８０６で）ハンドルウェハ３０２又は４０２に既に形成されている場合、この点で下にある部分の除去／シンニングが止まる。一方、トラップリッチ層３１２又は４１２が既に存在しない場合、除去／シンニングは、少なくとも能動素子層３１５又は４１５（又はこれがオリジナルのハンドルウェハ３０２又は４０２の一部である場合には絶縁体層３１３又は４１３）で止まる。
トラップリッチ層３１２又は４１２が８０４又は８０６で形成されていない場合、８１０でトラップリッチ層３１２又は４１２が形成されてもよい。この場合、ハンドルウェハ３０２又は、４０２の下にある部分が除去され又はシンニングされているので、トラップリッチ層３１２又は４１２はハンドルウェハ３０２又は４０２の背面に形成することができる。トラップリッチ層３１２又は４１２は、したがって、あらゆる適切な方法によって形成されてもよい。トラップリッチ層３１２又は４１２が図５に関して説明したような二層転写又はウェハ結合技術によって形成される場合、下にある基板層５１０はハンドルウェハ３０２又は４０２が半導体ウェハ３０１又は４０１に結合される前に除去され又はシンニングされてもよい。
加えて、この場合、トラップリッチ層３１２又は４１２がハンドルウェハ３０２又は４０２に付加される前に活性層３１０又は４１０が形成されるので、トラップリッチ層３１２又は４１２は、活性層３１０又は４１０を形成するプロセスによって影響されない。さらに、活性層３０３又は４０３がハンドルウェハ３０２又は４０２に結合する前に半導体ウェハ３０１又は４０１に形成されるので、トラップリッチ層３１２又は４１２はまた、活性層３０３又は４０３を形成するプロセスによって影響されない。
ハンドルウェハ３０２又は４０２及び半導体ウェハ３０１又は４０１を結合する前に、結合層３１１又は４１１は、ハンドルウェハ３０２又は４０２の背面側（又は半導体ウェハ３０１又は４０１の頂部側）に形成されてもよい。加えて、半導体ウェハ３０１又は４０１とハンドルウェハ３０２又は４０２との間に電気接続がなされる場合（例えば金属コンタクト３２１を介して）、底部誘電体表面と同一平面の金属表面を形成するためにハンドルウェハ３０２又は４０２の背面が加工される。ハンドルウェハ３０２又は４０２は、次いで、８１１で半導体ウェハ３０１又は４０１に結合される。半導体ウェハ３０１又は４０１とハンドルウェハ３０２又は４０２との間に電気接続がなされる場合、結合は、金属と金属、並びに誘電体と誘電体であってもよい。
８１２で、第２のハンドルウェハがハンドルウェハ３０２又は４０２の頂部側から除去されてもよい。しかしながら、構造体３００又は４００のための背面電気コンタクト（例えば、はんだボール、バンプ、ピラーなど）を有することが望まれる場合、第２のハンドルウェハは定位置に恒久的に残されてもよく、絶縁体層３０５又は４０５の下にある部分は除去され又はシンニングされてもよい（８１３で）。
プロセス８００は、構造体３００又は４００の上に付加的な活性層をスタックするために８０５〜８１２を随意的に繰り返してもよい。付加的な活性層のそれぞれは、それと先行する下にある活性層との間にトラップリッチ層を有してもよい。加えて、２つの他の活性層の間の活性層は、２つの他の活性層のうちの少なくとも１つに電気的に接続するために、金属コンタクト３２１又はＴＳＶコンタクト４２１を有してもよい。
８１４で、あらゆる上面側接続部又は背面側接続部（例えば所望に応じて頂部又は底部電極及びコンタクトなど）のためのパターン形成されたコンタクト及びメタライゼーションが形成される。幾つかの実施形態では、材料層はまた、露出された上面又は背面から活性層４０３又は４１０のうちの一方を通して他の活性層４１０又は４０３まで随意的にエッチングされてもよく、これにより、深い穴又はトレンチを通して金属インターコネクト層４０７又は４１６における金属（例えば金属側壁及び／又はシェルフ）を露出する。ＴＳＶコンタクト４２１を形成して活性層４０３及び４１０を一緒に相互接続し、随意的に構造体４００の外部のソースから活性層４０３及び／又は４１０への電気接続を提供するために、穴又はトレンチに金属が充填されてもよい。
８１５で、種々のパッシベーション堆積技術が行われ、パッド開口部が形成され、そのため、ＩＣチップ全体が、一般に、バンプ、ピラー、又は他の加工後メタライゼーションを備えて完成させることができる。プロセス８００は、次いで、８１６で終わる。
前述の本発明の幾つかの実施形態は、トラップリッチ層２１４、３１２、４１２、５１１、又は６０６の効率が、一般に、さらなる半導体加工によって低減されないという点で有利な態様を呈する。前述のように、本発明の具体的実施形態では、トラップリッチ層２１４、３１２、４１２、５１１、又は６０６は、半導体ウェハ２０２、３０１、４０１、５０１、又は６０１の上面上に形成され、又は、半導体ウェハ２０２、３０１、４０１、５０１、又は６０１が活性層加工を受けた後でハンドルウェハ２０１、３０２、４０２、５０２、又は６０２によって提供される。活性層加工が完了した後でトラップリッチ層２１４、３１２、４１２、５１１、又は６０６を導入することによって、トラップリッチ層２１４、３１２、４１２、５１１、又は６０６の有効性がより大きい度合いに保たれる。結合プロセスは、増加した温度を時々必要とすることになるが、これらのプロセスは、典型的に２００℃〜４００℃の温度を必要とするだけであり、これはトラップリッチ層２１４、３１２、４１２、５１１、又は６０６に存在するトラップの数に対して非常に良い影響を有するであろう。
前述の本発明の幾つかの実施形態は、トラップリッチ層２１４、３１２、４１２、５１１、又は６０６が絶縁体層２０４、３０４、３１３、４０４、４１３、５０４、又は６０４及び活性層２０３、３０３、３１０、４０３、４１０、５０３、又は６０３の生産及び組成に干渉しないという点で有利な態様を呈する。従来技術の手法（例えば図１）では、トラップリッチ層（例えば領域１１０における）が絶縁体層１０２の下に形成され、絶縁体層１０２は、次いで、領域１１０におけるトラップリッチ層の頂部上に成長させられ又は堆積される。絶縁体層の一様性は、構造体全体の活性層における能動素子の性能にとって決定的に重要である。また、絶縁体層の一様性は、層転写される構造体に用いられる場合に構造体全体の表面の平坦度に影響することになり、構造体全体の表面の平坦度はウェハ結合にとって重要である。絶縁体層に課される厳しい制約に起因して、トラップリッチ層はまた、極めて平坦でなければならず、又はトラップリッチ層の上に形成される際の絶縁体層における凹凸を補正するために他のかなりの製造プロセスが採用されなければならない。加えて、絶縁体層のピンホールは、活性層におけるデバイスの性能に対するそれらの影響の点で破滅的である可能性がある。後の段階でのトラップリッチ層の導入は、これらの懸念の両方をなくす。第１に、結合層の一様性は、絶縁体層の一様性と比べて活性層における回路の性能に対して非常に小さい影響を有し、そのため、これらの２つの層に関連して用いられる製造プロセスは、従来技術と比べて著しく緩和される可能性がある。加えて、トラップリッチ層が結合層の一部であるあらゆる絶縁層にピンホールを生じる場合、それらは、半導体ウェハの上面がまた一般にその中に位置する回路を遮蔽することになる絶縁体の中にカバーされるため、回路に影響しないであろう。
本発明の幾つかの実施形態では、複数のトラップリッチ層を有する構造体をもたらすためにプロセス７００又は８００の変形を用いることができる。複数のトラップリッチ層をもつ構造体をもたらすのに用いられるプロセスフローは、前述のものと非常に類似したものとすることができる。本発明の幾つかの実施形態では、プロセス７００又は８００は、絶縁体層２０４、３０４、４０４、又は６０４の下にトラップリッチ層を有する半導体ウェハを提供することで始まることができる。結果として、最後の層転写された構造体２００、３００、４００、又は６００は、頂部側（又は中間）トラップリッチ層２１４、３１２、４１２、又は６０８及び背面側トラップリッチ層（図示せず）を有するであろう。
本発明の実施形態が主にその具体的実施形態に関して説明されているが、他の変形が可能である。本明細書で提示される構成の代わりに又はこれに加えて、説明されたシステムの種々の構成が用いられてもよい。例えば、付加的なパッシベーション層及び絶縁層を説明された層の間の適切な場所に配置することができる可能性がある。別の例として、シリコン基板を概して参照して構成が説明されたが、シリコンの代わりにいかなるタイプの半導体材料を用いることもできる可能性がある。
上記の説明は単なる例であって、本発明を限定することを意図されないことが当業者には分かるであろう。本発明が単一のウェハ上で実装されるシステムに限定されることを示すものは本開示の中にない。本発明が特定の形態の半導体加工を必要とするシステム又は集積回路に限定されることを示すものは本開示の中にない。一般に、提示されるいずれの図も、１つの可能な構成を示すことだけを意図され、多くの変形が可能である。当業者はまた、本発明と整合性のある方法及びシステムが、半導体構造体の電気性能を改善することに関係したあらゆる用途を包含する広範な用途で用いるのに適することが分かるであろう。
本明細書は本発明の具体的実施形態に関して詳細に説明しているが、上記の理解を得れば、これらの実施形態の変更、変形、及び均等物を容易に想起できることが当業者には理解されるであろう。本発明へのこれらの及び他の修正及び変形は、より具体的に添付の請求項に記載される本発明の精神及び範囲から逸脱することなく当業者によってなされ得る。

Claims (30)

  1. 方法であって、
    集積回路チップのための活性層を形成することであり、前記活性層が能動素子層及び金属インターコネクト層を含む、活性層を形成すること、
    前記活性層の上にトラップリッチ層を形成すること、
    を含む方法。
  2. 前記トラップリッチ層を、注入損傷、放射線損傷、及び機械的損傷のうちの１つによって形成することをさらに含む、請求項１に記載の方法。
  3. 前記活性層の形成後に前記トラップリッチ層を形成することをさらに含む、請求項１に記載の方法。
  4. 前記活性層を半導体ウェハに形成すること、
    前記トラップリッチ層をハンドルウェハに形成すること、
    前記ハンドルウェハを前記半導体ウェハに結合すること、
    をさらに含む、請求項１に記載の方法。
  5. 前記ハンドルウェハ上に結合層を形成すること、
    前記結合層の形成後に前記トラップリッチ層を形成すること、
    をさらに含む、請求項４に記載の方法。
  6. 前記ハンドルウェハを前記半導体ウェハの頂部側に結合すること、
    前記半導体ウェハの背面側の半導体基板の少なくとも一部を除去すること、
    をさらに含む、請求項４に記載の方法。
  7. 前記ハンドルウェハを前記半導体ウェハに結合する前に前記ハンドルウェハに
    前記トラップリッチ層を形成することをさらに含む、請求項４に記載の方法。
  8. 第２の活性層を前記ハンドルウェハに形成すること、
    前記トラップリッチ層を前記第２の活性層の下の前記ハンドルウェハに形成すること、
    前記ハンドルウェハを前記半導体ウェハの頂部側に結合すること、
    をさらに含む、請求項４に記載の方法。
  9. 前記トラップリッチ層を前記ハンドルウェハに形成することが、
    第２のハンドルウェハを前記ハンドルウェハの頂部側に結合すること、
    前記ハンドルウェハの背面側の基板の少なくとも一部を除去すること、
    前記トラップリッチ層を第３のハンドルウェハに形成すること、
    第３のハンドルウェハを前記ハンドルウェハの前記背面側に結合すること、
    をさらに含む、請求項８に記載の方法。
  10. 放射線損傷によって前記トラップリッチ層を形成するために前記ハンドルウェハに放射線照射することをさらに含む、請求項４に記載の方法。
  11. 前記ハンドルウェハ上に結合層を形成すること、
    前記結合層の形成後に前記トラップリッチ層を形成するために前記ハンドルウェハに放射線照射すること、
    をさらに含む、請求項１０に記載の方法。
  12. 複数のウェハが一緒に放射線照射されるバッチプロセスで前記トラップリッチ層を形成するために前記ハンドルウェハに放射線照射することをさらに含む、請求項１０に記載の方法。
  13. 前記活性層の形成後に前記ハンドルウェハを前記半導体ウェハに結合することをさらに含む、請求項４に記載の方法。
  14. 前記活性層及び前記トラップリッチ層を半導体ウェハに形成すること、及び、
    前記トラップリッチ層の上の前記半導体ウェハにハンドルウェハを結合することをさらに含む、請求項１に記載の方法。
  15. 集積回路チップであって、
    能動素子層及び金属インターコネクト層を含む活性層と、
    前記活性層の上に位置するトラップリッチ層と、
    を備える集積回路チップ。
  16. 前記トラップリッチ層が、注入損傷、放射線損傷、及び機械的損傷のうちの１つによって形成される、請求項１５に記載の集積回路チップ。
  17. 前記活性層の形成後に前記トラップリッチ層が前記集積回路チップに付加されることをさらに含む、請求項１５に記載の集積回路チップ。
  18. 前記活性層を備える半導体ウェハと、
    前記半導体ウェハに結合されたハンドルウェハであり、前記トラップリッチ層を備えるハンドルウェハと、
    をさらに備える、請求項１５に記載の集積回路チップ。
  19. 前記ハンドルウェハが結合層をさらに備え、
    前記結合層の形成後に前記トラップリッチ層が形成される、
    請求項１８に記載の集積回路チップ。
  20. 前記ハンドルウェハが前記半導体ウェハの頂部側に結合され、
    半導体基板の少なくとも一部が前記半導体ウェハの背面側から除去されている、
    請求項１８に記載の集積回路チップ。
  21. 前記ハンドルウェハが前記半導体ウェハに結合される前に前記トラップリッチ層が前記ハンドルウェハに形成される、請求項１８に記載の集積回路チップ。
  22. 前記ハンドルウェハが第２の活性層をさらに備え、
    前記トラップリッチ層が前記ハンドルウェハにおける前記第２の活性層よりも下にあり、
    前記ハンドルウェハが前記半導体ウェハの頂部側に結合される、
    請求項１８に記載の集積回路チップ。
  23. 前記トラップリッチ層が前記ハンドルウェハの背面側に結合された第２のハンドルウェハに形成される、請求項２２に記載の集積回路チップ。
  24. 放射線損傷によって前記トラップリッチ層が前記ハンドルウェハに形成される、請求項１８に記載の集積回路チップ。
  25. 前記ハンドルウェハが結合層をさらに備え、
    前記結合層の形成後に放射線損傷によって前記トラップリッチ層が形成される、
    請求項２４に記載の集積回路チップ。
  26. 複数のウェハが一緒に放射線照射されるバッチプロセスで前記トラップリッチ層を形成するために前記ハンドルウェハが放射線照射される、請求項２４に記載の集積回路チップ。
  27. 前記活性層の形成後に前記ハンドルウェハが前記半導体ウェハに結合される、請求項１８に記載の集積回路チップ。
  28. 前記活性層及び前記トラップリッチ層を備える半導体ウェハと、
    前記トラップリッチ層の上の前記半導体ウェハに結合されるハンドルウェハと、
    をさらに備える、請求項１５に記載の集積回路チップ。
  29. 集積回路チップであって、
    活性層を有する半導体ウェハであり、前記活性層が能動素子層及び金属インターコネクト層を含む、半導体ウェハと、
    前記活性層の形成後に前記半導体ウェハの頂部側に結合されるハンドルウェハであり、前記半導体ウェハに結合される前に形成されたトラップリッチ層を有する、ハンドルウェハと、
    を備える集積回路チップ。
  30. 前記前述の活性層が第１の活性層であり、
    前記ハンドルウェハがさらに第２の活性層を有し、前記第２の活性層が第２の能動素子層及び第２の金属インターコネクト層を含み、
    前記トラップリッチ層が前記第１の活性層と前記第２活性層との間にある、
    請求項２９に記載の集積回路チップ。
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