JP2017536248A - ３次元集積回路（３ｄ ｉｃ）集積化のためのマイクロ電気機械システム（ｍｅｍｓ）結合剥離構造およびウェハ移載の方法 - Google Patents

３次元集積回路（３ｄ ｉｃ）集積化のためのマイクロ電気機械システム（ｍｅｍｓ）結合剥離構造およびウェハ移載の方法 Download PDF

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Abstract

２つ以上の段を備える３次元集積回路（３Ｄ ＩＣ）デバイスを製造するためのマイクロ電気機械システム（ＭＥＭＳ）結合剥離構造が提供される。ＭＥＭＳ結合剥離構造は、結合および剥離のために、ピラーまたはポスト構造を有する場合があるか、代替的には連続犠牲層を有する場合があるＭＥＭＳ犠牲剥離層を含む。

Description

本明細書において説明される種々の実施形態は、３次元集積回路（３Ｄ ＩＣ）デバイスに関し、より詳細には、マイクロ電気機械システム（ＭＥＭＳ）結合剥離構造を使用する３Ｄ ＩＣスタッキングに関する。
集積回路を複数の段に積重することによる３次元回路集積化により、回路設計者は、ムーアの法則のスケーリング限界を超えて、改善された電力、性能、面積およびコスト（ＰＰＡＣ）の利益を達成できるようになる。回路、段間リンクおよびビアに関してより高い密度を達成するために、ワイヤボンド、フリップチップボンド、スルーシリコンビア（ＴＳＶ：ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）およびシリコンインターポーザ技法などのシリコンインパッケージ（ＳｉＰ）３Ｄ ＩＣスタッキング方式を含む、３次元集積回路（３Ｄ ＩＣ）スタッキングの種々の方式が開発されてきた。多段スタッキングを伴う３Ｄ ＩＣは、スマートフォンおよび他のモバイルデバイスのような、フォームファクタ要件が厳しいデバイスにおいて望ましい。従来のＳｉＰ ３Ｄ ＩＣスタッキング方式に加えて、シーケンシャルモノリシック３Ｄ ＩＣ（ｓＭ３ＤＩＣ）技術も開発されてきた。ｓＭ３ＤＩＣでは、単結晶半導体層が、完成した下段相補型金属酸化膜半導体（ＣＭＯＳ）ウェハ上に順次に集積および結合され、その後、その上に上段ＣＭＯＳが構築される。
ｓＭ３ＤＩＣ技術は、現在、平方ミリメートルあたり、およそ１，０００，０００リンクを超える高い段間リンク／ビア密度を伴う、莫大なＰＰＡＣ利益を達成する可能性を有すると考えられる。しかしながら、ｓＭ３ＤＩＣ技術は、現在、克服される必要があるいくつかの重大なプロセス統合問題に直面しており、克服した後に、商用として実現可能になる可能性がある。そのような問題は、たとえば、上段ソース／ドレイン（Ｓ／Ｄ）オーミックコンタクトに関する低い熱バジェット／プロセス要件と、チャネル／ウェルドーパント活性化と、Ｓ／Ｄ再結晶化と、後工程（ＢＥＯＬ：ｂａｃｋ ｅｎｄ−ｏｆ−ｌｉｎｅ）によって完成した下段ウェハを前工程（ＦＥＯＬ：ｆｒｏｎｔ ｅｎｄ−ｏｆ−ｌｉｎｅ）に移動させるときの、銅相互接続プロセスに関連する汚染可能性問題とを含むことができる。
別の３Ｄ ＩＣスタッキング方式は、パラレルモノリシック３Ｄ ＩＣ（ｐＭ３ＤＩＣ）と呼ばれ、平方ミリメートルあたり約１００，０００〜１，０００，０００リンクの段間リンク／ビア密度を達成できる場合がある。ｐＭ３ＤＩＣでは、バルクシリコンを除去した後に５μｍ未満の厚さを有する非常に薄い上段ウェハと組み合わせて、０．５μｍ未満の公差を有する高精度Ｗ２Ｗ位置合わせプロセスを含む、ウェハ間（Ｗ２Ｗ）ハイブリッドボンディング（金属間および酸化物間融着）技法が使用される。高精度Ｗ２Ｗ位置合わせプロセスによって、ランディングパッドサイズを縮小できるようにし、一方、非常に薄い上段ウェハによって、シリコン貫通および酸化物貫通段間ビアのサイズを縮小できるようにし、それにより、段間リンク／ビア密度を高める。
ｐＭ３ＤＩＣ手法は、現在、短い開発期間内で中程度の段間リンク／ビア密度を提供できると考えられるが、重大なプロセス問題が依然として存在する場合がある。たとえば、粗い研削および細かい研削と、その後の化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）とを含む、機械的なウェハ背面研削のような、既存のウェハシニング技法を使用することにより、上段ウェハを５μｍ以下まで薄くすることができるが、バンプ形成ラインにおける機械的な研削プロセス中に、粒子によって引き起こされる応力によりＣＭＯＳデバイスにかかる衝撃に起因して、ウェハが２５μｍ以下まで薄くされるときに、ＣＭＯＳデバイスの特性がドリフトすることがわかっている。さらに、既存の機械的なウェハ研削およびＣＭＰ技術では、１μｍ以下の適当な全厚変動（ＴＴＶ：ｔｏｔａｌ ｔｈｉｃｋｎｅｓｓ ｖａｒｉａｔｉｏｎ）を達成するのは依然として難しい場合がある。
ＣＭＯＳ撮像装置のためのウェハシニングに関する別の手法は、Ｐ＋エッチストップ層上で選択性ウエットエッチングを利用する。しかしながら、そのような手法は、正確で、均一な層厚を制御するために、欠陥密度を制御するために、そして、残りのＣＭＯＳプロセス中にホウ素ドーピング拡散を管理するために、適当なプロセスウィンドウを得ることに関する問題を提起する場合がある。代替的には、シリコンオンインシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ウェハが、「埋め込み酸化物」（ＢＯＸ：ｂｕｒｉｅｄ ｏｘｉｄｅ）層に至るまで、すなわち、粗い研削および細かい研削、その後のＣＭＰ、さらにその後のＳｉおよびＳｉＯ２の選択性ウエットエッチングによって処理されるシリコン（Ｓｉ）層と二酸化シリコン（ＳｉＯ２）層とを含む層に至るまでの、正確なウェハシニングのための許容可能な解決策を提供することができる。ＳＯＩウェハは、上段のための開始ウェハとして使用される場合がある。しかしながら、ウェハがバンプ形成ラインを通して機械的研削によって処理されると、ウェハは多くの場合に、金、銀、スズのような重金属、または実際には他の金属で汚染される場合がある。重金属で汚染されると、そのウェハは、ファインピッチ金属層を伴う付加的な背面金属を追加するために実際にはもはやＢＥＯＬにおいて処理できなくなるので、相互接続構成の観点から、３Ｄ集積化の融通性が失われる。さらに、たとえば、ウェハコスト、材料利用およびスループット配慮などの他の要因が、ｐＭ３ＤＩＣ集積化にとって有利でない場合がある。
例示的な実施形態が、ウェハ移載のためのマイクロ電気機械システム（ＭＥＭＳ）結合剥離構造およびそれを作製する方法と、３次元集積回路デバイス、およびウェハ移載のためのＭＥＭＳ結合剥離構造を使用することにより３次元集積回路デバイスを作製する方法を対象とする。
一実施形態では、マイクロ電気機械システム（ＭＥＭＳ）結合剥離構造が提供され、その構造は、キャリアウェハと、キャリアウェハ上にあるＭＥＭＳ犠牲剥離層と、ＭＥＭＳ犠牲剥離層上にある半導体酸化物層と、半導体酸化物層上にあるアクティブ半導体層とを備える。
別の実施形態では、マイクロ電気機械システム（ＭＥＭＳ）結合剥離構造を形成する方法が提供され、その方法は、キャリアウェハを設けることと、キャリアウェハ上にＭＥＭＳ犠牲剥離層を設けることと、ＭＥＭＳ犠牲剥離層上に半導体酸化物層を設けることと、半導体酸化物層上にアクティブ半導体層を設けることとを含む。
別の実施形態では、３次元集積回路デバイスが提供され、そのデバイスは、基板と、１つまたは複数の金属層および１つまたは複数の層間誘電体（ＩＬＤ）層を備える第１の段の１つまたは複数の集積回路と、１つまたは複数の金属層および１つまたは複数のＩＬＤ層を備える第２の段の１つまたは複数の集積回路と、第２の段の１つまたは複数の集積回路内のＩＬＤ層のうちの少なくとも１つのＩＬＤ層と接触している第１のＢＯＸ層とを備え、第１のＢＯＸ層の１つまたは複数の部分、および第２の段の１つまたは複数の集積回路内のＩＬＤ層のうちの少なくとも１つのＩＬＤ層の１つまたは複数の部分は、第１のＢＯＸ層と、第２の段内のＩＬＤ層のうちの少なくとも１つのＩＬＤ層とを貫通する１つまたは複数のビアを形成するために除去される。
さらに別の実施形態では、３次元集積回路デバイスを形成する方法が提供され、その方法は、基板を設けることと、１つまたは複数の金属層および１つまたは複数の層間誘電体（ＩＬＤ）を備える第１の段の１つまたは複数の集積回路を形成することと、１つまたは複数の金属層および１つまたは複数のＩＬＤ層を備える第２の段の１つまたは複数の集積回路を形成することと、第２の段の１つまたは複数の集積回路内のＩＬＤ層のうちの少なくとも１つのＩＬＤ層と接触している第１のＢＯＸ層を形成することと、第１のＢＯＸ層と、第２の段内のＩＬＤ層のうちの少なくとも１つのＩＬＤ層とを貫通する１つまたは複数のビアを形成することとを含む。
添付の図面は、実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに提供される。
マイクロ電気機械システム（ＭＥＭＳ）結合剥離構造を作製する初期ステップにおける構造の一実施形態を示す、キャリアウェハおよびＭＥＭＳ犠牲剥離層の断面図である。 ＭＥＭＳ犠牲剥離構造を作製する第２のステップにおける構造の一実施形態を示す、キャリアウェハ、ＭＥＭＳ犠牲剥離層および酸化物層の断面図である。 ＭＥＭＳ犠牲剥離構造を作製する第３のステップにおける構造の一実施形態を示す、キャリアウェハ上の複数のＭＥＭＳポストまたはピラーの断面図である。 ＭＥＭＳ犠牲剥離構造を作製するために、図１〜図３に示されるようにキャリアウェハとは別に最初に設けられる、移載基板の一実施形態の断面図である。 移載基板がキャリア基板に結合される前の、図３の構造を備えるキャリア基板の一実施形態を示す断面図である。 キャリア基板に結合される前に上下反転された、図４Ａの移載基板の実施形態の断面図である。 図５Ａの反転した移載基板の結合を受け入れる準備ができている図４Ｂのキャリア基板の断面図である。 反転した移載基板がキャリア基板に結合された後の被結合構造の一実施形態の断面図である。 移載基板の別の部分をキャリア基板とともに無傷のままにしながら、キャリア基板から移載基板の一部を分離することを示す一実施形態の断面図である。 移載基板の一部を分離した後のＭＥＭＳピラー／ポスト結合剥離構造の断面図である。 完成したＭＥＭＳピラー／ポスト結合剥離構造の一実施形態の断面図である。 外側および内側ＭＥＭＳポストまたはピラーが異なる幅を有する、ＭＥＭＳポスト／ピラー結合剥離構造の一実施形態の断面図である。 外側および内側ＭＥＭＳポストまたはピラーが異なる幅を有する、ＭＥＭＳポスト／ピラー結合剥離構造の一実施形態の平面図である。 連続したＭＥＭＳ犠牲剥離層を備えるＭＥＭＳ結合剥離構造の別の実施形態の断面図である。 １つまたは複数のさらなる段の集積回路が段１上に積重される前に準備された、第１の段（段１）の集積回路の断面図である。 図１２に示されるような段１の集積回路上に段２が積重される前の、その実施形態が図１〜１１を参照しながら先に説明された、ＭＥＭＳ結合剥離構造上に準備された第２の段（段２）の集積回路の断面図である。 段１および段２が結合される前の、図１２および図１３に示されるような段１および段２の集積回路の位置合わせを示す断面図である。 図１４に示されるような段１および段２の集積回路のウェハ間（Ｗ２Ｗ）結合を示す断面図である。 ＭＥＭＳ結合剥離構造のＭＥＭＳ犠牲剥離層が除去された後の２段３Ｄ ＩＣの実施形態を例示する断面図である。 平滑な上面を形成するためにＢＯＸ層上の残りの薄い酸化物層を除去した後の図１６の３Ｄ ＩＣの断面図である。 ＢＯＸ層と、段２内のＢＯＸ層の直下にある層間誘電体（ＩＬＤ）層とにビアが形成された後の図１７の３Ｄ ＩＣの断面図である。 段２内のビアの上方にある付加的な金属層の一部として金属相互接続が形成された後の図１８の３Ｄ ＩＣの断面図である。 ビアの上方の付加的な金属層上に付加的なＩＬＤ層が形成された後の図１９の３Ｄ ＩＣの断面図である。 ＭＥＭＳ結合剥離構造を使用することによって、集積回路の段２および段１が形成され、結合される３段３Ｄ ＩＣの一実施形態の断面図である。
本開示の態様は、特定の実施形態を対象とする以下の説明および関連する図面において説明される。本開示の範囲から逸脱することなく、代替実施形態が考案することができる。さらに、本開示の関連する詳細を不明瞭にしないように、よく知られている要素については詳細には説明されないか、または省略される。
「例示的」という単語は、本明細書では、「例、事例、または例示として機能する」ことを意味するために使用される。「例示的」として本明細書で説明するいかなる実施形態も、他の実施形態よりも好ましい、または有利であると必ずしも解釈されるべきでない。同様に、「実施形態」という用語は、すべての実施形態が説明する特徴、利点または動作モードを含むことを要求しない。
本明細書において使用される用語は、特定の実施形態について説明するためのものにすぎず、実施形態を限定するものではない。本明細書で使用される単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段に明確に示さない限り複数形を含むことを意図する。本明細書において使用されるときに、「備える（ｃｏｍｐｒｉｓｅｓ、ｃｏｍｐｒｉｓｉｎｇ）」、または「含む（ｉｎｃｌｕｄｅｓ、ｉｎｃｌｕｄｉｎｇ）」という用語は、述べられた特徴、整数、ステップ、動作、要素、または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループの存在または追加を除外するものではないことはさらに理解されよう。さらに、「または」という用語は、ブール演算子「ＯＲ」と同じ意味を有し、すなわち、「いずれか」および「両方」の可能性を含み、他に明確に言及されない限り、「排他的論理和」（「ＸＯＲ」）に限定されないことは理解されたい。
図１は、ＭＥＭＳ結合剥離構造を作製する最初のステップにおける構造の実施形態を示す、キャリアウェハ１０２と、キャリアウェハ１０２の上にあるマイクロ電気機械システム（ＭＥＭＳ）結合剥離層１０４との断面図である。一実施形態では、キャリアウェハ１０２はシリコンウェハを含む。ＭＥＭＳ犠牲剥離層１０４は、モリブデン（Ｍｏ）、ゲルマニウム（Ｇｅ）、酸化ゲルマニウム（ＧｅＯｘ）、二酸化シリコン（ＳｉＯ２）を含む酸化シリコン（ＳｉＯｘ）または他のタイプの犠牲材料のような材料を含むことができる。一実施形態では、ＭＥＭＳ犠牲剥離層１０４は、たとえば、化学気相成長（ＣＶＤ）プロセス、プラズマ化学気相成長（ＰＥＣＶＤ）プロセス、物理気相成長（ＰＶＤ）プロセスのような従来の堆積プロセスを使用することによって、キャリアウェハ１０２上に設けることができる。
図２は、ＭＥＭＳ結合剥離構造を作製する第２のステップにおける構造の実施形態を示す、キャリアウェハ１０２と、キャリアウェハ１０２の上にあるＭＥＭＳ犠牲剥離層１０４と、ＭＥＭＳ犠牲剥離層１０４の上にある、酸化物間融着のための酸化物層１０６との断面図である。一実施形態では、酸化物層１０６は、酸化物間結合のための二酸化シリコン（ＳｉＯ２）のような薄い酸化物材料を含む。一実施形態では、酸化物層１０６は、たとえば、ＣＶＤプロセスのような従来の堆積プロセスを使用することによって、ＭＥＭＳ犠牲剥離層１０４上に設けることができる。さらなる実施形態では、酸化物層１０６は、たとえば、プラズマ化学気相成長（ＰＥＣＶＤ）によって、ＭＥＭＳ犠牲剥離層１０４上に設けることができる。
図３は、ＭＥＭＳ結合剥離構造を作製する第３のステップにおける構造の実施形態を示す、キャリアウェハ１０２上に複数のＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．を有するＭＥＭＳポスト／ピラー結合剥離構造の断面図である。一実施形態では、ＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．は、キャリアウェハ１０２の上にあるＭＥＭＳ犠牲剥離層１０４と、ＭＥＭＳ犠牲剥離層１０４の上にある酸化物層１０６とを備える。一実施形態では、図３に示されるようなＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ．．．は、たとえば、図２に示されるような、連続したＭＥＭＳ犠牲剥離層１０４および酸化物層１０６をパターニングし、エッチングすることによって形成することができる。
図３の断面図は、複数のＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．を、実質的に等しい間隔を有し、互いに実質的に同一であるように示すが、図１０Ａおよび図１０Ｂに示されるような実施形態を参照しながら後に説明されるように、所与のキャリアウェハ上にあるＭＥＭＳポストまたはピラーは同じ幅を有する必要はなく。隣接するＭＥＭＳポストまたはピラー間の間隔は同一である必要はない。さらに、代替の実施形態では、図１１に示されるような実施形態を参照しながら後に説明されるように、ＭＥＭＳポストまたはピラーは作製される必要はなく、ＭＥＭＳ犠牲剥離層１０４は、代わりに連続層として形成することができる。
図４Ａは、図１〜図３に示されるような、キャリアウェハ１０２とは別に最初に設けられる、移載基板２００の一実施形態の断面図である。図４Ａに示される実施形態では、移載基板２００は、反対に位置する表面２０４および２０６を有するバルクウェハ２０２と、バルクウェハ２０２の表面２０４および２０６上にそれぞれ配置される２つの半導体酸化物層２０８および２１０とを備える。この実施形態では、バルクウェハ２０２を挟むために、２つの半導体酸化物層２０８および２１０が熱酸化され、位置決めされる。代替的には、例示のために、バルクウェハ２０２の表面２０４上に１つの半導体酸化物層２０８のみが設けられる。一実施形態では、移載基板２００のバルクウェハ２０２はシリコンウェハを含むのに対して、半導体酸化物層２０８および２１０はそれぞれＳｉＯ２を含む。一実施形態では、ＳｉＯ２層２０８および２１０は、たとえば、バルクシリコンウェハ２０２の表面を熱酸化することによって、バルクシリコンウェハ２０２上に形成することができる。
一実施形態では、半導体酸化物層２０８と接触しているバルクウェハ２０２の表面２０４付近の部分２１２にドーパントが注入される。バルクウェハ２０２が図４Ａに示されるように２つの半導体酸化物層２０８および２１０によって挟まれる実施形態では、半導体層のうちの１つと接触しているバルクウェハの表面のうちの１つ付近の部分のみに、たとえば、半導体酸化物層２０８と接触しているバルクウェハ２０２の表面２０４付近の部分２１２にのみ、ドーパント注入が適用される場合がある。一実施形態では、たとえば、バルクウェハ２０２の表面２０４付近の部分２１２に、Ｈ＋デルタ注入（ｄｅｌｔａ ｉｍｐｌａｎｔａｔｉｏｎ）のようなイオン注入プロセスを適用することができる。図４Ｂは、図４Ａの移載基板２００が反転され、図４Ｂのキャリア基板３００に結合される前の、キャリアウェハ１０２と、複数のＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．とを含むキャリア基板３００の断面図であり、複数のＭＥＭＳポストまたはピラーはそれぞれ、図３に示されるような、ＭＥＭＳ犠牲剥離層１０４と、酸化物層１０６とを有する。
実際には、移載基板２００のバルクウェハ２０２の下面２０６より、上面２０４からドーパントを注入するほうが通常容易であり、その初期の向きは図４Ａにおいて示されており、図４Ｂに示されるようなＭＥＭＳポストまたはピラー結合剥離構造の初期の向きと一致する。一実施形態では、移載基板２００は、その断面図が図５Ｂに示されるキャリア基板３００に結合される前に、図５Ａの断面図において示されるように、上下反転される。
図６は、被結合構造の一実施形態の断面図であり、その構造は、反転した移載基板２００がキャリア基板３００に結合された後のキャリア基板３００および移載基板２００の組合せである。図６に示される実施形態では、Ｈ＋デルタ注入が適用されたバルクウェハ２０２の表面２０４と接触している半導体酸化物層２０８は、ＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．のそれぞれの酸化物層１０６に直接結合される。
図７は、バルクウェハ２０２のＨ＋デルタ注入部分２１２と、バルクウェハ２０２のＨ＋デルタ注入部分２１２の表面２０４上の半導体酸化物層２０８とを、キャリア基板３００とともに無傷のままにしながら、キャリア基板３００から移載基板２００の一部を分離することを示す実施形態の断面図である。一実施形態では、バルクウェハ２０２のドープされない部分２２０と、バルクウェハ２０２のＨ＋デルタ注入部分２１２の反対に位置する表面２０６上の半導体酸化物層２１０とが、バルクウェハ２０２のＨ＋デルタ注入部分２１２から分離される。バルクウェハ２０２のＨ＋デルタ注入部分２１２からのバルクウェハ２０２のドープされない部分２２０の分離は、たとえば、劈開によって達成することができる。
図８は、移載基板のバルクウェハのドープされない部分が、バルクウェハ２０２のＨ＋デルタ注入部分２１２から分離または劈開された後の、ＭＥＭＳピラー／ポスト結合剥離構造の断面図である。図８に示されるように、バルクウェハ２０２のＨ＋デルタ注入部分２１２と、バルクウェハ２０２のＨ＋デルタ注入部分２１２の表面２０４上の半導体酸化物層２０８とは、現在、ＭＥＭＳポストまたはピラー結合剥離構造の一体化された部分であり、その構造は、キャリアウェハ１０２と、複数のＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．とをさらに含み、ＭＥＭＳポストまたはピラーはそれぞれ、ＭＥＭＳ犠牲剥離層１０４と、薄い酸化物層１０６とを有する。
一実施形態では、ＳｉＯ２層を含む場合がある半導体酸化物層２０８は、ＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．のそれぞれの薄い酸化物層１０６上に直接位置決めされる。移載基板２００のバルクウェハ２０２がシリコンを含み、移載基板２００の半導体酸化物層２０８がＳｉＯ２を含む実施形態では、バルクウェハ２０２のＨ＋デルタ注入部分２１２および半導体酸化物層２０８は共に、シリコンオンインシュレータ（ＳＯＩ）基板４００を形成する。そのようなＳＯＩ基板４００は、３Ｄ ＩＣの作製中にＳｉＯ２ ＢＯＸ層と見なすこともでき、３Ｄ ＩＣは、図１３〜図２１を参照しながら後に説明されることになる。
図９は、ＳＯＩ基板４００がウェハ表面仕上げプロセスにかけられた後の、完成したＭＥＭＳピラー／ポスト結合剥離構造の一実施形態の断面図である。一実施形態では、仕上げプロセスは、たとえば、図７を参照しながら先に説明されたような、ＭＥＭＳピラー／ポスト結合剥離構造からバルクウェハのドープされない部分の分離または劈開から生じる、バルクウェハ２０２のＨ＋デルタ注入部分２１２の上面２３０を平滑にする結合後化学機械研磨（ＣＭＰ）プロセスを含むことができる。さらなる実施形態では、仕上げプロセスは、たとえば、ＳＯＩ基板４００のためのオゾン酸化処理を含む場合もある。
図１０Ａおよび図１０Ｂはそれぞれ、ＭＥＭＳポストまたはピラーのうちのいくつかが異なる幅を有する場合がある、半導体ウェハにわたるＭＥＭＳポストまたはピラー結合剥離構造の実施形態の側断面図および平面図である。図１０Ａおよび図１０Ｂにおいて、図９を参照しながら先に説明された構造に類似のＭＥＭＳポストまたはピラー結合剥離構造の一部として、複数の内側ＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．が設けられる。内側ＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．に加えて、図１０Ａおよび図１０Ｂは、内側ＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．を包囲する、複数の外側ＭＥＭＳポストまたはピラー１５０ａ、１５０ｂ、．．．も示す。一実施形態では、外側ＭＥＭＳポストまたはピラー１５０ａ、１５０ｂ、．．．はそれぞれ、犠牲層剥離プロセス中に被結合ウェハ全体の十分な構造的支持を与えるために、キャリアウェハ１０２上の内側ＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．のそれぞれの幅より広い幅を有する。異なる幅を有する以外は、外側ＭＥＭＳポストまたはピラー１５０ａ、１５０ｂ、．．．は、ＭＥＭＳ犠牲剥離層１０４および薄い酸化物層１０６を含む、内側ＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．と同じ２層構造を有する。さらなる実施形態では、キャリアウェハ１０２の外周に沿って封止リング１６０も設けられる。一実施形態では、封止リング１６０も、ＭＥＭＳ犠牲剥離層１０４および薄い酸化物層１０６を含む、内側および外側ＭＥＭＳポストまたはピラーと同じ２層構造を有する。
図１１は、ＭＥＭＳ結合剥離構造の代替の実施形態の断面図である。上記のＭＥＭＳポストまたはピラーの代わりに、図１１に示される実施形態におけるＭＥＭＳ結合剥離構造は、キャリア基板５００を形成するために、キャリアウェハ１０２上に連続したＭＥＭＳ犠牲剥離層５０４を含む。一実施形態では、ＳＯＩ基板４００は、半導体酸化物層２０８と、たとえば、Ｈ＋デルタ注入プロセスによってドープされる場合があるバルクウェハ２０２の層とを含み、キャリア基板５００に結合される。一実施形態では、キャリアウェハ１０２はシリコンを含むのに対して、バルクウェハ２０２は、たとえば、Ｈ＋デルタドープシリコンを含む。一実施形態では、ＭＥＭＳ犠牲剥離層５０４は、キャリアウェハ１０２にわたって連続して配置され、たとえば、Ｍｏ、Ｇｅ、ＧｅＯｘ、またはＳｉＯ２を含むＳｉＯｘのような犠牲材料を含むことができる。一実施形態では、ＳＯＩ基板４００の半導体酸化物層２０８はＳｉＯ２を含む。
図１２〜図２１は、図１〜図１１に関してその実施形態が先に説明された、１つまたは複数のＭＥＭＳ結合剥離構造を用いて集積回路の複数の段を積重することによって、３Ｄ ＩＣを形成するためのプロセスの実施形態を示す断面図である。図１２は、第１の段（段１）の集積回路の断面図である。シリコンバルクハンドラ（ｓｉｌｉｃｏｎ ｂｕｌｋ ｈａｎｄｌｅｒ）またはシリコンオンインシュレータ（ＳＯＩ）基板を含む場合がある段１のためのウェハ１２０２が、従来通りに準備される場合がある。図１２に示される実施形態では、段１内の集積回路は、１つまたは複数の金属層（Ｍ１層、Ｍ２層、Ｍ３層、Ｍ４層）１２０４、１２０６、１２０８および１２１０と、１つまたは複数の層間誘電体（ＩＬＤ）層（ＩＬＤ−０層、ＩＬＤ−１層、ＩＬＤ−２層、ＩＬＤ−３層）１２１２、１２１４、１２１６および１２１８とを含むことができる。
ＩＬＤ層のうちの１つまたは複数を貫通して、金属層のうちのいくつかまたはすべての間を電気的に相互接続するために、たとえば、図１２に示されるような、ビア（Ｖ１、Ｖ２、Ｖ３）１２２０、１２２２および１２２４を含む、複数のビアが設けられる場合もある。一実施形態では、図１３を参照しながら後に説明されることになる第２の段（段２）の集積回路との酸化物結合のために、上側金属層（Ｍ４層）１２１０上にさらなるＩＬＤ層（ＩＬＤ−４層）１２３０が設けられる。図１２を参照すると、第２の段の集積回路内の対応するボンディングパッドとの結合のために、上側ＩＬＤ層１２３０内の上側金属層（Ｍ４層）１２１０内の金属コンタクトのうちの少なくともいくつかの金属コンタクト上に、ボンディングパッド１２４０および１２４２のような複数のボンディングパッドが設けられる。
図１３は、その実施形態が図１〜図１１を参照しながら先に説明された、ＭＥＭＳ結合剥離構造上に準備された第２の段（段２）の集積回路の断面図である。図１３では、図１０Ａに示されるようなＭＥＭＳポストまたはピラー結合剥離構造が設けられ、その構造は、キャリアウェハ１０２と、それぞれがＭＥＭＳ犠牲剥離層１０４および薄い酸化物層１０６を有する、複数の内側ＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．、複数の外側ＭＥＭＳポストまたはピラー１５０ａ、１５０ｂ、．．．、ならびに封止リング１６０と、ＢＯＸ層とも呼ばれるＳＯＩ基板４００とを備え、ＳＯＩ基板４００は、二酸化シリコン（ＳｉＯ２）層と、アクティブシリコン層とを備える場合がある。図１３を参照すると、ＳＯＩ基板またはＢＯＸ層４００の上に、複数の金属層（Ｍ１層、Ｍ２層、Ｍ３層、Ｍ４層）１３０２、１３０４、１３０６および１３０８と、複数のＩＬＤ層（ＩＬＤ−０層、ＩＬＤ−１層、ＩＬＤ−２層、ＩＬＤ−３層）１３１０、１３１２、１３１４および１３１６とが設けられる。
段１と同様に、段２の集積回路は、ＩＬＤ層のうちの１つまたは複数を貫通して、金属層のうちのいつかまたはすべての間を電気的に相互接続するために設けられる複数のビア（Ｖ１、Ｖ２、Ｖ３）１３２０、１３２２および１３２４を含む場合もある。再び、段１と同様に、段２の集積回路は、酸化物結合のために上側金属層（Ｍ４層）１３０８上に上側ＩＬＤ層（ＩＬＤ−４層）１３３０を含む場合もある。さらに、第１の段（段１）の集積回路内の対応するボンディングパッドと結合するために、上側ＩＬＤ層１３３０内の上側金属層（Ｍ４層）１３０８内の金属コンタクトのうちの少なくともいくつかの金属コンタクト上に、ボンディングパッド１３４０および１３４２のような複数のボンディングパッドが設けられる。
図１４は、互いに結合される前の、段１および段２の集積回路の位置合わせを示す断面図である。図１４において、段２の集積回路は、図１３の断面図内の向きから上下反転される。図１４において、ＭＥＭＳポストまたはピラー結合剥離構造のＢＯＸ層４００に取り付けられた段２の集積回路が上下反転された後に、段２のボンディングパッド１３４２および１３４０がそれぞれ段１のボンディングパッド１２４０および１２４２と位置合わせされる。図１４に示されるように、パッドが互いに結合されて、十分に良好な電気的接続、すなわち、十分な接触面積が確立されるように対応するボンディングパッドが互いに位置合わせされる限り、所与の段の各ボンディングパッドの幅は、他方の段の対応するボンディングパッドの幅と同じである必要はない。
図１５は、段２および段１の集積回路のウェハ間（Ｗ２Ｗ）結合を示す断面図である。図１５において、段２を段１に結合すると、段２のボンディングパッド１３４２および１３４０がそれぞれ段１のボンディングパッド１２４０および１２４２と直接接触し、それにより、対応するボンディングパッド間の電気的接続を確立する。さらに、段１の上側ＩＬＤ層（ＩＬＤ−４層）１２３０も段２の上側ＩＬＤ層（ＩＬＤ−４層）１３３０と直接接触し、それにより、２段３Ｄ ＩＣを形成する。
図１６は、内側ＭＥＭＳポストまたはピラー１０８ａ、１０８ｂ、１０８ｃ、．．．、外側ＭＥＭＳポストまたはピラー１５０ａ、１５０ｂ、．．．および封止リング１６０のそれぞれにおいてＭＥＭＳ犠牲剥離層１０４が除去され、それにより、内側および外側ＭＥＭＳポストまたはピラーならびに封止リングのそれぞれにおける薄い酸化物層１０６を、ＢＯＸ層４００とともに無傷のままにしておいた後の２段３Ｄ ＩＣの実施形態を示す断面図である。ＭＥＭＳ結合剥離構造が図２に示され、先に説明されたような複数のＭＥＭＳポストまたはピラーを含む実施形態では、ＭＥＭＳ犠牲剥離層１０４を除去した後の薄い酸化物層１０６は、図１６に示されるように、ＢＯＸ層４００上にある小さな突起の形をとることになる。ＭＥＭＳ犠牲剥離層１０４は、ウエットまたはドライいずれかのエッチング化学作用における剥離エッチングプロセスによって容易に除去することができる。たとえば、ＸｅＦ２が、ＭｏまたはＳｉ犠牲層のためのドライエッチング剥離化学物質として広く使用される。ＭＥＭＳ犠牲剥離層を除去すると、キャリアウェハ１０２は、段２の集積回路から完全に剥離されるか、または分離する。
図１７は、ＢＯＸ層４００の平滑な上面１７０２を形成するために、ＢＯＸ層４００上の残りの薄い酸化物層１０６を除去した後の図１６の３Ｄ ＩＣの断面図である。ＢＯＸ層４００の上面１７０２は、一実施形態において後工程（ＢＥＯＬ）における化学機械研磨（ＣＭＰ）プロセスのような従来の研磨プロセスによって平滑化することができる。図１８は、ＢＯＸ層４００と、ＢＯＸ層４００直下の段２のＩＬＤ層（ＩＬＤ−０層）１３１０とを貫通して複数のビア１８０２ａ、１８０２ｂ、１８０２ｃ、．．．が設けられた後の図１７の３Ｄ ＩＣの断面図である。ビア１８０２ａ、１８０２ｂ、１８０２ｃは、ＢＯＸ層４００の指定された部分と、ＢＯＸ層４００直下のＩＬＤ層（ＩＬＤ−０層）１３１０の対応する部分とを従来通りに除去することによって、形成することができる。ビアを形成した後に、これらのビアは金属（たとえば、Ｃｕ）を充填され、その後、ＢＥＯＬにおいて通常使用されるＣＭＰプロセスが行われる。
図１９は、ビア１８０２ａ、１８０２ｂ、１８０２ｃ、．．．の上方の付加的な金属層（Ｍ５層）の一部として、１つまたは複数の金属相互接続１９０２ａ、１９０２ｂ、１９０２ｃ、．．．が形成された後の図１８の３Ｄ ＩＣの断面図である。図２０は、一実施形態においてＭ５層上に１つまたは複数のさらなるＩＬＤ層（ＩＬＤ−５層、ＩＬＤ−６層）２００２および２００４が形成された後の図１９の３Ｄ ＩＣの断面図である。さらなる実施形態において、ＩＬＤ−５層２００２の上に、さらにはＩＬＤ−６層２００４内に金属相互接続２００６ａ、２００６ｂ、２００６ｃ、．．．を有する別の金属層（Ｍ６層）が設けられる。さらなる実施形態では、Ｍ５層およびＭ６層の金属相互接続間を電気的に接続できるようにするために、ＩＬＤ−５層２００２内に複数のビア２００８ａ、２００８ｂ、２００８ｃ、．．．が設けられる。一実施形態では、Ｍ６層の１つまたは複数の金属相互接続の上に、ボンディングパッド２０１０ａおよび２０１０ｂのような１つまたは複数のボンディングパッドが形成される。
図２１は、段２および段１の集積回路が形成され、図１２〜図２０を参照しながら先に説明された結合プロセスによって互いに結合される３段３Ｄ ＩＣの一実施形態の断面図である。図２１に示される実施形態では、集積回路のさらなる段、段３が、上記の段２の形成および段１への結合と同じようにして段２の上に形成される。図２１では、ボンディングパッド２１１０ａおよび２１１０ｂが段３に設けられ、たとえば、ウェハ間（Ｗ２Ｗ）ハイブリッド結合プロセスにおいて、それぞれ段２のボンディングパッド２０１０ａおよび２０１０ｂと位置合わせされる。
図２１では、上記のＭＥＭＳ犠牲剥離構造の一実施形態において二酸化シリコン（ＳｉＯ２）層およびアクティブシリコン層によって形成されるさらなるＢＯＸ層２１２０が、段３のために設けられる。さらに、さらなる段の集積回路（図示せず）をＷ２Ｗハイブリッドボンディングプロセスにおいて段３に結合できるようにするために、一実施形態において、ＢＯＸ層２１２０の上に１つまたは複数の金属層（Ｍ５層、Ｍ６層）と、１つまたは複数のＩＬＤ層（ＩＬＤ−５層、ＩＬＤ−６層）とが設けられる場合があり、Ｍ６層の上に１つまたは複数のボンディングパッド２１３０ａおよび２１３０ｂが設けられる場合がある。多段３Ｄ ＩＣを製造するために、多数の段の集積回路を同じようにして積重することができる。
上記の実施形態のうちのいくつかは、シリコン集積回路の処理に関連するが、開示の原理は、他の材料に基づく集積回路にも適用可能である。他の実施形態では、上段ウェハの半導体材料は、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、窒化カリウム（ＧａＮ）または他の半導体のような、シリコン以外の材料とすることができる。さらに、下段ウェハは、絶縁性基板材料のような非半導体とすることができる。たとえば、ガラス、石英基板、さらには、フラットパネルディスプレイまたはセンサにおいて使用されるガラスパネルが、下段ウェハのための絶縁性基板材料として使用される場合がある。さらに、本開示の実施形態によるＭＥＭＳ結合剥離構造により、粗い研削および細かい研削のような従来の機械的研削プロセスによってではなく、段ごとのＢＯＸ層の厚さを制御することによって、上段ウェハシニングおよび厚さを正確に制御できるようになり、それにより、非常に小さなウェハ全厚変動（ＴＴＶ）を達成する。
さらに、従来の機械的なウェハ研削プロセスを不要にすることによって、機械的なウェハ研削中に導入される機械的な応力に起因して、上段内の回路要素の電気的特性に及ぼされる悪影響を回避することができる。さらに、エッチングによるＭＥＭＳ犠牲層剥離が、時間がかかる機械的研削プロセスより迅速な場合があるので、ＭＥＭＳ犠牲剥離プロセスにより、多段３Ｄ ＩＣデバイスを製造する際に、より高いスループットが達成される場合がある。３Ｄ ＩＣデバイスの製造において本開示の実施形態によるＭＥＭＳ結合剥離構造を使用することによって、従来の機械的研削プロセスから生じる、半導体材料の無駄、および回路要素にかかる機械的応力を回避することによって、より低い材料コスト、より高い歩留まりおよびより良好な材料利用を達成することができる。
これまでの開示は例示的な実施形態を説明するが、添付の特許請求の範囲から逸脱することなく、本明細書において種々の変形および変更を加えることができることに留意されたい。本明細書において説明された実施形態による方法および装置クレームの機能、ステップまたは動作は、他に明示されない限り、任意の特定の順序において実行される必要はない。さらに、要素は、単数形で説明または特許請求される場合があるが、単数形への限定が明示的に述べられていない限り、複数形も考えられる。
１０２ キャリアウェハ
１０４ マイクロ電気機械システム（ＭＥＭＳ）犠牲剥離層
１０６ 酸化物層
１０８ａ ＭＥＭＳポストまたはピラー
１０８ｂ ＭＥＭＳポストまたはピラー
１０８ｃ ＭＥＭＳポストまたはピラー
１５０ａ 外側ＭＥＭＳポストまたはピラー
１５０ｂ 外側ＭＥＭＳポストまたはピラー
１６０ 封止リング
２００ 移載基板
２０２ バルクウェハ
２０４ 表面
２０６ 表面
２０８ 半導体酸化物層
２１０ 半導体酸化物層
２１２ 部分
２２０ ドープされない部分
２３０ 上面
３００ キャリア基板
４００ シリコンオンインシュレータ（ＳＯＩ）基板またはＢＯＸ層
５００ キャリア基板
５０４ 連続したＭＥＭＳ犠牲剥離層
１２０２ ウェハ
１２０４ 金属Ｍ１層
１２０６ 金属Ｍ２層
１２０８ 金属Ｍ３層
１２１０ 金属Ｍ４層
１２１２ 層間誘電体ＩＬＤ−０層
１２１４ 層間誘電体ＩＬＤ−１層
１２１６ 層間誘電体ＩＬＤ−２層
１２１８ 層間誘電体ＩＬＤ−３層
１２２０ ビアＶ１
１２２２ ビアＶ２
１２２４ ビアＶ３
１２３０ ＩＬＤ−４層
１２４０ ボンディングパッド
１２４２ ボンディングパッド
１３０２ 金属Ｍ１層
１３０４ 金属Ｍ２層
１３０６ 金属Ｍ３層
１３０８ 金属Ｍ４層
１３１０ ＩＬＤ−０層
１３１２ ＩＬＤ−１層
１３１４ ＩＬＤ−２層
１３１６ ＩＬＤ−３層
１３２０ ビアＶ１
１３２２ ビアＶ２
１３２４ ビアＶ３
１３３０ ＩＬＤ−４層
１３４０ ボンディングパッド
１３４２ ボンディングパッド
１７０２ 上面
１８０２ａ ビア
１８０２ｂ ビア
１８０２ｃ ビア
１９０２ａ 金属相互接続
１９０２ｂ 金属相互接続
１９０２ｃ 金属相互接続
２００２ ＩＬＤ−５層
２００４ ＩＬＤ−６層
２００６ａ 金属相互接続
２００６ｂ 金属相互接続
２００６ｃ 金属相互接続
２００８ａ ビア
２００８ｂ ビア
２００８ｃ ビア
２０１０ａ ボンディングパッド
２０１０ｂ ボンディングパッド
２１１０ａ ボンディングパッド
２１１０ｂ ボンディングパッド
２１２０ ＢＯＸ層
２１３０ａ ボンディングパッド
２１３０ｂ ボンディングパッド

Claims (40)

  1. マイクロ電気機械システム（ＭＥＭＳ）結合剥離構造であって、
    キャリアウェハと、
    前記キャリアウェハ上にあるＭＥＭＳ犠牲剥離層と、
    前記ＭＥＭＳ犠牲剥離層上にある半導体酸化物層と、
    前記半導体酸化物層上にあるアクティブ半導体層とを備える、マイクロ電気機械システム（ＭＥＭＳ）結合剥離構造。
  2. 前記半導体酸化物層は、二酸化シリコン（ＳｉＯ２）層を含む、請求項１に記載の構造。
  3. 前記アクティブ半導体層は、前記ＳｉＯ２層上にあるアクティブシリコン層を含む、請求項２に記載の構造。
  4. 前記ＭＥＭＳ犠牲剥離層は、互いに離間する複数のＭＥＭＳポストを備える、請求項１に記載の構造。
  5. 前記ＭＥＭＳポストはそれぞれ犠牲剥離材料を含む、請求項４に記載の構造。
  6. 前記犠牲剥離材料は、モリブデン（Ｍｏ）、ゲルマニウム（Ｇｅ）、酸化ゲルマニウム（ＧｅＯｘ）および酸化シリコン（ＳｉＯｘ）からなるグループから選択される材料を含む、請求項５に記載の構造。
  7. 前記ＭＥＭＳポストはそれぞれ、前記犠牲剥離材料を前記半導体酸化物層と結合するために前記犠牲剥離材料上に酸化物材料をさらに備える、請求項５に記載の構造。
  8. 前記ＭＥＭＳポストは１つまたは複数の内側ＭＥＭＳポストと、前記キャリアウェハ上で前記１つまたは複数の内側ＭＥＭＳポストを少なくとも部分的に包囲する１つまたは複数の外側ＭＥＭＳポストとを備える、請求項４に記載の構造。
  9. 前記ＭＥＭＳ犠牲剥離層は、前記キャリアウェハ上に連続した犠牲剥離層を含む、請求項１に記載の構造。
  10. 前記半導体酸化物層および前記アクティブ半導体層は共に埋め込み酸化物（ＢＯＸ）層を形成する、請求項１に記載の構造。
  11. マイクロ電気機械システム（ＭＥＭＳ）結合剥離構造を作製する方法であって、
    キャリアウェハを設けるステップと、
    前記キャリアウェハ上にＭＥＭＳ犠牲剥離層を設けるステップと、
    前記ＭＥＭＳ犠牲剥離層上に半導体酸化物層を設けるステップと、
    前記半導体酸化物層上にアクティブ半導体層を設けるステップとを含む、方法。
  12. 前記ＭＥＭＳ犠牲剥離層を設ける前記ステップは、
    前記キャリアウェハ上に犠牲剥離材料を堆積するステップと、
    前記犠牲剥離材料上に酸化物材料を堆積するステップとを含む、請求項１１に記載の方法。
  13. 前記犠牲剥離材料を堆積する前記ステップは、モリブデン（Ｍｏ）、ゲルマニウム（Ｇｅ）、酸化ゲルマニウム（ＧｅＯｘ）および酸化シリコン（ＳｉＯｘ）からなるグループから選択される材料を堆積するステップを含む、請求項１２に記載の方法。
  14. 前記犠牲剥離材料を堆積する前記ステップは、化学気相成長（ＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）または物理気相成長（ＰＶＤ）によって、前記犠牲剥離材料を堆積するステップを含む、請求項１２に記載の方法。
  15. 前記酸化物材料を堆積する前記ステップは、化学気相成長（ＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）または物理気相成長（ＰＶＤ）によって、前記酸化物材料を堆積するステップを含む、請求項１２に記載の方法。
  16. バルクウェハと、前記バルクウェハの表面上にある少なくとも１つの半導体酸化物層とを含む移載基板を設けるステップと、
    前記半導体酸化物層と接触している前記バルクウェハの前記表面付近にある前記バルクウェハの第１の部分にＨ＋デルタ注入を適用するステップとをさらに含む、請求項１１に記載の方法。
  17. 前記移載基板を、前記キャリアウェハ、前記ＭＥＭＳ犠牲剥離層、前記半導体酸化物層および前記アクティブ半導体層を備えるキャリア基板に結合するステップをさらに含む、請求項１６に記載の方法。
  18. 前記移載基板を前記キャリア基板に結合する前記ステップは、前記移載基板の前記半導体酸化物層を前記ＭＥＭＳ犠牲剥離層に結合するステップを含む、請求項１７に記載の方法。
  19. 前記移載基板の前記バルクウェハの第２の部分を前記キャリア基板から分離するステップと、
    Ｈ＋デルタ注入を伴う前記バルクウェハの第１の部分を、前記半導体酸化物層と接触させておくステップとをさらに含む、請求項１８に記載の方法。
  20. 前記移載基板の前記半導体酸化物層は二酸化シリコン（ＳｉＯ２）を含み、前記移載基板の前記バルクウェハはシリコン（Ｓｉ）を含む、請求項１９に記載の方法。
  21. ３次元集積回路デバイスであって、
    基板と、
    １つまたは複数の金属層と、１つまたは複数の層間誘電体（ＩＬＤ）層とを備える、第１の段の１つまたは複数の集積回路と、
    １つまたは複数の金属層と、１つまたは複数のＩＬＤ層とを備える、第２の段の１つまたは複数の集積回路と、
    前記第２の段の１つまたは複数の集積回路内の前記ＩＬＤ層のうちの少なくとも１つのＩＬＤ層と接触している第１の埋め込み酸化物（ＢＯＸ）層とを備え、前記第１のＢＯＸ層の１つまたは複数の部分と、前記第２の段の１つまたは複数の集積回路内の前記ＩＬＤ層のうちの前記少なくとも１つのＩＬＤ層の１つまたは複数の部分とは、前記第１のＢＯＸ層と、前記第２の段内の前記ＩＬＤ層のうちの前記少なくとも１つのＩＬＤ層とを貫通する１つまたは複数のビアを形成するために除去される、３次元集積回路デバイス。
  22. 前記１つまたは複数のビアの上方に１つまたは複数の金属相互接続をさらに備える、請求項２１に記載のデバイス。
  23. 前記金属相互接続上に、１つまたは複数の金属層と、１つまたは複数のＩＬＤ層とをさらに備える、請求項２２に記載のデバイス。
  24. 前記１つまたは複数の金属層上に複数のボンディングパッドをさらに備える、請求項２３に記載のデバイス。
  25. 前記第１のＢＯＸ層は、シリコン層（Ｓｉ）と、二酸化シリコン（ＳｉＯ２）層を含む、請求項２１に記載のデバイス。
  26. 前記第１の段の１つまたは複数の集積回路はさらに、第１の１組の１つまたは複数のボンディングパッドを備え、前記第２の段の１つまたは複数の集積回路はさらに、第２の１組の１つまたは複数のボンディングパッドを備え、前記第１の組内の前記ボンディングパッドのうちの少なくとも１つは前記第２の組内の前記ボンディングパッドのうちの少なくとも１つに接続される、請求項２１に記載のデバイス。
  27. １つまたは複数の金属層と、１つまたは複数のＩＬＤ層とを備える、第３の段の１つまたは複数の集積回路と、
    前記第３の段の１つまたは複数の集積回路内の前記ＩＬＤ層のうちの少なくとも１つのＩＬＤ層と接触している第２のＢＯＸ層とを備え、前記第２のＢＯＸ層の１つまたは複数の部分と、前記第３の段の１つまたは複数の集積回路内の前記ＩＬＤ層のうちの前記少なくとも１つのＩＬＤ層の１つまたは複数の部分とは、前記第２のＢＯＸ層と、前記第３の段内の前記ＩＬＤ層のうちの前記少なくとも１つのＩＬＤ層とを貫通する１つまたは複数のビアを形成するために除去される、請求項２１に記載のデバイス。
  28. 前記第２の段の１つまたは複数の集積回路はさらに、第２の１組の１つまたは複数のボンディングパッドを備え、前記第３の段の１つまたは複数の集積回路はさらに、第３の１組の１つまたは複数のボンディングパッドを備え、前記第２の組内の前記ボンディングパッドのうちの少なくとも１つは前記第３の組内の前記ボンディングパッドのうちの少なくとも１つに接続される、請求項２７に記載のデバイス。
  29. 前記基板はシリコンオンインシュレータ（ＳＯＩ）基板を含む、請求項２１に記載のデバイス。
  30. 前記基板はシリコン（Ｓｉ）バルクハンドラを含む、請求項２１に記載のデバイス。
  31. ３次元集積回路デバイスを作製する方法であって、
    基板を設けるステップと、
    １つまたは複数の金属層と、１つまたは複数の層間誘電体（ＩＬＤ）層とを備える、第１の段の１つまたは複数の集積回路を形成するステップと、
    １つまたは複数の金属層と、１つまたは複数のＩＬＤ層とを備える、第２の段の１つまたは複数の集積回路を形成するステップと、
    前記第２の段の１つまたは複数の集積回路内の前記ＩＬＤ層のうちの少なくとも１つのＩＬＤ層と接触している第１の埋め込み酸化物（ＢＯＸ）層を形成するステップと、
    前記第１のＢＯＸ層と、前記第２の段内の前記ＩＬＤ層のうちの前記少なくとも１つのＩＬＤ層とを貫通する１つまたは複数のビアを形成するステップとを含む、方法。
  32. 前記第２の段の１つまたは複数の集積回路を形成する前記ステップは、前記第２の段の１つまたは複数の集積回路内の１つまたは複数のボンディングパッドを、前記第１の段の１つまたは複数の集積回路内の１つまたは複数のボンディングパッドと位置合わせするステップを含む、請求項３１に記載の方法。
  33. 前記第２の段の１つまたは複数の集積回路を形成する前記ステップはさらに、前記第２の段の１つまたは複数の集積回路内の前記１つまたは複数のボンディングパッドを、前記第１の段の１つまたは複数の集積回路内の前記１つまたは複数のボンディングパッドと結合するステップを含む、請求項３２に記載の方法。
  34. 前記第２の段の１つまたは複数の集積回路を形成する前記ステップは、キャリアウェハと、前記キャリアウェハ上にあるマイクロ電気機械システム（ＭＥＭＳ）結合剥離層と、前記ＭＥＭＳ犠牲剥離層上にある前記第１のＢＯＸ層とを備えるＭＥＭＳ結合剥離構造上に、前記第２の段の１つまたは複数の集積回路を形成するステップを含む、請求項３１に記載の方法。
  35. 前記ＭＥＭＳ犠牲剥離層を剥離することによって、前記第２の段の１つまたは複数の集積回路から前記キャリアウェハを分離するステップをさらに含む、請求項３４に記載の方法。
  36. 前記１つまたは複数のビアの上方に１つまたは複数の金属相互接続を形成するステップと、
    前記金属相互接続上に１つまたは複数の金属層と、１つまたは複数のＩＬＤ層とを形成するステップと、
    前記１つまたは複数の金属層上に複数のボンディングパッドを形成するステップとをさらに含む、請求項３５に記載の方法。
  37. １つまたは複数の金属層と、１つまたは複数のＩＬＤ層とを備える、第３の段の１つまたは複数の集積回路を形成するステップと、
    前記第３の段の１つまたは複数の集積回路内の前記ＩＬＤ層のうちの少なくとも１つのＩＬＤ層と接触している第２のＢＯＸ層を形成するステップとをさらに含む、請求項３１に記載の方法。
  38. 前記第２のＢＯＸ層と、前記第３の段内の前記ＩＬＤ層のうちの前記少なくとも１つのＩＬＤ層とを貫通する１つまたは複数のビアを形成するステップをさらに含む、請求項３７に記載の方法。
  39. 前記第３の段の１つまたは複数の集積回路を形成する前記ステップは、キャリアウェハと、前記キャリアウェハ上にあるマイクロ電気機械システム（ＭＥＭＳ）結合剥離層と、前記ＭＥＭＳ犠牲剥離層上にある前記第２のＢＯＸ層とを備えるＭＥＭＳ結合剥離構造上に、前記第３の段の１つまたは複数の集積回路を形成するステップを含む、請求項３７に記載の方法。
  40. 前記ＭＥＭＳ犠牲剥離層を剥離することによって、前記第３の段の１つまたは複数の集積回路から前記キャリアウェハを分離するステップをさらに含む、請求項３９に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019134165A (ja) * 2018-02-02 2019-08-08 インフィニオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ ウェハ合成物および半導体コンポーネントの製造方法
CN113912005A (zh) * 2021-10-08 2022-01-11 天津大学 一种基于柔性铰链结构的xy全解耦微运动平台

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3007224A1 (en) * 2014-10-08 2016-04-13 Nxp B.V. Metallisation for semiconductor device
US10049915B2 (en) * 2015-01-09 2018-08-14 Silicon Genesis Corporation Three dimensional integrated circuit
JP6784969B2 (ja) * 2015-10-22 2020-11-18 天馬微電子有限公司 薄膜デバイスとその製造方法
FR3053159B1 (fr) 2016-06-23 2019-05-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'une structure de transistors comportant une etape de bouchage
US10438838B2 (en) * 2016-09-01 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and related method
WO2018182647A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Apparatus with multi- wafer based device comprising embedded active and/or passive devices and method for forming such
US11211328B2 (en) * 2017-10-16 2021-12-28 SK Hynix Inc. Semiconductor memory device of three-dimensional structure
US20190371681A1 (en) * 2018-06-01 2019-12-05 Synaptics Incorporated Stacked wafer integrated circuit
US10504873B1 (en) 2018-06-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC structure with protective structure and method of fabricating the same and package
US10734285B2 (en) * 2018-06-28 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding support structure (and related process) for wafer stacking
KR102538181B1 (ko) * 2018-10-24 2023-06-01 삼성전자주식회사 반도체 패키지
US10796976B2 (en) * 2018-10-31 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US10804202B2 (en) * 2019-02-18 2020-10-13 Sandisk Technologies Llc Bonded assembly including a semiconductor-on-insulator die and methods for making the same
US11195818B2 (en) * 2019-09-12 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact for thermal displacement in a multi-wafer stacked integrated circuit
US11063022B2 (en) * 2019-09-17 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package and manufacturing method of reconstructed wafer
US11158580B2 (en) 2019-10-18 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power distribution network and frontside through silicon via
US10910272B1 (en) * 2019-10-22 2021-02-02 Sandisk Technologies Llc Reusable support substrate for formation and transfer of semiconductor devices and methods of using the same
US11088116B2 (en) * 2019-11-25 2021-08-10 Sandisk Technologies Llc Bonded assembly containing horizontal and vertical bonding interfaces and methods of forming the same
US11239204B2 (en) * 2019-11-25 2022-02-01 Sandisk Technologies Llc Bonded assembly containing laterally bonded bonding pads and methods of forming the same
US11270988B2 (en) * 2020-01-20 2022-03-08 Monolithic 3D Inc. 3D semiconductor device(s) and structure(s) with electronic control units
US20240096798A1 (en) * 2020-01-20 2024-03-21 Monolithic 3D Inc. 3d semiconductor devices and structures with electronic circuit units
US11488939B2 (en) * 2020-01-20 2022-11-01 Monolithic 3D Inc. 3D semiconductor devices and structures with at least one vertical bus
US11315903B2 (en) * 2020-03-05 2022-04-26 Nanya Technology Corporation Semiconductor device with connecting structure and method for fabricating the same
US11127628B1 (en) * 2020-03-16 2021-09-21 Nanya Technology Corporation Semiconductor device with connecting structure having a step-shaped conductive feature and method for fabricating the same
US11715755B2 (en) * 2020-06-15 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming integrated high density MIM capacitor
KR20220017175A (ko) * 2020-08-04 2022-02-11 에스케이하이닉스 주식회사 웨이퍼 대 웨이퍼 본딩 구조를 갖는 반도체 장치 및 그 제조방법
US11817392B2 (en) * 2020-09-28 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US11552055B2 (en) * 2020-11-20 2023-01-10 Qualcomm Incorporated Integrated circuit (IC) packages employing front side back-end-of-line (FS-BEOL) to back side back-end-of-line (BS-BEOL) stacking for three-dimensional (3D) die stacking, and related fabrication methods
US11682652B2 (en) * 2021-03-10 2023-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Notched wafer and bonding support structure to improve wafer stacking

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010504649A (ja) * 2006-09-20 2010-02-12 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 転写可能な半導体構造、デバイス、及びデバイスコンポーネントを作成するための剥離方法
JP2014504457A (ja) * 2010-12-24 2014-02-20 アイ・オゥ・セミコンダクター・インコーポレイテッド 半導体デバイスのためのトラップリッチ層
US20140264770A1 (en) * 2013-03-15 2014-09-18 Sandia Corporation Method of forming through substrate vias (tsvs) and singulating and releasing die having the tsvs from a mechanical support substrate

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888608B2 (en) 1995-09-06 2005-05-03 Kabushiki Kaisha Toshiba Liquid crystal display device
US6525415B2 (en) 1999-12-28 2003-02-25 Fuji Xerox Co., Ltd. Three-dimensional semiconductor integrated circuit apparatus and manufacturing method therefor
US7045878B2 (en) 2001-05-18 2006-05-16 Reveo, Inc. Selectively bonded thin film layer and substrate layer for processing of useful devices
US7420147B2 (en) 2001-09-12 2008-09-02 Reveo, Inc. Microchannel plate and method of manufacturing microchannel plate
US7435651B2 (en) * 2005-09-12 2008-10-14 Texas Instruments Incorporated Method to obtain uniform nitrogen profile in gate dielectrics
US7785938B2 (en) 2006-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd Semiconductor integrated circuit, manufacturing method thereof, and semiconductor device using semiconductor integrated circuit
US20080291767A1 (en) 2007-05-21 2008-11-27 International Business Machines Corporation Multiple wafer level multiple port register file cell
US7897428B2 (en) 2008-06-03 2011-03-01 International Business Machines Corporation Three-dimensional integrated circuits and techniques for fabrication thereof
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US8330559B2 (en) 2010-09-10 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level packaging
US8563396B2 (en) 2011-01-29 2013-10-22 International Business Machines Corporation 3D integration method using SOI substrates and structures produced thereby
US8970045B2 (en) 2011-03-31 2015-03-03 Soitec Methods for fabrication of semiconductor structures including interposers with conductive vias, and related structures and devices
US8368152B2 (en) 2011-04-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device etch stop
US8729673B1 (en) 2011-09-21 2014-05-20 Sandia Corporation Structured wafer for device processing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010504649A (ja) * 2006-09-20 2010-02-12 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 転写可能な半導体構造、デバイス、及びデバイスコンポーネントを作成するための剥離方法
JP2014504457A (ja) * 2010-12-24 2014-02-20 アイ・オゥ・セミコンダクター・インコーポレイテッド 半導体デバイスのためのトラップリッチ層
US20140264770A1 (en) * 2013-03-15 2014-09-18 Sandia Corporation Method of forming through substrate vias (tsvs) and singulating and releasing die having the tsvs from a mechanical support substrate

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019134165A (ja) * 2018-02-02 2019-08-08 インフィニオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ ウェハ合成物および半導体コンポーネントの製造方法
JP7438664B2 (ja) 2018-02-02 2024-02-27 インフィニオン テクノロジーズ アクチエンゲゼルシャフト ウェハ合成物および半導体コンポーネントの製造方法
CN113912005A (zh) * 2021-10-08 2022-01-11 天津大学 一种基于柔性铰链结构的xy全解耦微运动平台
CN113912005B (zh) * 2021-10-08 2023-02-03 天津大学 一种基于柔性铰链结构的xy全解耦微运动平台

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