KR20170066354A - 마이크로전자기계 시스템(mems) 본드 릴리스 구조 및 3차원 집적 회로(3d ic) 통합을 위한 웨이퍼 트랜스퍼 방법 - Google Patents

마이크로전자기계 시스템(mems) 본드 릴리스 구조 및 3차원 집적 회로(3d ic) 통합을 위한 웨이퍼 트랜스퍼 방법 Download PDF

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Abstract

2개 또는 그 초과의 계층들을 갖는 3D IC(three-dimensional integrated circuit) 디바이스들을 제조하기 위한 MEMS(microelectromechanical system) 본드 릴리스 구조가 제공된다. MEMS 본드 릴리스 구조는, 필러 또는 포스트 구조를 구비할 수 있는 MEMS 희생 릴리스 층, 또는 대안으로 본딩 및 릴리스를 위한 연속적인 희생 층을 포함한다.

Description

마이크로전자기계 시스템(MEMS) 본드 릴리스 구조 및 3차원 집적 회로(3D IC) 통합을 위한 웨이퍼 트랜스퍼 방법{MICROELECTROMECHANICAL SYSTEM (MEMS) BOND RELEASE STRUCTURE AND METHOD OF WAFER TRANSFER FOR THREE-DIMENSIONAL INTEGRATED CIRCUIT (3D IC) INTEGRATION}
[0001] 본원에 기술된 다양한 실시예들은 3차원 집적 회로(3D IC) 디바이스들에 관한 것이며, 특히, MEMS(microelectromechanical mechanical system) 본드 릴리스 구조를 이용하는 3D IC 적층에 관한 것이다.
[0002] 집적 회로들을 여러 계층(tier)들로 적층한 3차원 회로 통합은, 회로 설계자들로 하여금 무어 법칙의 스케일링 한계를 초월하여 향상된 PPAC(power, performance, area and cost)의 이점들을 달성할 수 있게 한다. SiP(silicon-in-package) 3D IC 적층 방식들, 이를 테면, 와이어-본드, 플립-칩 본드, TSV(through-silicon via) 및 실리콘 인터포저 기술들을 포함하는 3D IC(three-dimensional integrated circuit) 적층의 다양한 방식들은 회로, 계층 간 링크들 및 비아들에서 더욱 높은 밀도들을 달성하기 위해서 개발되었다. 다중-계층 적층을 이용한 3D IC들은, 폼 팩터 요건들이 엄격한 디바이스들, 이를 테면, 스마트폰들 및 다른 모바일 디바이스들에서 바람직하다. 종래의 SiP 3D IC 적층 방식들 이외에도, sM3DIC(sequential monolithic 3D IC) 기술이 개발되었다. sM3DIC에서, 단결정 반도체 층이, 완성된 하위-계층 CMOS(Complementary Metal Oxide Semiconductor) 웨이퍼에 순차적으로 집적되고 본딩된 다음, 상부-계층 CMOS가 그 위에 구성된다.
[0003] sM3DIC 기술은 현재, 평방 밀리미터 당 약 1,000,000 링크를 초과하는 높은 계층간 링크/비아 밀도들을 갖는 큰 PPAC 이점들을 달성하는 잠재력을 갖는 것으로 간주된다. 그러나, sM3DIC 기술은 현재, 상업적으로 실현될 수 있기 전 극복해야 할 몇 가지 중요한 프로세스 통합 문제들에 직면해 있다. 이러한 과제들은, 예를 들어, 상부-계층 S/D(source/drain) 오믹 컨택트에 대한 낮은 열 예산/프로세스 요건들, 채널/웰 도펀트 활성화, S/D 재결정화, 및 BEOL(back end-of-line) 프로세스에 의해 완성된 하위-계층 웨이퍼가 FEOL(front end-of-line)로 이동될 경우, 구리 상호접속부 프로세스들과 관련된 잠재적인 오염 문제들을 포함할 수 있다.
[0004] pM3DIC(parallel monolithic 3D IC)로 지칭되는 다른 3D IC 적층 방식은 평방 밀리미터 당 약 100,000 내지 1,000,000 링크 정도의 층간 링크/비아 밀도들을 달성할 수 있다. pM3DIC에서, 벌크 실리콘을 제거한 후 5㎛ 미만의 두께를 갖는 매우 얇은 상부-계층 웨이퍼와 조합하여 0.5㎛ 미만의 허용오차를 갖는 고정밀 W2W(wafer-to-wafer) 정렬 프로세스를 포함하는 W2W 하이브리드 본딩(금속-대-금속 및 산화물-대-산화물 융합 본딩) 기술이 사용된다. 고정밀 W2W 정렬 프로세스가 랜딩 패드 크기를 감소시키는 반면, 매우 얇은 상부-계층 웨이퍼는 스루-실리콘(through-silicon) 및 스루-산화물(through-oxide) 계층간 비아들의 크기를 감소시킴으로써, 계층간 링크/비아 밀도의 증가를 달성한다.
[0005] pM3DIC 접근법은 현재, 더 짧은 개발 기간 내에 중간 레벨의 계층간 링크/비아 밀도를 제공할 수 있는 것으로 간주되지만, 상당한 프로세스 과제들이 여전히 존재할 수 있다. 예를 들어, 기존의 웨이퍼 박막화 기술들, 이를 테면, 거친(coarse) 그라인딩 및 미세 연마 다음 CMP(chemical-mechanical polish)를 포함하는 기계적 웨이퍼 백그라인딩을 이용함으로써 상부-계층 웨이퍼를 5㎛ 또는 그 미만으로 얇게 할 수는 있지만, 범핑 라인의 기계적 연마 프로세스 동안 CMOS 디바이스에 대한 입자-유도 응력 충돌로 인해 웨이퍼가 25㎛ 또는 그 미만으로 얇아질 경우 CMOS 디바이스 특성들이 드리프트되는 것으로 나타났다. 또한, 기존의 기계적 웨이퍼 그라인딩 및 CMP 기술들을 이용하여, 1㎛ 또는 그 미만의 합리적인 TTV(total thickness variation)를 달성하는 것은 여전히 곤란할 수 있다.
[0006] CMOS 이미저를 위한 웨이퍼 박막화를 위한 다른 접근법은 P+ 에칭 정지층 상에서 선택적 습식 에칭을 활용한다. 그러나, 이러한 접근법은 정확하고 균일한 층 두께를 제어하고, 결함 밀도를 제어하고, 나머지 CMOS 프로세스 동안 붕소 도핑 확산을 관리하기 위한 합리적인 프로세스 윈도우를 획득하는데 과제들을 나타낼 수 있다. 대안으로, SOI(silicon-on-insulator) 웨이퍼는, "BOX"(buried oxide) 층, 즉 거칠고 미세한 그라인딩 다음, CMP, 그 다음 Si 및 SiO2의 선택적인 습식 에칭에 의해 프로세싱된 실리콘(Si) 층 및 실리콘 이산화물(SiO2) 층을 포함하는 층까지 정확한 웨이퍼 박막화를 위한 허용가능한 솔루션을 제공할 수 있다. SOI 웨이퍼는 상부-계층을 위한 시작 웨이퍼로서 이용될 수 있다. 그러나, 웨이퍼가 범핑 라인을 통한 기계적 그라인딩에 의해 프로세싱되면, 웨이퍼는 종종 실제로는 금, 은, 주석 또는 다른 금속들과 같은 중금속들로 오염될 수 있다. 중금속 오염으로, 웨이퍼는 미세 피치 금속 층들로 추가 이면 금속들을 추가시키기 위해 BEOL에서 더 이상 실제로 프로세싱될 수 없으므로, 상호접속부 구성들의 면에서 3D 통합 유연성이 손실된다. 또한, 웨이퍼 비용, 재료 활용, 및 처리량 고려사항들과 같은 다른 팩터들은, 예를 들어, pM3DIC 통합에 유리하지 않을 수 있다.
[0007] 예시적인 실시예들은, 웨이퍼 트랜스퍼를 위한 MEMS(microelectromechanical system) 본드 릴리스 구조 및 이를 제조하는 방법, 및 3차원 집적 회로 디바이스 및 웨이퍼 트랜스퍼를 위한 MEMS 본드 릴리스 구조의 이용에 의해 이를 제조하는 방법에 관한 것이다.
[0008] 일 실시예에서, MEMS(microelectromechanical system) 본드 릴리스 구조가 제공되며, 구조는 캐리어 웨이퍼; 캐리어 웨이퍼 상의 MEMS 희생 릴리스 층; MEMS 희생 릴리스 층 상의 반도체 산화물 층; 및 반도체 산화물 층 상의 활성 반도체 층을 포함한다.
[0009] 다른 실시예에서, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법이 제공되며, 방법은 캐리어 웨이퍼를 제공하는 단계; 캐리어 웨이퍼 상에 MEMS 희생 릴리스 층을 제공하는 단계; MEMS 희생 릴리스 층 상에 반도체 산화물 층을 제공하는 단계; 및 반도체 산화물 층 상에 활성 반도체 층을 제공하는 단계를 포함한다.
[0010] 다른 실시예에서, 3차원 집적 회로 디바이스가 제공되고, 디바이스는 기판; 하나 또는 그 초과의 금속층들 및 하나 또는 그 초과의 ILD(inter-layer dielectric) 층들을 포함하는, 하나 또는 그 초과의 집적 회로들의 제 1 계층; 하나 또는 그 초과의 금속층들 및 하나 또는 그 초과의 ILD 층들을 포함하는, 하나 또는 그 초과의 집적 회로들의 제 2 계층; 및 하나 또는 그 초과의 집적 회로들의 제 2 계층 내의 ILD 층들 중 적어도 하나와 접촉하는 제 1 BOX 층을 포함하고, 하나 또는 그 초과의 집적 회로들의 제 2 계층 내 제 1 BOX 층의 하나 또는 그 초과의 부분들 및 상기 ILD 층들 중 적어도 하나의 하나 또는 그 초과의 부분들이 제거되어 제 2 계층 내 상기 ILD 층들 중 적어도 하나 및 제 1 BOX 층을 통해 하나 또는 그 초과의 비아들이 형성된다.
[0011 ] 또 다른 실시예에서, 3차원 집적 회로 디바이스를 제조하는 방법이 제공되며, 방법은, 기판을 제공하는 단계; 하나 또는 그 초과의 금속층들 및 하나 또는 그 초과의 ILD(inter-layer dielectric) 층들을 포함하는, 하나 또는 그 초과의 집적 회로들의 제 1 계층을 형성하는 단계; 하나 또는 그 초과의 금속층들 및 하나 또는 그 초과의 ILD 층들을 포함하는, 하나 또는 그 초과의 집적 회로들의 제 2 계층을 형성하는 단계; 하나 또는 그 초과의 집적 회로들의 제 2 계층 내 ILD 층들 중 적어도 하나와 접촉하는 제 1 BOX 층을 형성하는 단계; 및 제 2 계층 내 상기 ILD 층들 중 적어도 하나 및 제 1 BOX 층을 통해 하나 또는 그 초과의 비아들을 형성하는 단계를 포함한다.
[0012] 첨부 도면들은, 실시예들의 설명을 돕기 위해 제시되며, 실시예들을 단지 예시하고자 제공되며, 이들을 제한하는 것은 아니다.
[0013] 도 1은 캐리어 웨이퍼 및 MEMS(microelectromechanical system) 희생 릴리스 층의 단면도이며, 이는 MEMS 본드 릴리스 구조를 제조하는 초기 단계의 구조의 실시예를 도시한다.
[0014] 도 2는 캐리어 웨이퍼, MEMS 희생 릴리스 층, 및 산화물 층의 단면도이며, 이는 MEMS 본드 릴리스 구조를 제조하는 제 2 단계의 구조의 실시예를 도시한다.
[0015] 도 3은 캐리어 웨이퍼 상의 복수의 MEMS 포스트들 또는 필러(pillar)들의 단면도이며, 이는 MEMS 본드 릴리스 구조를 제조하는 제 3 단계의 구조의 실시예를 도시한다.
[0016] 도 4a는 MEMS 본드 릴리스 구조를 제조하기 위한, 도 1 내지 도 3에 도시된 바와 같은 캐리어 웨이퍼와는 별도로 초기에 제공되는 트랜스퍼 기판의 실시예의 단면도이다.
[0017] 도 4b는 트랜스퍼 기판이 캐리어 기판에 본딩되기 전의 도 3의 구조를 포함하는 캐리어 기판의 실시예의 단면도이다.
[0018] 도 5a는, 도 4a의 트랜스퍼 기판이 캐리어 기판에 본딩되기 전에 이 트랜스퍼 기판이 거꾸로 뒤집힌 실시예의 단면도이다.
[0019] 도 5b는 도 5a의 거꾸로 뒤집힌 트랜스퍼 기판의 본딩을 수용할 준비가 된 도 4b의 캐리어 기판의 단면도이다.
[0020] 도 6은 거꾸로 뒤집힌 트랜스퍼 기판이 캐리어 기판에 본딩된 후의 본딩된 구조의 실시예의 단면도이다.
[0021] 도 7은 트랜스퍼 기판의 일 부분을 캐리어 기판으로부터 분리하는 한편 트랜스퍼 기판의 다른 부분은 캐리어 기판과 함께 그대로 둔 것을 도시하는 실시예의 단면도이다.
[0022] 도 8은 트랜스퍼 기판의 일 부분을 분리한 후의 MEMS 필러/포스트 본드 릴리스 구조의 단면도이다.
[0023] 도 9는 완성된 MEME 필러/포스트 본드 릴리스 구조의 실시예의 단면도이다.
[0024] 도 10a 및 도 10b는 각각, 외부 및 내부 MEMS 포스트들 또는 필러들이 상이한 폭들을 갖는 MEMS 포스트/필러 본드 릴리스 구조의 실시예의 단면도 및 평면도들이다.
[0025] 도 11은 연속 MEMS 희생 릴리스 층을 갖는 MEMS 본드 릴리스 구조의 대안적인 실시예의 단면도이다.
[0026] 도 12는 집적 회로들의 하나 또는 그 초과의 추가 계층들이 계층 1 상에 적층되기 전에 준비된 집적 회로들의 제 1 계층(계층 1)의 단면도이다.
[0027] 도 13은 계층 2가 도 12에 도시된 바와 같이 집적 회로들의 계층 1 상에 적층되기 전, MEMS 본드 릴리스 구조 상에 준비된 집적 회로들의 제 2 계층(계층 2)의 단면도이며, 그 실시예들은 도 1 내지 도 11을 참조하여 상술되었다.
[0028] 도 14는 도 12 및 도 13에 도시된 집적 회로들의 계층 1과 계층 2가 함께 본딩되기 전 이 계층 1과 계층 2의 정렬을 도시하는 단면도이다.
[0029] 도 15는 도 14에 도시된 바와 같은 집적 회로들의 계층 1과 계층 2의 W2W(wafer-to-wafer) 본딩을 도시하는 단면도이다.
[0030] 도 16은 MEMS 본드 릴리스 구조의 MEMS 희생 릴리스 층이 제거된 후 2-계층 3D IC의 실시예를 도시하는 단면도이다.
[0031] 도 17은 BOX 층 상에 남아있는 얇은 산화물 층을 제거하여 평탄한 상부 표면을 형성한 후 도 16의 3D IC의 단면도이다.
[0032] 도 18은 계층 2 내 BOX 층 및 BOX 층 바로 아래의 ILD(inter-layer dielectric) 층에 비아들이 형성된 후 도 17의 3D IC의 단면도이다.
[0033] 도 19는 금속 상호접속부들이 계층 2의 비아들 상에 추가 금속층의 일부로서 형성된 후 도 18의 3D IC의 단면도이다.
[0034] 도 20은 추가 ILD 층들이 비아들 상의 추가 금속 층 상에 형성된 후 도 19의 3D IC의 단면도이다.
[0035] 도 21은 집적 회로들의 계층 2 및 계층 1이 MEMS 본드 릴리스 구조를 이용함으로써 형성되고 함께 결합되는 3-계층 3D IC의 실시예의 단면도이다.
[0036] 개시내용의 양상들이 다음 설명에 설명되고, 관련 도면들은 특정 실시예들에 관한 것이다. 대안적인 실시예들이 본 개시내용의 범위를 벗어나지 않고 창안될 수 있다. 추가로, 본 개시내용의 관련 상세들을 모호하지 않게 하도록 잘 알려진 엘리먼트들은 상세하게 설명되지 않거나 생략될 것이다.
[0037] "예시적인"이라는 단어는 예시, 실례 또는 예증"의 역할을 의미하는 것으로 사용된다. "예시"로서 본 명세서에 기술된 임의의 실시예는, 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, 용어 "실시예들"은, 모든 실시예들이 설명되는 특징, 이점 또는 동작 모드를 포함할 것을 요구하지 않는다.
[0038] 본원에서 사용된 용어는 특정 실시예들만을 설명하기 위한 것이며 실시예들을 제한하려고 의도되지 않는다. 본원에 사용되는 바와 같이, 단수 표현들은 문맥상 명백하게 다르게 나타내어지지 않는 한, 복수형들도 포함하는 것으로 의도된다. 용어들 "구비하다(comprises)", "구비하는(comprising)", "포함다(includes)" 또는 "포함하는(including)"은 본원에서 이용될 때, 서술된 특징들, 정수들, 단계들, 동작들, 엘리먼트들 또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 또는 그들의 그룹들의 존재 또는 추가를 배제하지는 않는다는 것을 추가로 이해할 것이다. 또한, "또는"이라는 단어는 부울(Boolean) 연산자 "OR"와 동일한 의미를 가지며, 즉, 달리 명시하지 않는 한 "어느 하나" 및 "둘 모두"의 가능성들을 포함하며 "배타적 또는"("XOR")으로 제한되지 않는다는 것을 이해해야 한다.
[0039] 도 1은 캐리어 웨이퍼(102) 및 캐리어 웨이퍼(102)의 상부에 있는 MEMS(microelectromechanical system) 희생 릴리스 층(104)의 단면도이며, 이는 MEMS 본드 릴리스 구조를 제조하는 초기 단계의 구조의 실시예를 도시한다. 일 실시예에서, 캐리어 웨이퍼(102)는 실리콘 웨이퍼를 포함한다. MEMS 희생 릴리스 층(104)은 재료, 이를 테면, 몰리브덴(Mo), 게르마늄(Ge), 게르마늄 산화물(GeOx), 실리콘 이산화물(SiO2)을 포함하는 실리콘 산화물(SiOx), 또는 다른 타입들의 희생 재료를 포함할 수 있다. 일 실시예에서, MEMS 희생 릴리스 층(104)은 종래의 증착 프로세스, 이를 테면, 예를 들어, 화학 기상 증착(CVD), 플라즈마-강화 화학 기상 증착(PECVD), 물리적 기상 증착(PVD) 프로세스를 이용함으로써 캐리어 웨이퍼(102) 상에 제공될 수 있다.
[0040] 도 2는 캐리어 웨이퍼(102), 캐리어 웨이퍼(102)의 상부에 있는 MEMS 희생 릴리스 층(104), 및 MEMS 희생 릴리스 층(104)의 상부에 있는 산화물- 산화물 융합 본딩을 위한 산화물 층(106)의 단면도이며, MEMS 본드 릴리스 구조를 제조하는 제 2 단계의 구조의 일 실시예를 도시한다. 일 실시예에서, 산화물 층(106)은 산화물-산화물 본딩을 위한 실리콘 이산화물(SiO2)과 같은 얇은 산화물 재료를 포함한다. 일 실시예에서, 산화물 층(106)은, 예를 들어, CVD 프로세스와 같은 종래의 증착 프로세스를 이용함으로써 MEMS 희생 릴리스 층(104) 상에 제공될 수 있다. 추가적인 실시예에서, 산화물 층(106)은, 예를 들어, PECVD(plasma-enhanced chemical vapor deposition) 프로세스에 의해 MEMS 희생 릴리스 층(104) 상에 제공될 수 있다.
[0041] 도 3은 캐리어 웨이퍼(102) 상의 복수의 MEMS 포스트들 또는 필러들(108a, 108b, 108c,...)을 갖는 MEMS 포스트/필러 본드 릴리스 구조의 단면도이며, MEMS 본드 릴리스 구조를 제조하는 제 3 단계에서의 구조의 실시예를 도시한다. 일 실시예에서, MEMS 포스트들 또는 필러들(108a, 108b, 108c,...) 각각은 캐리어 웨이퍼(102)의 상부에 있는 MEMS 희생 릴리스 층(104) 및 MEMS 희생 릴리스 층(104)의 상부에 있는 산화물 층(106)을 포함한다. 일 실시예에서, 도 3에 도시된 바와 같이, MEMS 포스트들 또는 필러들(108a, 108b, 108c,...)은, 예를 들어, 도 2에 도시된 바와 같은 연속 MEMS 희생 릴리스 층(104) 및 산화물 층(106)을 패터닝 및 에칭함으로써 형성될 수 있다.
[0042] 도 3의 단면도는, 복수의 MEMS 포스트들 또는 필러들(108a, 108b, 108c,...)이 실질적으로 동일한 간격으로 서로 실질적으로 동일한 것으로 도시하지만, 주어진 캐리어 웨이퍼 상의 MEMS 포스트들 또는 필러들은 동일한 폭을 가질 필요가 없으며, 인접한 MEMS 포스트들 또는 필러들 간의 간격들이 도 10a 및 도 10b에 도시된 실시예를 참조하여 아래에서 설명되는 바와 같이 동일할 필요는 없다. 또한, 대안적인 실시예에서, MEMS 포스트들 또는 필러들이 제조될 필요가 없으며, MEMS 희생 릴리스 층(104)은 대신 연속 층으로 형성될 수 있고, 이는 도 11에 도시된 바와 같은 실시예를 참조하여 후술될 것이다.
[0043] 도 4a는, 도 1 내지 도 3에 도시된 바와 같은 캐리어 웨이퍼(102)와는 별도로 초기에 제공되는 트랜스퍼 기판(200)의 실시예의 단면도이다. 도 4a에 도시된 실시예에서, 트랜스퍼 기판(200)은 대향 표면들(204, 206)을 갖는 벌크 웨이퍼(202) 및 벌크 웨이퍼(202)의 표면들(204, 206) 상에 각각 배치된 2개의 반도체 산화물 층들(208 및 210)을 포함한다. 이 실시예에서, 2개의 반도체 산화물 층들(208 및 210)은 열적으로 산화되고 벌크 웨이퍼(202)를 샌드위치하도록 포지셔닝된다. 대안으로, 예시를 위해 단지 하나의 반도체 산화물 층(208)만이 벌크 웨이퍼(202)의 표면(204) 상에 제공된다. 일 실시예에서, 트랜스퍼 기판(200)의 벌크 웨이퍼(202)가 실리콘 웨이퍼를 포함하는 반면, 반도체 산화물 층들(208 및 210) 각각은 SiO2를 포함한다. 일 실시예에서, SiO2 층들(208 및 210)은, 예를 들어, 벌크 실리콘 웨이퍼(202)의 표면들을 열-산화시킴으로써 벌크 실리콘 웨이퍼(202) 상에 형성될 수 있다.
[0044] 실시예에서, 반도체 산화물 층(208)과 접촉하는 벌크 웨이퍼(202)의 표면(204) 근처의 부분(212)에 도펀트가 주입된다. 벌크 웨이퍼(202)가 도 4a에 도시된 바와 같이 2개의 반도체 산화물 층들(208 및 210)에 의해 샌드위치되는 실시예에서, 반도체 층들 중 하나와 접촉하는 벌크 웨이퍼의 표면들 중 하나 근처의 일 부분, 예를 들어, 반도체 산화물 층(208)과 접촉하는 벌크 웨이퍼(202)의 표면(204) 근처의 부분(212)에만 도펀트 주입이 제공될 수 있다. 일 실시예에서, H+ 델타 주입과 같은 이온 주입 프로세스는, 예를 들어, 벌크 웨이퍼(202)의 표면(204) 근처의 부분(212)에 제공될 수 있다. 도 4b는, 도 4a의 트랜스퍼 기판(200)이 뒤집혀 도 4b의 캐리어 기판(300)에 본딩되기 전, 캐리어 웨이퍼(102) 및 복수의 MEMS 포스트들 또는 필러들(108a, 108b, 108c)을 포함하는 캐리어 기판(300)의 단면도이며, 복수의 MEMS 포스트들 또는 필러들(108a, 108b, 108c)은 각각 도 3에 도시된 바와 같이 MEMS 희생 릴리스 층(104) 및 산화물층(106)을 구비한다.
[0045] 실제로, 트랜스퍼 기판(200)의 벌크 웨이퍼(202)의 하부 표면(206)보다는 상부 표면(204)으로부터 도펀트를 주입하는 것이 일반적으로 더 용이하며, 그 초기 배향이 도 4a에 도시되며, 도 4b에 도시된 바와 같은 MEMS 포스트/필러 본드 릴리스 구조의 초기 배향과 일치한다. 일 실시예에서, 트랜스퍼 기판(200)은, 이것이 캐리어 기판(300)(그 단면도가 5b에 도시됨)에 본딩되기 전에, 도 5a의 단면도에 도시된 바와 같이 거꾸로 뒤집어진다.
[0046] 도 6은, 뒤집힌 트랜스퍼 기판(200)이 캐리어 기판(300)에 본딩된 후, 캐리어 기판(300)과 트랜스퍼 기판(200)의 결합되어 있는 본딩된 구조의 실시예의 단면도이다. 도 6에 도시된 실시예에서, H+ 델타 주입이 제공되었던 벌크 웨이퍼(202)의 표면(204)과 접촉하는 반도체 산화물 층(208)이 MEMS 포스트들 또는 필러들(108a, 108b, 108c,...) 각각의 산화물 층(106)에 직접 본딩된다.
[0047] 도 7은, 벌크 웨이퍼(202)의 H+ 델타 주입 부분(212) 및 벌크 웨이퍼(202)의 H+ 델타 주입 부분(212)의 표면(204) 상의 반도체 산화물 층(208)을 캐리어 기판(300)과 함께 그대로 두면서, 캐리어 기판(300)으로부터 트랜스퍼 기판(200)의 부분의 분리를 도시하는 실시예의 단면도이다. 일 실시예에서, 벌크 웨이퍼(202)의 도핑되지 않은 부분(220) 및 벌크 웨이퍼(202)의 H+ 델타 주입 부분(212)에 대향하는 표면(206) 상의 반도체 산화물 층(210)이 벌크 웨이퍼(202)의 H+ 델타 주입 부분(212)으로부터 분리된다. 벌크 웨이퍼(202)의 H+ 델타 주입 부분(212)으로부터의 벌크 웨이퍼(202)의 도핑되지 않은 부분(220)의 분리는, 예를 들어, 절단에 의해 달성될 수 있다.
[0048] 도 8은 트랜스퍼 기판의 벌크 웨이퍼의 도핑되지 않은 부분이 벌크 웨이퍼(202)의 H+ 델타 주입 부분(212)으로부터 분리되거나 또는 절단된 후 MEMS 필러/포스트 본드 릴리스 구조의 단면도이다. 도 8에 도시된 바와 같이, 벌크 웨이퍼(202)의 H+ 델타 주입 부분(212) 및 벌크 웨이퍼(202)의 H+ 델타 주입 부분(212)의 표면(204) 상의 반도체 산화물 층(208)은 이제, 캐리어 웨이퍼(102) 및 복수의 MEMS 포스트들 또는 필러들(108a, 108b, 108c,...)(이들 각각은 MEMS 희생 릴리스 층(104) 및 얇은 산화물 층(106)을 각각 구비함)을 또한 포함하는 MEMS 포스트/필러 본드 릴리스 구조의 통합 부분들이다.
[0049] 일 실시예에서, SiO2 층을 포함할 수 있는 반도체 산화물 층(208)은 MEMS 포스트들 또는 필러들(108a, 108b, 108c, ...) 각각의 얇은 산화물 층(106) 바로 위에 위치된다. 트랜스퍼 기판(200)의 벌크 웨이퍼(202)가 실리콘을 포함하고 트랜스퍼 기판(200)의 반도체 산화물 층(208)이 SiO2를 포함하는 실시예에서, 벌크 웨이퍼(202)의 H+ 델타 주입 부분(212)과 반도체 산화물 층(208)이 SOI(silicon-on-insulator) 기판(400)을 함께 형성한다. 이러한 SOI 기판(400)은 또한, 3D IC들의 제조 시 SiO2 BOX 층으로도 간주될 수 있으며, 이는 도 13 내지 도 21을 참고하여 후술될 것이다.
[0050] 도 9는, SOI 기판(400)이 웨이퍼 표면 마감 프로세스들을 거친 후, 마감된 MEME 필러/포스트 본드 릴리스 구조의 실시예의 단면도이다. 일 실시예에서, 마감 공정은, 예를 들어, 도 7을 참고로 하여 상술된 바와 같이 MEMS 필러/포스트 본드 릴리스 구조로부터 벌크 웨이퍼의 도핑되지 않은 부분을 분리 또는 절단함으로써 비롯된 벌크 웨이퍼(202)의 H+ 델타 주입 부분(212)의 상부 표면(230)을 평탄화시키기 위한 본딩후 CMP(chemical mechanical polish) 프로세스를 포함할 수 있다. 추가적인 실시예에서, 마감 프로세스들은 또한, 예를 들어, SOI 기판(400)에 대한 오존 산화 처리를 포함할 수 있다.
[0051] 도 10a 및 도 10b는 각각, MEMS 포스트들 또는 필러들 중 일부가 상이한 폭들을 가질 수 있는, 반도체 웨이퍼에 걸친 MEMS 포스트/필러 본드 릴리스 구조의 실시예의 측/단면도 및 평면도이다. 도 10a 및 도 10b에서, 복수의 내부 MEMS 포스트들 또는 필러들(108a, 108b, 108c,...)은, 도 9를 참조하여 상술된 구조와 유사한 MEMS 포스트/필러 본드 릴리스 구조의 일부로서 제공된다. 내부 MEMS 포스트들 또는 필러들(108a, 108b, 108c,...) 이외에도, 도 10a 및 도 10b는 또한, 내부 MEMS 포스트들 또는 필러들(108a, 108b, 108c,...)을 둘러싸는 복수의 외부 MEMS 포스트들 또는 필러들(150a, 150b,...)을 도시한다. 일 실시예에서, 외부 MEMS 포스트들 또는 필러들(150a, 150b, ...) 각각은, 희생 층 릴리스 프로세스 동안 전체 본딩된-웨이퍼들의 충분한 구조적 지지를 제공하기 위해 캐리어 웨이퍼(102) 상에 내부 MEMS 포스트들 또는 필러들(108a, 108b, 108c,...)의 각각의 폭보다 더 넓은 폭을 갖는다. 상이한 폭들을 갖는 것 이외에도, 외부 MEMS 포스트들 또는 필러들(150a, 150b,...)은 MEMS 희생 릴리스 층(104) 및 얇은 산화물 층(106)을 포함하는 내부 MEMS 포스트들 또는 필러들(108a, 108b, 108c,...)의 것과 동일한 2-층 구조를 갖는다. 또 다른 실시예에서, 밀봉 링(160)은 또한 캐리어 웨이퍼(102)의 외주를 따라 제공된다. 일 실시예에서, 밀봉 링(160)은 또한, MEMS 희생 릴리스 층(104) 및 얇은 산화물 층(106)을 포함하는, 내부 및 외부 MEMS 포스트들 또는 필러들의 것과 동일한 2-층 구조를 갖는다.
[0052] 도 11은 MEMS 본드 릴리스 구조의 대안적인 실시예의 단면도이다. 상술된 MEMS 포스트들 또는 필러들 대신에, 도 11에 도시된 실시예에서의 MEMS 본드 릴리스 구조는, 캐리어 기판(500)을 형성하기 위해 캐리어 웨이퍼(102) 상에 연속적인 MEMS 희생 릴리스 층(504)을 포함한다. 일 실시예에서, H+ 델타 주입 프로세스에 의해 도핑될 수 있는 벌크 웨이퍼(202)의 층 및 반도체 산화물 층(208)을 포함하는 SOI 기판(400)이, 예를 들어, 캐리어 기판(500)에 본딩된다. 일 실시예에서, 예를 들어, 캐리어 웨이퍼(102)는 실리콘을 포함하는 반면, 벌크 웨이퍼(202)는 H+ 델타 도핑 실리콘을 포함한다. 일 실시예에서, 캐리어 웨이퍼(102)에 걸쳐 연속적으로 배치되는 MEMS 희생 릴리스 층(504)은, 희생 재료, 이를 테면, 예를 들어, Mo, Ge, GeOx 또는 SiO2를 포함하는 SiOx를 포함할 수 있다. 일 실시예에서, SOI 기판(400)의 반도체 산화물 층(208)은 SiO2를 포함한다.
[0053] 도 12 내지 도 21은 하나 또는 그 초과의 MEMS 본드 릴리스 구조들을 이용하여 집적 회로들의 다수의 계층들을 적층함으로써 3D IC를 제조하는 프로세스들의 실시예들을 도시하는 단면도들이며, 이의 실시예들은 도 1 내지 도 11에 대하여 상술된다. 도 12는 집적 회로들의 제 1 계층(계층 1)의 단면도이다. 실리콘 벌크 핸들러 또는 SOI(silicon-on-insulator) 기판을 포함할 수 있는 계층 1을 위한 웨이퍼(1202)가 종래의 방식으로 준비될 수 있다. 도 12에 도시된 실시예에서, 계층 1 내의 집적 회로들은 하나 또는 그 초과의 금속 층들(M1, M2, M3, M4층들)(1204, 1206, 1208 및 1210), 및 하나 또는 그 초과의 ILD(inter-layer dielectric) 층들(ILD-0, ILD-1, ILD-2, ILD-3층들)(1212, 1214, 1216 및 1218)을 포함할 수 있다.
[0054] 도 12에 도시된 바와 같이, 예를 들어, 비아들(V1, V2, V3)(1220, 1222 및 1224)을 포함하는 ILD 층들 중 하나 또는 그 초과의 것을 통해 금속 층들의 일부 또는 전부 사이의 전기적 상호접속부들에 복수의 비아들이 또한 제공될 수 있다. 일 실시예에서, 도 13을 참고하여 아래에 설명되는 바와 같이, 집적 회로의 제 2 계층(계층 2)과의 산화물 본딩을 위해 상부 금속 층(M4 층)(1210) 상에 추가 ILD 층(ILD-4 층)(1230)이 제공된다. 도 12를 참조하면, 복수의 본딩 패드들, 이를 테면, 본딩 패드들(1240 및 1242)이, 집적 회로들의 제 2 계층 내 대응하는 본딩 패드들과의 본딩을 위해 상부 ILD 층(1230)의 상부 금속층(M4 층)(1210)의 금속 콘택트들 중 적어도 일부의 상부에 제공된다.
[0055] 도 13은, MEMS 본드 릴리스 구조 상에 준비된 집적 회로들의 제 2 계층(계층 2)의 단면도이며, 이의 실시예들은 도 1 내지 도 11을 참조하여 상술되었다. 도 13에서, 캐리어 웨이퍼(102), 복수의 내부 MEMS 포스트들 또는 필러들(108a, 108b, 108c, ...), 복수의 외부 MEMS 포스트들 또는 필러들(150a, 150b, ...) 및 밀봉 링(160)(각각 MEMS 희생 릴리스 층(104) 및 얇은 산화물 층(106)을 구비함), 및 SOI 기판(400)(이산화 실리콘(SiO2) 층 및 활성 실리콘 층을 포함할 수 있는 BOX 층으로도 또한 지칭됨)을 포함하는, 도 10a에 도시된 같은 MEM들 포스트/필러 본드 릴리스 구조가 제공된다. 도 13을 참조하면, 복수의 금속 층들(M1, M2, M3, M4층들)(1302, 1304, 1306, 및 1308) 및 복수의 ILD 층들(ILD-0, ILD-1, ILD-2, ILD-3 층들)(1310, 1312, 1314 및 1316)이 SOI 기판 또는 BOX 층(400)의 상부에 제공된다.
[0056] 계층 1과 유사하게, 집적 회로들의 계층 2는, ILD 층들 중 하나 또는 그 초과의 것을 통해 금속 층들의 일부 또는 전부 사이의 전기적 상호접속부들에 제공된 복수의 비아들(V1, V2, V3)(1320, 1322 및 1324)을 또한 포함할 수 있다. 다시, 계층 1과 유사하게, 집적 회로들의 계층 2는 또한, 산화물 본딩을 위해 상부 금속층(M4 층)(1308) 상에 상부 ILD 층(ILD-4 층)(1330)을 포함할 수 있다. 더욱이, 복수의 본딩 패드들, 이를 테면, 본딩 패드들(1340 및 1342)이, 집적 회로들의 제 1 계층(계층 1) 내 대응하는 본딩 패드들과의 본딩을 위해 상부 ILD 층(1330) 내 상부 금속층(M4 층)(1308)의 금속 콘택트들 중 적어도 일부의 상부에 제공된다.
[0057] 도 14는, 집적 회로들의 계층 1과 계층 2가 함께 본딩되기 전 이 계층 1과 계층 2의 정렬을 도시하는 단면도이다. 도 14에서, 집적 회로들의 계층 2는 도 13의 단면도의 배향에서 거꾸로 뒤집혔다. 도 14에서, MEMS 포스트/필러 본드 릴리스 구조의 BOX 층(400)에 부착된 집적 회로의 계층 2가 거꾸로 뒤집힌 후, 계층 2의 본딩 패드들(1342 및 1340)이 각각 계층 1의 본딩 패드들(1240 및 1242)에 맞춰 조정된다. 도 14에 도시된 바와 같이, 일단 패드들이 서로 본딩되어, 충분히 양호한 전기 접속들, 즉, 충분한 접촉 영역들이 확립되도록, 대응하는 패드들이 서로 맞춰 조정되는 한, 주어진 계층의 각각의 본딩 패드의 폭이 다른 계층의 대응하는 본딩 패드의 폭과 동일할 필요는 없다.
[0058] 도 15는, 집적 회로들의 계층 2와 계층 1의 W2W(wafer-to-wafer) 본딩을 도시하는 단면도이다. 도 15에서, 계층 2를 계층 1에 본딩할 때, 계층 2의 본딩 패드들(1342 및 1340)이 각각 계층 1의 본딩 패드들(1240 및 1242)과 직접 접촉하게 됨으로써, 대응하는 본딩 패드들들 사이에 전기적 연결들이 확립된다. 또한, 계층 1의 상부 ILD 층(ILD-4 층)(1230)이 또한 계층 2의 상부 ILD 층(ILD-4 층)(1330)과 직접 접촉함으로써, 2-계층 3D IC가 형성된다.
[0059] 도 16은, 내부 MEMS 포스트들 또는 필러들(108a, 108b, 108c, ...), 외부 MEMS 포스트들 또는 필러들(150a, 150b), 및 밀봉 링(160) 각각 내의 MEMS 희생 릴리스 층(104)이 제거된 이후, 따라서 내부 및 외부 MEMS 포스트들 또는 필러들 및 밀봉 링 각각의 얇은 산화물 층(106)이 BOX 층(400)과 함께 그대로 있는 2-계층 3D IC의 일 실시예를 도시하는 단면도이다. MEMS 본드 릴리스 구조가 도 2에 도시되고 상기 설명된 바와 같은 복수의 MEMS 포스트들 또는 필러들을 포함하는 실시예에서, MEMS 희생 릴리스 층(104)의 제거 이후 얇은 산화물 층(106)은 도 16에 도시된 바와 같이 BOX 층(400) 상에 작은 돌출부들의 형태로 존재하게 될 것이다. MEMS 희생 릴리스 층(104)은, 습식 또는 건식 에칭 화학물질의, 릴리스-에칭 프로세스에 의해 용이하게 제거될 수 있다. 예를 들어, XeF2는 Mo 또는 Si 희생 층을 위한 건식-에칭 릴리스 화학물질로서 널리 이용된다. MEMS 희생 릴리스 층의 제거에 따라, 캐리어 웨이퍼(102)는 집적 회로들의 계층 2로부터 완전히 릴리스되거나 또는 분리된다.
[0060] 도 17은 BOX 층(400) 상에 남아있는 얇은 산화물 층(106)을 제거하여 BOX 층(400)의 평탄한 상부 표면(1702)을 형성한 후 도 16의 3D IC의 단면도이다. 일 실시예에서, BOX 층(400)의 상부 표면(1702)은, 종래의 연마 프로세스, 이를 테면, BEOL(back end-of-line)에서 CMP(chemical mechanical polish) 프로세스에 의해 평탄화될 수 있다. 도 18은, BOX 층(400) 및 BOX 층(400) 바로 아래의 계층 2의 ILD 층(ILD-0 층)(1310)을 통해 복수의 비아들(1802a, 1802b, 1802c,...)이 제공된 후 도 17의 3D IC의 단면도이다. 비아들(1802a, 1802b, 1802c)은 종래의 방식으로 BOX 층(400)의 지정된 부분들 및 BOX 층(400) 바로 아래의 ILD 층(ILD-0 층)(1310)의 대응 부분들을 제거함으로써 형성될 수 있다. 비아 형성 후, 이들 비아들은 금속(예를 들어, Cu)으로 채워지고, 그런다음 BEOL에서 통상적으로 사용되는 CMP 프로세스가 이어진다.
[0061] 도 19는, 하나 또는 그 초과의 금속 상호접속부들(1902a, 1902b, 1902c,...)이 비아들(1802a, 1802b, 1802c,...) 상에 추가 금속층(M5 층)의 일부로서 형성된 후 도 18의 3D IC의 단면도이다. 도 20은 하나 또는 그 초과의 일 실시예에서 추가 ILD 층들(ILD-5, ILD-6 층들)(2002 및 2004)이 M5 층 상에 형성된 후 도 19의 3D IC의 단면도이다. 추가 실시예에서, 금속 상호접속부들(2006a, 2006b, 2006c)을 갖는 다른 추가 금속 층(M6 층)이 ILD-5 층(2002)의 상부 상에 그리고 ILD-6 층(2004) 내에 제공된다. 또 다른 실시예에서, 복수의 비아들(2008a, 2008b, 2008c,...)이 ILD-5 층(2002)에 제공되어 M5 및 M6 층들의 금속 상호접속부들 간의 전기 연결들을 허용한다. 일 실시예에서, 하나 또는 그 초과의 본딩 패드들, 이를 테면, 본딩 패드들(2010a 및 2010b)이 M6 층의 하나 또는 그 초과의 금속 상호접속부들의 상부에 형성된다.
[0062] 도 21은 집적 회로들의 계층 2 및 계층 1이 도 12 내지 도 20을 참고하여 상술된 본딩 프로세스들에 의해 형성되고 함께 결합되는, 3-계층 3D IC의 실시예의 단면도이다. 도 21에 도시된 실시예에서, 집적 회로들의 추가 계층인, 계층 3은 상술된 계층 2의 형성 및 계층 1에 대한 본딩과 동일한 방식으로 계층 2의 상부에 형성된다. 도 21에서, 본딩 패드들(2110a 및 2110b)이, 예를 들어, 계층 3에 제공되고, W2W(wafer-to-wafer) 하이브리드-본딩 프로세스에서 계층 2의 본딩 패드들(2010a 및 2010b)과 각각 정렬된다.
[0063] 도 21에서, 상술된 MEMS 본드 릴리스 구조의 실시예에서 실리콘 이산화물(SiO2) 층 및 활성 실리콘 층에 의해 형성되는 추가 BOX 층(2120)이 계층 3에 제공된다. 또한, 하나 또는 그 초과의 금속 층들(M5, M6층들) 및 하나 또는 그 초과의 ILD 층들(ILD-5, ILD-6층들)이 BOX 층(2120)의 상부에 제공될 수 있으며, 하나 또는 그 초과의 본딩 패드들(2130a 및 2130b)이 일 실시예에서 M6 계층의 상부에 제공되어, 집적 회로들의 추가 계층(미도시)이 W2W 하이브리드-본딩 프로세스에서 계층 3에 본딩되게 할 수 있다. 집적 회로들의 다중 계층들은 유사한 방식으로 적층되어 다중-계층 3D IC를 생성할 수 있다.
[0064] 상술된 실시예들 중 일부는 실리콘 집적 회로들의 프로세싱에 관한 것이지만, 개시내용의 원리들은 또한 다른 재료들에 기초한 집적 회로들에도 적용가능하다. 다른 실시예들에서, 상부-계층 웨이퍼들의 반도체 재료들은 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 인듐 인화물(InP), 갈륨 니트라이드(GaN), 또는 다른 반도체와 같이, 실리콘 이외의 것일 수 있다. 또한, 하부-계층 웨이퍼는 절연성 기판 재료들과 같은 비-반도체일 수 있다. 예를 들어, 유리, 석영 기판 또는 평면 패널 디스플레이들 또는 센서들에서 사용되는 유리 패널조차도 하부-계층 웨이퍼용 절연 기판 재료들로 사용될 수 있다. 또한, 본 개시내용의 실시예들에 따른 MEMS 본드 릴리스 구조는 거친 그리고 미세 그라인딩과 같은 종래의 기계적 그라인딩 프로세스들에 의한 것이 아니라, 각각의 계층에 대한 BOX 층의 두께를 제어함으로써 정밀한 상부-계층 웨이퍼 박막화 및 두께 제어를 가능하게 하므로, 매우 작은 웨이퍼 TTV(total thickness variation)가 달성된다.
[0065] 또한, 종래의 기계적 웨이퍼 그라인딩 프로세스의 필요성을 없앰으로써, 기계적 웨이퍼 그라인딩 동안 도입된 기계적 응력으로 인한 상부 계층들에서의 회로 엘리먼트들의 전기적 특성들에 대한 악영향들이 방지될 수 있다. 또한, MEMS 희생층 릴리스 프로세스를 사용하면, 에칭에 의한 MEMS 희생층 릴리스가 시간 소모적인 기계적 그라인딩 프로세스들보다 더 빠를 수 있기 때문에 다중-계층 3D IC 디바이스들의 제조에서 높은 처리량이 달성될 수 있다. 3D IC 디바이스들의 제조 시 본 개시내용의 실시예들에 따른 MEMS 본드 릴리스 구조를 이용함으로써, 종래의 기계적 그라인딩 프로세스들로부터 발생된 회로 엘리먼트들에 대한 반도체 재료들의 낭비 및 기계적 응력을 방지함으로써 보다 낮은 재료 비용, 더 높은 수율 및 보다 우수한 재료 활용이 달성될 수 있다.
[0066] 상기 개시내용은 예시적인 실시예들을 설명하지만, 다양한 변경들 및 수정들이 첨부된 청구범위로부터 벗어나지 않고 본원에서 이루어질 수 있다는 것을 주목해야 한다. 본원에 설명된 실시예들에 따른 방법 및 장치 청구항들의 기능들, 단계들 또는 동작들은, 명시적으로 다르게 언급되지 않는 한, 임의의 특정 순서로 수행될 필요는 없다. 또한, 엘리먼트들이 단수로 설명되거나 청구될 수 있지만, 단수에 대한 제한이 명시적으로 언급되지 않는 한 복수인 것으로 고려된다.

Claims (30)

  1. MEMS(microelectromechanical system) 본드 릴리스 구조로서,
    캐리어 웨이퍼;
    상기 캐리어 웨이퍼 상의 MEMS 희생 릴리스 층;
    상기 MEMS 희생 릴리스 층 상의 산화물 층;
    상기 MEMS 희생 릴리스 층 상의 반도체 산화물 층;
    상기 반도체 산화물 층 상의 활성 반도체 층 ―상기 반도체 산화물 층은 상기 산화물 층의 표면과 접촉하고 그리고 상기 MEMS 희생 릴리스 층은 상기 산화물 층의 대향 표면과 접촉함―; 및
    서로로부터 이격된 복수의 MEMS 포스트들을 포함하고,
    상기 복수의 MEMS 포스트들 각각은 상기 MEMS 희생 릴리스 층을 포함하고, 상기 복수의 MEMS 포스트들은 상기 캐리어 웨이퍼 상의 하나 또는 그 초과의 내부 MEMS 포스트들 및 상기 하나 또는 그 초과의 내부 MEMS 포스트들을 적어도 부분적으로 둘러싸는 하나 또는 그 초과의 외부 MEMS 포스트들을 포함하고, 그리고 상기 하나 또는 그 초과의 외부 MEMS 포스트들 중 적어도 일부는 상기 하나 또는 그 초과의 내부 MEMS 포스트들 중 적어도 일부와 상이한 폭을 갖는, MEMS(microelectromechanical system) 본드 릴리스 구조.
  2. 제 1 항에 있어서,
    상기 반도체 산화물 층은 실리콘 이산화물(SiO2) 층을 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조.
  3. 제 2 항에 있어서,
    상기 활성 반도체 층은 상기 SiO2 층 상에 활성 실리콘 층을 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조.
  4. 제 1 항에 있어서,
    상기 MEMS 희생 릴리스 층은 몰리브덴(Mo), 게르마늄(Ge), 게르마늄 산화물(GeOx) 및 실리콘 산화물(SiOx)로 이루어진 그룹으로부터 선택된 재료를 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조.
  5. 제 1 항에 있어서,
    상기 복수의 MEMS 포스트들 각각은, 상기 MEMS 희생 릴리스 층 상에, 상기 MEMS 희생 릴리스 층을 상기 반도체 산화물 층과 본딩하기 위한 상기 산화물 층을 더 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조.
  6. 제 1 항에 있어서,
    상기 반도체 산화물 층 및 상기 활성 반도체 층은 BOX(buried oxide) 층을 함께 형성하는, MEMS(microelectromechanical system) 본드 릴리스 구조.
  7. MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법으로서,
    캐리어 웨이퍼를 제공하는 단계;
    상기 캐리어 웨이퍼 상에 MEMS 희생 릴리스 층을 제공하는 단계;
    상기 MEMS 희생 릴리스 층 상에 산화물 층을 제공하는 단계;
    상기 MEMS 희생 릴리스 층 상에 반도체 산화물 층을 제공하는 단계;
    상기 반도체 산화물 층 상에 활성 반도체 층을 제공하는 단계 ―상기 반도체 산화물 층은 상기 산화물 층의 표면과 접촉하고 그리고 상기 MEMS 희생 릴리스 층은 상기 산화물 층의 대향 표면과 접촉함―; 및
    서로로부터 이격된 복수의 MEMS 포스트들을 제공하는 단계를 포함하고,
    상기 복수의 MEMS 포스트들 각각은 상기 MEMS 희생 릴리스 층을 포함하고, 상기 복수의 MEMS 포스트들은 상기 캐리어 웨이퍼 상의 하나 또는 그 초과의 내부 MEMS 포스트들 및 상기 하나 또는 그 초과의 내부 MEMS 포스트들을 적어도 부분적으로 둘러싸는 하나 또는 그 초과의 외부 MEMS 포스트들을 포함하고, 그리고 상기 하나 또는 그 초과의 외부 MEMS 포스트들 중 적어도 일부는 상기 하나 또는 그 초과의 내부 MEMS 포스트들 중 적어도 일부와 상이한 폭을 갖는, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 MEMS 희생 릴리스 층을 제공하는 단계는,
    상기 캐리어 웨이퍼 상에 희생 릴리스 재료를 증착하는 단계; 및
    상기 MEMS 희생 릴리스 재료 상에 산화물 재료를 증착하는 단계를 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법.
  9. 제 8 항에 있어서,
    상기 희생 릴리스 재료를 증착하는 단계는 몰리브덴(Mo), 게르마늄(Ge), 게르마늄 산화물(GeOx) 및 실리콘 산화물(SiOx)로 이루어진 그룹으로부터 선택된 재료를 증착하는 단계를 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법.
  10. 제 8 항에 있어서,
    상기 희생 릴리스 재료를 증착하는 단계는 CVD(chemical vapor deposition), PECVD(plasma-enhanced chemical vapor deposition) 또는 PVD(physical vapor deposition)에 의해 상기 희생 릴리스 재료를 증착하는 단계를 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법.
  11. 제 8 항에 있어서,
    상기 산화물 재료를 증착하는 단계는 CVD(chemical vapor deposition), PECVD(plasma-enhanced chemical vapor deposition) 또는 PVD(physical vapor deposition)에 의해 상기 산화물 재료를 증착하는 단계를 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법.
  12. 제 7 항에 있어서,
    벌크 웨이퍼 및 상기 벌크 웨이퍼의 표면 상에 적어도 하나의 반도체 산화물 층을 포함하는 트랜스퍼 기판을 제공하는 단계; 및
    상기 반도체 산화물 층과 접촉하는 상기 벌크 웨이퍼의 상기 표면 근처의 상기 벌크 웨이퍼의 제 1 부분에 H+ 델타 주입을 적용하는 단계를 더 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법.
  13. 제 12 항에 있어서,
    상기 트랜스퍼 기판을, 상기 캐리어 웨이퍼, 상기 MEMS 희생 릴리스 층, 상기 반도체 산화물 층 및 상기 활성 반도체 층을 포함하는 상기 캐리어 기판에 본딩하는 단계를 더 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법.
  14. 제 13 항 에있어서,
    상기 트랜스퍼 기판을 상기 캐리어 기판에 본딩하는 단계는 상기 트랜스퍼 기판의 상기 반도체 산화물 층을 상기 MEMS 희생 릴리스 층에 본딩하는 단계를 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법.
  15. 제 14 항에 있어서,
    상기 트랜스퍼 기판의 상기 벌크 웨이퍼의 제 2 부분을 상기 캐리어 기판으로부터 분리하는 단계; 및
    H+ 델타 주입을 갖는 상기 벌크 웨이퍼의 제 1 부분을 상기 반도체 산화물 층과 접촉하게 하는 단계를 더 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법.
  16. 제 15 항에 있어서,
    상기 트랜스퍼 기판의 상기 반도체 산화물 층은 실리콘 이산화물(SiO2)을 포함하고, 상기 트랜스퍼 기판의 상기 벌크 웨이퍼는 실리콘(Si)을 포함하는, MEMS(microelectromechanical system) 본드 릴리스 구조를 제조하는 방법.
  17. 3차원 집적 회로 디바이스로서,
    기판;
    하나 또는 그 초과의 금속층들 및 하나 또는 그 초과의 ILD(inter-layer dielectric) 층들을 포함하는, 하나 또는 그 초과의 집적 회로들의 제 1 계층;
    상기 하나 또는 그 초과의 금속층들 및 하나 또는 그 초과의 ILD 층들을 포함하는, 하나 또는 그 초과의 집적 회로들의 제 2 계층;
    상기 하나 또는 그 초과의 집적 회로들의 제 2 계층 내 상기 ILD 층들 중 적어도 하나와 접촉하는 제 1 BOX(buried oxide) 층;
    상기 BOX 층 상의 MEMS 희생 릴리스 층; 및
    서로로부터 이격된 복수의 MEMS 포스트들을 포함하고,
    상기 복수의 MEMS 포스트들 각각은 상기 MEMS 희생 릴리스 층을 포함하고, 상기 복수의 MEMS 포스트들은 상기 BOX 층 상의 하나 또는 그 초과의 내부 MEMS 포스트들 및 상기 하나 또는 그 초과의 내부 MEMS 포스트들을 적어도 부분적으로 둘러싸는 하나 또는 그 초과의 외부 MEMS 포스트들을 포함하고, 상기 하나 또는 그 초과의 외부 MEMS 포스트들 중 적어도 일부는 상기 하나 또는 그 초과의 내부 MEMS 포스트들 중 적어도 일부와 상이한 폭을 갖는, 3차원 집적 회로 디바이스.
  18. 제 17 항에 있어서,
    상기 제 1 BOX 층은 실리콘(Si) 층 및 실리콘 이산화물(SiO2) 층을 포함하는, 3차원 집적 회로 디바이스.
  19. 제 17 항에 있어서,
    상기 하나 또는 그 초과의 집적 회로들의 제 1 계층은 하나 또는 그 초과의 본딩 패드들의 제 1 세트를 더 포함하며,
    상기 하나 또는 그 초과 집적 회로들의 제 2 계층은 하나 또는 그 초과의 본딩 패드들의 제 2 세트를 더 포함하며,
    상기 제 1 세트 내의 본딩 패드들 중 적어도 하나는 상기 제 2 세트 내의 본딩 패드들 중 적어도 하나에 연결되는, 3차원 집적 회로 디바이스.
  20. 제 17 항에 있어서,
    상기 기판은 SOI(silicon-on-insulator) 기판을 포함하는, 3차원 집적 회로 디바이스.
  21. 제 17 항에 있어서,
    상기 기판은 실리콘(Si) 벌크 핸들러를 포함하는, 3차원 집적 회로 디바이스.
  22. 3차원 집적 회로 디바이스를 제조하는 방법으로서,
    기판을 제공하는 단계;
    하나 또는 그 초과의 금속층들 및 하나 또는 그 초과의 ILD(inter-layer dielectric) 층들을 포함하는, 하나 또는 그 초과의 집적 회로들의 제 1 계층을 형성하는 단계;
    상기 하나 또는 그 초과의 금속층들 및 하나 또는 그 초과의 ILD 층들을 포함하는, 하나 또는 그 초과의 집적 회로들의 제 2 계층을 형성하는 단계;
    상기 하나 또는 그 초과의 집적 회로들의 제 2 계층 내 상기 ILD 층들 중 적어도 하나와 접촉하는 제 1 BOX(buried oxide) 층을 형성하는 단계 ― 상기 하나 또는 그 초과의 집적 회로들의 제 2 계층을 형성하는 단계는 캐리어 웨이퍼, 상기 캐리어 웨이퍼 상의 MEMS(microelectromechanical system) 희생 릴리스 층, 및 상기 MEMS 희생 릴리스 층 상의 상기 제 1 BOX 층을 포함하는 MEMS 본드 릴리스 구조 상에 상기 하나 또는 그 초과의 집적 회로들의 제 2 계층을 형성하는 단계를 포함하고, 상기 MEMS 희생 릴리스 층은 서로로부터 이격된 복수의 MEMS 포스트들을 포함하고, 상기 복수의 MEMS 포스트들은 상기 캐리어 웨이퍼 상의 하나 또는 그 초과의 내부 MEMS 포스트들 및 상기 하나 또는 그 초과의 내부 MEMS 포스트들을 적어도 부분적으로 둘러싸는 상기 하나 또는 그 초과의 외부 MEMS 포스트들을 포함하고, 그리고 상기 하나 또는 그 초과의 외부 MEMS 포스트들 중 적어도 일부는 상기 하나 또는 그 초과의 내부 MEMS 포스트들 중 적어도 일부와 상이한 폭을 가짐―; 및
    상기 제 2 계층 내 상기 ILD 층들 중 적어도 하나 및 상기 제 1 BOX 층을 통해 하나 또는 그 초과의 비아들을 형성하는 단계를 포함하는, 3차원 집적 회로 디바이스를 제조하는 방법.
  23. 제 22 항에 있어서,
    상기 하나 또는 그 초과의 집적 회로들의 제 2 계층을 형성하는 단계는 상기 하나 또는 그 초과의 집적 회로들의 제 2 계층 내 하나 또는 그 초과의 본딩 패드들을 상기 하나 또는 그 초과의 집적 회로들의 제 1 계층 내 하나 또는 그 초과의 본딩 패드들에 맞춰 조정하는 단계를 포함하는, 3차원 집적 회로 디바이스를 제조하는 방법.
  24. 제 23 항에 있어서,
    상기 하나 또는 그 초과의 집적 회로들의 제 2 계층을 형성하는 단계는 상기 하나 또는 그 초과의 집적 회로들의 제 2 계층 내 상기 하나 또는 그 초과의 본딩 패드들을 상기 하나 또는 그 초과의 집적 회로들의 제 1 계층 내 상기 하나 또는 그 초과의 본딩 패드들과 본딩하는 단계를 더 포함하는, 3차원 집적 회로 디바이스를 제조하는 방법.
  25. 제 22 항에 있어서,
    상기 MEMS 희생 릴리스 층을 릴리스함으로써 상기 하나 또는 그 초과의 집적 회로들의 제 2 계층으로부터 상기 캐리어 웨이퍼를 분리하는 단계를 더 포함하는, 3차원 집적 회로 디바이스를 제조하는 방법.
  26. 제 25 항에 있어서,
    상기 하나 또는 그 초과의 비아들 위로 하나 또는 그 초과의 금속 상호접속부들을 형성하는 단계;
    상기 금속 상호접속부들 상에 상기 하나 또는 그 초과의 금속층들 및 하나 또는 그 초과의 ILD 층들을 형성하는 단계; 및
    상기 하나 또는 그 초과의 금속층들 상에 복수의 본딩 패드들을 형성하는 단계를 더 포함하는, 3차원 집적 회로 디바이스를 제조하는 방법.
  27. 제 22 항에 있어서,
    상기 하나 또는 그 초과의 금속층들 및 하나 또는 그 초과의 ILD 층들을 포함하는, 하나 또는 그 초과의 집적 회로들의 제 3 계층을 형성하는 단계; 및
    상기 하나 또는 그 초과의 집적 회로들의 제 3 계층 내 상기 ILD 층들 중 적어도 하나와 접촉하는 제 2 BOX 층을 형성하는 단계를 더 포함하는, 3차원 집적 회로 디바이스를 제조하는 방법.
  28. 제 27 항에 있어서,
    상기 제 3 계층 내 상기 ILD 층들 중 적어도 하나 및 상기 제 2 BOX 층을 통해 하나 또는 그 초과의 비아들을 형성하는 단계를 더 포함하는, 3차원 집적 회로 디바이스를 제조하는 방법.
  29. 제 27 항에 있어서,
    상기 하나 또는 그 초과의 집적 회로들의 제 3 계층을 형성하는 단계는 캐리어 웨이퍼, 상기 캐리어 웨이퍼 상의 MEMS(microelectromechanical system) 희생 릴리스 층, 및 상기 MEMS 희생 릴리스 층 상의 상기 제 2 BOX 층을 포함하는 MEMS 본드 릴리스 구조 상에 상기 하나 또는 그 초과의 집적 회로들의 제 3 계층을 형성하는 단계를 포함하는, 3차원 집적 회로 디바이스를 제조하는 방법.
  30. 제 29 항에 있어서,
    상기 MEMS 희생 릴리스 층을 릴리스함으로써 상기 하나 또는 그 초과의 집적 회로들의 제 3 계층으로부터 상기 캐리어 웨이퍼를 분리하는 단계를 더 포함하는, 3차원 집적 회로 디바이스를 제조하는 방법.
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