KR20120010120A - 임시 반도체 구조 본딩 방법들 및 관련 본딩된 반도체 구조들 - Google Patents

임시 반도체 구조 본딩 방법들 및 관련 본딩된 반도체 구조들 Download PDF

Info

Publication number
KR20120010120A
KR20120010120A KR1020110058448A KR20110058448A KR20120010120A KR 20120010120 A KR20120010120 A KR 20120010120A KR 1020110058448 A KR1020110058448 A KR 1020110058448A KR 20110058448 A KR20110058448 A KR 20110058448A KR 20120010120 A KR20120010120 A KR 20120010120A
Authority
KR
South Korea
Prior art keywords
semiconductor structure
semiconductor
wafer
bonded
carrier wafer
Prior art date
Application number
KR1020110058448A
Other languages
English (en)
Other versions
KR101311332B1 (ko
Inventor
마리암 사다카
이오누트 라두
Original Assignee
에스오아이테크 실리콘 온 인슐레이터 테크놀로지스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/839,203 external-priority patent/US8461017B2/en
Priority claimed from FR1056122A external-priority patent/FR2963162B1/fr
Application filed by 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 filed Critical 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스
Publication of KR20120010120A publication Critical patent/KR20120010120A/ko
Application granted granted Critical
Publication of KR101311332B1 publication Critical patent/KR101311332B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2011—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline insulating material, e.g. sapphire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H01L21/67721—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations the substrates to be conveyed not being semiconductor wafers or large planar substrates, e.g. chips, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Micromachines (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

반도체 구조 제조 방법에 있어서, 캐리어 다이 또는 웨이퍼 내에 약화된 구역을 형성하도록 캐리어 다이 또는 웨이퍼에 원자를 주입하는 단계 및 반도체 구조로 캐리어 다이 또는 웨이퍼를 본딩하는 단계를 포함하는 반도체 구조 제조 방법이 제공된다. 반도체 구조는 반도체 구조를 다루는 캐리어 다이 또는 웨이퍼를 사용하며 처리될 수 있다. 반도체 구조는 다른 반도체 구조에 본딩 될 수 있고, 캐리어 다이 또는 웨이퍼는 내부의 약화된 구역에 따라서 나누어 질 수 있다. 본딩된 반도체 구조들은 그러한 방법을 사용하여 제조된다.

Description

임시 반도체 구조 본딩 방법들 및 관련 본딩된 반도체 구조들{Temporary semiconductor structure bonding methods and related bonded semiconductor structures}
본 발명은 일반적으로, 3차원 반도체 구조를 형성하는데 유용한 임시 반도체 다이 및/또는 웨이퍼 본딩 방법에 관련되고, 임시 반도체 다이 및/또는 웨이퍼 본딩 방법을 이용하여 형성된 중간 구조에 관련되고, 그리고 임시 반도체 웨이퍼 본딩 방법에 사용되는 이온 주입 구역을 포함하는 반도체 다이들 및/또는 웨이퍼들에 관련된다.
2 이상 반도체 구조의 3차원(3D) 집적은 마이크로전자 어플리케이션에 많은 장점을 보일 수 있다. 예를 들어, 마이크로전자 부품의 3D 집적은 향상된 전기적 성능과 전력 소비를 일으킬 수 있고, 동시에 디바이스 풋 프린트의 면적을 줄일 수 있다. 예를 들어, P.Garrou 등의 “The Handbook of 3D Integration”(Wiley-VCH, 2008) 참조할 것.
반도체 구조의 3D 집적은 반도체 다이를 하나 이상의 추가적인 반도체 다이들(즉, 다이 대 다이 간(D2D))에 부착하여, 반도체 다이를 하나 이상의 반도체 웨이퍼들(즉, 다이 대 웨이퍼(D2W))에 부착하여, 반도체 웨이퍼를 하나 이상의 추가적인 반도체 웨이퍼들(즉, 웨이퍼 대 웨이퍼(W2W))에 부착하여, 또는 이들의 조합에 의하여 제조될 수 있다.
몇몇 공정 시퀀스가, 예를 들어 개별 반도체 구조들 사이에 전기 접속, 하나 이상의 반도체 구조들의 박막화, 개별 반도체 구조들의 정렬 및 본딩을 포함하는 3D 집적된 반도체 구조의 형성을 촉진하도록 개발되어왔다. 특히, 3D 집적 반도체 구조를 포함하는 하나 이상의 반도체 구조들의 박막화는 예를 들어, 개선된 열 방출 및 전기 저항의 감소를 포함하는 많은 이유로 인하여 사용될 수 있다. 그러나, 3D 집적된 반도체 구조를 포함하는 하나 이상의 반도체 구조의 박막화에 의하여 생산될 수 있는 잇점으로 인하여 공정의 복잡도 또한 증가 되는데, 예를 들어, 반도체 구조는 박막화 과정에 의하여 상대적으로 불안정해질 수 있고, 그래서, 크래킹, 균열 또는 현존하는 장비 및 물질을 사용하는 공정동안의 다른 손상을 입기 쉬울 수 있다.
이러한 문제에 대한 한가지 제안된 솔루션은 반도체 구조를 바인딩 하는 것인데, 예를 들어, 반도체 웨이퍼의 공정(예를 들어, 박막화) 동안 기계적 내구력을 제공하기 하는 다른 웨이퍼(예를 들어, 캐리어 웨이퍼)와 같은, 강화 기판에 반도체 웨이퍼와 같은 것을 바인딩하는 것이다. 반도체 웨이퍼를 강화 기판에 본딩하는 공정은 웨이퍼 본딩이라고 흔히 언급된다. 반도체 웨이퍼의 공정 후에, 강화 기판은 반도체로부터 방출될 수 있다.
예를 들어, 반도체 웨이퍼는 접착 물질을 이용하여 강화 기판에 일시적으로 본딩될 수 있다. 접착 물질은 반도체 웨이퍼를 지지하는 힘을 견디고, 반도체 웨이퍼의 공정 동안 기판을 함께 강화 시킨다. 또한, 접착 물질 및 강화 기판은 반도체 웨이퍼의 공정 동안에 반도체 웨이퍼에 구조적 안정성을 제공하도록 기계적 지지대와 같이 기능할 수 있다. 폴리이미드, BCB(benzocyclobutene), NAFION？ 및 포토레지스트 물질과 같은 많은 스핀-코팅된 단결정 폴리머들은 웨이퍼 본딩을 위한 접착물질로 사용되었다.
접착 물질들은 증가된 온도에서 불안정할 수 있고, 그러나, 이는 반도체 디바이스 공정이 이루어지는 온도를 제한할 수 있다. 또한, 용액 또는 용액 증기는 증가된 온도에서 그러한 접착물질로부터 릴리즈될 수 있다. 이러한 공정은 "outgassing"이라고 지칭할 수 있다. "Outgassing"은 접착물질에서 버블(bubble) 또는 보이드(void)의 형성을 야기한다. 그러한 버블 또는 보이드는 반도체 웨이퍼 및 강화 기판 사이에 불균일한 본딩력을 야기할 수 있고, 본딩의 완결성을 해할 수 있다. 접착물질은 화학적 제거 공정(예를 들어, 용액에서 용해)을 이용한 반도체 웨이퍼 공정 후에 완전히 제거된다. 화학적 제거 공정은 시간-소모적일 수 있고, 반도체 웨이퍼 상에 형성되는 집적회로 디바이스 및 반도체 디바이스를 손상시킬 수 있다. 따라서, 접착 본딩은 강화 기판에 반도체 웨이퍼를 일시적으로 본딩하는데 사용되면 문제를 일으킬 수 있다.
공정중 반도체 웨이퍼의 지지를 제공하는 다른 방법은 소위 "직접" 웨이퍼 본딩 공정을 사용하여 두개의 반도체 기판을 직접 본딩하는 것이다. 직접 웨이퍼 본딩 공정은 3차원(3D) 디바이스 집적을 위한 진보된 IC들의 공정에 대해 관련 있는 반도체 온 절연체(SeOI) 구조들(예를 들어, 실리콘 온 절연체(SOI) 구조)을 형성하는데 전통적으로 사용되었다. 종래 직접 웨이퍼 본딩 공정에서 표면 산화 레이어는 적어도 하나의 웨이퍼 상에 형성될 수 있다. 표면 산화 레이어는 실리콘 물질 또는 다른 웨이퍼의 표면 상에 산화물질에 본딩될 수 있다. 예를 들어, 반도체 웨이퍼 상에 산화 물질의 표면은 강화 기판의 표면과 접촉될 수 있고, 두개의 구조들은 원자 및/또는 분자 접착을 통하여 함께 본딩될 수 있다. 두 개의 반도체 웨이퍼들 사이에 본딩을 접착하기 위해서, 반도체 웨이퍼들은 표면 화학성질(즉, 친수성 및 소수성)과 호환되는 낮은 표면 거칠기를 가져야 하고, 먼지등 다른 불순물에서 적어도 실질적으로 자유로워야 한다.
상술한 종래기술의 문제점을 극복하는 3차원 반도체 구조를 형성하는 반도체 다이 또는 웨이퍼 본딩 방법이 요구된다.
일 실시예에서, 본 발명은 반도체 구조를 제조하는 방법을 포함한다. 제1 반도체 구조는 제1 기판 상에 집적회로의 적어도 일부분을 포함하도록 형성된다. 이온들은 캐리어 웨이퍼에 주입되어, 캐리어 웨이퍼 내에 약화된 구역을 형성한다. 캐리어 웨이퍼는 제1 반도체 구조의 제1 면에 직접적으로 본딩된다. 캐리어 웨이퍼가 제1 반도체에 부착되고 캐리어 웨이퍼가 제1 반도체 구조를 다루는 데 사용되는 동안, 제1 반도체 구조는 처리된다. 집적회로의 적어도 일부분을 포함하는 제2 반도체 구조는 캐리어 웨이퍼가 직접적으로 본딩되는 반도체 구조의 제1 면과 반대의 제1 반도체 구조의 제2 면에 직접적으로 본딩된다. 캐리어 웨이퍼로부터 물질의 레이어는 그 안에 약화된 구역을 따라서 캐리어 웨이퍼의 남은 부분으로부터 분리된다.
본 발명은 반도체 구조의 제조 방법의 추가적인 실시예를 포함한다. 이온들은 제1 반도체 구조로 주입되어 그 내부에 약화된 구역을 형성하고, 제1 반도체 구조의 표면은 제2 반도체 구조의 표면에 직접적으로 본딩되어 제1 반도체 구조 및 제2 반도체 구조를 포함하는 본딩된 반도체 구조를 형성한다. 본딩된 반도체 구조는 제1 반도체 구조를 사용하여 다루어지고, 그동안 제2 반도체 구조의 일부분을 제거하고, 제2 반도체 구조를 통하여 적어도 부분적으로 확장하는 적어도 하나의 도전체의 구조를 노출한다. 제2 반도체 구조를 통하여 드러난 적어도 하나의 도전체의 구조는 제3 반도체 구조의 적어도 하나의 도전체의 구조와 정렬된다. 본딩된 반도체 구조 및 제3 반도체 구조가 가열되어, 제2 반도체 구조를 통하여 노출된 적어도 하나의 도전체의 구조가 본딩된 반도체 구조 및 제3 반도체 구조를 가열하는 것에 응답하여 제3 반도체 구조의 적어도 하나의 도전체의 구조에 직접적으로 본딩된다. 제1 반도체 구조는 본딩된 반도체 구조 및 제3 반도체 구조를 가열하는 것에 응답하여 약화된 구역을 따라서 나뉠 수 있고, 상기 제2 반도체 구조 상에 제1 반도체 구조의 부분을 남길 수 있다.
본 발명의 추가적인 실시예들은 본 명세서에서 설명된 바와 같이 반도체 구조를 제조하는 방법 동안 형성되는 본딩된 반도체 구조를 포함한다. 예를 들어, 본딩된 반도체 구조는 복수의 본딩된, 처리된 반도체 구조를 포함할 수 있고, 캐리어 다이 또는 웨이퍼는 상기 복수의 본딩된, 처리된 반도체 구조의 적어도 하나의 처리된 반도체 구조에 본딩된다. 캐리어 다이 또는 웨이퍼는 상기 복수의 본딩된, 처리된 반도체 구조의 적어도 하나의 처리된 반도체 구조에 본딩된 캐리어 다이 또는 웨이퍼의 표면으로부터 10 nm 및 1000 nm 사이의 평균 깊이에서 복수의 주입된 이온들을 그 안에 포함하는 약화된 지역을 가질 수 있다.
다른 화학적 성질을 가지는 반도체 웨이퍼를 접착물질을 이용하지 않고 직접적으로 임시 반도체 구조를 본딩할 수 있다.
상세한 설명은 본 발명의 실시예로 간주되는 것을 명백하게 청구하고 특별히 지적하는 청구항으로 결론나고, 본 발명의 실시예들의 장점은 첨부된 도면들과 함께 읽으면 본 발명의 실시예의 특정예의 설명으로 더욱 쉽게 확실해 질 수 있다.
도 1은 쓰루 웨이퍼 상호연결을 포함하는 처리된 반도체 구조의 개략적 단면도이다.
도 2는 본 발명의 실시예에 따라서, 캐리어 웨이퍼를 포함하는 다른 반도체 구조에 직접적으로 본딩된 도 1의 처리된 반도체 구조를 포함하는 본딩된 반도체 구조의 개략적 단면도이다.
도 3은 처리된 반도체 구조에 본딩되기 전에 도 2에 도시된 캐리어 웨이퍼의 개략적 단면도이다.
도 4는 처리된 반도체 구조를 다루는 캐리어 웨이퍼를 사용하면서, 처리된 반도체 구조를 박막화한 후에 도 2의 본딩된 반도체 구조의 개략적 단면도이다.
도 5는 본 발명 방법의 실시예에 따라서 본딩된 반도체 구조가 부착될 수 있는 처리된 반도체 구조와 정렬되고 반전된 도 4에서 도시된 본딩된 반도체 구조의 단면도이다.
도 6는 도 5에서 도시된 정렬된 반도체 구조와 함께 본딩에 의하여 형성될 수 있는 본딩된 반도체 구조의 개략적 단면도이고, 반도체 구조의 본딩 후에 캐리어 웨이퍼의 일부분을 더 설명한다.
도 7은 본 발명에 따른 방법의 실시예에 따라서 형성될 수 있는 3차원 반도체 구조의 개략적 단면도이다.
도 8 반도체 구조의 개략적 단면도이고, 3 차원 집적 공정에서 상대적으로 더 큰 반도체 웨이퍼 상에 개별적 반도체 다이스의 본딩을 포함하는 발명의 방법의 실시예를 도시한다.
다음의 상세한 설명은 물질 타입과 공정 조건과 같은 특정 세부사항을 제공하고, 이는 본 발명의 실시예와 이들의 구현에 대한 구체적인 설명을 제공하기 위함이다. 그러나, 당업자는 본 발명의 실시예는 종래 제조 기술과 연관하여 이러한 특정 세부사항들을 이용하지 않고 실행될 수 있다는 것을 이해할 수 있다. 또한, 본 명세서에서 제공되는 상세한 설명은 반도체 디바이스 또는 시스템을 제조하기 위한 완전한 공정 흐름을 형성하지 않는다. 본 발명의 실시예를 이해하기 위해 필요한 단지 이러한 활동들 및 구조들은 본 명세서에서 상세하게 설명된다. 본 명세서에서 설명되는 물질들은 스핀 코팅(spin coating), 블랭킷 코팅(blanket coating), Bridgeman과 Czochralski 공정, 화학 기상 증착("CVD"), 플라즈마 강화 화학기상 증착("PECVD"), 원자층 증착("ALD"), 플라즈마 강화 ALD, 물리 기상 증착("PVD")을 포함하나, 이에 한정되지 않는 적절한 기술에 의하여 형성(예를 들어, 증착 또는 성장)될 수 있다. 본 명세서에서 설명되고 도시되는 물질들이 레이어들로 형성될 수 있고, 물질들은 레이어들에 한정되지 않고, 다른 3차원 구성에 형성될 수 있다.
본 명세서에서 사용되는 "수평의" 및 "수직의"라는 용어는, 웨이퍼 또는 기판의 방향에 관계없이 웨이퍼 또는 기판의 주된 평면 또는 표면에 관하여 구성요소들 또는 구조들의 상대적인 위치를 의미하고, 구조가 설명될때, 언급되는 도면에서 도시될때, 설명되는 구조의 방향과 관련하여 해석되는 직교 차원이다. 본 명세서에서 사용되는 "수직의"이라는 용어는 도시된 바와 같이 기판 또는 웨이퍼의 주된 표면에 실질적으로 직교하는 차원을 의미하고 포함하며, "수평의"이라는 용어는 도면의 좌우측 면 사이에 확대되고 도시된 바와 같은 기판 또는 웨이퍼의 주된 표면에 실질적으로 평행한 차원을 의미한다. 본 명세서에서 사용되는 "상에","위에", "덮어서", "아래의"라는 용어는 설명되는 구조와 관련하여 수직 방향에 대응하는 상대적인 용어들이다.
본 명세서에서 사용되는 "반도체 구조"라는 용어는 반도체 디바이스의 형성에서 사용되는 임의의 구조를 의미하고 포함한다. 반도체 구조들은 예를 들어, 다이들 및 웨이퍼들(예를 들어, 캐리어 기판들 및 디바이스 기판들), 및 서로 3차원적으로 집적된 두 개 이상의 다이들 및/또는 웨이퍼들을 포함하는 조립체들 또는 복합구조를 포함한다. 반도체 구조들은 완전히 제조된 반도체 디바이스들 및 반도체 디바이스의 제조동안 형성되는 중간 구조들을 또한 포함한다. 반도체 구조들은 도전체, 반도체 물질 및/또는 비도전체 물질을 포함할 수 있다.
본 명세서에서 사용되는 "처리된 반도체 구조"라는 용어는 하나 이상의 적어도 부분적으로 형성된 디바이스 구조들을 포함하는 임의의 반도체 구조를 의미하고 포함한다. 처리된 반도체 구조들은 반도체 구조들의 서브셋이고, 모든 처리된 반도체 구조들은 반도체 구조이다.
본 명세서에서 사용되는 "본딩된 반도체 구조"는 함께 접착된 두 개이상의 반도체 구조들을 포함하는 임의의 구조를 의미하고 포함한다. 본딩된 반도체 구조들은 반도체 구조의 서브셋이고 모든 본딩된 반도체 구조들은 반도체 구조이다. 또한, 하나 이상의 처리된 반도체 구조들을 포함하는 본딩된 반도체 구조는 역시 처리된 반도체 구조들이다.
본 명세서에서 사용되는 "디바이스 구조"는 반도체 구조에서 또는 그 위에 형성될 반도체 디바이스의 능동 또는 수동 소자의 적어도 부분을 한정하거나 포함하는 처리된 반도체 구조의 임의의 부분을 의미하고 포함한다. 예를 들어, 디바이스 구조들은 예를 들어, 트랜지스터들, 변환기들, 커패시터들, 저항들, 도전체 라인들, 도전체의 비아들, 및 도전체의 컨텍트 패드들과 같은 집적회로의 능동 및 수송 소자를 포함한다.
본 명세서에서 사용되는, "쓰루 웨이퍼 상호연결" 또는 "TWI"는 제1 반도체 구조 및 제2 반도체 구조 사이의 인터페이스를 가로지르는 제1 반도체 구조 및 제2 반도체 구조 사이의 구조적 및/또는 전기적 상호접속을 제공하는데 사용되는 제1 반도체 구조의 적어도 부분을 통하여 연장되는 임의의 도전체 비아를 포함하고 의미한다. 쓰루 웨이퍼 상호연결들은 "쓰루 실리콘 비아들" 또는 "쓰루 기판 비아들"(TSV들) 및 "쓰루 웨이퍼 비아들" 또는 "TWV"와 같은 다른 용어로 본 기술분야에서 지칭된다. TWI 들은 상기 반도체 구조의, 일반적으로는 평평한 주면에 대하여, 일반적으로는 수직인 방향으로 상 기 반도체 구조를 관통하여 연장된다.
본 명세서에서 사용되는, "활성 표면"이라는 용어는 처리된 반도체 구조와 관련하여 사용될 때, 처리된 반도체 구조의 노출된 주된 표면 위에 또는 그 안에 하나 이상의 디바이스 구조들을 형성하도록 처리되었거나 처리될 반도체 구조의 노출된 주된 표면을 의미하고 포함한다.
본 명세서에서 사용되는, "후면(back surface)"이라는 용어는 처리된 반도체 구조와 관련하여 사용될 때, 반도체 구조의 활성 표면으로부터 처리된 반도체 구조의 반대면 상에 처리된 반도체 구조의 노출된 주된 표면을 의미하고 포함한다.
본 명세서에서 사용되는, "III-V족 반도체 물질"이라는 용어는 주기율표(B, Al, Ga, In, 및 Ti)의 IIIA족에서 하나 이상의 원소들 및 주기율표(N, P, As, Sb, 및 Bi)의 VA족에서 하나 이상의 원소들을 주로 포함하는 임의의 물질을 의미하고 포함한다.
도 1을 참조하면, 처리된 반도체 구조(100)가 도시되고, 이는 기판(106)내부로 기판(106)의 표면 상에 그리고/또는 이를 덮어서 기판(106)으로 확장할 수 있는 디바이스 구역(102)을 포함한다. 처리된 반도체 구조(100)는 활성 표면(104) 및 반대 후면(108)을 포함한다. 활성표면(104)은 처리된 반도체 구조(100)의 디바이스 구역(102)의 노출된 주된 표면을 포함하고, 후면(108)은 기판(106)의 노출된 주된 표면을 포함한다. 기판(106)은 예를 들어, 실리콘(Si), 게르마늄(Ge), III-V족 반도체 물질등과 같은 반도체 물질을 포함할 수 있다. 또한, 기판(106)은 단결정 반도체 물질 또는 베이스 기판 상에 반도체 물질의 하나 이상의 애픽탤셜 레이어를 포함할 수 있다. 추가적인 실시예에서, 기판(106)은 산화물(예를 들어, 이산화 실리콘(SiO2), 산화 알루미늄(Al2O3)), 질화물(예를 들어, 질화 실리콘(Si3N4), 질화 붕소(BN), 질화 알루미늄(AlN))등과 같은 하나 이상의 유전물질들을 포함할 수 있다.
기판(106)은 직접 웨이퍼 본딩 공정에서 사용하기 위한 이상적인 특징을 가지기 위하여 선택될 수 있고, 이는 더욱 상세하게 설명될 것이다. 예를 들어, 기판(106)은 낮은 보우(bow), 휨(wrap), 총두께 편차(total thickness variation, TTV)을 가진 실리콘 웨이퍼를 포함할 수 있다. 본 명세서에서 사용되는, "보우(bow)"라는 용어는, 임의의 두께 변형에 독립적인 중심선에서 반도체 기판의 중간 표면의 오목함, 곡률 또는 변형의 측정을 의미하고 포함한다. 본 명세서에서 사용되는 "휨(wrap)"이라는 용어는, 반도체 기판의 후면 기준 평면에 대한 중간 표면의 최대 편이(deviation) 및 최소 편이 사이의 차이를 의미하고 포함한다. 본 명세서에서 사용되는 "TTV" 및 "총두께 편차"는 반도체 기판에서 측정되는 최소 두께 및 최대 두께 간의 차이로 일반적으로 정의되고, 반도체 기판의 두께 사이의 최대 편차를 의미하고 포함한다. 예를 들어, 반도체 기판의 총두께 편차는 반도체 기판 상에 크로스 패턴에서 5 이상의 위치에서 반도체 기판을 측정하고, 두께에서 최대 측정된 차이를 계산하여 결정될 수 있다.
높은 휨, 보우 및 총두께 편차를 가진 반도체 기판은 여러가지 이유에서 직접 웨이퍼 본딩 공정에서의 사용에는 바람직하지 않을 수 있다. 예를 들어, 직접 웨이퍼 본딩 공정동안, 높은 휨, 보우 및 총두께 편차 레벨은 본딩되는 반도체 기판 사이에 불균일한 접촉을 초래할 수 있다. 그러한 불균일한 접촉은 직접 웨이퍼 본딩 공정 동안 분자 접착에서 열적 편차 및 분열을 초래할 수 있다. 또한, 높은 휨 및 보우 값들은 웨이퍼가 진공 척(chuck)에 부착되어 유도되는 응력으로 인해 디바이스 제조 동안 반도체 기판이 크래킹될 위험도를 증가시킬 것이다. 따라서, 낮은 휨, 보우 및 총두께 편차를 가진 실리콘 웨이퍼는 웨이퍼 본딩 공정 동안 충분한 불균일성 및 평탄성을 제공하는 기판(106)으로 사용될 수 있다. 비한정적 예로서, 기판(106)은 약 30 μm(마이크로미터) 미만의 휨, 약 10 μm(마이크로미터) 미만의 보우 및 약 1 μm(마이크로미터)미만의 총두께 편차를 가진 고품질 실리콘 웨이퍼일 수 있다.
디바이스 구역(102)는 유전 물질(114)에 내장된 반도체 및/또는 도전체 구성요소들을 포함할 수 있는 하나 이상의 디바이스 구조(110)를 예로써 포함할 수 있다. 디바이스 구조(110)는 금속 산화 반도체(MOS) 트랜지스터들, 바이폴라 트랜지스터들, 전계 효과 트랜지스터(FET), 다이오드, 저항, 사이리스터, 정류기등을 포함할 수 있다. 디바이스 구조(110)들은 예를 들어, 구리(Cu), 알루미늄(Al) 또는 텅스텐(W)과 같은 하나 이상의 금속들로부터 형성될 수 있는 도전체 라인들, 트레이스들, 비아들 및 패드들을 또한 포함할 수 있다. 디바이스 구조(110)들은 하나 이상의 쓰루 웨이퍼 상호연결(116)들을 포함할 수 있다. 쓰루 웨이퍼 상호연결(116)들은 비아 홀에 구리(Cu), 알루미늄(Al), 텅스텐(W), 폴리결정질 실리콘, 또는 금(Au)과 같은 도전체 물질을 증착하여 형성될 수 있다. 예를 들어, 쓰루 웨이퍼 상호연결(116)들은 유전 물질(114)의 적어도 한 부분을 통하여, 그리고 다른 디바이스 구조(110)로부터 연장할 수 있다. 쓰루 웨이퍼 상호연결(116)들은 기판(106)을 통하여 부분적으로 확장할 수 있다.
디바이스 구역(102)를 형성한 후, 파선으로 도시된 본딩 물질(118)은 처리된 반도체 구조(100)의 주된 표면 상에 선택적으로 형성될 수 있다. 본딩 물질(118)은 직접 본딩 공정에서 다른 물질과 우수한 접착을 보이는 물질로부터 형성될 수 있다. 예를 들어, 본딩 물질(118)은 산화물(예를 들어, 이산화 실리콘(SiO2)), 산질화물(예를 들어, 실리콘 산화질화물(SiON)), 질화물(예를 들어, 실리콘 질화물(Si3N4))과 같은 유전 물질을 포함할 수 있다. 본딩 물질(118)은 약 100 nm(나노미터) 및 약 2 μm(마이크로미터) 사이의 두께를 가질 수 있다. 본딩 물질(118)은, 예를 들어, 화학적 기상 증착(CVD), 물리적 기상 증착 (PVD), 원자층 증착(ALD) 또는 플라즈마 강화 화학기상 증착("PECVD")을 사용하여, 디바이스 구역(102) 상의 활성표면(104)을 덮어서 증착될 수 있다. 본딩물질(118)은 본딩 물질(118)의 표면 지형(topography)을 줄이기 위해서 평탄화될 수 있다. 본딩 물질(118)은 예를 들어, 하나 이상의 에칭, 그라인딩 및 화학적 기계적 연마를 이용하여, 평탄화될 수 있다.
도 2에 도시된 바와 같이, 도 1에 도시된 처리된 반도체 구조(100)는 도 2를 참조하여 설명하는 실시예에서, 캐리어 웨이퍼(200)을 포함하는 다른 반도체 구조에 반전되어 본딩될 수 있다. 유전 물질(114) 또는, 만일 있다면, 본딩물질(118)의 주된 표면은 캐리어 웨이퍼(200)의 주된 표면과 밀접하게 접촉한다.
캐리어 웨이퍼(200)는 웨이퍼 본딩 공정에 대한 충분한 균일성 및 평탄성을 제공하기 위해, 기판(106)에 대해서 본 명세서에서 설명된 바와 같이, 낮은 보우, 휨 및 총두께 편차를 갖는 웨이퍼를 포함할 수 있다. 비제한적인 예로써, 캐리어 웨이퍼(200)는 약 30 μm(마이크로미터) 미만의 휨, 약 10 μm 미만의 보우, 약 1 μm 미만의 총두께 편차를 갖는 고품질 실리콘 웨이퍼일 수 있다.
처리된 반도체 구조(100)의 본딩물질(118) 및 캐리어 웨이퍼(200)의 표면을 접촉시키기 전에, 표면 잔해를 제거하고 적어도 하나의 친수성 표면을 형성하도록 통상의 표면 세정 공정이 선택적으로 수행될 수 있다. 비제한적인, 실시예로써, 유전 물질(114) 또는, 만일 있다면, 처리된 반도체(100)의 본딩물질(118) 및 캐리어 웨이퍼(200)의 노출된 표면들에 물(H2O), 수산화 암모늄(NH4OH) 및 과산화수소(H2O2)를 각각 약5:1:1의 비율로 혼합한 혼합물을 포함하는 용약이 도입된다. 이는 유전 물질(114) 또는 만일 있다면, 처리된 반도체(100)의 본딩물질(118) 및 캐리어 웨이퍼(200)의 노출된 표면들을 세정하고 친수성을 부여하기 위함이다.
표면의 본딩을 방해할 수 있는 유기 불순물, 이온 불순물 및 금속 불순물을 제거하기 위하여, 유전 물질(114) 또는, 만일 있다면, 처리된 반도체 구조(100)의 본딩 물질(118) 및 캐리어 웨이퍼(200)의 적어도 한 표면 상에서 "RCA 세정" 기술로 알려진 통상의 세정 순서가, 선택적으로 수행될 수 있다. 유전 물질(114) 또는 있다면, 처리된 반도체 구조(100)의 본딩물질(118) 및 캐리어 웨이퍼(200)의 표면은 표면 입자들을 방지하고 친수성을 유지하기 위해서 본딩에 앞서 탈이온화수(DI) 에서 반복적으로 린스(rinse)될 수 있다. 열적 본딩, 열적 압축 본딩 또는 열적 초음파적 본딩과 같은 기술을 이용하여 본딩된 반도체 구조(300)를 형성하기 위하여, 유전 물질(114) 또는 있다면, 처리된 반도체 구조(100)의 본딩 물질(118)은 캐리어 웨이퍼(200)에 본딩될 수 있다.
실시예들에 있어서, 처리된 반도체 구조(100)는 임의의 매개 접착 물질을 그 사이에 사용하지 않고, 캐리어 웨이퍼(200)에 직접 본딩될 수 있다. 처리된 반도체 구조(100) 및 캐리어 웨이퍼(200) 사이에 원자 또는 분자 본딩의 성질은 처리된 반도체 구조(100) 및 캐리어 웨이퍼(200) 각각의 물질 구성에 의존할 것이다. 따라서, 일부 실시예들에서, 직접 원자 또는 분자 본딩은, 예를 들어, 적어도 하나의 실리콘 산화물 및 실리콘 질화물 그리고 적어도 하나의 실리콘, 실리콘 산화물 및 실리콘 질화물 사이에 제공될 수 있다.
도 3을 참조하면, 도 2에 도시된 바와 같이 캐리어 웨이퍼(200)에 처리된 반도체 구조(100)를 본딩하기 전에, 캐리어 웨이퍼(200)는 그 안에 이동구역(204)을 구비하는 반도체 물질(202)를 포함하도록 제조될 수 있고, 이동구역(204)은 파선에 의하여 나타나는 주입영역(206)에 의하여 한정된다. 이동구역(204)은 주입된 지역(206)을 형성하기 위하여 캐리어 웨이퍼(200)의 반도체 물질(202) 내부로 이온 종들을 주입함으로써 형성될 수 있다. 예를 들어, 이온 종들은 수소 이온, 비활성 가스 이온, 또는 불소 이온일 수 있다. 상기 이온종들은 캐리어 웨이퍼(200)의 구역을 따라서 이온들의 최대 농도를 갖는 주입된 영역(206)을 형성하도록 캐리어 웨이퍼(200)로 주입될 수 있다. 이온 주입은 상기 캐리어 웨이퍼(200) 내에 약화된 영역을 형성할 수 있다. 상기 캐리어 웨이퍼(200) 에 전단력과 같은 기계적 힘을 적용하거나 높은 온도가 인가되면, 상기 캐리어 웨이퍼(200)는 상기 약화된 영역을 따라 깨어지거나 쪼개어지기 쉬울 수 있다. 이온 주입 파라미터들은 캐리어 웨이퍼(200)에 처리된 반도체 구조(100)의 본딩 동안 주입 영역(206)을 따라서 캐리어 웨이퍼(200)가 깨지거나 쪼개지는 것을 막도록 조절될 수 있다. 이것은 캐리어 웨이퍼(202)가, 공정의 나중 단계 동안 두 개의 분리된 부분으로 나누어지는 것을 가능하게 하며, 이에 관하여는 후술한다.
비제한적 실시예로서, 이온층들은 하나 이상의 수소 이온, 헬륨 이온 및 붕소 이온들을 포함할 수 있다. 하나 이상의 이온층들은 약 1016 ions/cm2 와 2×1017 ions/cm2 사이 또는 1×1016 ions/cm2 와 1×1017 ions/cm2 사이의 도스로 주입될 수 있다. 하나 이상의 이온종들은 약 10 KeV 와 150 KeV 사이의 에너지로 주입될 수 있다. 주입 영역(206)을 형성하기 위하여 캐리어 웨이퍼(200)내부로 이온들이 주입되는 깊이는 적어도 부분적으로는 이온이 캐리어 웨이퍼(200) 내부로 주입되는 에너지의 함수이다. 따라서, 주입영역(206)은 주입되는 이온의 에너지를 선택적으로 제어하여 캐리어 웨이퍼(200)내의 원하는 깊이에 형성될 수 있다. 캐리어 웨이퍼(200)내의 주입 지역(206)의 깊이(D1)는 이하에서 더욱 상세하게 설명되는 바와 같이, 처리된 반도체 구조(100)로 순차적으로 전송될 수 있는 반도체 물질(202)의 층의 원하는 두께 및/또는 부피에 대응할 수 있다. 비제한적 실시예로서, 원자종들은 약 10 nm 내지 약 1000 nm 사이(즉, 약 100Å에서 약 1000Å)의 깊이(D1)로 주입영역(206)을 형성하도록 선택된 에너지로 캐리어 웨이퍼(200) 내부로 주입될 수 있다.
선택적으로 또 다른 본딩 물질(218)이 주입 영역(206)에 가장 가까운 캐리어 웨이퍼(200)의 주된 표면 상에 형성될 수 있고, 주입 영역(206)의 형성에 앞서 캐리어 웨이퍼(200)의 주된 표면 상에 형성될 수도 있다. 본딩 물질(218)은 유전 물질(114) 또는, 만일 있다면, 처리된 반도체 구조(100) 상의 본딩 물질(118)(도1 및 도2)과 우수한 분자 접착력을 보이는 물질로부터 형성될 수 있다. 본딩 물질(218)은 이산화 실리콘(SiO2), 실리콘 산질화물(SiOxNy) 및 실리콘 질화물(Si3N4)과 같은 하나 이상의 유전 물질로부터 형성될 수 있다. 본딩 물질(218)은 약 100 nm 내지 약 2 μm 사이의 두께를 가질 수 있다. 비제한적인 예로써, 캐리어 웨이퍼(200)는 실리콘 물질로부터 형성될 수 있고, 이산화 실리콘(SiO2)을 포함하는 본딩 물질(218)은 통상의 열적 산화 공정을 수행함으로써 캐리어 웨이퍼(200) 상에 형성될 수 있다. 본딩 물질(218)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD) 또는 플라즈마 강화 화학기상 증착("PECVD")을 사용하여 증착될 수 있다.
다시 도 2를 참조하면, 캐리어 웨이퍼(200)는 상기 캐리어 웨이퍼(200)의 노출된 표면(즉, 반도체 물질(202), 또는 만일 있다면, 본딩 물질(218)의 노출된 표면)과 처리된 반도체 구조(100)의 노출된 표면(즉, 유전 물질(114), 또는 만일 있다면, 본딩 물질(118))를 맞서 접촉시켜 본딩된 반도체 구조(300)를 형성하도록 상기 처리된 반도체 구조(100)에 본딩될 수 있다. 캐리어 웨이퍼(200)는 실온 또는 증가된 온도(예를 들어, 적어도 100℃ 이상) 및 압력에서 본딩 물질(118)을 반도체 물질(202) 또는 있다면 본딩 물질(218)과 본딩되기에 충분한 시간동안 상기 처리된 반도체 구조(100)에 본딩될 수있다. 비제한적인 실시예로, 캐리어 웨이퍼(200) 및 처리된 반도체 구조(100)를 본딩하기 위하여 어닐링 공정은 상기 처리된 반도체 구조(100) 및 캐리어 웨이퍼(200)를 약 100℃ 내지 약 400℃ 사이의 온도에, 약 30분 내지 약 120분 사이 동안 노출하여 수행될 수 있다. 일부 실시예에서, 처리된 반도체 구조(100)는 접착 물질을 사용하지 않고 캐리어 웨이퍼(200)에 본딩될 수 있고, 이는 그런 접착물질의 사용에서 야기될 수 있는 다른 공정 행위에 대한 온도 또는 압력의 제한을 줄이거나 제거할 수 있다.
도 4를 참조하면, 캐리어 웨이퍼(200) 및 처리된 반도체 구조(100)를 본딩하여 본딩된 반도체 구조(300)를 형성한 후에, 기판(106)의 일부분은 처리된 반도체 구조(100)의 주된 표면(예를 들어, 후면(108))에서 제거될 수 있고, 이는 기판(106)을 통하여 쓰루 웨이퍼 상호연결(116)의 표면을 노출시키기 위함이다. 예를 들어, 기판(106)의 일부분은 그라인딩 공정, 종래의 화학적 기계적 연마 공정, 이방성 에칭 공정, 또는 이들의 조합을 사용하여 제거될 수 있다. 일부 실시예에서, 기판(106)은 선택적으로, 파선으로 도시된 산화 물질과 같은 에칭 정지 물질(120)를 포함할 수 있다. 에칭 정지 물질(120)은 다양한 위치에서 기판(106)과 수직으로 위치될 수 있다. 예를 들어, 에칭 정지 물질(120)은 기판(106)내에, 쓰루 웨이퍼 상호연결(116)의 표면(117)과 수평으로, 위에 또는 아래에 위치될 수 있다.
비제한적인 예로써, 그라인딩 및 화학적 기계적 연마 공정이 쓰루 웨이퍼 상호연결(116) 및 있다면, 에칭 정지 물질(120)에 대하여, 화학적 및/또는 물리적 활성의 (즉, 연마재의) 슬러리가 기판(106)의 물질을 제거하는 동안, 예를 들어, 진공 척 상에 캐리어 웨이퍼(200)를 고정하고, 회전하는 연마 패드에 맞서서 기판(106)의 노출된 표면을 압박하여, 기판(106)의 부분을 제거하도록 수행될 수 있다.
다른 비제한적인 예로써,쓰루 웨이퍼 상호연결(116) 및 에칭 정지 물질에 대하여, 수산화 칼륨(KOH), 또는 테트라메틸암모늄히드록시드(tetramethylammonium hydroxide, TMAH)을 포함하는 용액을 기판(106)의 노출된 표면에 도입하여, 기판(106)의 일부분을 제거하도록 습식식각 공정이 수행될 수 있다. 캐리어 웨이퍼(200)는 처리된 반도체 구조(100)를 다루는데 사용되고, 또한 쓰루 웨이퍼 상호연결(116)의 표면을 노출하도록 기판(106)의 박막화 동안 상기 처리된 반도체 구조(100)에 대한 기계적인 지지를 제공하는데 사용된다. 기판(106)의 나머지 부분은 약 0.5 μm에서 약 100 μm 사이의 두께(D2)를 가질 수 있다.
도 5에 도시된 바와 같이, 본딩된 반도체 구조(300)는 반전되고, 화살표 방향에 의하여 나타난 바와 같이, 또 다른 처리된 평면 반도체 구조(400)와 정렬되어 접촉될 수 있다. 예를 들어, 본딩된 반도체 구조(300)의 쓰루 웨이퍼 상호연결(116)의 노출된 표면은 처리된 반도체 구조(400)의 활성 표면(404) 상에 노출된 도전체의 패드(420)에 접촉되고 본딩될 수 있다.
처리된 반도체 구조(400)는 상기 처리된 반도체 구조(100)와 같이, 디바이스 구조(410)을 포함하는 디바이스 구역(402)를 포함할 수 있다. 디바이스 구역(402)는 기판(406) 내부를 그리고 기판(406)의 표면 위로 및/또는 덮어서 확장할 수 있다. 기판(406)은 상기 기판(106)과 관련하여 전에 설명된 것 같은 기판을 포함할 수 있다. 유사하게, 디바이스 구역(402)의 디바이스 구조(410)는 도 1의 디바이스 구조(110)와 관련하여 앞서 설명된 것 같은 디바이스 구조를 포함할 수 있다. 일부 실시예에서, 처리된 반도체 구조(400)의 디바이스 구역(402)은 처리된 반도체 구조(100)의 디바이스 구역(102)와 적어도 실질적으로 동일한 구성을 가질 수 있다.
처리된 반도체 구조(400)의 디바이스 구역(402)를 형성한 후, 도전체의 패드(420)와 같은 하나 이상의 도전체의 구조들은 디바이스 구역(402)를 덮어서 형성될 수 있다. 도전체의 패드(420)는 하나 이상의 금속(예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 폴리 결정질 실리콘 및/또는 금(Au))과 같은 하나 이상의 도전체의 물질을 포함할 수 있다. 예를 들어, 도전체의 패드(420)는 백 엔드 오브 라인(back-end-of-line, BEOL) 공정에서 상기 처리된 반도체 구조(400) 상에서 형성될 수 있다. 일부 실시예에서, 도전체의 패드(420)는 유전 물질(414)를 위에 도전체 물질(미도시)를 증착하고, 도전체의 패드(420)을 형성하기 위하여 포토리쏘그래피 기술을 사용하여 도전체 물질을 패터닝하여 형성될 수 있다. 다른 실시예에서, 도전체의 패드(420)는 유전 물질(414)에서 복수의 개구부(미도시) 내에 도전체의 물질을 증착하고, 개구부 상에 도전체의 물질의 일부분을 제거하는 화학적 기계 연마(CMP) 공정을 수행하여(일반적으로 "Damascene Process"으로 지칭되는 공정) 형성될 수 있다. 본딩된 반도체 구조(300) 및 처리된 반도체 구조(400)는 처리된 반도체 구조(100)의 쓰루 웨이퍼 상호연결(116)과 처리된 반도체 구조(400)의 도전체의 패드(420)를 본딩하고 정렬하여 서로 구조적으로 그리고 전기적으로 결합될 수 있다.
도 6을 참조하면, 상기 처리된 반도체 구조(100)는 상기 처리된 반도체 구조(400)와 연결되어, 상기 처리된 반도체 구조(100)의 쓰루 웨이퍼 상호연결(116)이 상기 처리된 반도체 구조(400)의 도전체 패드(420)와 구조적, 전기적으로 연결되는 또 다른 본딩된 반도체 구조(500)를 형성할 수 있다. 일부 실시예에서, 쓰루 웨이퍼 상호연결(116)은 열-압축 본딩 공정, 비-열-압축 본딩 또는 공융 본딩 공정과 같은 직접 금속 대 금속 본딩 공정을 사용하여 도전체의 패드(420)에 직접적으로 본딩될 수 있다. 예를 들어, 쓰루 웨이퍼 상호연결(116) 및 도전체의 패드(420)는 각각 구리로 형성될 수 있고, 저온 구리 대 구리 본딩 공정은 본딩된 반도체 구조(300) 및 처리된 반도체 구조(400)를 약 100℃ 내지 약 400℃ 사이의 온도로 쓰루 웨이퍼 상호연결(116) 및 도전체 패드들이 서로 본딩되는 충분한 시간동안 노출하여 수행될 수 있다.
다른 실시예에서, 각각의 처리된 반도체 구조(100 및 400)의 활성 표면(104 및 404)(도 5)은 직접 웨이퍼 본딩 공정을 사용하여 서로 본딩될 수 있다. 여기서 활성 표면(108 및 404)은 도전체(예를 들어, 금속)의 구역 및 비-도전체의(예를 들어, 유전체) 구역을 포함할 수 있고, 직접 웨이퍼 본딩 공정은 금속 대 금속 및 유전체 대 유전체를 동시에 본딩한다.
선택적인 본딩 물질은 하나 이상의 활성 표면(108 및 404)위에 형성될 수 있다. 도 5의 비제한적인 실시예에 의하여 도시된 바와 같이, 예를 들어, 파선으로 도시된 이산화 실리콘(SiO2) 물질(122)을 포함하는 선택적인 유전체 본딩 물질은 예를 들어 저온 플라즈마 증착 공정과 같은 산화물 증착 공정을 사용하여 기판(106) 위에 선택적으로 형성될 수 있다. 선택적인 본딩 물질(122)은 더욱 평탄화되어 도전체 패드(420)를 드러낼 수 있다; 그러한 평탄화는 예를 들어, 화학적 기계적 연마 공정에 의하여 수행될 수 있다.
이산화 실리콘 물질(122)은 도 4를 참조하여 설명되는 산화물-대-산화물 본딩 공정을 사용하여 처리된 반도체 구조(400)의 유전 물질(414)에 본딩될 수 있다. 예를 들어, 이산화 실리콘 물질(122)은 상온 또는 증가된 온도(예를 들어, 적어도 100℃ 이상)에서 유전 물질(414)에 본딩될 수 있다. 금속-대-금속 본딩 공정 및 산화물 대 산화물 본딩 공정은 저온(즉, 400℃ 미만)에서 수행될 수 있고, 따라서, 처리된 반도체 구조(100 및 400)의 디바이스 구역(102 및 402)의 데미지를 피할 수 있다. 본 발명의 방법에 따른 백 엔드 오브 라인(BEOL) 공정 후에 처리된 반도체 구조(100 및 400)을 수직으로 스택킹하는 것은 본딩 공정동안 처리된 반도체 구조(100 및 400) 사이에서 도전체의 상호접속(예를 들어, 쓰루 웨이퍼 상호연결(116) 및 도전체의 패드(420)의 연결)의 형성을 가능하게 한다.
반도체 구조(100 및 400)의 본딩의 완성 동안 또는 완성과 동시에, 캐리어 웨이퍼(200)(도 5)의 물질(202')의 부분은 처리된 반도체 구조(100)에 남은 물질(202")의 전송된 레이어를 남기고 본딩된 반도체 구조(500)로부터 분리(즉, 떨어지게) 될 수 있다. 캐리어 웨이퍼(200)의 물질(202')의 부분의 분리는 그라인딩 공정, 에칭 공정, 연마 공정 또는 리프트-오프(lift-off) 공정과 같은 다양한 화학적, 열적 또는 기계적 공정에 의하여 수행될 수 있다. 예를 들어, 물질(202")의 전송 레이어를 형성하도록 캐리어 웨이퍼(200)의 물질(202')의 부분을 분리(즉, 떨어지게)하는 동안, 서로 반도체 구조(100 및 400)을 서로 본딩하도록 단일의 어닐링 공정이 수행될 수 있다. 상기 어닐링 공정은 처리된 반도체 구조(400)의 주된 표면(즉, 유전 물질(406)의 노출된 주된 표면 및 도전체 패드(420)의 노출된 표면)과 처리된 반도체 구조(100)의 주된 표면(즉, 비아 플러그(110)의 노출된 표면들과 기판(106)의 노출된 주된 표면)을 컨텍트하고 약 200℃ 내지 약 400℃ 사이의 온도에서 어닐링하여 수행될 수 있다. 어닐링 공정은 반도체 구조(100 및 400)을 동시에 본딩하고(즉, 도전체 패드(420)에 쓰루 웨이퍼 상호연결(116)을 본딩하고), 동시에 전송된 반도체 레이어(202")에서부터 캐리어 웨이퍼(200)의 물질(202')의 부분을 분리할 수 있다.
비제한적인 일 실시예로서, SMART-CUT™ 공정으로서 업계에서 알려진 공정은 물질(202")의 전송된 레이어로부터 물질(202')의 부분을 분리 또는 떨어지지게 되도록 사용될 수 있다. 그러한 공정은 예를 들어, Bruel의 미국 특허 제 RE39,484 호; Aspar 등의 미국 특허 제 5,374,564 호; Aspar 등의 미국 특허 제 6,303,468 호 ; Aspar 등의 미국 특허 제 6,335,258 호; Moriceau 등의 미국 특허 제 6,756,286 호; Aspar 등의 미국 특허 제 6,809,044 호; Aspar 등의 미국 특허 제 6,946,365 호에서 상세하게 설명되고, 각각의 개시는 본 명세서에 참조로서 병합된다.
물질(202")의 전송된 레이어의 두께(D2)는 도 2 및 도 3에 도시된 캐리어 웨이퍼(200) 내의 주입 지역(206)의 깊이(D1)과 실질적으로 동일할 수 있다. 실시예에서, 물질(202")의 전송된 레이어는 추가적인 디바이스 구조를 형성하기 위하여 베이스 또는 기판으로 사용될 수 있고, 여기서, 추가적인 디바이스 구조는 처리된 반도체 구조(100) 및 처리된 반도체 구조(400)의 디바이스 구조와 전기적으로 통신할 수 있다. 캐리어 웨이퍼(200)로부터 물질(202")의 전송된 레이어를 떨어지게 한 후, 물질(202")의 전송된 레이어의 노출된 표면은 바람직하게 않게 거칠 것이다. 예를 들어, 물질(202")의 전송된 레이어의 표면은 약 1 nm와 약 20 nm의 사이의 평균적인 거칠기를 가질 수 있다. 물질(202")의 전송된 레이어의 표면은, 예를 들어, 하나 이상의 그라인딩 공정, 습식 에칭 공정 및 화학적 기계적 연마(CMP) 공정과 같은 공지 기술에 따라서 이하에서 설명되는 추가 공정을 활성화하기 위하여 원하는 정도로 부드럽게 될 수 있다. 따라서, 물질(202")의 전송된 레이어의 두께(D2)는 그 표면을 실질적으로 부드럽게 하도록 제거되는 물질(202")의 전송된 레이어의 부분을 활성화하기에 충분할 수 있다. 예를 들어, 물질(202")의 전송된 레이어의 두께(D2)는 약 10 nm 및 약 1000 nm 사이일 수 있다.
다른 실시예에서, 하나 이상의 더 처리된 반도체 구조가 본딩된 반도체 구조(500)에, 예를들면 본딩 과정을 통하여 부착될 수 있다. 여기서 하나 이상의 더 처리된 반도체 구조는 위에서 설명한 방법을 사용하여 형성될 수 있고, 물질(202")의 전송된 레이어를 상에 또는 내부에 형성된 추가적인 디바이스 구조와 전기적으로 통신할 수 있고, 처리된 반도체 구조(100) 및 처리된 반도체 구조(400)의 디바이스 구조와 전기적으로 통신할 수 있다.
다른 실시예에서, 물질(202")의 전송된 레이어는 이방성 에칭 공정, 화학적 기계적 연마 공정 또는 이들의 조합을 사용하는 공정 후에 본딩된 반도체 구조(500)에서 제거될 수 있다. 그러한 실시예에서, 물질(202")의 전송된 레이어의 표면 거칠기는 중요하지 않을 것이고, 물질(202")의 전송된 레이어는 매우 얇은 레이어로서 형성될 수 있다. 예를 들어, 물질(202")의 전송된 레이어의 두께(D2)는 약 10 nm 및 약 600 nm 사이일 수 있다.
분리되는 캐리어 웨이퍼(200)의 물질(202')의 남은 부분은 추가 공정에서 재활용 및 재사용될 수 있다.
개시된 방법은 공지의 장비를 사용하여 수행될 것이고, 따라서, 반도체 구조의 HVM(high volume manufacturing)에 사용될 수 있다. 따라서, 개시된 방법은 점점 더 얇은 반도체 구조 상에 전기 디바이스의 제조를 가능하게 하고, 반도체 디바이스로 집적된 3차원적 제조동안에 디바이스 구조의 상호접속을 가능하게 한다.
본 발명의 실시예들은, 다이 대 다이(die-to-die, D2D) 집적, 다이 대 웨이퍼(die-to-wafer, D2W) 집적, 웨이퍼 대 웨이퍼(wafer-to-wafer, W2W) 집적 또는 이러한 집적 공정의 조합을 포함하는 임의의 유형 또는 유형들의 반도체 구조의 3차원 집적에 사용될 수 있다.
예를 들어, 도 7에 도시된 바와 같이, 복수의 개별 반도체 다이(602)를 포함하는 반도체 웨이퍼(600)는 분리된 개별 다이(602)를 형성하도록 단일화될 수 있다. 반도체 웨이퍼(600)는 쏘잉(sawing), 스크라이빙(scribing), 브레이킹(breaking), 또는 레이져 어블레이션(ablation)과 같은 기술을 사용하여 다이싱될 수 있다. 알려진 양품 다이들은 상기 복수의 반도체 다이들(602)로부터 식별될 수 있다.
상기 복수의 반도체 다이들(602)로부터 확인된 알려진 양품 다이들은 본 명세서에서 앞서 설명된 방법에 따라서 알려진 양품 다이들를 다루는 캐리어 다이들을 사용하면서 분리되어 개별적으로 캐리어 다이들에 부착되고 처리(예를 들어, 박막화)될 수 있다.
도 8을 참조하면, 알려진 양품 다이들은 본 명세서에서 앞서 설명된 방법에 따라서, 다른 웨이퍼(800)와 구조적으로 그리고 전기적으로 연결될 수 있다. 웨이퍼(800)는 그 위에 적어도 부분적으로 제조되는 복수의 다이들을 포함할 수 있다. 예를 들어, 알려진 양품 반도체 다이(602)의 쓰루 웨이퍼 상호연결(610)은 웨이퍼(800) 상에 다이들의 도전체 패드(820)과 정렬되어 본딩될 수 있다. 캐리어 다이 내의 약화된 지역(604)를 따라서 캐리어 다이의 부분(602')를 분리하는 도 6과 관련하여 앞서 설명된 것처럼 어닐링 공정이 수행될 수 있는 한편, 알려진 양품 다이(602)의 쓰루 웨이퍼 상호연결(610) 및 웨이퍼(800) 상에 적어도 부분적으로 형성된 도전체의 패드(820) 사이에 금속-대-금속 본딩을 동시에 형성할 수 있다. 일부 실시예에서, 캐리어 다이의 남은 부분(602")은 에칭 공정 또는 화학적 기계적 연마 공정을 사용하여 제거될 수 있다. 다른 실시예에서, 캐리어 다이의 남은 부분(602")은 추가 디바이스 구조를 제조하는 베이스 레이어로 사용될 수 있다. 일 실시예에서, 다이스와 그 다이스에 부착된 복수의 알려진 양품 다이들(602)은 웨이퍼(800) 상에 도 7에 도시된 웨이퍼(600)과 같이 웨이퍼를 적어도 실질적으로 재건축하기 위하여 웨이퍼(800)에 구조적으로 그리고 전기적으로 연결될 수 있고, 캐리어 다이스의 부분(602')은 단일 공정에서 적어도 실질적으로 동시에 분리될 수 있다. 반도체 웨이퍼(600)와 같은 웨이퍼의 재건축은 알려진 양품 다이들로 웨이퍼를 덧붙이는 단계를 포함할 수 있고, 이어서 산화물질의 증착 및 상기 산화 물질내에 내장된 알려진 양품 다이와 함께 연속적인 표면을 형성하도록 평탄화가 수행된다.
본 발명의 추가적인 비-제한적인 실시예들은 아래에서 설명된다.
실시예 1: 반도체 구조를 제조하는 방법에 있어서, 제1 기판 상에 집적회로의 적어도 일부분을 포함하는 제1 반도체 구조를 형성하는 단계; 캐리어 웨이퍼 내에 약화된 구역을 형성하기 위하여 캐리어 웨이퍼 내부로 이온들을 주입하는 단계; 제1 반도체 구조의 제1 면으로 상기 캐리어 웨이퍼를 직접 본딩하는 단계; 상기 제1 반도체 구조를 다루기 위하여 캐리어 웨이퍼를 사용하여 상기 제1 반도체 구조에 상기 캐리어 웨이퍼가 부착되는 동안 상기 제1 반도체 구조를 처리하는 단계; 상기 캐리어 웨이퍼가 직접적으로 본딩된 상기 반도체 구조의 상기 제1 면의 반대면인 상기 제1 반도체 구조의 제2 면에 집적회로의 적어도 일부분을 포함하는 제2 반도체 구조를 직접 본딩하는 단계; 및 상기 약화된 구역을 따라서 그 내부에 상기 캐리어 웨이퍼의 남은 부분으로부터 상기 캐리어 웨이퍼로부터 물질의 레이어를 분리하는 단계를 포함하는 반도체 구조를 제조하는 방법.
실시예 2: 실시예 1에 있어서, 상기 제1 기판을 통하여 적어도 부분적으로 연장되는 적어도 하나의 쓰루 웨이퍼 상호연결(through wafer interconnect, TWI)를 형성하는 단계를 더 포함하는 반도체 구조를 제조하는 방법.
실시예 3: 실시예 1 또는 실시예 2에 있어서, 상기 제1 반도체 구조를 처리하는 단계는, 상기 제1 반도체 구조의 상기 제2 면으로부터 상기 제1 기판의 부분을 제거하는 단계 및 상기 제1 반도체 구조의 상기 집적회로의 상기 적어도 일부분의 적어도 하나의 도전체의 구조를 노출하는 단계를 포함하는 반도체 구조를 제조하는 방법.
실시예 4: 실시예 3에 있어서, 상기 제1 반도체 구조의 상기 집적회로의 상기 적어도 한 부분의 적어도 하나의 도전체 구조를 노출하는 단계는 상기 제1 반도체 구조 내의 쓰루 웨이퍼 상호연결(TWI)를 노출하는 단계를 포함하는 반도체 구조를 제조하는 방법.
실시예 5: 실시예 4에 있어서, 상기 제1 반도체 구조의 상기 제2 면에 상기 제2 반도체 구조를 직접 본딩하는 단계는, 상기 제2 반도체 구조의 적어도 하나의 도전체의 구성요소에 상기 제1 반도체 구조의 상기 쓰루 웨이퍼 상호연결을 직접 본딩하는 단계를 포함하는 반도체 구조를 제조하는 방법.
실시예 6: 실시예 1 내지 실시예 5에 있어서, 상기 제1 반도체 구조의 상기 제2 면에 상기 제2 반도체 구조를 직접 본딩하는 단계는, 상기 제2 반도체 구조의 적어도 하나의 도전체 구성요소의 금속에 상기 제1 반도체 구조의 적어도 하나의 도전체 구성요소의 금속을 직접 본딩하는 단계를 포함하는 반도체 구조를 제조하는 방법.
실시예 7: 실시예 1 내지 실시예 6 중 어느 하나에 있어서, 상기 제1 반도체 구조의 상기 제2 면에 상기 제2 반도체 구조를 직접 본딩하는 단계는 상기 제1 반도체 구조의 산화 물질 및 적어도 하나의 반도체 물질에 상기 제2 반도체 구조 산화 물질 및 적어도 하나의 반도체 물질을 직접적으로 본딩하는 단계를 포함하는 반도체 구조를 제조하는 방법.
실시예 8: 실시예 1 내지 실시예 7 중 어느 하나에 있어서, 상기 내부의 약화된 구역을 따라서 상기 캐리어 웨이퍼의 남은 부분으로부터 상기 캐리어 웨이퍼의 물질의 상기 레이어를 분리하는 단계는, 적어도 100 ℃의 온도에서 캐리어 웨이퍼를 어닐링 하는 단계 및 상기 약화된 구역 상의 상기 캐리어 웨이퍼의 부분을 상기 제1 반도체 구조에 접착된 상기 캐리어 웨이퍼의 남은 다른 부분으로부터 분리하는 단계를 포함하는 반도체 구조를 제조하는 방법.
실시예 9: 실시예 1 내지 실시예 8 중 어느 하나에 있어서, 상기 약화된 구역을 따라서, 상기 캐리어 웨이퍼로부터 상기 물질의 레이어를 분리하는 단계는 상기 제1 반도체 구조에 부착된 약 10nm 내지 약 1000nm 사이의 두께를 가지는 상기 캐리어 웨이퍼의 물질의 레이어를 남기는 단계를 포함하는 반도체 구조를 제조하는 방법.
실시예 10: 실시예 1 내지 실시예 9 중 어느 하나에 있어서, 상기 제1 반도체 구조의 상기 제2 면에 상기 제2 반도체 구조를 직접 본딩하는 단계는 상기 약화된 구역을 따라서 상기 캐리어 웨이퍼로부터 상기 물질의 레이어의 분리하는 단계를 초래하는 반도체 구조를 제조하는 방법.
실시예 11: 실시예 10에 있어서, 상기 제1 반도체 구조의 상기 제1 면에 상기 캐리어 웨이퍼를 상기 직접 본딩하는 단계는 상기 약화된 구역을 따라서 상기 캐리어 웨이퍼를 분리하지 않고 상기 약화된 구역을 따라서 상기 캐리어 웨이퍼를 약화하는 단계를 포함하는 반도체 구조를 제조하는 방법.
실시예 12 : 반도체 구조의 제조방법에 있어서, 제1 반도체 구조로 이온들을 주입하고 그 안에 약화된 구역을 형성하는 단계; 상기 제1 반도체 구조의 표면에 제2 반도체 구조의 표면을 직접 본딩하여, 상기 제1 반도체 구조 및 상기 제2 반도체 구조를 포함하는 본딩된 반도체 구조를 형성하는 단계; 상기 제1 반도체 구조를 사용하여 상기 본딩된 반도체 구조를 다루는 한편, 상기 제2 반도체 구조의 부분을 제거하고, 상기 제2 반도체 구조를 통하여 적어도 부분적으로 연장하는 적어도 하나의 도전체의 구조를 노출시키는 단계; 제3 반도체 구조의 적어도 하나의 도전체 구조를 상기 제2 반도체 구조를 통하여 노출된 상기 적어도 하나의 도전체의 구조를 정렬하는 단계; 상기 본딩된 반도체 구조 및 상기 제3 반도체 구조를 가열하는 단계; 상기 본딩된 반도체 구조 및 상기 제3 반도체 구조를 가열하는 단계에 반응하여 상기 제2 반도체 구조를 통하여 노출된 상기 적어도 하나의 도전체의 구조에 상기 제3 반도체 구조의 상기 적어도 하나의 도전체의 구조를 직접 본딩하는 단계; 및 상기 본딩된 반도체 구조 및 상기 제3 반도체 구조를 가열하는 단계에 반응하여 상기 약화된 구역을 따라서 상기 제1 반도체 구조를 나누고, 상기 제2 반도체 구조 상에 상기 제1 반도체 구조의 일부분을 남기는 단계를 포함하는 반도체 구조의 제조 방법.
실시예 13 : 실시예 12에 있어서, 쓰루 웨이퍼 상호연결(TWI)를 포함하도록 상기 제2 반도체 구조를 통하여 노출된 상기 적어도 하나의 도전체 구조를 형성하는 단계를 더 포함하는 반도체 구조의 제조 방법.
실시예 14 : 실시예 12 또는 실시예 13에 있어서, 상기 제1 반도체 구조에 이온들을 주입하는 단계는 10 KeV 내지 150 KeV 사이의 에너지 및 1016 ions/cm2 내지 2×1017 ions/cm2 사이의 도스로 상기 이온들에 상기 반도체 웨이퍼의 표면을 노출하는 단계를 포함하는 반도체 구조의 제조 방법.
실시예 15: 실시예 12 내지 14 중 어느 하나에 있어서, 상기 제1 반도체 구조에 이온들을 주입하는 단계는 캐리어 웨이퍼로 상기 이온들을 주입하는 단계 및 상기 캐리어 웨이퍼의 평탄한 주된 표면으로부터 약 10 nm 내지 약 1000 nm 사이의 깊이에서 캐리어 웨이퍼 내부에 약화된 구역을 형성하는 단계를 포함하는 반도체 구조의 제조 방법.
실시예 16: 실시예 12 내지 15 중 어느 하나에 있어서, 상기 본딩된 반도체 구조를 형성하도록 상기 제1 반도체 구조의 표면을 상기 제2 반도체 구조의 상기 표면에 직접적으로 본딩하는 단계는 실리콘 캐리어 웨이퍼의 표면에 상기 제2 반도체 구조의 실리콘 또는 이산화 실리콘 물질의 표면에 본딩하는 단계를 포함하는 반도체 구조의 제조 방법.
실시예 17: 실시예 12 내지 16 중 어느 하나에 있어서, 상기 본딩된 반도체 구조를 형성하도록 상기 제1 반도체 구조의 표면을 상기 제2 반도체 구조의 상기 표면에 직접적으로 본딩하는 단계는 실리콘 캐리어 웨이퍼 상의 이산화 실리콘 물질의 표면을 상기 제2 반도체 구조의 이산화 실리콘 또는 실리콘 물질의 표면에 본딩하는 단계를 포함하는 반도체 구조의 제조 방법.
실시예 18: 실시예 12 내지 17 중 어느 하나에 있어서, 상기 제2 반도체 구조를 통하여 노출된 상기 적어도 하나의 도전체 구조를 제3 반도체 구조의 적어도 하나의 도전체 구조와 정렬하는 단계는 상기 제2 반도체 구조를 통하여 노출된 적어도 하나의 구리 쓰루 웨이퍼 상호연결(TWI)를 제3 반도체 구조의 적어도 하나의 구리 본드 패드와 정렬하는 단계를 포함하는 반도체 구조의 제조 방법.
실시예 19: 실시예 18에 있어서, 상기 본딩된 반도체 구조 및 상기 제3 반도체 구조를 가열하는 단계는 약 100℃ 내지 약 400℃ 사이의 온도로 상기 본딩된 반도체 구조 및 상기 제3 반도체 구조를 가열하는 단계를 포함하는 반도체 구조의 제조 방법.
실시예 20: 실시예 12 내지 19 중 어느 하나에 있어서, 상기 제2 반도체 구조 상에 상기 제1 반도체 구조의 일부분 상에 또는 내에 적어도 하나의 디바이스 구조를 형성하는 단계 및 상기 약화된 구역을 따라서 상기 제1 반도체 구조를 나누는 단계 후에, 상기 제2 반도체 구조 상에 상기 제1 반도체 구조의 상기 부분을 처리하는 단계를 더 포함하는 반도체 구조의 제조 방법.
실시예 21: 실시예 12 내지 19 중 어느 하나에 있어서, 상기 약화된 구역을 따라서 상기 제1 반도체 구조를 나눈 후에 상기 제2 반도체 구조로부터 상기 제1 반도체 구조의 일부분을 제거하는 단계를 더 포함하는 반도체 구조의 제조 방법.
실시예 22: 본딩된 반도체 구조에 있어서, 복수의 본딩된, 처리된 반도체 구조들; 및 상기 복수의 본딩된, 처리된 반도체 구조들의 적어도 하나의 처리된 반도체 구조에 본딩된 캐리어 다이 또는 웨이퍼로서, 상기 캐리어 다이 또는 웨이퍼는 상기 복수의 본딩된, 처리된 반도체 구조의 상기 적어도 하나의 처리된 반도체 구조에 본딩된 상기 캐리어 다이 또는 웨이퍼의 표면으로부터 10nm 내지 1000nm 사이의 평균 깊이로 주입된 복수의 이온들을 포함하는 약화된 구역을 포함하는 본딩된 반도체 구조.
실시예 23: 실시예 22에 있어서, 상기 복수의 본딩된, 처리된 반도체 구조들은 구조적 전기적으로 쓰루 웨이퍼 상호연결에 의하여 적어도 부분적으로 결합되는 본딩된 반도체 구조.
실시예 24: 실시예 22 또는 실시예 23에 있어서, 상기 복수의 본딩된, 처리된 반도체 구조들은 접착 물질을 사용하지 않고 직접 같이 본딩되는 본딩된 반도체 구조.
실시예 25: 실시예 22 내지 실시예 24 중 어느 하나에 있어서, 상기 캐리어 다이 또는 웨이퍼는 상기 복수의 본딩된, 처리된 반도체 구조의 상기 적어도 하나의 처리된 반도체 구조에 직접 본딩되는 본딩된 반도체 구조.
본 발명의 실시예들은 특정 실시예를 사용하여 본 명세서에서 설명되었고, 당업자는 발명은 실시예들에 특정 사항이 제한되는 것은 아니라고 인식하고 이해할 것이다. 더욱이, 본 발명의 실시예들에 대한 많은 부가, 삭제 및 변형들은 이하에서 청구된 발명의 범위에서 벗어나지 않고 만들어질 수 있다. 예를 들어, 일 실시예로부터의 특징은 다른 실시예들의 특징과 결합할 수 있고, 이는 발명자가 생각한 발명의 범위 내에 여전히 존재할 것이다.

Claims (15)

  1. 반도체 구조를 제조하는 방법에 있어서,
    제1 기판 상에 집적회로의 적어도 일부분을 포함하는 제1 반도체 구조를 형성하는 단계;
    캐리어 웨이퍼 내에 약화된 구역을 형성하기 위하여 상기 캐리어 웨이퍼 내부로 이온들을 주입하는 단계;
    상기 제1 반도체 구조의 제1 면으로 상기 캐리어 웨이퍼를 직접 본딩하는 단계;
    상기 제1 반도체 구조를 다루기 위하여 상기 캐리어 웨이퍼를 사용하여 상기 제1 반도체 구조에 상기 캐리어 웨이퍼가 부착되는 동안 상기 제1 반도체 구조를 처리하는 단계;
    상기 캐리어 웨이퍼가 직접적으로 본딩된 상기 반도체 구조의 상기 제1 면의 반대면인 상기 제1 반도체 구조의 제2 면에 집적회로의 적어도 일부분을 포함하는 제2 반도체 구조를 직접 본딩하는 단계; 및
    상기 내부의 약화된 구역을 따라서 상기 캐리어 웨이퍼의 남은 부분으로부터 상기 캐리어 웨이퍼로부터 물질의 레이어를 분리하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  2. 제1항에 있어서, 상기 제1 기판을 통하여 적어도 부분적으로 확장하는 적어도 하나의 쓰루 웨이퍼 상호연결(through wafer interconnect, TWI)를 형성하는 단계를 더 포함하는 반도체 구조를 제조하는 방법.
  3. 제1항에 있어서, 상기 제1 반도체 구조를 처리하는 단계는, 상기 제1 반도체 구조의 상기 제2 면으로부터 상기 제1 기판의 부분을 제거하는 단계 및 상기 제1 반도체 구조의 상기 집적회로의 상기 적어도 일부분의 적어도 하나의 도전체의 구조를 노출하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  4. 제3항에 있어서, 상기 제1 반도체 구조의 상기 집적회로의 상기 적어도 한 부분의 적어도 하나의 도전체 구조를 노출하는 단계는 상기 제1 반도체 구조 내의 쓰루 웨이퍼 상호연결(TWI)를 노출하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  5. 제4항에 있어서, 상기 제1 반도체 구조의 상기 제2 면에 상기 제2 반도체 구조를 직접 본딩하는 단계는, 상기 제2 반도체 구조의 적어도 하나의 도전체의 구성요소에 상기 제1 반도체 구조의 상기 쓰루 웨이퍼 상호연결을 직접 본딩하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  6. 제1항에 있어서, 상기 제1 반도체 구조의 상기 제2 면에 상기 제2 반도체 구조를 직접 본딩하는 단계는, 상기 제2 반도체 구조의 적어도 하나의 도전체 구성요소의 금속에 상기 제1 반도체 구조의 적어도 하나의 도전체 구성요소의 금속을 직접 본딩하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  7. 제1항에 있어서, 상기 제1 반도체 구조의 상기 제2 면에 상기 제2 반도체 구조를 직접 본딩하는 단계는 상기 제1 반도체 구조의 산화 물질 및 적어도 하나의 반도체 물질에 상기 제2 반도체 구조 산화 물질 및 적어도 하나의 반도체 물질을 직접적으로 본딩하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  8. 제1항에 있어서, 상기 내부의 약화된 구역을 따라서 그 내부에 상기 캐리어 웨이퍼의 남은 부분으로부터 상기 캐리어 웨이퍼의 상기 물질의 레이어를 분리하는 단계는, 적어도 100 ℃의 온도에서 캐리어 웨이퍼를 어닐링 하는 단계 및 상기 약화된 구역을 덮는 상기 캐리어 웨이퍼의 부분을 상기 제1 반도체 구조에 접착된 상기 캐리어 웨이퍼의 남은 다른 부분으로부터 분리하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  9. 제1항에 있어서, 상기 약화된 구역을 따라서, 상기 캐리어 웨이퍼로부터 상기 물질의 레이어를 분리하는 단계는 상기 제1 반도체 구조에 부착된 약 10nm 내지 약 1000nm 사이의 두께를 가지는 상기 캐리어 웨이퍼의 물질의 레이어를 남기는 단계를 포함하는 반도체 구조를 제조하는 방법.
  10. 제1항에 있어서, 상기 제1 반도체 구조의 상기 제2 면에 상기 제2 반도체 구조를 직접 본딩하는 단계는 내부의 상기 약화된 구역을 따라서 상기 캐리어 웨이퍼로부터 상기 물질의 레이어의 분리하는 단계를 초래하는 반도체 구조를 제조하는 방법.
  11. 제10항에 있어서, 상기 제1 반도체 구조의 상기 제1 면에 상기 캐리어 웨이퍼를 직접 본딩하는 단계는 상기 약화된 구역을 따라서 상기 캐리어 웨이퍼를 분리하지 않고 상기 내부의 약화된 구역을 따라서 상기 캐리어 웨이퍼를 약화하는 단계를 포함하는 반도체 구조를 제조하는 방법.
  12. 본딩된 반도체 구조에 있어서,
    복수의 본딩된, 처리된 반도체 구조들; 및
    상기 복수의 본딩된, 처리된 반도체 구조들의 적어도 하나의 처리된 반도체 구조에 본딩된 캐리어 다이 또는 웨이퍼로서, 상기 캐리어 다이 또는 웨이퍼는 상기 복수의 본딩된, 처리된 반도체 구조의 상기 적어도 하나의 처리된 반도체 구조에 본딩된 상기 캐리어 다이 또는 웨이퍼의 표면으로부터 10nm 내지 1000nm 사이의 평균 깊이로 내부에 주입된 복수의 이온들을 포함하는 약화된 구역을 포함하는 본딩된 반도체 구조.
  13. 제12항에 있어서, 상기 복수의 본딩된, 처리된 반도체 구조들은 구조적으로 그리고 전기적으로 쓰루 웨이퍼 상호연결에 의하여 적어도 부분적으로 함께 결합되는 본딩된 반도체 구조.
  14. 제12항에 있어서, 상기 복수의 본딩된, 처리된 반도체 구조들은 접착 물질을 사용하지 않고 그 사이에 직접 같이 본딩되는 본딩된 반도체 구조.
  15. 제14항에 있어서, 상기 캐리어 다이 또는 웨이퍼는 상기 복수의 본딩된, 처리된 반도체 구조의 상기 적어도 하나의 처리된 반도체 구조에 직접 본딩되는 본딩된 반도체 구조.
KR1020110058448A 2010-07-19 2011-06-16 임시 반도체 구조 본딩 방법들 및 관련 본딩된 반도체 구조들 KR101311332B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US12/839,203 US8461017B2 (en) 2010-07-19 2010-07-19 Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
US12/839,203 2010-07-19
FR1056122A FR2963162B1 (fr) 2010-07-26 2010-07-26 Procedes de collage de structure semi-conductrice temporaire et structures semi-conductrices collees correspondantes
FR1056122 2010-07-26

Publications (2)

Publication Number Publication Date
KR20120010120A true KR20120010120A (ko) 2012-02-02
KR101311332B1 KR101311332B1 (ko) 2013-09-27

Family

ID=45515418

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110058448A KR101311332B1 (ko) 2010-07-19 2011-06-16 임시 반도체 구조 본딩 방법들 및 관련 본딩된 반도체 구조들

Country Status (4)

Country Link
KR (1) KR101311332B1 (ko)
CN (2) CN102339769A (ko)
SG (1) SG177817A1 (ko)
TW (1) TWI445101B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160112989A (ko) * 2015-03-19 2016-09-28 가부시기가이샤 디스코 적층 디바이스의 제조 방법
US9748304B2 (en) 2013-03-12 2017-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor devices, methods of manufacture thereof, and semiconductor device manufacturing methods

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2978605B1 (fr) 2011-07-28 2015-10-16 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice comprenant une couche fonctionnalisee sur un substrat support
US10867834B2 (en) 2015-12-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN107346746B (zh) * 2016-05-05 2020-09-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN118737997A (zh) * 2017-03-02 2024-10-01 Ev 集团 E·索尔纳有限责任公司 用于键合芯片的方法和装置
TWI791013B (zh) * 2017-03-13 2023-02-01 美商庫利克和索夫工業公司 用於對半導體元件進行超音波接合的方法
CN107946186A (zh) * 2017-11-01 2018-04-20 中国电子科技集团公司第五十五研究所 一种金刚石基GaN‑HEMTs制备方法
CN110078017B (zh) * 2018-01-26 2021-11-05 沈阳硅基科技有限公司 一种贯穿空腔结构硅片的加工方法
CN110164978B (zh) * 2018-02-14 2022-06-21 联华电子股份有限公司 半导体装置以及其制作方法
CN109390303B (zh) * 2018-09-28 2022-01-04 长江存储科技有限责任公司 三维存储器结构的制造方法
CN109449137A (zh) * 2018-11-15 2019-03-08 德淮半导体有限公司 半导体装置及其制造方法
CN110299348A (zh) * 2019-07-02 2019-10-01 贵州大学 一种大功率同步整流器结构的三维集成方法
CN111276469A (zh) * 2020-02-25 2020-06-12 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
KR100618837B1 (ko) * 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
KR100621960B1 (ko) * 2005-05-19 2006-09-08 인터내셔널 비지네스 머신즈 코포레이션 3차원 디바이스 제조 방법
CN100517623C (zh) * 2006-12-05 2009-07-22 中芯国际集成电路制造(上海)有限公司 晶片压焊键合方法及其结构
US8618670B2 (en) * 2008-08-15 2013-12-31 Qualcomm Incorporated Corrosion control of stacked integrated circuits
KR101548173B1 (ko) * 2008-09-18 2015-08-31 삼성전자주식회사 실리콘 다이렉트 본딩(ｓｄｂ)을 이용한 임시 웨이퍼 임시 본딩 방법, 및 그 본딩 방법을 이용한 반도체 소자 및 반도체 소자 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748304B2 (en) 2013-03-12 2017-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor devices, methods of manufacture thereof, and semiconductor device manufacturing methods
KR20160112989A (ko) * 2015-03-19 2016-09-28 가부시기가이샤 디스코 적층 디바이스의 제조 방법

Also Published As

Publication number Publication date
KR101311332B1 (ko) 2013-09-27
SG177817A1 (en) 2012-02-28
CN105489512B (zh) 2018-01-30
TWI445101B (zh) 2014-07-11
CN102339769A (zh) 2012-02-01
TW201205688A (en) 2012-02-01
CN105489512A (zh) 2016-04-13

Similar Documents

Publication Publication Date Title
KR101311332B1 (ko) 임시 반도체 구조 본딩 방법들 및 관련 본딩된 반도체 구조들
US9553014B2 (en) Bonded processed semiconductor structures and carriers
US10607937B2 (en) Increased contact alignment tolerance for direct bonding
US20220208650A1 (en) Structures with through-substrate vias and methods for forming the same
US20200168584A1 (en) Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US10515926B2 (en) System and method for providing 3D wafer assembly with known-good-dies
US20070207592A1 (en) Wafer bonding of damascene-patterned metal/adhesive redistribution layers
TWI464810B (zh) 形成經接合的半導體結構之方法及由該方法所形成之半導體結構
KR101426362B1 (ko) 접합 반도체 구조 형성 방법 및 그 방법에 의해 형성된 반도체 구조
TW201342494A (zh) 用於半導體裝置的製造之合成晶圓
US20120061794A1 (en) Methods of forming through wafer interconnects in semiconductor structures using sacrificial material, and semiconductor structures formed by such methods
KR20120112787A (ko) 집적 반도체 구조 형성 방법들 및 구조들
KR101398080B1 (ko) 접합 반도체 구조물 및 그 형성방법
US7579258B2 (en) Semiconductor interconnect having adjacent reservoir for bonding and method for formation
JP2013537363A (ja) 犠牲材料を使用して半導体構造体中にウェーハ貫通相互接続部を形成する方法、及びかかる方法により形成される半導体構造体
US9355905B2 (en) Methods and structure for carrier-less thin wafer handling
TW202410298A (zh) 具有金屬平面層的基板穿孔以及製造其之方法
CN114628344A (zh) 半导体器件及其制作方法
EP2081224A1 (en) Maskless method of preparing metal contacts in a semiconductor substrate for bonding
FR2963162A1 (fr) Procedes de collage de structure semi-conductrice temporaire et structures semi-conductrices collees correspondantes

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant