KR20120112787A - 집적 반도체 구조 형성 방법들 및 구조들 - Google Patents

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KR20120112787A
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Abstract

본 발명은 반도체 구조를 제조하는, 특히 가공 반도체 구조 및 다수의 접합된 반도체 층들을 포함하는 접합 반도체 구조를 달성하기 위해 개선된 평탄도를 갖는 반도체 구조를 형성하는 방법들 및 구조들을 제공한다. 반도체 구조들을 형성하는 방법들은 가공 반도체 구조의 비평탄면 위에 유전체 층을 형성하고, 가공 반도체 구조의 반대쪽의 유전체 층의 측면 상의 유전체 층의 표면을 평탄화하는 단계, 및 반도체 구조를 유전체 층의 평탄화된 표면에 부착하는 단계를 구비한다. 반도체 구조들은 가공 반도체 구조의 비평탄면을 덮어씌우는 유전체 층, 및 가공 반도체 구조의 반대쪽의 유전체 층의 측면 상의 유전체 층을 덮어씌우는 마스킹 층을 구비한다. 마스킹 층은 가공 반도체 구조의 비평탄면의 도전 영역들 위의 복수의 마스크 개구들을 구비한다.

Description

집적 반도체 구조 형성 방법들 및 구조들{Methods and structures for forming integrated semiconductor structures}
우선권 주장
본 출원은 "집적 반도체 구조들을 형성하기 위한 방법들 및 구조들"에 대한, 2010년 2월 4일자로 출원된 미국 임시 특허 출원 번호 제 61/301,476 호의 출원일의 이익을 청구한다.
기술 분야
본 발명의 다양한 실시예들은 일반적으로 반도체 구조들을 형성하기 위한 방법들 및 구조들에 관한 것으로서, 더욱 상세하게는 반도체 구조에 추가의 반도체 구조들을 부착하기 위해 반도체 구조들 상에 평탄한 표면들을 형성하기 위한 방법들 및 구조들에 관한 것이다.
2개 이상의 반도체 구조들의 3차원(3D) 집적은 마이크로전자공학 응용들에 유리할 수 있다. 예를 들어, 마이크로전자 장치들의 3D 집적은 전체 장치 점유 공간을 감소시키면서 전기적 성능 및 전력 소모를 향상시킬 수 있다. 예를 들어 제목이 "The Handbook of 3D 집적"(Wiley-VCH)인, 2008년도의 피. 가로우(P. Garrou) 등의 간행물을 참조하라.
반도체 구조들의 3D 집적은 예를 들어 복수의 디바이스 구조들을 포함하는 가공 반도체 구조에 하나 이상의 반도체 구조들을 부착하는 것을 포함하는 다수의 방법들에 의해 달성될 수 있다. 가공 반도체 구조(processed semiconductor structure)에 반도체 구조를 부착하는 것은 다수의 방법들에 의해 달성될 수 있다. 가공 반도체 구조에 반도체 구조의 부착시, 반도체 구조는 추가의 처리들을 받을 수 있고, 반도체 구조 자신은 추가의 반도체 구조들의 부착을 위한 수용 기판으로서 사용될 수 있다. 반도체 구조들의 3D 집적은 반도체 다이의 하나 이상의 추가의 반도체 다이들로의 부착(즉, 다이-대 다이(D2D)), 반도체 다이의 하나 이상의 반도체 웨이퍼들로의 부착(즉, 다이-대-웨이퍼(D2W)), 및 반도체 웨이퍼의 하나 이상의 추가의 반도체 웨이퍼들로의 부착(즉, 웨이퍼-대-웨이퍼(W2W)), 또는 이들의 조합에 의해 일어날 수 있다는 것을 주목해야 한다.
그러나, 서로에 부착될 구조들 각각의 평활도 및 평탄도는, 예를 들어 가공 반도체 구조 및 반도체 구조들의 부착면들은 완성된 3D 집적 반도체 구조의 품질에 영향을 줄 수 있다. 예를 들어, 3D 집적 구조가 반도체 디바이스들이 형성된 가공 반도체 구조를 포함할 경우, 반도체 디바이스들을 형성하기 위해 이용되는 공정들은 거친 비평탄면들을 초래할 수 있다. 가공 반도체 구조의 거친 비평탄면에의 반도체 구조의 후속 부착은 반도체 구조와 가공 반도체 구조 사이에 불량한 접착을 초래할 수 있고, 이것은 후속 공정들 동안 가공 반도체 구조로부터 반도체 구조의 원치 않는 분리를 가져올 수 있다.
본 발명의 다양한 실시예들은 반도체 구조들을 형성하기 위한 방법들 및 구조들을 제공하고, 더욱 상세하게는 반도체 구조들에 추가의 반도체 구조들을 부착하기 위해 반도체 구조들 상에 평활하고 평탄한 표면들을 형성하기 위한 방법들 및 구조들을 제공한다. 상기 방법들이 본 발명의 실시예들의 면에서 간단히 기재된다. 이러한 요약은 본 발명의 실시예들의 상세한 설명에서 더 상세히 기재되는 개념들의 선택을 단순화된 형태로 소개하기 위해 제공된다. 이러한 요약은 청구된 대상의 주요 특징들 또는 필수 특징들을 식별(identify)하는 것으로 의도되지 않고, 청구된 대상의 범위를 제한하기 위해 사용되도록 의도되지 않는다.
그러므로, 본 발명의 몇몇 실시예들에 있어서, 반도체 구조들을 형성하기 위한 방법들은 가공 반도체 구조의 비평탄면 위에 유전체 층을 형성하는 단계를 포함한다. 가공 반도체 구조의 비평탄면은 복수의 도전 영역들 및 복수의 비도전 영역들을 포함할 수 있다. 마스킹 층은 유전체 층 위에 형성되고 가공 반도체 구조의 비평탄면의 복수의 도전 영역의 도전 영역들 중 적어도 몇개의 도전 영역 바로 위에서 마스킹 층을 통해 연장하는 복수의 마스크 개구들이 제공된다. 가공 반도체 구조의 비평탄면 반대쪽의 이들의 측면 위의 유전체 층의 표면은 평탄화된 표면을 형성하기 위해 평탄화될 수 있다. 유전체 층의 표면의 평탄화는 복수의 마스크 개구들을 통해 노출되는 유전체 층의 영역들을 에칭하는 단계 및 유전체 층의 영역들의 에칭 후 유전체 층의 표면을 폴리싱하는 단계를 포함할 수 있다. 이후 반도체 구조는 유전체 층의 평탄화된 표면에 부착될 수 있다.
본 발명의 다양한 실시예들은 또한 여기에 기재된 방법들에 의해 형성되는 구조들을 포함할 수 있다. 예를 들어, 몇몇 실시예들에 있어서, 반도체 구조들은 가공 반도체 구조의 비평탄면을 덮어씌우는 유전체 층을 포함한다. 비평탄면은 복수의 도전 영역들 및 복수의 비도전 영역들을 포함한다. 반도체 구조들은 또한 가공 반도체 구조의 반대쪽의 반도체 구조의 측면 위의 유전체 층을 덮어씌우는 마스킹 층을 포함할 수 있다. 마스킹 층은 가공 반도체 구조의 비평탄면의 복수의 도전 영역의 적어도 몇몇 바로 위에서 마스킹 층을 통해 연장하는 복수의 마스크 개구들을 포함할 수 있다.
본 발명의 추가의 양상들, 상세들 및 요소들의 대안의 조합들은 다음의 상세한 설명으로부터 명백해질 것이고 또한 본 발명의 범위 내에 있다.
본 발명은 첨부 도면들에 도시된, 본 발명의 전형적인 실시예들의 다음의 상세한 설명을 참조하여 더 완전하게 이해될 수 있다.
도 1a 내지 도 1c는 반도체 구조를 가공 반도체 구조에 부착하기 위한 이전에 알려진 기술을 개략적으로 나타낸 도면.
도 2a 내지 도 2c는 반도체 구조를 가공 반도체 구조에 부착하기 위한 다른 이전에 알려진 기술을 개략적으로 나타낸 도면.
도 3a 내지 도 3f는 3D 집적 반도체 구조들을 형성하기 위한 본 발명의 실시예들을 개략적으로 나타낸 도면.
도 4a 내지 도 4f는 3D 집적 반도체 구조들을 형성하기 위한 본 발명의 추가의 실시예들을 개략적으로 나타낸 도면.
본원에 주어진 도면들은 어떤 특별한 구조, 재료, 장치, 시스템, 또는 방법의 실제 모습들을 의미하지 않고, 단지 본 발명의 실시예들을 기술하기 위해 채택되는 이상화된 표현들이다.
표제들은 첨부된 청구항들의 범위에 어떤 의도된 제한 없이 단지 명확성을 위해 본원에서 사용된다. 다수의 참조문헌들이 본원에 인용된다. 게다가, 인용 발명들 중 어느 것도, 본원에서 특징 지워지는 방법과 관계 없이, 본원에 청구된 대상 발명에 관해 종래 기술로서 인정된다.
본원에 사용된 것과 같이, 용어 "반도체 구조(semiconductor structure)"는 반도체 웨이퍼(단독 또는 그 위에 다른 재료들을 포함하는 조립체들로)와 같은 벌크 반도체 재료들을 포함하는 반도체 재료, 및 반도체 재료 층들(단독으로 또는 금속들 및 절연체들과 같은 다른 재료들을 포함하는 조립체들로)를 포함하는 임의의 구조를 의미하고 구비한다. 게다가, 용어 "반도체 구조"는 또한 위에 기재한 반도체 구조들을 포함하는 임의의 지지 구조를 구비하지만 이에 한정되는 것은 아니다. 용어 "반도체 구조"는 또한 하나 이상의 반도체 층들 또는 반도체 디바이스들의 능동 또는 동작 가능한 부분들을 구비하는 구조들 및 처리 중의 반도체 구조들(및 이들 위에 제조되는 다른 층들, 예컨대 실리콘-온-절연체(SOI) 등을 포함할 수 있음)을 가리킬 수 있다.
본원에 사용된 것과 같이, 용어 "가공 반도체 구조(processed semiconductor structure)"는 다양한 공정 처리법들이 가해진 반도체 구조를 의미하고 구비한다.
본원에 사용된 것과 같이, 용어 "디바이스 구조(device structure)"는 반도체 디바이스에 내장되도록 의도된 능동 또는 수동 디바이스 부품들을 포함하는 임의의 구조를 의미하고 구비한다.
본원에 사용된 것과 같이, 용어 "접합 구조(bonded structure)"는 부착 공정을 통해 서로에 부착된 2개 이상의 반도체 구조들을 의미하고 구비한다.
본 발명의 실시예들의 도입에 의해, 도 1a 내지 도 1c 및 도 2a 내지 도 2c는 반도체 구조를 가공 반도체 구조에 부착하는 이전에 알려진 방법들 및 이와 같은 방법들 동안 형성되는 반도체 구조들을 도시한다.
도 1a는 가공 반도체 구조(102)를 포함하는 반도체 구조(100)를 도시한다. 가공 반도체 구조는 복수의 전기 도전 영역들(104), 유전체 층(106), 디바이스 층(108) 및 디바이스 기판(110)을 구비할 수 있다. 복수의 도전 영역들(104)은 다수의 부영역들을 포함할 수 있고, 이와 같은 부영역들은 예를 들어 배리어 부영역들, 전극 부영역들 및 비어 부영역들을 포함한다. 복수의 도전 영역들(104)은 예를 들어, 코발트, 루테늄, 니켈, 탄탈, 탄탈 질화물, 인듐 산화물, 텅스텐, 텅스텐 질화물, 티탄 질화물, 구리 및 알루미늄과 같은 하나 이상의 재료들을 포함할 수 있다.
유전체 층(106)은 전기 절연성이고 예를 들어, 폴리이미드들, 벤조시클로부텐(benzocyclobutene; BCB), 붕소 질화물들, 붕소 탄화물 질화물들, 다공성 실리케이트들, 실리콘 산화물들, 실리콘 질화물들 및 이들의 혼합물과 같은 하나 이상의 유전체 재료들을 포함한다. 더욱이, 유전체 층(106)은 유전체 재료의 복수의 층들을 포함할 수 있고, 이들 중 몇몇 층들은 유전체 층(106)을 형성하는 유전체 재료의 하나 이상의 다른 층들과는 다른 재료 조성을 가질 수 있다.
디바이스 층(108)은 예를 들어, 하나 이상의 스위칭 구조들(예를 들어, 트랜지스터들 등), 발광 구조들(예를 들어, 레이저 다이오드들, 발광 다이오드들 등), 수광 구조들(예를 들어, 도파관들, 스플리터들, 믹서들, 포토다이오드들, 태양 전지들, 태양 서브셀들(solar subcells) 등), 및 마이크로전자기계 구조들(예를 들어, 가속도계들, 압력 센서들 등)과 같은 복수의 디바이스 구조들을 포함할 수 있다. 본 발명의 몇몇 실시예들에 있어서, 디바이스 층(108)은 금속-산화물-반도체(CMOS) 집적 회로들, 트랜지스터-트랜지스터 로직 집적 회로들 및 NMOS 로직 집적 회로들 중 하나 이상을 포함할 수 있다.
디바이스 기판(110)은 예를 들어, 하나 이상의 실리콘, 게르마늄, 실리콘 탄화물, III-비화물들, III-인화물들, III-질화물들, III-안티몬화물들, 사파이어, 수정 및 아연 산화물과 같은 다수의 재료들 중 어느 하나를 포함할 수 있다. 더욱이, 디바이스 기판(110)은 이와 같은 재료들의 복수의 층들을 포함할 수 있고, 이들 층들 몇몇은 상이한 재료 조성들을 가질 수 있다.
도 1b는 도 1a의 반도체 구조(100)로부터 디바이스 기판(110)의 부분(110')(부분(110')은 도 1b에 가상선으로 도시됨)을 제거하여 형성될 수 있는 반도체 구조(115)를 도시한다. 디바이스 기판(110)의 부분(110')은 디바이스 기판(110)을 시닝(thin)하고 디바이스 기판(110)의 재료를 통해 복수의 도전 영역들(104')을 노출시키기 위해 제거될 수 있다. 도전 영역들(104')은 "관통 실리콘 비어들(through silicon vias)" 또는 "관통 기판 비어들(through substrate vias)"(TSVs)로서 이 기술분야에서 불리는 것일 수 있고 또는 구비할 수 있고, 반도체 구조(115)에 나중에 부착될 다른 반도체 구조에, 디바이스 기판(110)을 통해, 디바이스 층(108) 사이에서 전기 접속들을 제공할 수 있다. 디바이스 기판(110)의 부분(110')은 예를 들어, 폴리싱, 그라인딩, 에칭, 및 이와 같은 방법들의 조합들(예를 들어, 화학적 기계적 폴리싱)과 같은 방법들에 의해 제거될 수 있다.
도 1b에 도시된 것과 같이, 디바이스 기판(110)의 부분(110')의 제거는 디바이스 기판(110)의 재료에 골들(valleys)을 포함하는 복수의 침식 영역들(112)을 생기게 할 수 있다. 침식 영역들(112)은 비평탄면(114)을 가진 가공 반도체 구조(102)를 생기게 할 수 있다. 가공 반도체 구조(102)의 섹션(116)은 가공 반도체 구조(102)의 비평탄면(114)을 구비한다. 도 1b에 도시된 것과 같이, 가공 반도체 구조의 비평탄면(114)은 복수의 도전 영역들(104') 및 디바이스 기판(110)에 의해 규정되고 포함하는 복수의 비도전 영역들을 포함한다. 몇몇 실시예들에 있어서, 도전 영역들(104')은 금속성 영역을 포함할 수 있고, 비-도전 영역들은 비-금속성 영역을 포함할 수 있다.
도 1c는 도 1b의 반도체 구조(115)의 비평탄면(114)에 다른 반도체 구조(122)를 부착하여 형성될 수 있는 반도체 구조(120)를 도시한다. 반도체 구조(122)는 가공 반도체 구조(102)의 비평탄면(114)과 반도체 구조(122)의 인접 표면 사이의 접합 경계면(124)을 따라 가공 반도체 구조(102)에 접합을 통해 부착될 수 있다. 비평탄면(114)의 결과로서, 접합 경계면(124)은 불연속일 수 있다. 환언하면, 접합 경계면(124)은 접합 및 비접합 영역들을 포함할 수 있다. 게다가, 디바이스 기판(110)의 부분(110')을 제거하기 위해 사용되는 처리들로부터 생길 수 있는 복수의 침식 영역들(112)은 복수의 비접합 영역들을 생기게 할 수 있다. 반도체 구조(122)와 가공 반도체 구조(102) 사이의 비접합 영역들의 존재로 인해, 이들 간의 접합 강도는 예를 들어, 핸들링 및 보완 처리와 같은 추가의 동작들을 위해 불충분할 수 있다.
도 2a 내지 도 2c는 반도체 구조를 가공 반도체 구조에 부착하기 위한 다른 이전에 알려진 기술을 도시한다. 도 2a는 가공 반도체 구조(202)를 포함하는 반도체 구조(200)를 도시한다. 가공 반도체 구조(202)는 도전 영역들(204), 유전체 층(206), 디바이스 층(208) 및 디바이스 기판(210)을 구비할 수 있다. 가공 반도체 구조(202) 및 그것의 구성 요소들은 도 1a 내지 도 1c와 관련하여 위에서 기재한 모든 재료들 및 구조들을 포함할 수 있다.
도 2b는 도 2a의 반도체 구조(200)로부터 도전 영역(204)의 부분(204')(부분(204')은 도 2b에 가상선으로 나타냄)을 제거하여 형성될 수 있는 반도체 구조(215)를 도시한다. 도전층(204)의 부분(204')은 복수의 도전 영역들(204)을 생성하기 위해 제거될 수 있다. 복수의 도전 영역들(204)은 디바이스 기판(208) 내에 존재하는 복수의 디바이스 구조들에 대해 전기 접속들을 제공할 수 있다. 도전층(204)의 부분(204')은 예를 들어 폴리싱, 그라인딩, 에칭, 및 이와 같은 공정들의 조합들(예를 들어, 화학적 기계적 폴리싱)과 같은 방법들에 의해 제거될 수 있다. 몇몇 실시예들에 있어서, 복수의 도전 영역들(204)은 이 기술분야에서 "다마신(Damascene)" 방법들로서 일반적으로 불리는 방법들을 이용하여 형성될 수 있다. 이와 같은 방법들은 예를 들어 조시(Joshi) 등의 "A new Damascene structure for submicrometer wiring"(IEEE Electron Device Letters, Volume 14, No. 3, pages 129-132, 1993)에 더 상세히 기술되어 있다.
도 2b에 도시된 것과 같이, 도전층(204)의 부분(204')의 제거는 유전체 층(206)의 부분들의 제거를 초래할 수 있다. 유전체 층(206)의 부분들의 제거 또는 "부식(erosion)"은 복수의 침식 영역들(212)을 생성할 수 있고, 비평탄면(214)을 가진 가공 반도체 구조를 초래할 수 있다. 가공 반도체 구조(202)의 섹션(216)은 비평탄면(214)을 포함한다. 비평탄면(214)은 복수의 도전 영역들(204) 및 복수의 비도전 영역들(206)을 포함할 수 있다. 몇몇 실시예들에 있어서, 복수의 도전 영역들(204)은 복수의 금속성 영역들을 포함할 수 있고, 복수의 비도전 영역들(206)은 복수의 비-금속성 영역들을 포함할 수 있다.
도 2c는 도 2b의 반도체 구조(215)의 가공 반도체 구조(202)의 비평탄면(214)에 반도체 구조(222)를 부착하여 형성될 수 있는 반도체 구조(220)를 도시한다. 반도체 구조(222)는 가공 반도체 구조(202)의 비평탄면(214)과 반도체 구조(222)의 인접 표면 사이의 접합 경계면(224)에서 가공 반도체 구조(202)에 접합을 통해 부착될 수 있다. 위에서 논의된 것과 같이, 가공 반도체 구조(202)의 비평탄면(214)은 가공 반도체 구조(202)와 반도체 구조(222) 사이에 달성되는 접합 강도에 악영향을 줄 수 있는 불연속 접합 경계면(224)을 초래할 수 있고, 반도체 구조(220)에 대해 수행될 추가 동작들에 대해 불충분한 접합 강도를 부여할 수 있다.
본 발명의 실시예들은 가공 반도체 구조에의 반도체 구조의 부착을 허용하기 위해 가공 반도체 구조의 표면의 평탄도를 개선하는 반도체 구조들을 형성하기 위한 방법들 및 구조들을 포함할 수 있다. 이와 같은 방법들 및 구조들은 다양한 목적들을 위해, 예컨대 예를 들어 3D 집적 공정들 및 3D 집적 구조들을 생성하기 위해 이용될 수 있다.
본 발명의 전형적인 실시예들이 도 3a 내지 도 3f를 참조하여 이하에 기술된다. 도 3a는 가공 반도체 구조(316)의 비평탄면(314)을 포함하는 반도체 구조(300)를 도시한다. 비평탄면(314)은 복수의 도전 영역들(304)(예를 들어, 금속성 영역) 및 복수의 비도전 영역들(306)(예를 들어, 비-금속성 영역)을 포함할 수 있다. 비제한적인 예들로서, 반도체 구조(300)는 도 1b의 섹션(116) 및 도 2b의 섹션(216)을 포함할 수 있다. 그러므로, 반도체 구조(300)는 명확성을 위한 도면들로부터 생략된, 다수의 가공 반도체 구조 요소들을 구비하는 가공 반도체 구조(316)를 포함할 수 있다는 점이 주목되어야 한다.
복수의 비도전 영역들(306)은 예컨대 도 1b의 예에서의 디바이스 기판(110)과 같은 디바이스 기판의 부분일 수 있다. 디바이스 기판은 하나 이상의 동질 또는 이질(heterogeneous) 반도체 층들을 포함할 수 있고, 임의의 수의 재료들을 포함할 수 있다. 예를 들어, 디바이스 기판은 실리콘, 게르마늄, 실리콘 탄화물, III-비화물들, III-인화물들, III-질화물들, III-안티몬화물들, 사파이어, 수정 및 아연 산화물 중 하나 이상을 포함할 수 있다. 디바이스 기판은 또한 위에서 이전에 논의된 것과 같은 복수의 디바이스 구조들을 포함할 수 있다. 이와 같은 디바이스 구조들은 예를 들어, 금속-산화물-반도체(CMOS) 집적 회로들, 트랜지스터-트랜지스터 로직 집적 회로들 및 NMOS 로직 집적 회로들 중 하나 이상을 구비할 수 있다.
반도체 구조(300)의 복수의 비도전 영역들(306)은 예를 들어 도 2b의 예에서의 유전체 층(206)과 같은 유전체 층의 부분일 수 있다. 유전체 층은 유전체 재료의 하나 이상의 층을 포함할 수 있고, 예를 들어, 폴리이미드들, 벤조시클로부텐(BCB), 붕소 질화물들, 붕소 탄화물 질화물들, 다공성 실리케이트들, 실리콘 산화물들, 실리콘 질화물들 및 이들의 혼합물과 같은 다수의 재료들 중 어느 하나를 포함할 수 있다.
반도체 구조(300)의 복수의 도전 영역들(304)은 다수의 부영역들을 포함할 수 있고, 이와 같은 부영역들은 예를 들어, 배리어 부영역들 및 전극 부영역들을 포함할 수 있다. 게다가, 도전 영역들(304)은 예를 들어, 하나 이상의 코발트, 루테늄, 탄탈, 탄탈 질화물, 인듐 산화물, 텅스텐 질화물, 티탄 질화물, 구리 및 알루미늄과 같은 다수의 재료들 중 어느 하나를 포함할 수 있다.
도 3a에 가상 영역으로 나타내고 위에 상세히 기재된 것과 같이, 반도체 구조(300)의 가공 반도체 구조(316)의 부분(316')의 제거는 복수의 침식 영역들(312)의 형성을 초래할 수 있다. 예를 들어, 몇몇 실시예들에 있어서, 가공 반도체 구조(316)의 부분(316')의 제거는 디바이스 기판, 예컨대 도 1b에 도시된 디바이스 기판(110)의 일부의 제거를 포함할 수 있다. 본 발명의 다른 실시예들에 있어서, 가공 반도체 구조(316)의 부분(316')의 제거는 도전층, 예컨대 도 2b에 도시된 도전층(204)의 일부의 제거를 포함할 수 있다. 가공 반도체 구조(316)로부터 제거되는 재료와 독립적으로, 상기 제거는 비평탄면(314)의 형성을 초래할 수 있는 복수의 침식 영역들(312)의 형성을 초래할 수 있다. 본 발명의 특정 실시예들에 있어서, 가공 반도체 구조의 비평탄면(314)은 폴리싱 공정, 예를 들어, 화학적 기계적 폴리싱 공정과 같은 폴리싱 공정에 의해 형성될 수 있다.
비평탄면(314)의 토폴로지는 복수의 피크 영역들(326) 및 복수의 벨리 영역들(328)을 포함한다. 복수의 침식 영역들(312)은 복수의 벨리 영역들(328)(즉, 비평탄면(314)의 하위 영역들)을 포함하거나 규정할 수 있고, 및 복수의 침식 영역들(312)을 포함하지 않는 비평탄면(314)의 영역들은 복수의 피크 영역들(326)을 포함하거나 규정할 수 있다. 최대 피크 대 골 거리는 최하위의 벨리 영역(328)과 최상위의 피크 영역(326) 간의 최대 수직 거리로서 정의될 수 있다. 예를 들어, 도 3a의 삽입도(inset)는 비평탄면(314)의 최하위 벨리 영역(328') 및 최상위 피크 영역(326')을 도시한다. 피크 영역(326')과 벨리 영역(328') 사이의 수직 거리는 최대 피크 대 골 거리 PVmax로서 정의될 수 있다.
도 3b는 도 3a의 가공 반도체 구조(316) 위에 유전체 층(330)을 제공하여 형성될 수 있는 반도체 구조(310)를 도시한다. 유전체 층(330)은 비평탄면(314)을 덮어씌우고 평균 층두께 D1을 가진다. 유전체 층(330)은 예를 들어, 실리콘 산화물들, 실리콘 질화물들 및 이들의 혼합물과 같은 하나 이상의 유전체 재료들을 포함할 수 있다. 몇몇 실시예들에 있어서, 유전체 층(330)은 유전체 재료의 복수의 층들을 포함할 수 있다. 이와 같은 실시예들에 있어서, 층들의 유전체 재료들은 유사한 또는 상이한 조성들을 가질 수 있다.
유전체 층(330)은 다수의 방법들을 이용하여 비평탄면(314)의 모두 또는 일부를 덮어씌우도록 형성될 수 있다. 예를 들어, 유전체 층(330)은 예를 들어 화학적 기상 증착(CVD)과 같은 증착 방법들을 이용하여 형성될 수 있다. 다수의 CVD 방법들이 이 기술분야에서 알려져 있고 유전체 층(330)을 생성하기 위해 이용될 수 있다. 이와 같은 CVD 방법들은 예를 들어, 대기압 CVD(APCVD), 저압 CVD(LPCVD) 및 초고진공 CVD(UHCVD)를 포함할 수 있다. 본 발명의 몇몇 실시예들에 있어서, 유전체 층(330)은 저온 CVD 방법들을 이용하여 형성될 수 있고, 이와 같은 방법들은 예를 들어, 플라즈마 이용 CVD 방법들, 예컨대, 예를 들어, 대기압보다 낮은(sub-atmospheric) CVD(SACVD), 마이크로파 플라즈마 이용 CVD(MPCVD), 플라즈마 증강 CVD(PECVD) 및 원격 플라즈마 증강 CVD(RPECVD)를 포함할 수 있다. 유전체 층(330)의 증착을 위한 플라즈마 이용 CVD 방법들이 저온 증착 공정을 제공하기 위해 본 발명의 몇몇 실시예들에서 이용될 수 있다. 저온 증착 공정은 가공 반도체 구조(316) 내에 존재할 수 있는, 복수의 디바이스 구조들의 열화를 방지하기 위해 이용될 수 있다.
더 상세하게, 가공 반도체 구조(316)는 유전체 층(330)의 증착 온도가 디바이스 열화를 개시시키는 임계 온도보다 높으면 손상될 수 있는 복수의 디바이스 구조들을 포함할 수 있다. 그러므로, 본 발명의 몇몇 실시예들에 있어서, 유전체 층(330)은 약 600℃보다 낮은 온도에서, 약 500℃보다 낮은 온도에서, 또는 약 400℃보다 낮은 온도에서 형성될 수 있다..
도 3b에 도시된 것과 같이, 유전체 층(330)은 가공 반도체 구조(316)의 비평탄면(314) 위에서 정합하여(conformally) 증착될 수 있다. 유전체 층(330)의 정합 증착은 복수의 침식 영역들(312)을 메우기(즉, 충전 또는 밀봉하기) 위해, 즉 비평탄면(314)의 침식 영역들(312)을 충전하기 위해 이용될 수 있다. 그러나, 복수의 침식 영역들(312)을 메우기 위한 정합 증착 공정의 사용은 비평탄면(332)을 가진 유전체 층(330)을 초래할 수 있는 데, 그 이유는 정합 필름은 유전체 층(330)의 범위 전체에 걸쳐 실질적으로 균일한 두께를 가질 수 있다. 환언하면, 유전체 층(330)의 재료는 하측 비평탄면(314)의 지형(topography)을 실질적으로 보존할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 유전체 층(330)은 최대 피크 대 골 거리 PVmax보다 큰 평균 층두께 D1을 가질 수 있다. 평균 층두께 D1는 침식 영역들(312)이 유전체 층(330)에 의해 실질적으로 메워질 수 있도록 PVmax보다 크게 선택될 수 있다.
도 3c는 도 3b의 반도체 구조(310)의 유전체 층(330) 위에 에치 마스킹 층(334)을 제공하여 형성될 수 있는 반도체 구조(320)를 도시한다. 에치 마스킹 층(334)은 하나 이상의 에치 마스킹 영역들(336) 및 에치 마스킹 층(334)을 통해 연장하는 복수의 에치 마스크 개구들(338)을 구비할 수 있다. 복수의 에치 마스크 개구들(338)은 가공 반도체 구조(316)의 비평탄면(314)의 복수의 도전 영역들(304)을 덮어씌울 수 있다. 환언하면, 에치 마스크 개구들(338)은 비평탄면(314)의 도전 영역들(304)과 정렬되어 그리고 도전 영역들(304) 바로 위에 배치될 수 있다. 대조적으로, 복수의 에치 마스킹 영역들(336)이 비평탄면(314)의 복수의 비-도전 영역들(306) 바로 위에 배치될 수 있다.
더 상세하게, 유전체 층(330)의 형성시, 유전체 층(330)의 비평탄면(332)은 도 3c에 도시된 것과 같이 에치 마스킹 층(334)을 이용하여 선택적으로 마스킹될 수 있다. 에치 마스킹 층(334)은 이 기술분야에서 알려진 공정들을 이용하여 생성될 수 있다. 예를 들어, 기술들 예컨대 감광성 화학약품(photosensitive chemicals)을 이용하는 것들 및 포토리소그라피(photolithography), 뿐만 아니라 마스킹 재료들의 증착 및 마스킹 재료들의 패터닝된 에칭을 이용하여 생성될 수 있다. 에치 마스킹 층(334)(즉, 복수의 에치 마스킹 영역들(336)을 형성하기 위해 이용되는 마스킹 재료들은 예를 들어 예를 들어, 감광성 폴리머들(예를 들어, 폴리메틸메타크릴레이트, 디아조나프소퀴논 등), 유전체들(예를 들어, 실리콘 산화물들, 실리콘 질화물들 등) 및 금속 재료들(예를 들어, 티탄, 니켈, 크롬 등)을 포함할 수 있다.
복수의 에치 마스크 개구들(338)이 도전 영역들(304)을 덮어씌우도록(예를 들어 정렬되고 바로 위에 배치되도록) 에치 마스킹 층(334)의 패터닝은 에치 마스킹 층(334)의 마스킹 재료에 복수의 도전 영역들(304)의 네거티브 이미지(negative image)를 형성하는 것을 포함할 수 있다. 복수의 도전 영역들(304)의 네거티브 이미지는 다수의 방법들에 의해 에치 마스킹 층(334)에 형성될 수 있다. 예를 들어, 에치 마스킹 층(334)은 포토리소그라피를 이용하여 형성될 수 있다. 이와 같은 실시예들에 있어서, 감광성 폴리머가 에치 마스킹 층(334)을 형성하기 위해 사용될 수 있다. 이 기술분야에서 알려진 것과 같이, 감광성 폴리머의 층은 중합되지 않고 및/또는 교차결합되지 않은 상태로, 감광성 폴리머의 층의 선택된 영역들을 다중화하고 및/또는 교차결합하기 위해 광 마스크를 통해 전자기 조사(electromagnetic radiation)에 선택적으로 노출되고, 이어서 감광성 폴리머의 층의 부분들을 제거하기 위해 현상될 수 있다. 이 기술분야에서 알려진 것과 같이, 감광성 폴리머 재료는 포지티브 또는 네거티브 포토레지스트 재료를 포함할 수 있고, 광 마스크의 패턴(즉, 포지티브 패턴 또는 네거티브 패턴)은 포토레지스트 재료가 포지티브 또는 네거티브 포토레지스트 재료인지에 기초하여 선택된다. 더욱이, 포토레지스트 재료는 이 기술분야에서 알려진 것과 같이 이미지 반전 능력(예를 들어, 포지티브와 네거티브 이미지 사이에서 변환할 수 있는)을 가질 수 있다. 이와 같은 기술들은 하부의 복수의 도전 영역들(304)의 위치들에 적어도 실질적으로 대응하는 위치들에서 에치 마스킹 층 내부에 복수의 에치 마스크 개구들(338)을 포함시키기 위해 에치 마스킹 층(334)을 형성하거나 패터닝하기 위해 사용될 수 있다. 환언하면, 에치 마스크 개구(338)의 패턴은 하부의 복수의 도전 영역들(304)의 패턴에 적어도 실질적으로 대응할 수 있고, 에치 마스크 개구(338)는 도전 영역들(304)과 정렬되고 그리고 도전 영역들 바로 위에 배치될 수 있다.
에치 마스킹 층(334)은 에치 공정 중 에천트로부터 유전체 층(330)의 선택된 영역들을 보호하고 동시에 복수의 에치 마스크 개구들(338)을 통해 에천트에 유전체 층(330)의 다른 영역들을 동시에 노출시키기 위해 이용될 수 있다. 결과적으로, 재료는 에치 마스크 개구들(338)을 통해 노출된 유전체 층(330)의 영역들로부터 제거될 수 있고, 영역들은 복수의 피크 영역들(326)을 포함할 수 있다. 따라서, 벨리 영역들(328)이 에치 마스킹 층(334)에 의해 에치 공정으로부터 보호되면서, 피크 영역들(326)이 에치 공정 중 에칭되기 때문에, 유전체 층(330)의 평탄도가 개선될 수 있다. 도 3c는 유전체 층 구조(330)의 선택적 에칭을 도시하고, 여기서 가상선(340)은 에칭 전 유전체 층(330)의 원 위치를 나타내고, 선(342)은 선택적 에칭 공정 중 또는 후의 유전체 층(330)의 위치를 나타낸다.
복수의 마스크 개구들(338)을 통한 유전체 층(330)의 선택적 에칭은 예를 들어, 웨트 화학적 에칭 기술들 또는 드라이 에칭 기술들과 같은 방법들을 이용하여 달성될 수 있다. 본 발명의 특정 실시예들에 있어서, 드라이 에칭 기술은 예컨대 이방성 플라즈마 에칭 공정이 도 3c에 플라즈마 에칭 화살표들(344)로 나타낸 것과 같이 이용될 수 있다. 이와 같은 플라즈마 에칭 기술들은 다른 것들 중에서, 반응성 이온 에칭(RIE), 유도 결합 플라즈마 에칭(ICP), 및 전자 싸이클로트론 공명 에칭(electron cyclotron resonance etching; ECR) 중 하나 이상을 포함할 수 있다.
유전체 층(330)의 부분들을 제거하기 위해 사용되는 에천트의 특별한 화학적 조성은 플라즈마 에천트(344)가 에치 마스킹 영역들(336) 위의 유전체 층(330)에 대해 선택성을 가지도록 선택될 수 있다. 환언하면, 플라즈마 에천트(344)는 플라즈마 에천트(344)가 에치 마스킹 영역들(336)의 재료를 에칭 제거하는 어떤 속도보다 상당히 높은 속도로 유전체 층(330)의 재료를 에칭 제거할 수 있다. 이와 같은 선택은 에칭 마스킹 영역들(336)의 재료 및 유전체 층(330)의 재료의 조성에 기초할 수 있다. 비제한적인 예로서, 유전체 층(330)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 혼합물을 포함할 수 있고, 재료들은 불소종(예를 들어, CHF4, SF6, 및 CF4)을 포함하는 가스 화학약품들(gas chemistries)로부터 발생되는 플라즈마를 이용하여, 예를 들어 감광성 폴리머를 포함하는 마스킹 재료 위에서 선택적으로 에칭될 수 있다.
도 3d는 위에서 기재한 것과 같이, 에치 마스크 개구들(338)을 통해 유전체 층(330)을 에칭한 후 도 3c의 반도체 구조(320)로부터 에치 마스킹 층(334)의 에치 마스킹 영역들(336)을 제거하여 형성될 수 있는 반도체 구조(331)를 도시한다. 에치 마스킹 영역들(336)의 제거시, 유전체 층(330)은 가공 반도체 구조(316) 반대쪽의 유전체 층의 측면 상에 실질적으로 평탄한 표면(332')을 가질 수 있다. 실질적으로 평탄한 표면(332')의 평탄도는 도 3c와 관련하여 기재한 에칭 공정 이전의 유전체 층(330)의 표면(332)(도 3b)의 평탄도에 비해 실질적으로 개선될 수 있다. 유전체 층(330)의 표면(332')의 평탄도는 나중에 거기에 부착될 추가의 반도체 구조에 접합하는 데 충분할 수 있다. 그러나, 본 발명의 특정 실시예들에 있어서, 유전체 층(330)의 표면(332')은 나중에 거기에 부착될 추가의 반도체 구조와 적절한 접합 강도를 달성하기 위해 충분한 평탄도를 갖는 표면을 달성하기 위해 더 처리될 수 있다.
도 3e는 유전체 층(330)의 표면의 평탄도를 더 개선하기 위해 도 3d의 반도체 구조(331)의 유전체 층(330)의 표면(332')에 대해 하나 이상의 평탄화 공정들을 행하여 형성될 수 있는 반도체 구조(340)를 도시한다. 하나 이상의 평탄화 공정들은 추가의 반도체 구조에의 후속 부착에 적합한 평탄도를 가질 수 있는, 유전체 층(330)의 적어도 실질적으로 평탄한 표면(332")을 생성하기 위해 이용될 수 있다.
더 상세하게, 다수의 방법들이 유전체 층 구조(340)의 평탄화된 표면(332")을 생성하기 위해 이 기술분야에 알려져 있다. 예를 들어, 평탄화 공정이 에칭 공정, 그라인딩 공정, 및 폴리싱 공정 중 하나 이상을 이용하여 수행될 수 있다. 본 발명의 몇몇 실시예들에 있어서, 평탄화 공정은 화학적 기계적 폴리싱(CMP) 공정일 수 있고 또는 포함할 수 있다. CMP 공정 조건들, 예컨대 슬러리 연마제 또는 화학약품의 조성은 제 1 유전체 층(330)의 표면(332')(도 3d)이 더 평탄화되어 평탄화 표면(332")을 생기게 하도록 선택될 수 있다.
평탄한 표면(332")은 부착된 반도체 구조와의 높은 접합 강도를 달성하기 위해 충분한 표면 평활도를 얻기 위해 추가 처리가 고려될 수 있다.
플라즈마 공정이 표면(332")을 더 평탄화하기 위해 이용될 수 있다. 게다가, 이와 같은 플라즈마 공정은 또한 평탄한 표면(332")과 거기에 나중에 부착될 다른 반도체 구조 사이에서 얻어질 접합 강도가 개선될 수 있는 방식으로 계면 화학(표면 화학적 성질)을 변경하여 평탄한 표면(332")을 "활성화(activate)"시킬 수 있다. 비제한적인 예로서, 유전체 층(330)의 평탄한 표면(332")의 플라즈마 평활화 및 활성화는 산소 플라즈마(346)에 반도체 구조(340)를 노출시켜 수행될 수 있다. 이와 같은 공정은 예를 들어 최(Choi) 등의 "The analysis of Oxygen Plasma Pretreatment for Improving Anodic Bonding"(Journal of the Electrochemical Society, 149 1 G8-G11(2002))에 더 상세히 기재되어 있다.
본 발명의 방법들의 특정 실시예들에 있어서, 평탄한 표면(332")은 약 100Å 이하의, 약 10Å 이하의, 또는 심지어 약 3Å의 평균 평방근(rms) 표면 거칠기를 가질 수 있다.
도 3f는 도 3e의 반도체 구조(340)의 유전체 층(330)의 표면(332")(또는 도 3d의 반도체 구조(331)의 유전체 층(330)의 표면(332'))에 다른 반도체 구조(322)를 부착하여 형성될 수 있는 반도체 구조(360)를 도시한다. 반도체 구조(322)는 유전체 층(330)의 표면(332")에 직접적으로 또는 간접적으로 접합될 수 있는 접합면(348)을 구비할 수 있다. 본 발명의 몇몇 실시예들에 있어서, 도 3f의 삽입도 3에 나타낸 것과 같이, 접합 보조층(350)은 반도체 구조(322)와 유전체 층(330) 사이에 제공될 수 있다. 접합 보조층(350)은 다수의 재료들 중 어느 하나를 포함할 수 있다. 몇몇 실시예들에 있어서, 접합 보조층(350)은 하나 이상의 유전체 재료들, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 이들의 혼합물 중 하나 이상을 포함할 수 있다. 더욱이, 몇몇 실시예들에 있어서, 접합 보조층(350) 자신은 유사 또는 상이한 재료 조성들을 가질 수 있는 복수의 개개의 층들을 포함할 수 있다.
반도체 구조(322)는 다수의 구조들 및 재료들 중 어느 하나를 포함할 수 있다. 예를 들어, 반도체 구조(322)는 디바이스 구조 및 접합 구조 중 적어도 하나를 포함할 수 있다.
더 상세하게, 반도체 구조(322)는 단일 반도체 재료의 실질적으로 균질의 층을 적어도 포함할 수 있다. 이와 같은 반도체 구조들의 몇몇은 독립 기판들(free-standing substrates)(FS-substrates)로서 이 기술분야에서 불리는 것을 구비한다. 균질 재료는 예를 들어, 원소 또는 화합물 재료들을 포함할 수 있고, 도전성(예를 들어, 금속성), 반도전성, 절연성일 수 있다. 몇몇 실시예들에 있어서, 균질 재료는 실리콘, 게르마늄, 실리콘 탄화물, III-비화물들, III-인화물들, III-질화물들, III-안티몬화물들, II- VI 화합물들, 금속들, 금속 합금들, 사파이어, 수정 및 아연 산화물 중 하나 이상을 포함할 수 있다. 더욱이, 몇몇 실시예들에 있어서, 균질 재료는 적어도 실질적으로 균질 재료의 단결정에 의해 구성될 수 있다.
추가의 본 발명의 실시예들에 있어서, 반도체 구조(322)는 상이한 재료들의 2개 이상의 층들을 포함하는 구조를 구비하는 이질 구조를 포함할 수 있다. 이와 같은 이질 반도체 구조는 예를 들어 베이스 기판 위에 템플릿 구조(예컨대, 예를 들어, 반도체 재료의 층)를 구비할 수 있다. 이와 같은 실시예들에 있어서, 템플릿 구조 및 베이스 기판은 이전에 언급한 것과 같은 재료들을 포함할 수 있다. 더욱이, 반도체 구조는 층 스택(layer stack)을 형성하기 위해 서로의 상부 위에 성장, 증착 또는 배치되는 2개 이상의 재료들을 구비할 수 있다. 게다가, 이와 같은 반도체 구조는 위에서 이전에 기재한 재료들을 구비할 수 있다.
본 발명의 추가의 실시예들에 있어서, 반도체 구조(322)는 디바이스 구조를 포함할 수 있다. 디바이스 구조는 능동 부품들, 수동 부품들 및 이들의 혼합을 포함할 수 있다. 디바이스 구조는 예를 들어, 스위칭 구조들(예를 들어, 트랜지스터들 등), 발광 구조들(예를 들어, 레이저 다이오드들, 발광 다이오드들 등), 수광 구조들(예를 들어, 도파관들, 스플리터들, 믹서들, 포토다이오드들, 태양 전지들, 태양 서브전지들 등), 및 마이크로전자기계 구조들(예를 들어, 가속도계들, 압력 센서들 등) 중 하나 이상을 포함할 수 있다. 본 발명의 몇몇 실시예들에 있어서, 반도체 구조(322)는 본 발명의 방법들을 이용하여 처리된 가공 반도체 구조를 포함할 수 있다. 예를 들어, 반도체 구조(322)는 도 3d의 반도체 구조(331) 또는 도 3e의 반도체 구조(340)와 같은 반도체 구조를 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어서, 반도체 구조(332)는 2개 이상의 요소들이 함께 부착되고 접합되는 접합 구조를 포함할 수 있다. 본 발명의 몇몇 실시예들에 있어서, 접합 구조는 본 발명의 방법들의 실시예들을 이용하여 제조될 수 있다.
유전체 층(330)을 통한 반도체 구조(322) 및 가공 반도체 구조(316)의 접합은 분자 접합(즉, 접착제(glue), 왁스, 땜납, 또는 다른 접합제를 사용하지 않는 접합)에 의해 생성될 수 있다. 예를 들어, 접합 동작들은 접합면(332") 및 접합면(348)이 충분히 평활하고, 입자들 및 오염이 없고, 이들 사이의 접촉이 개시될 수 있도록 서로 충분히 가까이(일반적으로 5nm 이하의 거리로) 배치될 수 있을 것을 요구할 수 있다. 이와 같이 근접할 경우, 접합면(332")과 표면(348) 사이의 끌어당기는 힘들은 분자 접합(2개의 표면들의 원자들 또는 분자들간의 전자적 상호작용들에 기인하는 끌어당기는 모든 힘(예를 들어 판 데르 바알스 힘들)에 의해 유도되는 접합)을 일으킬 수 있을 만큼 충분히 높을 수 있다.
분자 접합의 개시는 일반적으로 예를 들어 개시점으로부터 접합파의 전파를 트리거하기 위해 다른 요소와 가까이 접촉하는 요소 상에 TEFLON® 스타일러스를 이용한 국부화된 압력의 인가에 의해 달성될 수 있다. 용어 "접합파(bonding wave)"는 개시점으로부터 확산하고 접합면(332")과 접합면(348) 사이의 전체 경계면에 걸쳐 개시점으로부터의 끌어당기는 힘들의 보급(dissemination)에 대응하는 분자 접합 또는 접합들의 정면을 말한다. 예를 들어, 통(Tong) 등의 "Materials, Chemistries and Physics 37 101 1994", 제목 "semiconductor wafer bonding: recent developments", 크리스쳔센(Christiansen) 등의 "Proceedings of the IEEE 94 12 2060 2006", 제목 "Wafer Direct Bonding: From Advanced Substrate Engineering to Future Applications in Micro/Nanoelectronics"의 저널 출판물을 참조하라.
반도체 구조(322)에 대한 가공 반도체 구조(316)의 접합 시, 추가의 후 접합 처리들이 수행될 수 있다. 예를 들어, 반도체 구조(360)는 가공 반도체 구조(316)와 반도체 구조(322) 사이의 접합 강도를 증가시키기 위해 100 - 600℃ 사이의 온도에서 어닐링될 수 있다. 가공 반도체 구조(316)와 반도체 구조(322) 사이의 접합 강도를 증가시키는 것은 예컨대 후속 처리 중 일어날 수 있는, 가공 반도체 구조(316)로부터 반도체 구조(322)의 원치않는 분리 가능성을 감소시키기 위해 수행될 수 있다.
반도체 구조(360)의 추가 처리는 다수의 추가의 동작들 및 과정들 중 어느 하나를 포함할 수 있다. 예를 들어, 본 발명의 몇몇 실시예들에 있어서, 반도체 구조(322)는 이 기술분야에서 알려진 방법들을 이용하여 시닝(thinning)될 수 있다. 추가의 실시예들에 있어서, 구조(360)는 하나 이상의 추가의 반도체 구조들에 부착될 수 있다. 본 발명의 추가의 실시예들에 있어서, 복수의 디바이스들은 반도체 구조(360)의 표면 위 및/또는 표면(예를 들어, 반도체 구조(322)의 표면 위 및/또는 표면)에 제조되고, 따라서, 추가의 가공 반도체 구조를 형성할 수 있다. 반도체 구조(360)의 추가의 처리를 위한 하나 이상의 방법들은 1회 이상 수행될 수 있고 또한 평탄면들에의 추가의 반도체 구조들의 부착을 위한 평활한 평탄면들을 생성하기 위해 본 발명의 방법들의 실시예들을 이용할 수 있다.
본 발명의 추가의 실시예들이 이제 도 4a 내지 도 4f를 참조하여 기재된다. 이들 추가의 실시예들은 도 4a 내지 도 4f의 실시예들에 있어서, 유전체 층이 3개 이상의 층들을 포함하는 점을 제외하고 이전에 기재된 것들과 유사하다. 그러므로, 간결하게 하기 위해 도 4a의 반도체 구조(400)의 제조 방법들 및 구성 요소들의 완전한 설명들은 여기서 생략되는 데, 그 이유는 이들은 도 3c의 반도체 구조(320)를 참조하여 이전에 기재되었기 때문이다. 유전체 층(330) 및 후속 평탄화 및 부착 방법들과 관련된 차이들이 이하에 상세히 기재된다. 또, 도 3a 내지 도 3f의 대응하는 요소들과 매우 유사한 도 4a 내지 도 4f의 요소들은 동일한 참조 번호들로 나타낸다.
도 4a의 반도체 구조(400)는 가공 반도체 구조(316)의 비평탄면(314), 유전체 층(330) 및 에치 마스킹 층(334)을 포함한다. 본 발명의 몇몇 실시예들에 있어서, 유전체 층(330)은 유전체 재료의 3개 이상의 층들을 포함할 수 있다. 예를 들어, 도 4a에 도시된 것과 같이, 유전체 층(330)은 제 1 층(330a), 제 2 층(330b) 및 제 3 층(330c)을 포함할 수 있다. 이와 같은 다층 유전체 구조는 유전체 층(330)과 거기에 나중에 부착될 반도체 구조 사이에 충분한 접합 강도를 얻기 위해 충분한 평탄도의 평탄한 표면을 가진 유전체 층(330)을 형성하는 데 도움을 줄 수 있다.
유전체 재료의 층들(330a, 330b, 330c) 각각은 예를 들어, 실리콘 산화물들, 실리콘 질화물들 및 이들의 혼합물과 같은 하나 이상의 재료들을 포함할 수 있다. 유전체 재료의 제 2 층(330b)은 제 2 층(330b)이 유전체 재료의 제 1 층(330a)과 유전체 재료의 제 3 층(330c) 사이의 에치 정지층이고 그리고 에치 정지층으로서 기능할 수 있도록 선택되는 조성을 가질 수 있다.
게다가, 유전체 층(330)(모두 3개의 층들(330a, 330b, 330c)로 구성됨)은 도 3b와 관련하여 이전에 논의된 것과 같이, PVmax보다 큰 평균 전체 두께 D1를 가질 수 있다. 그러나, 유전체 층(330)의 제 1 층(330a)은 또한 그 자신이 PVmax보다 큰 평균 층두께 D2를 가질 수 있고, 즉, 제 1 층(330a)의 평균 두께는 비평탄면(314)의 최대 피크 대 골 거리보다 클 수 있다. 본 발명의 특정 실시예들에 있어서, 제 2 층(330b)(즉, 에치 정지층)은 100 nm보다 대략 큰 평균 층두께를 가질 수 있고, 한편 유전체 재료의 제 3 층(330c)은 100 nm보다 대략 큰 평균 층두께를 가질 수 있다.
본 발명의 특정 실시예들에 있어서, 제 3 층(330c) 및 제 1 층(330a)은 필수적으로 동일한 재료(즉, 적어도 실질적으로 유사한 조성들을 가진 재료들)로 구성될 수 있다. 비제한적인 예로서, 제 1 층(330a) 및 제 3 층(330c)은 실리콘 산화물(예를 들어, 실리콘 이산화물)을 포함할 수 있고, 및 제 2 층(330b)(에치 정지층)은 제 1 층(330a) 및 제 2 층(330c) 각각의 것과 상이한 재료를 포함할 수 있다. 비제한적인 예로서, 제 2 층(330b)은 실리콘 질화물을 포함할 수 있다.
유전체 층(330)은 도 3b와 관련하여 이전에 논의된 증착 방법들을 이용하여 형성될 수 있다. 예를 들어, 유전체 재료의 층들(330a, 330b, 330c)은 약 400℃ 이하의 온도에서 플라즈마 이용 화학적 기상 증착을 이용하여 형성될 수 있다. 증착 시퀀스는 도 4a에 도시된 것과 같이, 제 2 층(330b)(에치 정지층)이 유전체 재료의 제 1 층(330a)과 유전체 재료의 제 3 층(330c) 사이에 배치되도록 실행될 수 있다.
도 4a의 반도체 구조(400)는 또한 마스킹 층(334)을 포함할 수 있다. 이전에 논의된 것과 같이, 마스킹 층(334)은 복수의 도전 영역들(304)과 정렬되고 복수의 도전 영역들(304) 바로 위에 위치되는 복수의 에치 마스크 개구들(338)을 포함할 수 있다. 환언하면, 에치 마스크 개구들(338)의 패턴은 하부의 복수의 도전 영역들(304)의 패턴에 적어도 실질적으로 대응할 수 있다.
도 4b는 에치 마스킹 층(334)에 있는 복수의 에치 마스크 개구들(338)을 통해 노출되는 유전체 층(330)의 영역들의 에칭에 의해 형성될 수 있는 반도체 구조(410)를 도시한다. 유전체 층(330)의 에칭된 부분들은 가상선으로 도 4b에 도시된다.
더 상세하게, 유전체 층(330)의 부분들은 유전체 층(330)의 표면의 평탄화를 돕기 위해 예를 들어 에칭 공정으로 이용하여 제거될 수 있다. 예를 들어, 에칭은 도 4b의 화살표들(344)로 도시된 것과 같이, 등방성 또는 이방성 플라즈마 에칭 공정을 이용하여 수행될 수 있다. 특정 실시예들에 있어서, 플라즈마 에칭 공정은 반응성 이온 에칭 또는 유도 결합 플라즈마 에칭에 의해 수행될 수 있다.
에칭 공정은 제 2 층(330b)의 부분들(330b')이 노출될 때까지 제 3 층(330c)의 노출된 부분들(330c')을 선택적으로 에칭하는 것 그리고 이어서 유전체 재료의 제 1 층(330a)의 부분들(330a')이 노출될 때까지 제 2 층(330b)(에치 정지층)의 노출된 부분들(330b')을 선택적으로 에칭하는 것을 포함할 수 있다. 에치 화학약품 뿐만 아니라 유전체 재료의 층들(330a, 330b, 330c)의 조성들은 유전체 재료의 개개의 층들(330a, 330b, 330c)의 선택적 에칭(즉, 하부층을 덜 에칭하면서 하나의 층을 우선적으로 제거하는 것)을 허용하도록 선택될 수 있다.
본 발명의 특정 실시예들에 있어서, 유전체 재료의 제 1 층(330a) 및 유전체 재료의 제 3 층(330c)은 실리콘 산화물을 포함할 수 있고, 제 2 층(330b)(에치 정지층)은 실리콘 질화물을 포함할 수 있다. 실리콘 산화물이 에치 공정 및 에치 화학약품의 선택을 통해 실리콘 질화물 위에서 우선적으로 플라즈마 에칭될 수 있고 또는 그 역으로 될 수 있다는 것이 이 기술분야에서 알려져 있다. 선택적 에치 공정들의 더 상세한 설명에 대해서는, 예를 들어 반 루스말렌(Van Roosmalen) 등의 제목 "Dry Etching for VLSI" (Plenum Press, New York)의 출판물을 참조하라. 웨트 케미스트리들(wet chemistries)에 대해, 특정 불화 수소산(HF)계 에치 용액들이 실리콘 질화물들에 대해 선택적으로 실리콘 산화물을 에칭하기 위해 알려져 있고, 한편 특정 인산(H3P04)계 에치 용액들이 실리콘 산화물들에 대해 선택적으로 실리콘 질화물을 에칭하기 위해 알려져 있다. 유전체 층(330)의 선택된 노출된 부분들의 제거 시, 에치 마스킹 층(334)의 남은 부분들이 이 기술분야에서 알려진 방법들을 이용하여 제거될 수 있다.
도 4c는 남은 제 2 층(330b)(에치 정지층)이 노출될 때까지 유전체 재료의 제 3 층(330c)의 두께를 통해 폴리싱하여 형성될 수 있는 반도체 구조(420)를 도시한다. 특정 실시예들에 있어서, 유전체 재료의 제 3 층(330c)의 폴리싱은 화학적 기계적 폴리싱(CMP) 공정을 이용하여 수행될 수 있다. 슬러리 연마제 및 화학약품의 조성들을 포함하는 CMP 공정 조건들은 유전체 재료의 제 3 층(330c)이 선택적으로 제거되어, 제 2 층(330b)을 노출시킬 수 있도록 이 기술분야에서 알려진 것과 같이 선택될 수 있다.
제 2 층(330b)(에치 정지층)이 노출될 때까지 제 3 층(330c)의 두께를 통한 폴리싱 시, 제 2 층(330b)의 남은 부분들은 또한 예를 들어 선택적 에칭 공정을 이용하여 제거될 수 있다. 본 발명의 특정 실시예들에 있어서, 제 2 층(330b)은 도 4c에 화살표들(344')로 나타낸 것과 같이, 플라즈마 에칭 공정에 의해 선택적으로 에칭될 수 있다. 이와 같은 플라즈마 에칭 공정은 이전에 개략적으로 설명된 것과 같이, 예를 들어 선택적 반응성 이온 에칭 공정 또는 유도 결합 플라즈마 에칭 공정을 포함할 수 있다. 이전에 언급한 것과 같이, 제 2 층(330b)(에치 정지층)은 실리콘 질화물을 포함할 수 있고, 한편 유전체 재료의 제 1 층(330a)은 실리콘 산화물을 포함할 수 있다. 그러므로, 제 2 층(330b)을 제거하기 위해 이용되는 플라즈마 에치 공정은 실리콘 산화물 위의 실리콘 질화물에 대해 선택적이고, 그 결과 제 2 층(330b)의 실리콘 질화물 재료는 우선적으로 유전체 재료의 제 1 층(330a)의 실리콘 산화물 재료 위에서 제거될 수 있다.
도 4d 내지 도 4f에 도시된 것과 같이, 후속 처리가 도 3d 내지 도 3f를 참조하여 이전에 기재된 것과 유사한 방식으로 진행될 수 있다. 간단히, 도 4d는 제 2 층(330b)(에치 정지층)이 노출될 때까지 유전체 재료의 남은 제 3 층(330c)의 두께를 통해 폴리싱하고 이어서 유전체 재료의 제 1 층(330a)(도 3d의 유전체 층(330)과 실질적으로 유사한)이 노출될 때까지 남은 제 2 층(330b)을 선택적으로 에칭하여 형성될 수 있는 반도체 구조(430)를 도시한다. 도 4e는 더 평탄화된 유전체 표면(332")을 생성하기 위해 유전체 재료의 제 1 층(330a)의 표면(332')을 더 평탄화함으로써 도 4d의 반도체 구조(430)로부터 형성될 수 있는 반도체 구조(440)를 도시한다. 도 4e에 화살표들 346으로 나타낸 것과 같이 플라즈마 평활화 및 활성화를 포함하는 추가의 공정들이 평탄한 표면(332")의 원하는 표면 화학적 성질 및 평활도를 달성하기 위해 수행될 수 있다. 도 4f에 나타낸 것과 같이, 반도체 구조(460)는 도 3f를 참조하여 위에서 상세히 기재한 것과 같이, 다른 반도체 구조(322)를 반도체 구조(316)에 부착(예를 들어, 접합)하여 형성될 수 있다.
예들( Examples )
비제한적인 예들이 본 발명의 특정 실시예들을 설명하기 위해 기재된다. 다음의 예들에서, 파라미터들, 재료들, 구조들 등은 단지 설명의 목적들을 위해 제공되고 본 발명의 실시예들을 제한하지 않는다는 것이 이해되어야 한다.
도 3a를 참조하면, 다른 디바이스들 중에서 전계 효과 트랜지스터들을 구비하는 복수의 디바이스 구조들을 포함하는 상보형 금속-산화물-반도체 디바이스 기판(306)을 포함하는 가공 반도체 구조(316)가 제공된다. 도전 영역들(304)은 예를 들어, 탄탈과 같은 배리어 재료 및 예를 들어 구리를 포함하는 전극 재료를 포함한다. 복수의 침식 영역들(312)은 가공 반도체 구조(316)의 부분(316')(도 3a에 가상선으로 나타냄)을 제거하기 위해 사용되는 CMP에 의해 형성된다.
도 3b를 참조하면, 유전체 층(330)은 비평탄면(314) 위에 정합하여 증착된다. 유전체 층(330)은 150 - 400℃ 사이의 온도에서 플라즈마 증강 화학적 기상 증착(PECVD)에 의해 증착되는 실리콘 이산화물(Si02)을 포함한다. PECVD 증착을 위한 프리커서들(precursors)은 실란(SiH4), 테트라에틸 오르소실리케이트(TEOS), 산소(02), 수소(H2) 및 이산화질소(N20)를 포함할 수 있다. 유전체 층(330)의 평균 두께 D1는 비평탄면(314)의 최대 피크 대 골 거리 PVmax보다 크다. D1은 본 발명의 몇몇 실시예들에 있어서 약 100 nm보다 클 수 있다. 본 발명의 추가의 실시예들에 있어서, D1은 약 1 μm보다 클 수 있다.
도 3c를 참조하면, 유전체 층(330)은 양성 대비(positive contrast) 감광성 폴리머를 포함하는 에치 마스킹 층(334)으로 코팅된다. 에치 마스킹 층(334)은 복수의 도전 영역들(304)의 패턴의 네거티브 이미지로 패터닝된 포토리소그라피 마스크를 이용하여 패터닝된다. 노광 및 현상 시, 복수의 마스크 개구들(338)이 복수의 도전 영역들(304) 바로 위에 형성된다. 이어서, 마스크 개구들(338)을 통해 노출되는 유전체 층(330)의 부분들은 마스크 개구들(338)을 통해 노출된 유전체 층(330)의 부분들을 제거하기 위해 반응성 이온 에칭 공정에서 불소계 에치 플라즈마(344)에 노출된다. 이후 에치 마스킹 층(334)는 제거될 수 있다.
도 3d를 참조하면, 유전체 층(330)의 표면(332')은 도 3e의 추가의 평탄화된 표면(332")을 제공하기 위해 CMP 공정에 의해 폴리싱된다. CMP 폴리싱 공정에 부가하여, 유전체 층(330)의 표면(332")은 표면(332")에 반도체 구조에 대한 후속 부착에 적합한 rms 거칠기를 제공하기 위해 산소 플라즈마에 노출된다. 플라즈마 평활화 공정은 반도체 구조(340)를 반응성 이온 에칭액(RIE)에 배치하고 표면(332")을 산소 플라즈마를 받게 함으로써 수행될 수 있다. RIE 체임버는 대략 50 mTorr의 압력으로 설정될 수 있고, 반면 산소 가스는 산소원으로서 이용될 수 있다. RIE 체임버로의 산소의 유량은 대략 30 sccm일 수 있다. 플라즈마 자기 바이어스는 -60 V 내지 -360 V 사이에서 변할 수 있다.
도 3f를 참조하면, 반도체 구조(322)는 실리콘 이산화물(Si02)을 포함하는 접합 보조층(350)을 구비하는 실리콘 기판을 포함한다. Si02 접합 보조층(350)을 갖는 실리콘 기판(322)은 반도체 구조(340)(도 3e)의 표면(332")과 매우 가깝게 접한다. 접합 경계면(352)은 Si02 접합 보조층(350)과 유전체 층(330)의 접합면(332") 사이에서 생성된다.
위에 기재된 본 발명의 실시예들은 본 발명의 범위를 제한하지 않는 데, 그 이유는 이들 실시예들은 단지 첨부된 청구항들의 범위 및 이들의 법률적 등가물들의 범위에 의해 정의되는 본 발명의 실시예들의 예들이기 때문이다. 임의의 등가의 실시예들이 이 발명의 범위 내에 있도록 의도된다. 실제로, 여기에 나타내고 기재된 것들 이외의 본 발명의 다양한 변경예들, 예컨대 기재된 요소들의 대안의 유용한 조합들이 상기 설명으로부터 이 기술분야에서 숙련된 사람들에게 명백할 것이다. 이와 같은 변경예들은 또한 첨부된 청구항들의 범위 내에 속하도록 의도된다. 표제들 및 범례들(legends)은 단지 명확성 및 편의성을 위해 본원에서 사용된다.

Claims (20)

  1. 반도체 구조를 형성하는 방법에 있어서,
    가공 반도체 구조의 비평탄면 위에 유전체 층을 형성하는 단계로서, 상기 비평탄면은 복수의 도전 영역들 및 복수의 비도전 영역들을 포함하는, 상기 유전체 층을 형성하는 단계;
    상기 유전체 층 위에 마스킹 층(masking layer)을 형성하고 상기 가공 반도체 구조의 상기 비평탄면의 상기 복수의 도전 영역들의 상기 도전 영역들의 적어도 일부 바로 위에서 상기 마스킹 층을 통해 연장하는 복수의 마스크 개구들을 제공하는 단계;
    평탄화된 표면을 형성하기 위해 상기 가공 반도체 구조의 상기 비평탄면 반대쪽의 유전체 층의 측면 상의 상기 유전체 층의 표면을 평탄화하는 단계로서, 상기 유전체 층의 상기 표면을 평탄화하는 단계는:
    상기 마스킹 층을 통해 연장하는 상기 복수의 마스크 개구들을 통해 노출되는 상기 유전체 층의 영역들을 에칭하는 단계; 및
    상기 유전체 층의 상기 영역들의 상기 에칭 후 상기 유전체 층의 상기 표면을 폴리싱하는 단계를 포함하는, 상기 유전체 층의 표면을 평탄화하는 단계; 및
    반도체 구조를 상기 유전체 층의 상기 평탄화된 표면에 부착하는 단계를 포함하는, 반도체 구조 형성 방법.
  2. 제 1 항에 있어서,
    상기 마스킹 층을 형성하는 단계는 상기 가공 반도체 구조의 상기 비평탄면의 상기 복수의 도전 영역들의 패턴에 적어도 실질적으로 대응하도록 상기 복수의 마스크 개구들을 패터닝하는 단계를 더 포함하는, 반도체 구조 형성 방법.
  3. 제 1 항에 있어서,
    상기 가공 반도체 구조의 상기 비평탄면을 형성하기 위해 상기 가공 반도체 구조의 표면을 폴리싱하는 단계를 더 포함하는, 반도체 구조 형성 방법.
  4. 제 1 항에 있어서,
    상기 유전체 층을 형성하는 단계는 상기 가공 반도체 구조의 상기 비평탄면 위에 실리콘 산화물, 실리콘 질화물 및 이들의 혼합물들 중 적어도 하나의 하나 이상의 층들을 증착하는 단계를 더 포함하는, 반도체 구조 형성 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유전체 층을 형성하는 단계는:
    상기 가공 반도체 구조의 상기 비평탄면 위에 제 1 유전체 재료를 제공하는 단계;
    상기 가공 반도체 구조 반대쪽의 상기 제 1 유전체 재료의 측면 상의 상기 제 1 유전체 재료 위에 에치 정지층을 제공하는 단계; 및
    상기 에치 정지층의 반대쪽의 상기 에칭 정지층의 측면 상의 상기 에치 정지층 위에 제 2 유전체 재료를 제공하는 단계를 더 포함하는, 반도체 구조 형성 방법.
  6. 제 5 항에 있어서,
    상기 복수의 마스크 개구들을 통해 노출되는 상기 유전체 층의 에칭 영역들은:
    상기 제 2 유전체 재료의 노출된 부분들을 선택적으로 에칭하고 상기 에치 정지층의 부분들을 노출시키는 단계; 및
    상기 에치 정지층의 노출된 부분들을 선택적으로 에칭하고 상기 제 1 유전체 재료의 부분들을 노출시키는 단계를 더 포함하는, 반도체 구조 형성 방법.
  7. 제 5 항에 있어서,
    상기 평탄화된 표면을 형성하기 위해 상기 유전체 층을 평탄화하는 단계는:
    상기 제 2 유전체 재료의 남은 부분을 통해 폴리싱하고 상기 에치 정지층의 남은 부분을 노출시키는 단계; 및
    상기 에칭 정지층의 상기 남은 부분을 선택적으로 에칭하는 단계를 포함하는, 반도체 구조 형성 방법.
  8. 제 5 항에 있어서,
    상기 유전체 층의 상기 표면을 폴리싱하는 단계는 상기 제 1 유전체 재료의 표면을 폴리싱하는 단계를 포함하는, 반도체 구조 형성 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유전체 층을 형성하는 단계는 약 400℃ 이하의 온도에서 플라즈마 이용 화학적 기상 증착 공정(plasma assisted chemical vapor deposition process)을 이용하여 상기 유전체 층을 증착하는 단계를 포함하는, 반도체 구조 형성 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유전체 층을 형성하는 단계는 상기 가공 반도체 구조의 상기 비평탄면의 최대 피크 대 최소값보다 큰 평균 층두께를 가지도록 상기 유전체 층을 선택하는 단계를 더 포함하는, 반도체 구조 형성 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유전체 층의 영역들을 에칭하는 단계는 플라즈마 에칭 공정을 이용하여 상기 유전체 층의 상기 영역들을 에칭하는 단계를 포함하는, 반도체 구조 형성 방법.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유전체 층의 상기 표면을 폴리싱하는 단계는 상기 유전체 층의 상기 표면을 화학적 기계적 폴리싱하는 단계를 포함하는, 반도체 구조 형성 방법.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    반도체 구조를 상기 유전체 층의 상기 평탄화된 표면에 부착하는 단계는 상기 반도체 구조를 상기 유전체 층의 상기 평탄화된 표면에 직접 분자 접합하는 단계를 더 포함하는, 반도체 구조 형성 방법.
  14. 반도체 구조에 있어서,
    가공 반도체 구조의 비평탄면을 덮어씌우는 유전체 층으로서, 상기 비평탄면은 복수의 도전 영역들 및 복수의 비도전 영역들을 포함하는, 상기 유전체 층,
    상기 가공 반도체 구조 반대쪽의 상기 유전체 층의 측면 상의 상기 유전체 층을 덮어씌우는 마스킹 층으로서, 상기 마스킹 층은 상기 비평탄면의 상기 도전 영역들의 적어도 일부 바로 위에 상기 마스킹 층을 통해 연장하는 복수의 마스크 개구들을 포함하는, 상기 마스킹 층을 포함하는, 반도체 구조.
  15. 제 14 항에 있어서,
    상기 유전체 층은 유전체 재료의 3개 이상의 층들을 포함하고, 상기 유전체 재료들은 제 1 유전체 재료, 에치 정지층 및 제 2 유전체 재료를 포함하는, 반도체 구조.
  16. 제 15 항에 있어서,
    상기 에치 정지층은 상기 제 1 유전체 재료와 상기 제 2 유전체 재료 사이에 배치되는, 반도체 구조.
  17. 제 15 항에 있어서,
    상기 에치 정지층은 실리콘 질화물 및 상기 제 1 유전체 재료를 포함하고 상기 제 2 유전체 재료는 실리콘 산화물을 포함하는, 반도체 구조.
  18. 제 15 항에 있어서,
    상기 제 1 유전체 재료는 상기 가공 반도체 구조의 상기 비평탄면의 최대 피크 대 골 거리보다 큰 평균 두께를 가지는, 반도체 구조.
  19. 제 14 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 가공 반도체 구조는 복수의 반도체 디바이스들을 포함하고, 상기 복수의 반도체 디바이스들은 전자 디바이스들, 광전자 디바이스, 광전지 디바이스들(photovoltaic devices) 및 마이크로전자기계 디바이스들(microelectro mechanical devices) 중 하나 이상을 포함하는, 반도체 구조.
  20. 제 14 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 유전체 층은 상기 가공 반도체 구조의 상기 비평탄면의 최대 피크 대 골 거리보다 큰 평균 두께를 가지는, 반도체 구조.
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