JP7438664B2 - ウェハ合成物および半導体コンポーネントの製造方法 - Google Patents

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Description

半導体コンポーネントは、典型的に、円柱状の単結晶の結晶から切り分けられた基板で製造される。これに対して択一的に、半導体コンポーネントを、単結晶シード層を伴う適切な基板上に成長した半導体層において製造することも可能である。この場合にはこの基板は、完成したコンポーネントの組成部分であってよく、かつ/またはこの基板は、コンポーネントが完成する前に少なくとも部分的に、研磨プロセスにおいて除去されてよい。
半導体コンポーネントを製造する目的で、高い結晶の質を有する単結晶半導体層をコスト効率よく提供することができる択一的な方法が必要とされている。
本開示は、半導体コンポーネントの製造方法に関し、ここではウェハ合成物が提供される。このウェハ合成物は、ドナー基板と、補助基板と、補助基板とドナー基板との間に配置されている分離層と、を含んでおり、ここでこの分離層は、支持構造体と犠牲材料を有しており、犠牲材料は、支持構造体の要素間に横方向に形成されている。補助基板は、ドナー基板から分離され、ここでこの分離は、支持構造体に関する犠牲材料の選択的な除去を含んでいる。
さらに、本開示は、ウェハ合成物に関し、このウェハ合成物は、ドナー基板と、補助基板と、補助基板をドナー基板に接合する分離層と、を含んでいる。ここでこの分離層は、支持構造体と犠牲材料を有しており、犠牲材料は、支持構造体の要素間に横方向に形成されている。
添付の図面は、方法およびウェハ合成物の実施例の理解に役立ち、本開示に含まれており、本開示の一部を成す。図面は実施例を図解しているだけであり、記述とともに実施例を説明するのに役立つ。さらに、実施例および言及された利点の中の多数の利点は直接的に、以降の詳細な説明から明らかになる。図示されている要素および構造体は、必ずしも相互に縮尺通りに図示されているのではない。同一の、または対応し合う要素および構造体には同じ参照符号が付けられている。
1つの実施形態に即した半導体コンポーネントの製造方法の簡略化されたフローチャートである。 1つの実施形態に即した支持構造体の形成後の補助基板の概略的な鉛直断面図である。 犠牲材料を加えた後の、図2Aに相応する補助基板の概略的な鉛直断面図である。 支持構造体上に補助層を被着した後の、図2Bに相応する補助基板の概略的な鉛直断面図である。 図2Cに相応する補助基板を有するウェハ合成物の概略的な鉛直断面図である。 支持構造体の除去後の、図2Dに相応するウェハ合成物の概略的な鉛直断面図である。 1つの実施形態に即した半導体コンポーネントの製造方法を図解するための、欠陥層が製造されたときの、ドナー基板の概略的な鉛直断面図である。 分離層によって、図3Aに相応するドナー基板に接合された補助基板を含んでいる、ウェハ合成物の概略的な鉛直断面図である。 欠陥層に沿ってシード層からドナー基板の主要部分を分離した後の、図3Bに相応するウェハ合成物の概略的な鉛直断面図である。 犠牲材料を露出した後の、図3Cに相応するウェハ合成物の概略的な鉛直断面図である。 犠牲材料を除去した後の、図3Dに相応するウェハ合成物の概略的な鉛直断面図である。 シード層をベースにしたコンポーネント層の形成後の、図3Eに相応するウェハ合成物の概略的な鉛直断面図である。 別の実施形態に即した半導体コンポーネントの製造方法を図解するための、ウェハ合成物の概略的な鉛直断面図である。 シード層上にエピタキシャル層が成長した後の、図4Aに相応するウェハ合成物の概略的な鉛直断面図である。 エピタキシャル層およびシード層から形成されたコンポーネント層内の機能的な要素の形成後の、図4Bに相応するウェハ合成物の概略的な鉛直断面図である。 深い開口部および犠牲材料の除去による犠牲材料の露出後の、図4Cに相応するウェハ合成物の概略的な鉛直断面図である。 深い開口部を閉じた後の、図4Dに相応するウェハ合成物の概略的な鉛直断面図である。 さらなる実施形態に即した半導体コンポーネントの製造方法を図解するための、ウェハ合成物の概略的な鉛直断面図である。 犠牲材料を除去した後の、図5Aに相応するウェハ合成物の概略的な鉛直断面図である。 さらなる実施形態に即した半導体コンポーネントの製造方法を図解するための、支持構造体を形成した後のドナー基板の概略的な鉛直断面図である。 犠牲材料を加えた後の、図6Aに相応するドナー基板の概略的な鉛直断面図である。 支持構造体を有する分離層上に補助層を被着した後の、図6Bに相応するドナー基板の概略的な鉛直断面図である。 犠牲材料を除去した後の、かつ補助担体を被着した後の、図6Cに相応するドナー基板を有するウェハ合成物の概略的な鉛直断面図である。 支持構造体を除去した後の、図6Dに相応するウェハ合成物の概略的な鉛直断面図である。 さらなる実施形態に即した半導体コンポーネントの製造方法を図解するための、支持構造体を形成した後の補助基板の概略的な鉛直断面図である。 図7Aの支持構造体を有する層構造体上にメタライゼーション層を被着した後の、図7Aに相応する補助基板の概略的な鉛直断面図である。 メタライゼーション層によって図7Bの補助基板に接合されたドナー基板を有するウェハ合成物の概略的な鉛直断面図である。 ドナー基板の一部からシード層を形成した後の、図7Cに相応するウェハ合成物の概略的な鉛直断面図である。 補助基板からの、メタライゼーション層を含んでいる、図7Dに相応するウェハ合成物の一部の分離後の、図7Dに相応するウェハ合成物の概略的な鉛直断面図である。 鉛直型パワー半導体コンポーネントの製造に関する実施例に即した、補助基板から分離された、図7Eのウェハ合成物のコンポーネント層の一部の概略的な鉛直断面図である。 別の実施形態に即した半導体コンポーネントの製造方法を図解するための、メタライゼーション層を被着した後のドナー基板の概略的な鉛直断面図である。 分離層に被着された金属補助層を伴う補助基板の概略的な鉛直断面図である。 2つの金属層をボンディングした後の、図8Aに即したドナー基板と図8Bに即した補助基板を有するウェハ合成物の概略的な鉛直断面図である。 さらなる実施形態に即した分離方法を図解するための、犠牲材料が除去された分離層を有するウェハ合成物の概略的な鉛直断面図である。 支持リングの開放後の、図9Aに相応するウェハ合成物の概略的な鉛直断面図である。 支持リング内の支持構造体の一部が溶解されている、図9Bに相応するウェハ合成物の概略的な鉛直断面図である。 さらなる実施例に即した支持構造体およびチャンバを有する分離層を伴うウェハ合成物の概略的な鉛直断面図である。 分離層の面における切断線B-Bに沿った、図10Aに相応するウェハ合成物の概略的な水平断面図である。 さらなる実施例に即した支持構造体を有する分離層の面におけるウェハ合成物の概略的な水平断面図である。 さらなる実施形態に即した支持構造体を有する分離層の面におけるウェハ合成物の概略的な水平断面図である。
以降の詳細な説明では、添付の図面が参照され、これらの添付の図面は、本開示の一部を成し、これらの図面では、特定の実施例が、図解の目的で示されている。このコンテキストにおいて、方向に関する用語、例えば「上面」、「底面」、「前側」、「後側」、「前側で」、「後側で」等は、説明されている図の配向に関している。実施例のコンポーネント部品は、異なる配向で位置付け可能であるので、方向に関する用語は、単に説明のためのものであり、制限するものでは決してない。
特許請求の範囲によって画定された範囲から逸脱することなく、他の実施形態も存在しており、構造的または論理的な変更が、プロセスにおいて行われ得るということは自明である。この点において、実施例の説明は、制限するものではない。特に、コンテキストから、それと反対のことが明らかでないならば、以降に記載される実施例の要素は、記載された他の実際例の要素と組み合わせ可能である。
用語「有する(have)」、「包含する(contain)」、「包囲する(encompass)」、「含む(cmprise)」等が使用される場合には、これらはオープンターム(open terms)であり、これらは述べられた要素または特徴が存在していること示しているが、さらなる要素または特徴の存在を排除するものではない。不定冠詞および定冠詞は、コンテキストから、それと反対のことが明らかでないならば、複数形も単数形も包囲している。
図1によると、半導体コンポーネントを製造する方法は、ウェハ合成物を提供すること(902)を含んでいる。このウェハ合成物は、ドナー基板と、補助基板と、補助基板とドナー基板との間に配置されている分離層と、を有している。分離層は、支持構造体と犠牲材料を有しており、犠牲材料は、支持構造体の要素間に横方向に形成されている。さらにこの方法は、補助基板を、ドナー基板から分離すること(904)を含んでおり、ここでこの分離は、支持構造体に関する犠牲材料の選択的な除去を含んでいる。この方法は、特定のシーケンスで実施されてよい。
1つの実施形態では、ドナー基板は第1の結晶性半導体材料を含んでおり、補助基板は第2の結晶性半導体材料を含んでいる。第2の結晶性半導体材料は、第1の結晶性半導体材料と同じ要素を有していてよく、ここで第1の半導体材料と第2の半導体材料とは、以下の特性のうちの少なくとも1つによって相違している。すなわち、ドーピング、結晶のタイプ、ポリタイプまたは結晶粒界の存在または欠如のうちの少なくとも1つによって相違している。1つの実施形態では、第1の結晶性半導体材料と第2の結晶性半導体材料とは、同じ要素によって形成されており、例えば同じ要素から形成されている。ドナー基板と補助基板とは、近似的に同じ直径を有する半導体ウェハであってよい。
分離層は、補助基板の主表面に対して平行にアライメントされている。主表面に対して平行な方向とは、横方向である。補助基板の主表面に対する垂線は、鉛直方向を規定している。
支持構造体の要素は、相互に、横方向において離間されており、同じ鉛直方向の延在を有しいてよい。犠牲材料は、支持構造体のそれぞれ隣接する要素間に形成されており、支持構造体の要素に直接的に隣接してよい。支持構造体の要素間の犠牲材料の部分は、支持構造体の要素と同じ鉛直方向の延在を有していてよい。犠牲材料は、25℃で固体かつ/または粘性の物質から成っていてよい、またはこのような物質を使用して形成されてよい。
支持構造体の要素の隣に横方向に配置される犠牲材料は、分離層の機械的な安定性を向上させ、コンポーネント層において機能的な要素を形成する範囲内で、多くの側面をもつ加工を容易にする。コンポーネント層は、ドナー基板内に形成されるか、またはドナー基板上に、またはドナー基板の一部から形成されたシード層上に成長したエピタキシャル層内に形成される。例として、機能的な要素の形成は、ドナー基板の水平方向の分割および/またはドナー基板の面上のエピタキシャル層の成長を含んでいてよい。例として、ドナー基板の分割時に、機械的な力がウェハ合成物に作用してよい。上記の力は、犠牲材料によって強化されていない支持構造体を少なくとも部分的に破壊してしまうことがある。
その反面、支持構造体は、犠牲材料の除去後に、簡単な手段で破壊され得る。この結果、補助基板とコンポーネント層は、コンポーネント層と補助基板の結合性の小さい障害によって、相互に分離され得る。これは例えば、適度な機械的な力の作用によって、超音波によって、湿式化学エッチングによって、凍結による破砕(shattering)等によって行われる。
したがってこの方法は、とりわけ、ドナー基板から得られる薄い単結晶シード層上に成長したエピタキシャル層におけるエレクトロニクスコンポーネントの製造およびマイクロメカニカルシステムの製造を容易にする。
さらに補助層が、分離層の下にかつ/または上に形成可能である。これは例えば、補助基板を含んでいるウェハ合成物の部分に対する、ドナー基板を含んでいるウェハ合成物の部分のボンディングまたは接着結合を容易にするかつ/または簡易化する補助層である。これに対して択一的にまたは付加的に、複数の機能層が形成されてよく、上記の複数の機能層は、この方法の範囲内でコンポーネント層に永続的に接合されており、完成された半導体コンポーネントの機能的な要素、例えば電極層または接合層を形成する。
図2A~図2Eは、1つの実施形態に即した方法に関し、ここでは、支持構造体252を備えた分離層250が、補助基板300上に形成されている。
支持構造体層は、補助基板300の主表面301に被着される。択一的に、支持構造体層は、ドナー基板100に被着されてよい(以降を参照)。支持構造体層は、例えばフォトリソグラフィ方法によって構造化されており、ここで支持構造体252は、支持構造体層から浮かび上がり、上記の支持構造体は主表面301の第1の部分を覆い、かつ主表面301の第2の部分の上方には存在していない。支持構造体層に被着されたフォトレジスト層の露出および展開に対して付加的に、フォトリソグラフィ方法は、フォトレジスト層内に投影されたパターンを、支持構造体層内へ移すことも含み得る。これは方向性を有するエッチング方法、例えばプラズマエッチングによって行われる。
補助基板300は、以降で、図2Dを参照して説明されるドナー基板100と同じ熱膨張係数を有する材料から形成されてよい、または上記の材料の熱膨張係数は、極めて僅かにだけ、例えば1ppmを下回るだけ、ドナー基板100の材料の熱膨張係数から偏差している。
補助基板300とドナー基板100とは、同じ半導体材料から、または異なる半導体材料から成っていてよい。例として、補助基板300とドナー基板100は、同じ原子的構成要素を有する2つの異なる結晶性半導体材料に基づいている。これらは、相互に、結晶の形態に関して相違している。すなわち、結晶のタイプ、ポリタイプ、ドーピングおよび/または結晶粒界の存在または欠如に関して相違している。これは、多結晶半導体材料内の晶子の間に存在している結晶粒界や、単結晶半導体材料内に存在していない結晶粒界を伴う。
例として、ドナー基板100と補助基板300とは、同じ半導体材料、例えばシリコン(Si)、ゲルマニウム(Ge)、シリコンゲルマニウム(SiGe)、シリコンカーバイド(SiC)または化合物半導体、例えば窒化ガリウム(GaN)、またはヒ化ガリウム(GaAs)から成っており、ここで、ドナー基板100は単結晶であり、補助基板300は単結晶であっても、多結晶であってもよい。
例として、ドナー基板100は、第1のポリタイプの単結晶SiCから作成されており、補助基板300は第1のポリタイプまたは異なるポリタイプの単結晶SiCから作成されている、または多結晶SiCから作成されている。1つの実施形態では、ドナー基板100は、弱くnドーピングされた単結晶シリコンカーバイドから形成されている、または弱くnドーピングされた単結晶シリコンカーバイドから成っており、補助基板300は、ドーピングされていない単結晶シリコンカーバイドから形成されている、またはドーピングされていない単結晶シリコンカーバイドから成っており、ここで補助基板300の固有電気抵抗は、少なくとも10Ωcmであり、例えば少なくとも10Ωcmである。
主表面301上の垂線304は、鉛直方向を画定している。主表面301に対して平行な方法が水平方向である。
支持構造体252における要素間の間隙を通じて相互に接合されているチャンバ251が、支持構造体252の横方向に隣接する要素間に形成されている。支持構造体252の横方向の幅および間隔は、第1に、後続の加工に対するウェハ合成物900の十分な安定性が保証され、第2に、分離層に沿ったウェハ合成物の後続の簡易的な分離が保証されるように、大きさが決められている。支持構造体252は、最大で、第1の主表面301の全体の50%を占領してよく、例えば最大で10%を占領してよい。支持構造体252の鉛直方向の延在は、最小で20nmから最大で5μmの範囲にあり、例えば最小で50nmから最大で1μmの範囲にある。
例として、支持構造体252は、水平方向に相互に分けられている多数の要素を含んでいる。これらの要素は、リブの様式で実現されていてよく、その第1の水平方向の延在は、この第1の水平方向の延在に対して直交している第2の水平方向の延在よりも大きく、その長手方向軸線は相互に平行であってよい、または主表面301の水平方向の中心点に対して放射状であってよい。別の実施形態では、支持構造体252は、2つの直交する水平方向に沿った、2つの、近似的に等しい延在を有する柱状の要素を有している。これらの要素は、角度が付けられた構造体であってよい、かつ/または支持構造体252は異なって形成された複数の要素を有していてよい。隣接するチャンバ251は、相互に、支持構造体252の隣接する要素間の間隙によって接合されている。分離層250の外縁に沿って、支持構造体252は、支持リング2521を有することができ、この支持リングは、外部に対してチャンバ251を閉じる。支持リング2521は、閉じられていてよく、すなわち、支持リングは完全に、チャンバ251を包囲していてよい、または支持リングは間隙を有していてよい。1つの実施形態では、支持リング2521は、分離層の平面図において、フレーム状、例えばリング状にチャンバ251を包囲してよい。
支持構造体252の材料は、少なくとも、補助基板300からのコンポーネント層の後続の分離の際に達する最高加工温度まで耐熱性であってよい。
1つの実施形態では、支持構造体252は、窒化ケイ素を、例えば主要構造として含んでいてよく、または支持構造体は窒化ケイ素から成っていてよい。この実施形態では、ドナー基板100は、特に、SiC結晶に由来してよい。ここで、および以降で、コンポーネントは材料から「成っている」。これは上記のコンポーネントが、製造に関する不純物を除いて、この材料だけを包含する場合である。
別の実施形態では、ドナー基板100は、SiCとは異なる半導体結晶に基づいており、例えば、結晶性のSi、Ge、SiGe、GaNおよび/またはGaAsに基づいており、ここで支持構造体252は、窒化ケイ素、酸化ケイ素および/または結晶性の、かつ/または多結晶の酸化アルミニウムを主要構造として有していてよい。
分離層250内のチャンバ251は、少なくとも部分的に犠牲材料255によって充填されており、ここでこの犠牲材料255は25℃で固体または粘性の物質であり、気体または気体混合物、例えば周囲の空気が充填されている泡および/または間隙を、チャンバ251内に残すことがある。間隙256がチャンバ251内に残っているならば、これらは、支持構造体252の上方縁部によって画定されている面から離間していてよい。
犠牲材料255は、支持構造体252とは異なる材料から形成されている、かつ/または犠牲材料は、支持構造体252の材料と関連して高い選択性で除去されてよい。1つの実施形態では、犠牲材料255は、支持構造体252の材料に関する、高い度合いの選択性で、湿式化学プロセスによってエッチングされてよい。例として、支持構造体252は、窒化ケイ素から成り、犠牲材料255は酸化ケイ素から成り、例えば酸化ケイ素は、TEOS(オルトケイ酸テトラエチル)の析出から生じる。
別の実施形態では、犠牲材料255は、支持構造体252の溶解温度または分解温度より低い温度で分解され得る。例として、支持構造体252は窒化ケイ素または酸化ケイ素を主要構造として有しており、犠牲材料255は基本的な要素のカーボン、例えばグラファイトまたは炭素化合物をベースにしていてよい。
別の実施形態では、支持構造体252の材料または犠牲材料255は酸化ケイ素であり、各他方の材料はケイ素、例えば多結晶ケイ素である。例として、犠牲材料255である非晶質のケイ素が、窒化ケイ素または酸化ケイ素から成る、または窒化ケイ素または酸化ケイ素を包含する支持構造体252と組み合わされてよい。特に犠牲材料255としての、フッ化水素においてエッチング可能な非晶質の酸化アルミニウムが、結晶性の酸化アルミニウム、例えば多結晶の酸化アルミニウムを包含する、または結晶性の酸化アルミニウム、例えば多結晶の酸化アルミニウムから成る支持構造体252と組み合わされてよい。
犠牲材料255は、少なくとも部分的に支持構造体252を覆うように、特に支持構造体の側壁を覆うように析出されてよい。支持構造体252の上に析出された犠牲材料255のコンポーネントは、機械的な方法によって、例えば化学機械研磨(CMP)によって除去可能である。
図2Bは、分離層250を備えた補助基板300を示している。ここでは犠牲材料255は、支持構造体252の上方縁部まで達し、実質的に完全にチャンバ251を満たしている。犠牲材料255内の間隙256は、排他的に、または主に、分離層250の上方縁部から間隔を空けて形成されている。
補助層260は、分離層250および犠牲材料255の平坦化された表面に被着されてよい。
図2Cに図示された補助層260は、鉛直方向において完全にまたは少なくとも90%、犠牲材料255によって充填されているチャンバ251を閉じている。補助層260は、支持構造体252と同じ材料、例えば窒化ケイ素から成っていてよい、または補助層は、異なる材料、例えば金属から成っていてよい。
ドナー基板100は、例えばボンディングによって、補助層260および分離層250を介して補助基板300に接合される。半導体コンポーネントの機能的な要素190は、コンポーネント層110内に形成されており、これは、ドナー基板100から浮かび上がる、またはドナー基板によって製造される。コンポーネント層110の形成は、シード層からのドナー基板100の主要部分の分割および/またはエピタキシャル層の成長を含んでいてよい。これは例えば、ドナー基板100から分割されたシード層上の成長である。
チャンバ251は、コンポーネント層110または補助基板300の方向から開放され、犠牲材料255または犠牲材料255の分解産物は、開口部を通じて、機能的な要素の加工の間の適切な時に、例えばコンポーネント層110におけるドーピングされた領域および/または導電性構造体の形成の前に、ドーピングされた領域の形成の後に、メタライゼーション層の形成の後に、またはこの加工の範囲内の任意の別の時に除去される。補助担体400は、犠牲材料255を除去した後に、例えば接着結合またはボンディングによって、コンポーネント層110の前側106上にまたはコンポーネント層110の前側106にわたって固定されてよい。
図2Dは、図2Cの補助基板300を備えたウェハ合成物900を示している。これは、補助層260および分離層250を介して補助基板300に接合されたコンポーネント層110を備えており、さらにコンポーネント層110の前側で前側106に固定された補助担体400を有している。図2Cの犠牲材料は、少なくとも大部分、除去されている。チャンバ251は、主に、空であり、または気体または気体混合物が充填されており、例えば周囲の空気および/またはプロセスガスが充填されている。
図2Eは、補助基板300をウェハ合成物900から分離することを示し、この分離は、チャンバ251の存在を使用し、補助基板300およびドナー基板100に対して選択的に支持構造体252を除去するかつ/または破壊する方法による。例として、複数のチャックがウェハ合成物900の反対側に固定されていてよく、これらは相互に捻られていてよく、支持構造体252の要素を剪断する剪断力の発生を伴う。これに対して付加的にまたは択一的に、ウェハ合成物900に、支持構造体252の要素が曲がるまで、圧力または張力が加えられてよい。
少なくとも1つの実施形態では、圧力および/または張力は、ポリマーフィルムによって、ウェハ合成物900に加えられてよく、特に支持構造体252に加えられてよい。ポリマーフィルムがウェハ合成物900に被着されてよく、例えば補助担体400上に、または補助担体400の代わりに、補助基板300上に被着されてよい。ポリマーフィルムを伴うウェハ合成物900は、低い温度、例えば液体窒素温度まで冷却されてよい。冷却によって、ポリマーフィルムは、ウェハ合成物900に取り付けられつつ、縮む。これは、ウェハ合成物900における熱機械的応力を誘導してよく、上記の応力は、分離層250に沿ってウェハ合成物900を分離する(すなわち分割する)。
補助層300を分離した後、補助層の主表面301に、洗浄プロセス、例えばウェットエッチングプロセスが、分離層250の残余部分を除去する目的で施されてよく、かつ/または研磨プロセスが、図2Aに示されているような支持構造体252の形成に必要な表面の質を再建する目的で施されてよい。
図3A~図3Fは、機能的な要素の形成前の犠牲材料255の初期の除去をウェハ分割方法と組み合わせる方法に関する。
欠陥層170が、例えば、第1の基板表面101を通じた軽イオン175、例えば水素および/またはヘリウムの注入によって、ドナー基板100の第1の基板表面101から間隔を空けて製造される。
図3Aは、水平方向の欠陥層170を備えたドナー基板100を示している。この欠陥層は、ドナー基板100の断面全体にわたって延在していてよい。第1の基板表面101と欠陥層170との間で、ドナー基板100の部分は、大部分が、注入によって触れられずに残り、コンポーネント層110の基礎としてのシード層111を形成する。
ドナー基板100は、単結晶半導体材料、例えばシリコン(Si)、ゲルマニウム(Ge)、シリコンゲルマニウム(SiGe)、シリコンカーバイド(SiC)または単結晶化合物半導体、例えば窒化ガリウム(GaN)、またはヒ化ガリウム(GaAs)から作成された平坦なディスクである。
欠陥層170は、シード層111を、ドナー基板100の主要部分180から分離し、ここで主要部分180は、ドナー基板100の少なくとも50%を含んでいる。欠陥層170は、高い密度の結晶学的欠陥、例えば不完全性、格子間原子を有していてよく、水素注入の場合には、不完全性と結び付けられた水素原子によって形成された複合体を有していてよい。欠陥層170と基板表面101との間の間隔は、例えば、1μmから20μmの範囲にある。
欠陥層170が形成された後、ドナー基板100は、永続的に、分離層250、例えば補助層260を介して補助基板300と接合されている。
1つの実施形態では、ドナー基板100の第1の基板表面101は、補助層260の露出されている表面と、直接的に接触しており、両方の表面は永続的に、かつ不可逆的に相互に、ボンディングによって接合されている。言い換えると、補助基板300とドナー基板100を、分離層250、補助基板300および/またはドナー基板100を破壊することなく、相互に分離することは、もはやできない。
ボンディング(ダイレクトボンディング)の場合には、接触しており、かつ十分に平坦である2つの表面の間の接着は、ファンデルワールス力、水素結合および/または金属性、イオン性または共有性の化学結合に基づいており、ここでこれは、同じ材料から作成された、または2つの異なる材料から作成された2つの層の表面に関係し得る。ボンディングは、2つの表面をともにプレスすること、接触している表面を熱処理すること、またはこれら2つの組み合わせを含んでいてよい(フュージョンボンディング、熱圧着、原子再配列による結合)。択一的に、ボンディングは、陽極結合を含んでいてよく、ここでは電界が、熱処理の間、接合表面にわたって印加される、かつ/またはここでは、電流が接合表面を通って流れる。例として、ボンディングが、同じ材料から作成された2つの表面を接合するように、補助層260の材料から作成されたさらなる接着層が、ボンディングの前に基板表面101に被着されてよい。
別の実施形態では、ドナー基板100は、補助層260に接着結合されており、ここでは接着層が、はじめに、ドナー基板100の第1の基板表面101に、または補助層260の露出された表面に被着される、または2つの部分的な層において、第1の基板表面101と、補助層260の露出された表面の両方に被着される。
図3Bは、ドナー基板100を伴うウェハ合成物900を示している。ここでこのドナー基板は、補助層260および分離層250を介して補助基板300に接合されている。
補助基板300は、ドナー基板100と同じ熱膨張係数を有する材料、またはドナー基板100の熱膨張係数から極めて僅かにだけ、例えば1ppmを下回るだけ偏差している熱膨張係数を有する材料から成っていてよい。
補助基板300とドナー基板100とは、同じ半導体材料または異なる半導体材料から成っていてよい。例として、補助基板300とドナー基板100は、同じ要素、すなわち同じ原子的構成要素から作成された結晶構造体に基づいており、これらは、結晶粒界の欠如または存在に関して、結晶形態に関して、かつ/またはドーピングに関して異なっている。例として、ドナー基板100および補助基板300の両方が、同じ結晶性半導体材料、例えばSiC、GaNまたはGaAsから形成されており、ここではドナー基板100は単結晶であり、補助基板300は単結晶または多結晶であってよい。例として、ドナー基板100は、第1の結晶タイプ、かつ第1のポリタイプの単結晶SiCから作成されており、補助基板300は、第1のポリタイプまたは異なるポリタイプ、かつ第1の結晶タイプまたは異なる結晶タイプの単結晶SiCから作成されている。
1つの実施形態では、ドナー基板100は単結晶SiCであり、補助基板300は、同じポリタイプの半絶縁性単結晶SiCウェハであり、ここで、半絶縁性SiCウェハの固有電気抵抗は、少なくとも10Ωcm、例えば少なくとも10Ωcmであってよい。
補助基板300は、ドナー基板100と同じ水平断面形状を有していてよく、ここで補助基板300の直径は、ドナー基板100の直径に相応してよく、またはドナー基板100の直径より大きくてよい。例として、補助基板300は、76.2mm、100mm、125mm、127mm、150mm、200mmまたは300mmの直径を有する円形のディスクであってよい。前側の第1の主表面301と、後側での後側302と、の間の補助基板300の厚さは、例えば300μmから1200μmの範囲にあってよい。
ドナー基板100の主要部分180は、分割面に沿って、シード層111から分離され、この分割面は、欠陥層170に対して平行に、かつ欠陥層170にわたって延在している。分離は、欠陥層170内に注入された水素原子が再配列され、ドナー基板100内で孔を形成する温度での熱処理を含んでいてよく、これによって、ドナー基板100の主要部分180が、適度な機械的な力の作用によって、シード層111から分割されてよい。分離層250のチャンバ251は、分割プロセス全体の間に充填されてよく、これによって、分離層250は高い機械的な安定性を有し、加工中の分離層250の結合性が保証される。
別の実施形態では、ドナー基板100の主要部分180は、主要部分180とシード層111との間で、水平層に沿って分離されてよく、レーザコンディショニングによって修正されてよく、これは、レーザコンディショニングおよび熱機械的応力が連続して作成された後に、主要部分180に被着されるポリマーフィルムによって行われる。ポリマーフィルムは、ウェハ合成物を分離層に沿って分離するために使用される、上述したポリマーフィルムと同様に被着されてよい。
レーザコンディショニングは、レーザ放射をドナー基板に加えること(すなわち、ドナー基板にレーザ放射を照射すること)を含んでいてよい。レーザ放射は、ドナー基板100において分割領域を作成および/または修正してよい。分割領域は、上述した水平層に相応してよく、これに沿って分離が行われてよい。分割領域は、高エネルギーレーザ放射を、ドナー基板100内の明確に定義されている領域に焦点合わせすることによって作成および/または修正されてよい。レーザ焦点において、レーザ放射の結果、ドナー基板100の材料の相転移が生じてよく、これは、ドナー基板100内での亀裂および/または穿孔面(これは、分割領域に相当してよい)の生成を生じさせてよい。穿孔面内で、熱機械的応力は、ドナー基板の残りと比べて、増大されてよい。したがって分割が容易になる。
図3Cは、残っているシード層111を示している。これは、補助層260上にボンディングされてよい、かつ/または補助層260上に直接的に接着結合されてよい。例として、シード層111の鉛直方向の延在は、500nmから5μmの範囲にあってよい。主要部分180の分割は、図3Bに示されているように、ドナー基板100を補助基板300に接合した後に、かつシード層111を含んでいるコンポーネント層110を補助基板300から分離する前に行われる。
分離層250内のチャンバ251は、鉛直方向において開放される。例として、エッチングマスクが、シード層111上にフォトリソグラフィ方法によって形成され、シード層111および補助層260を通って延在する鉛直方向の開口部265がエッチングマスクおよび方向性を有するエッチング方法によって、例えば反応性イオンビームエッチングを用いてエッチングされる。
図3Dは、ウェハ合成物900の前側から、シード層111を通って、かつ補助層260を通って延在している鉛直方向の開口部265を示しており、この鉛直方向の開口部はチャンバ251内の犠牲材料255を露出させる。鉛直方向の開口部265の水平断面領域は、多角形、例えば丸められた角または面取りされた角を有する長方形および/または正方形、および/または卵形、例えば楕円および/または円であってよく、これは、規則的なパターンで相互に近似的に同じ間隔で配置され得る。別の実施形態では、鉛直方向の開口部265は、水平方向の幅と水平方向の幅に対して直交する水平方向の長さを有する長いトレンチである。上記の水平方向の長さは、水平方向の幅より少なくとも10倍長い。別の実施形態では、相互に横方向に延在するストリップ状の鉛直方向の開口部265が格子を形成し得る。
犠牲材料255は、還元するまたは酸化する雰囲気におけるウェットエッチングまたはドライエッチングを用いて、例えば熱式にまたは化学式に溶解される、かつ/または分解される。犠牲材料255の分解産物は、鉛直方向の開口部265を介して外部へ除去される。溶媒またはエッチング手段の確実な供給を保証するために、かつ/または分解産物または溶液の確実な除去を保証するために、鉛直方向の開口部265の最小幅は、犠牲材料255の熱分解の場合には少なくとも50nmであり、犠牲材料255の化学分解および/または溶解の場合には少なくとも100nmである。
図3Eは、犠牲材料を除去した後の分離層250を示している。チャンバ251が相互に、支持構造体252の横方向の間隙によって接合されているので、犠牲材料255は、鉛直方向の開口部265に直接的に隣接していないチャンバ251からも除去される。
エピタキシャル層112がシード層111上に成長し、上記のエピタキシャル層はシード層111とともにコンポーネント層110を形成することがある。エピタキシの範囲内で、半導体材料の原子がシード層111に供給され、上記の原子は、シード層111の前側の、露出されたプロセス表面105に蓄積し、加工において、シード層111の結晶構造を採用し、継続させる。エピタキシに先行して、水素包含環境における熱処理が先に行われてよく、これによって、シード層111は、鉛直方向の開口部265を閉じることができる。鉛直方向の開口部265の最大幅は、チャンバ251が、エピタキシャル層112の材料によって充填されることを阻止するために、1500nmであり、例えば500nmである。
図3Fは、エピタキシャル層112を示しており、このエピタキシャル層は少なくとも、影響を受けていないシード層111の鉛直方向の突出において(すなわち、鉛直方向の開口部の外側の領域において)、ほとんど如何なる結晶欠陥も有していない。半導体コンポーネントの製造は、コンポーネント層110における機能的な要素の形成を伴う、図2Dおよび図2Eの記載に従って継続されてよい。
図4A~図4Eは、コンポーネント層110が最終的な層の厚さを有するときの分離層250におけるチャンバ251の開口に関する。
図4Aに示されているウェハ合成物900は、層構造体上に、図3A~図3Cを参照して説明されたように実現されたシード層111を含んでいる。この層構造体は、補助層260と分離層250とを含んでおり、分離層のチャンバ251は犠牲材料255によって充填されている。
図3Dに関連して説明したのと類似して、エピタキシャル層112が、シード層111上に成長する。ここでは、チャンバ251が依然として、犠牲材料255によって充填されているという違いがある。
図4Bは、前側106と補助層260との間の最終的な層の厚さを備えたコンポーネント層110を示している。上記のコンポーネント層は、エピタキシャル層112とシード層111から形成されている。少なくとも、機能的な要素190のドーピングされた領域195が、コンポーネント層110内に形成される。
図4Cは、半導体コンポーネントの機能的な要素190のドーピングされた領域195を示している。これはコンポーネント層110内に形成されている。さらに、機能的な要素の部分的な構造体、例えばゲート電極、絶縁体構造体、接合線および金属電極構造体が、コンポーネント層110の前側表面106上に、これにわたって形成されてよい。
分離層250内に達し、チャンバ251を開放する深い開口部266が、コンポーネント層110を通じて導入され、ここで必要ならば、コンポーネント層110の前側106上に実現された要素層を通じて導入される。犠牲材料255の熱的な、または化学的な分解産物は、この深い開口部266を通じて除去される。
図4Dは、分離層250の空にされたチャンバ251と深い開口部266を示している。この深い開口部は、コンポーネント層110を通じて、および補助層260を通じて、チャンバ251に達している。
1つの実施形態では、深い開口部266は、コンポーネント層110の切り口領域690内に形成されている。ここでは、切り口領域690は、完成した半導体要素の機能的な要素を有しておらず、かつ/またはここでは、分離トレンチおよび/またはソーイングトレースが切り口領域690内に形成され、上記の分離トレンチおよび/またはソーイングトレースは、製造されるべき半導体コンポーネントの隣接する半導体ダイ610を相互に分離する。深い開口部266は、さらなる加工の前に封止されてよく、これは例えば補助材料の析出および逆成によって行われる。
図4Eは、補助材料から形成された栓267を示しており、この栓はそれぞれ、少なくとも、深い開口部266の上方の部分に設けられている。補助材料は、多結晶ケイ素、窒化ケイ素および/または酸化ケイ素を含んでいてよい。
図5Aおよび図5Bは、補助基板300の方向からのチャンバ251の開口に関する。
図5Aは、補助基板300を示しており、この補助基板の中には補助開口部305が、後側302から導入されている。上記の補助開口部は、主表面301の所まで達し、チャンバ251を露出させる。図3Dを参照した鉛直方向の開口部265に関する記載は、同様に、水平断面領域および補助開口部305の配置に適用される。鉛直方向の補助開口部305は、長いトレンチも含むことができ、その水平方向の長さは少なくとも10倍、水平方向の幅よりも長い。別の実施形態では、鉛直方向の補助開口部305は、相互に横方向に延在する長いトレンチを有することができ、上記の長いトレンチは、格子を形成する。
鉛直方向の補助開口部305は、いつ形成されてもよい。補助基板300は再使用可能なので、鉛直方向の補助開口部305は既に、ドナー基板100への接合時に形成されていてよい。ここでは鉛直方向の補助開口部305は間欠的に、第2の擬似材料によって封入されてよい、または充填されてよい。
犠牲材料255または犠牲材料の分解産物は、鉛直方向の補助開口部305を通じて、シード層111の形成後の加工時間において、例えばエピタキシャル層112の形成後に除去される。
図5Bは、鉛直方向の補助開口部305を介した犠牲材料の除去後の、完全にまたは大部分が空にされたチャンバ251を示している。ここでこの鉛直方向の補助開口部は、後側302から補助基板300内へ延在している。
図6Aから図6Eに示された方法は、図2Aから図2Eの方法と、補助基板300の主表面301の代わりに、ドナー基板100の基板表面101上に支持構造体252が形成されていることによって異なる。層構造体252の除去後および/または破壊の後、想定され得る補助層260が、補助基板300の主表面301上に残る。ドナー基板100の材料が、コンポーネント層110の後側で露出され得る。
図7Aから図7Fは、初期の段階で既にメタライゼーション層270がドナー基板100上に形成される、かつ/または補助基板300上に初めに形成され、その後、コンポーネント層110に移される方法に関する。
図7Aは、補助基板300を示しており、その主表面301上には、支持構造体252が上述したように形成されている。支持構造体252の要素間のチャンバ251は、少なくとも部分的に、犠牲材料255によって充填されており、補助層260が、支持構造体252の上方縁部に析出されていてよく、上記の補助層は、鉛直方向においてチャンバ251を覆っている。メタライゼーション層270は、補助層260上に析出されてよい。これに対して択一的にまたは付加的に、補助層260が既に金属層として形成されており、これはその後、メタライゼーション層270の機能を採用することができる。別の実施形態では、メタライゼーション層270はドナー基板100の第1の基板表面101上に形成され得る。
図7Bは、メタライゼーション層270が、補助層260に加えて、補助基板300の側に形成されている実施形態に関している。例として、メタライゼーション層270は、高温耐熱性の材料を含むことができ、これは例えばモリブデンである。メタライゼーション層270の層の厚さは、10nmから2μmの範囲、例えば50nmから1μmの範囲にあってよい。
ドナー基板100は、メタライゼーション層270を介して、例えばボンディングによって、補助基板300に接合される。欠陥層が、図3Aに関連して示されているように、ドナー基板100内に形成されていてよい。
図7Cは、メタライゼーション層270上にボンディングされているドナー基板100を伴うウェハ合成物900を示している。主要部分は、上述した方法のうちの1つに相応して、ドナー基板100から分割される。
図7Dは、ドナー基板100から残ったシード層111を示している。上記のシード層は、メタライゼーション層270、補助層260および分離層250を介して補助基板300と接合されている。エピタキシャル層112が、シード層111の露出されたプロセス表面105上に成長し、機能的な要素190の少なくともドーピングされた領域が、コンポーネント層110内に形成され、コンポーネント層は、エピタキシャル層112とシード層111によって形成されている。
さらに、機能層、例えばメタライゼーション層およびメタライゼーション層を相互にかつコンポーネント層110の一部から分離する絶縁層が、コンポーネント層110の前側106上にまたは前側106にわたって提供され得る。補助担体400が、可逆的に、コンポーネント層110の前側でコンポーネント層110に接合されている。分離層250を破壊することによって、補助基板300は、コンポーネント層110および補助担体400を含んでいるウェハ合成物900の一部から分離される。
図7Eに示されているように、メタライゼーション層270は、加工において、コンポーネント層110の側に残る。
図7Fは、1つの実施例に即した、コンポーネント層110およびコンポーネント層110内の機能的な要素190の詳細を示している。これは、1つのコンポーネント側から、他のコンポーネント側への負荷電流の流れを備える鉛直型パワー半導体に関する。
この実施例では、機能的な要素190は、トランジスタセルを含み、トランジスタセルは、前側106に沿って形成されたソース領域133と、コンポーネント層110内に形成された、弱くドーピングされたドリフトゾーン131からソース領域133を分離するボディ領域132と、を有する。このトランジスタセルはさらに、ゲート電極145と、ゲート電極145をコンポーネント層110の半導体材料から分離するゲート誘電体141を伴うゲート構造体140と、を含んでいる。ゲート構造体140は、前側106からコンポーネント層110内に延在可能である、または前側106の上方に、かつコンポーネント層110の外側に形成可能である。中間層誘電体142は、ゲート電極145を、前側メタライゼーション層144から分離する。
メタライゼーション層270は、直接的に、コンポーネント層110内の高ドープコンタクト層139に隣接してよい。そのドーパント濃度がドリフトゾーン131におけるドーパント濃度よりも高いが、コンタクト層139におけるドーパント濃度よりも低いフィールドストップ層138が、高ドープコンタクト層139と弱くドーピングされたドリフトゾーン131との間に形成されていてよい。トランジスタセルは、nチャネルトランジスタセルであってよい。高ドープコンタクト層139は、ソース領域133の導電型またはボディ領域132の導電型を有することができる。例として、フィールドストップ層138は、エピタキシの間、現場でのドーピングを変えることによって形成されてよい。
図8Aから図8Cに示されている方法は、2つの金属層をボンディングすることによる、ドナー基板100と補助基板300の接合に関する。
図8Aは、ドナー基板100の第1の基板表面101に被着されたメタライゼーション層270を示している。
図8Bは、補助基板300の主表面301に被着された分離層250と、分離層250に被着された、金属層として実現されている補助層260と、を示している。補助層260とメタライゼーション層270とは、同じ材料または異なる材料から作成されてよい。ドナー基板100上のメタライゼーション層270は、補助基板300上の金属補助層260に、例えば金属結合によって接合されている。
図8Cは、金属結合によって生じるウェハ合成物900を示している。この方法は、図7D~図7Fに示されているように継続されてよい。補助基板300が分離される場合には、金属補助層260とメタライゼーション層270の両方が、コンポーネント層110の後側に、図7Eに示されているのと類似して、後側メタライゼーションの一部として残る。
図9A~図9Cは、1つの実施形態に即した分離層250の破壊の詳細に関する。ここではこの分離層250の破壊は、化学エッチングを含んでいる。
図9Aは、コンポーネント層110を備えるウェハ合成物900を示し、コンポーネント層110は、補助層260と分離層250とを介して補助基板300に接合されている。ここでは補助担体400は、コンポーネント層110の前側106に固定可能である。
分離層250は、支持構造体252と、支持構造体252の要素間の、気体が充填されたチャンバ251と、を含んでいる。
支持構造体252は、支持リング2521を含んでおり、これは、ウェハ合成物900の外縁に沿って延在しており、外側から、分離層250の内部を完全に封止することができる。支持リング2521内では、チャンバ251が、支持構造体252の要素間で、横方向の間隙によって接合されている。
支持リング2521は、例えば局部的な熱流入によって、例えばレーザによって、機械的な力の作用によって、例えば分離層250の領域におけるウェハ合成物900の局部的な研磨によって、機械的なスコーリングによって、または切断によって、またはエッチングによって、例えばドライエッチングによってまたはウェットエッチングによって少なくとも部分的に開放される、または完全に除去される。支持リング2521の開放または除去は、補助担体400の取り付けの前にまたは後に実行され得る。
図9Bは、外側の支持リング2521を少なくとも部分的に除去した後のウェハ合成物900を示している。支持リング2521を除去した後、チャンバ251は相互に連通するだけではなく、ウェハ合成物900の周囲の外部とも連通する。さらなる加工の間、支持構造体252は、チャンバ251の存在を活用するように、除去または破壊される。
例として、エッチング手段、例えばエッチング溶液が、チャンバ251内に導入可能であり、上記のエッチング手段は、比較的短い時間の間に、支持構造体252の要素を溶解することができる。別の実施形態では、液体、特に水が、チャンバ251内に導入され、この液体は、凍るより低く冷却され、これによって補助基板300を、凍結による破砕の結果として、ウェハ合成物900の残りから引き離す。これに対して択一的または付加的に、支持構造体252は、圧力の周期的な変化によって、または適度な機械的な力の作用によって破壊されてもよい。ここでは支持構造体252は、超音波にさらされてもよい。
図9Cは、例えばHFを包含しているエッチング溶液に基づく、湿式化学プロセスにおける、支持構造体252の外側から内側へ進む分解を示している。
図10Aおよび図10Bは、第1の結晶性半導体材料から作成されたドナー基板100と、第1の結晶性半導体材料と同じ要素から作成された第2の結晶性半導体材料から作成された補助基板300と、を含んでいるウェハ合成物900を示している。ここで第1の半導体材料と第2の半導体材料とは、同じであっても、少なくともドーピング、結晶のタイプ、ポリタイプまたは結晶粒界の存在または欠如によって相違していてもよい。ウェハ合成物900はさらに、分離層250を備えた層構造体200を含んでいる。この層構造体は、補助基板300をドナー基板100に接合する。
ウェハ合成物900は、ここに記載した方法の1つにおいて使用されてよい、かつ/またはここに記載した方法の1つによって製造可能であってよい。すなわち、方法に関して開示された全ての特徴は、ウェハ合成物900に関しても開示されており、ウェハ合成物900に関して開示された全ての特徴は、方法に関しても開示されている。
分離層250は、支持構造体252と、支持構造体252の要素間のチャンバ251を含んでおり、このチャンバは空にされていてよい、またはこのチャンバは、少なくとも大部分、支持構造体252の材料とは異なる犠牲材料によって充填されていてよい。分離層250に対して付加的に、層構造体200はさらに層を有していてよく、例えば補助層260および/またはメタライゼーション層270を有していてよい。
支持構造体252は、支持リング2521を有していてよく、支持リングは、ウェハ合成物900の外縁に沿って延在しており、外側から、分離層250の内部を完全に封止することができる。支持構造体252の鉛直方向の延在は、50nmから50μmの範囲、例えば5μmから20μmの範囲にあってよい。
支持構造体252の材料は、例えばSiCベースのドナー基板100と結合して、1700℃まで熱的に安定していてよく、またはSi、Ge、SiGe、GaN、GaAsベースのドナー基板100と結合して、1200℃まで熱的に安定していてよい。ここで、支持構造体252は、各特定の温度を下回って、溶解も分解もしない。支持リング2521内の支持構造体252の要素は、規則的に配置された柱状の要素であってよく、ここで、この要素の水平方向の長さは、水平方向の幅を、10倍を超えて上回らない。
図10Bの実施形態では、支持構造体252は規則的に配置された要素を有しており、これらの要素の水平方向断面は十字形であり、ここで各チャンバ251は、支持構造体252の隣接する要素間の間隙によって、4つの隣接するチャンバ251と接合されている。別の実施形態では、図10Bにおいて示された幾つかの間隙が欠如していてよく、これによって、入り組んだ支持構造体252が生じ、ここで、少なくとも幾つかのチャンバ251が、4つよりも少ない隣接するチャンバ251に接合されている。
図11Aは、多数の、相互に分離された、規則的に配置された柱状の要素を、外側の連続支持リング2521に対して付加的に有している支持構造体252を示している。柱状の要素の水平断面領域は、多角形であってよく、例えば丸められた角または面取りされた角を有する、または有していない長方形であってよく、または楕円形、卵形または円形であってよい。支持構造体252の柱状の要素の水平断面領域は、400nmから9μmの範囲、例えば600nmから2μmの範囲にあってよい。
図11Bでは、支持構造体252は、支持リング2521に対して付加的にリブを含んでいる。上記のリブは、長手方向の軸線を有しており、この長手方向の軸線は、ウェハ合成物900の水平方向中心に対して放射状に配置されており、くさび形の断面をその間に有するチャンバ251を形成している。リブの水平断面領域は、10μmを上回っていてよい。

Claims (27)

  1. 半導体コンポーネントの製造方法であって、
    前記方法は、ウェハ合成物(900)を提供するステップを含んでおり、
    前記ウェハ合成物(900)は、ドナー基板(100)と、補助基板(300)と、前記補助基板(300)と前記ドナー基板(100)との間に配置されている分離層(250)と、を含んでおり、前記分離層(250)は、支持構造体(252)および犠牲材料(255)を有しており、前記犠牲材料(255)は、前記支持構造体(252)の要素間に横方向に形成されており、前記犠牲材料(255)は、前記支持構造体(252)における前記要素間の間隙を通じて相互に接合されており、
    前記支持構造体(252)は、最大で、前記ドナー基板(100)の表面(101)または前記補助基板(300)の表面(301)の全体の50%を占領し、
    前記方法は、前記支持構造体(252)に関する前記犠牲材料(255)の選択的な除去を含む、前記補助基板(300)を前記ドナー基板(100)から分離するステップを含んでおり、
    前記ウェハ合成物(900)を提供するステップは、
    前記分離層(250)を前記ドナー基板(100)または前記補助基板(300)上に形成するステップと、
    前記分離層(250)が前記補助基板(300)と前記ドナー基板(100)との間に配置されるように、前記補助基板(300)を前記ドナー基板(100)に接合するステップと、
    を含んでいる、
    方法。
  2. 前記分離層(250)を形成するステップは、
    前記支持構造体(252)の要素を形成するステップと、
    前記支持構造体(252)の前記要素間に形成されたチャンバ(251)を前記犠牲材料(255)で充填するステップと、
    を含んでいる、
    請求項1記載の方法。
  3. 分離の前に、コンポーネント層(110)内に、前記半導体コンポーネントの機能的な要素(190)を形成し、前記コンポーネント層(110)は、前記ドナー基板(100)またはシード層(111)を含んでおり、前記シード層(111)は、前記ドナー基板(100)から分割され、エピタキシャル層(112)が前記シード層(111)上に成長する、
    請求項1記載の方法。
  4. 前記支持構造体(252)は、窒化ケイ素、酸化ケイ素、酸化アルミニウムおよび/またはケイ素を含んでいる、
    請求項1記載の方法。
  5. 前記方法は、さらに、前記ドナー基板(100)を前記分離層(250)に平行な分割面に沿って、シード層(111)と主要部分(180)とに分割するステップを含んでおり、分割の後に前記ドナー基板(100)の前記シード層(111)を前記補助基板(300)に接合し、前記ドナー基板(100)の前記主要部分(180)を前記シード層(111)から切り離す、
    請求項1記載の方法。
  6. 軽イオンを注入することによって欠陥層(170)を前記ドナー基板(100)内に形成し、分割を前記欠陥層(170)に沿って実行する、
    請求項5記載の方法。
  7. 前記分離層(250)の所まで達する鉛直方向の開口部(265)を前記シード層(111)内に形成する、
    請求項5記載の方法。
  8. 前記方法は、さらに、エピタキシャル層(112)を前記シード層(111)上に成長させるステップを含んでいる、
    請求項5記載の方法。
  9. 深い開口部(266)を形成し、前記深い開口部(266)は、前記エピタキシャル層(112)および前記シード層(111)を通って前記分離層(250)内に達し、
    前記犠牲材料(255)および/または前記犠牲材料(255)の分解産物を、前記深い開口部(266)を通じて除去する、
    請求項8記載の方法。
  10. 前記分離層(250)に達する鉛直方向の補助開口部(305)を前記補助基板(300)内に形成し、前記犠牲材料(255)および/または前記犠牲材料(255)の分解産物を、前記鉛直方向の補助開口部(305)を通じて除去する、
    請求項1記載の方法。
  11. 前記犠牲材料(255)の除去は、前記犠牲材料(255)の熱分解を含んでいる、
    請求項1記載の方法。
  12. 前記犠牲材料(255)の除去は、前記犠牲材料(255)の化学分解または化学溶解を含んでいる、
    請求項1記載の方法。
  13. 前記支持構造体(252)は、前記分離層(250)の外縁に沿って支持リング(2521)を有しており、前記分離は、前記支持リング(2521)の開放を含んでいる、
    請求項1記載の方法。
  14. 前記補助基板(300)を前記ドナー基板(100)から分離するステップは、
    液体を前記支持構造体(252)の前記要素間に導入するステップと、
    前記液体を導入するステップの後、前記液体を凍結させるステップと、
    を含んでいる、
    請求項1記載の方法。
  15. 前記補助基板(300)を前記ドナー基板(100)から分離するステップは、エッチング媒体を前記支持構造体(252)の前記要素間に導入するステップを含んでいる、
    請求項1記載の方法。
  16. 前記エッチング媒体は、前記支持構造体(252)の材料を溶かす酸である、
    請求項15記載の方法。
  17. 前記支持構造体(252)は、前記ドナー基板(100)に被着されている、
    請求項1記載の方法。
  18. 前記支持構造体(252)は、前記補助基板(300)に被着されている、
    請求項1記載の方法。
  19. 前記方法は、
    前記分離層(250)上に補助層(260)を被着するステップと、
    その後、前記補助基板(300)を前記ドナー基板(100)に接合するステップと、
    をさらに含んでいる、
    請求項1記載の方法。
  20. 前記方法は、
    前記補助基板(300)上に形成されている前記分離層(250)の上にメタライゼーション層(270)を被着するステップと、
    その後、前記補助基板(300)を前記ドナー基板(100)に接合するステップと、
    をさらに含んでいる、
    請求項1記載の方法。
  21. 前記ドナー基板(100)と前記補助基板(300)とは、同じ半導体材料を含んでいる、
    請求項1記載の方法。
  22. 前記ドナー基板(100)は、第1の結晶性半導体材料を含んでおり、前記補助基板(300)は、第2の結晶性半導体材料を含んでおり、
    前記第2の結晶性半導体材料は、前記第1の結晶性半導体材料と同じ要素を有しており、
    前記第1の結晶性半導体材料と前記第2の結晶性半導体材料とは、ドーピング、結晶のタイプ、ポリタイプまたは結晶粒界の存在および/または欠如のうちの少なくとも1つによって相違している、
    請求項1記載の方法。
  23. ウェハ合成物であって、前記ウェハ合成物は、
    ドナー基板(100)と、
    補助基板(300)と、
    前記補助基板(300)を前記ドナー基板(100)に接合する分離層(250)と、
    を含んでおり、
    前記分離層(250)は、支持構造体(252)および犠牲材料(255)を有しており、前記犠牲材料(255)は、前記支持構造体(252)の要素間に横方向に形成されており、前記犠牲材料(255)は、前記支持構造体(252)における前記要素間の間隙を通じて相互に接合されており、
    前記支持構造体(252)は、最大で、前記ドナー基板(100)の表面(101)または前記補助基板(300)の表面(301)の全体の50%を占領する、
    ウェハ合成物。
  24. 前記ドナー基板(100)の第1の結晶性半導体材料と前記補助基板(300)の第2の結晶性半導体材料とは、ドーピング、結晶のタイプ、ポリタイプおよび/または結晶粒界の存在または欠如のうちの少なくとも1つによって相違している、
    請求項23記載のウェハ合成物。
  25. 前記第1の結晶性半導体材料と前記第2の結晶性半導体材料とは、同じ要素から形成されている、
    請求項24記載のウェハ合成物。
  26. 前記支持構造体(252)は、前記分離層(250)の外縁に沿って支持リング(2521)を有している、
    請求項23記載のウェハ合成物。
  27. 前記支持構造体(252)の前記要素間にさらに気体または気体混合物が位置している、
    請求項23記載のウェハ合成物。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150027A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 基板の分離方法、半導体記憶装置の製造方法、および基板分離装置
US10910272B1 (en) * 2019-10-22 2021-02-02 Sandisk Technologies Llc Reusable support substrate for formation and transfer of semiconductor devices and methods of using the same
US11626371B2 (en) 2020-12-28 2023-04-11 Infineon Technologies Ag Semiconductor structure with one or more support structures
JP2023114215A (ja) * 2022-02-04 2023-08-17 株式会社プロテリアル SiCエピタキシャル基板およびその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020096717A1 (en) 2001-01-25 2002-07-25 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
US20030157783A1 (en) 2002-01-11 2003-08-21 The Penn State Research Foundation Use of sacrificial layers in the manufacture of high performance systems on tailored substrates
JP2008219019A (ja) 2000-11-27 2008-09-18 Soi Tec Silicon On Insulator Technologies 基板、特に光学、電子工学または電子光学用基板の製造方法、およびこの製造方法により得られる基板
JP2012126800A (ja) 2010-12-14 2012-07-05 Sumitomo Bakelite Co Ltd 基材の加工方法
JP6005891B1 (ja) 2015-03-19 2016-10-12 パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカPanasonic Intellectual Property Corporation of America 情報機器の制御方法、プログラム、および情報機器
JP2017536248A (ja) 2014-09-26 2017-12-07 クアルコム,インコーポレイテッド 3次元集積回路(3d ic)集積化のためのマイクロ電気機械システム(mems)結合剥離構造およびウェハ移載の方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3242452B2 (ja) * 1992-06-19 2001-12-25 三菱電機株式会社 薄膜太陽電池の製造方法
TWI221010B (en) * 2003-08-07 2004-09-11 Ind Tech Res Inst A method for transferably pasting an element
US9564320B2 (en) 2010-06-18 2017-02-07 Soraa, Inc. Large area nitride crystal and method for making it
US20190164834A1 (en) * 2011-06-28 2019-05-30 Monolithic 3D Inc. Methods to produce a 3d semiconductor memory device and system
US9406551B2 (en) 2012-09-27 2016-08-02 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate, and method for manufacturing semiconductor devices integrated in a semiconductor substrate
US9166114B2 (en) * 2012-12-11 2015-10-20 LuxVue Technology Corporation Stabilization structure including sacrificial release layer and staging cavity
DE102013221788B4 (de) 2013-10-28 2021-05-27 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Kontaktelements und eines optoelektronischen Bauelements
MY182156A (en) * 2014-06-18 2021-01-18 X Celeprint Ltd Systems and methods for controlling release of transferable semiconductor structures
FR3029538B1 (fr) * 2014-12-04 2019-04-26 Soitec Procede de transfert de couche
DE102015103323A1 (de) 2015-03-06 2016-09-08 Infineon Technologies Austria Ag Verfahren zum Herstellen von Halbleitervorrichtungen durch Bonden einer Halbleiterscheibe auf ein Basissubstrat, zusammengesetzter Wafer und Halbleitervorrichtung
DE102015104147B4 (de) 2015-03-19 2019-09-12 Osram Opto Semiconductors Gmbh Verfahren zur Ablösung eines Aufwachssubstrats von einer Schichtenfolge
US10217637B1 (en) * 2017-09-20 2019-02-26 International Business Machines Corporation Chip handling and electronic component integration

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008219019A (ja) 2000-11-27 2008-09-18 Soi Tec Silicon On Insulator Technologies 基板、特に光学、電子工学または電子光学用基板の製造方法、およびこの製造方法により得られる基板
US20020096717A1 (en) 2001-01-25 2002-07-25 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
US20030157783A1 (en) 2002-01-11 2003-08-21 The Penn State Research Foundation Use of sacrificial layers in the manufacture of high performance systems on tailored substrates
JP2012126800A (ja) 2010-12-14 2012-07-05 Sumitomo Bakelite Co Ltd 基材の加工方法
JP2017536248A (ja) 2014-09-26 2017-12-07 クアルコム,インコーポレイテッド 3次元集積回路(3d ic)集積化のためのマイクロ電気機械システム(mems)結合剥離構造およびウェハ移載の方法
JP6005891B1 (ja) 2015-03-19 2016-10-12 パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカPanasonic Intellectual Property Corporation of America 情報機器の制御方法、プログラム、および情報機器

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