TWI443723B - 複合晶圓半導體元件及其形成方法 - Google Patents

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Description

複合晶圓半導體元件及其形成方法
本發明是有關於一種半導體元件，特別是有關於一種具有複合晶圓結構之半導體元件以及其製造方法。
半導體積體電路(Integrated Circuit；IC)工業已歷經快速成長的階段。IC材料與設計方面的技術進步已產生了多個IC世代，其中每個世代具有相較於前一世代更小且更複雜的電路。然而，此些進步已增加了製程與製造IC的複雜度，且為了實現上述之進步，在IC製程與製造方面亦需有類似的發展。在IC發展的主流進程(Mainstream Course)中，當幾何尺寸(亦即使用製造程序所能產生的最小元件)已經縮小時，功能密度(亦即每一晶片範圍中內連裝置的數量)已經普遍地增加。然而，此一主流發展需遵循莫爾定律(Moore’s Rule)，且在設施的設置上需要大量的投資。因此，使用現有半導體技術發展更有價值之IC產品已經成為研究的主題。而互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor；CMOS)微機電系統(Microelectromechanical Systems；MEMS)則成為此一趨勢的優良候選者。
CMOS MEMS元件係非常小之機電(Electro-Mechanical)系統，其係整合至CMOS半導體IC中。MEMS元件之一範例為微慣性感測器(Micro-Inertial Sensor)。傳統CMOS MEMS係使用如金屬間介電層(Inter-Metal-Dielectric；IMD)與金屬層之後段(Back-End)材料來做為慣性感測器材料，以提供彈性元件(Spring)及慣性質量(Proof-Mass)。因為複雜的多層設計，機械結構顯示出不穩定之應力控制以及溫度的不穩定性。此外，使用後段材料之MEMS結構將佔據CMOS電路區域的一部分，故此設計將增加晶粒尺寸與成本。除了IC與MEMS元件之製造，習知IC之切割(Dicing)與封裝技術無法完全應用至MEMS中，因為其浮動(Floating)機械結構(通常為慣性質量與一些支撐彈性元件)將在上述程序中損毀。因此，在將元件送至後端(Post-End)測試與封裝程序之前，以晶圓層級之方法(Wafer-Level Scheme)保護元件，係CMOS MEMS的另一主題。MEMS元件之習知封裝係使用引線接合(Wire Bonding)與注入成形(Injection Molding)來保護元件之接合區域。此型式之封裝創造了相對大的整體尺寸。例如，依據所採用之技術，在封裝前與封裝後，習知元件尺寸一般之比例，可能落在約原始元件尺寸之4至20倍的範圍內。再者，傳統封裝係每個元件單獨處理，不容易降低其材料及製造成本，此方式係耗時且昂貴的。
然而，現今之行動式裝置提供越來越多之功能，因此其需要更多的元件，其中上述元件則需變得越來越小。此外，較大的封裝需要用更多的材料來製造，因此其會變得更重。綜合以上所述，其增加了裝置在製造、處理與運輸上的成本。因此，為了解決以上所述之問題，需要一種創新之複合晶圓半導體元件(例如MEMS元件)以及製造方法。
本發明之目的在提供一種複合晶圓結構之半導體元件及其製造方法，藉由接合額外之MEMS結構晶圓與覆蓋層(Capping)晶圓至IC晶圓上，並使用矽導通孔(Through Silicon Via；TSV)技術加以封裝，以提供具有晶圓層級處理方法之半導體微加工(Micro-Machined)元件。
此外，本揭露提供一種CMOS晶片尺度(Chip Scale)封裝，其中此封裝係使用做為電性連接之TSV於微加工元件中。因此，可解決以上所述之問題。
根據本發明之一態樣，提供一種形成複合晶圓半導體元件之方法。此方法包含提供第一晶圓，其中第一晶圓具有第一側與第二側，且第二側係實質相對於第一側；提供第二晶圓；形成隔離組於第一晶圓的第一側上；蝕刻隔離組以於隔離組之中產生自由空間；接合第二晶圓至隔離組；形成浮動結構於位在上述自由空間之上的第二晶圓之中；形成表面接合墊於第一晶圓的第二側上；以及使用TSV導體電性耦合浮動結構至表面接合墊。
根據本發明之另一態樣，提供一種形成複合晶圓半導體元件之方法。此方法包含提供第一晶圓與第二晶圓；形成圖案化之第一導體層與位在第一晶圓之第一側的第一隔離組；形成圖案化之第二導體層與位在第一隔離組之上的第二隔離組；蝕刻第二隔離組，以產生自由空間於位在第一隔離組一部分之上的第二隔離組中；接合第二晶圓至第二隔離組；形成MEMS元件於自由空間之上的第二晶圓之中；形成第一介層窗導體，其中第一介層窗導體係穿透第二晶圓與第二隔離組之一部分而至第二導體層；形成從第一晶圓之第二側至第一導體層的背面介層窗；形成背面隔離層於第一晶圓的第二側；以及形成背面介層窗導體於背面介層窗中。
根據本發明之再一態樣，提供一種複合晶圓半導體元件。此複合晶圓半導體元件包含第一晶圓、圖案化之第一導體層與形成於第一晶圓之第一側之上的第一隔離組、圖案化之第二導體層以及形成於第一隔離組之上的第二隔離組、自由空間、接合至第二隔離組的第二晶圓、形成於自由空間之上的第二晶圓之中的MEMS元件、第一介層窗導體、背面介層窗、背面隔離層以及形成於背面介層窗之中的背面介層窗導體。上述自由空間係蝕刻於位在第一隔離組之一部分之上的第二隔離組之中。上述第一介層窗導體係穿透第二晶圓，並穿透第二隔離組之一部分而至第二導體層。上述背面介層窗係從第一晶圓之第二側至第一導體層，而背面隔離層係形成於第一晶圓的第二側之上。
本發明之優點為，使用本發明之結構與方法所製造之元件的最後尺寸會縮減，因此變得更適用於行動式裝置，且亦因此降低了習知元件之元件晶粒、封裝以及處理的成本。
本揭露一般是有關於半導體元件與製造，且特別是有關於一種複合晶圓結構之半導體元件及其製造方法。在一實施例中，本揭露係藉由接合額外之MEMS結構晶圓與敷蓋層晶圓至IC晶圓上，並使用TSV技術加以封裝，以提供一種具有晶圓層級處理方法之半導體微加工元件(例如微慣性感測器)。在一實施例中，本揭露提供一種CMOS晶片尺度封裝，其中此封裝係使用做為電性連接之TSV於微加工元件中。使用在此所述方法之元件的最後尺寸會縮減，因此變得更適用於行動式裝置，且亦因此降低了習知元件之元件晶粒、封裝以及處理的成本。
然而，可理解的是，本揭露以下提供許多不同之實施例或範例，其係用以施行本發明的不同特徵。特定之元件和配置的範例係描述如下，藉以簡化本揭露。當然，此些僅做為範例而並非用來限制本發明。此外，為了簡化及清楚說明起見，重複使用參考數字及/或符號於本揭露的各範例中，然而此重複本身並非規定所討論之各實施例及/或配置之間必須有任何的關聯。再者，第一層「位在」或「覆蓋」(以及類似之描述)在第二層上之描述包含第一層及第二層直接接觸的實施例，以及一或多層插入第一層與第二層之間的實施例。本揭露係有關於MEMS元件；然而，此技術領域具有通常知識者，將可發現其他得利於本揭露之其他可應用的技術，例如奈米機電系統(Nanoelectromechanical Systems；NEMS)元件、特殊應用積體電路(Application Specific Integrated Circuit；ASIC)元件以及其他此類元件。更甚者，本揭露所介紹之MEMS元件結構或設計係僅做為例示性之實施例，而並非欲做任何型式之限制。
第1圖係根據一方法實施例的流程圖，其中方法100係用以製造具有複合晶圓結構之半導體元件。上述複合晶圓結構之半導體元件之不同實施例於製造階段的剖面示意圖係繪示於第2至5圖中。以下所述之本揭露係與第2至5圖所示之實施例有關，其中第2至5圖係與第1圖中所示之方法100相關。方法100提供複合晶圓半導體製造程序。此技術領域具有通常知識者，將可識別包含在方法100中及/或從方法100中刪除之額外步驟。方法100以及相對應之第2、3、4與5圖係僅做為例示性之實施例，而並非欲加以限制本發明。例如，描繪於第2、3、4與5圖中之MEMS元件之結構係僅做為例示性之實施例，而相似之方法可用來形成其他功能之元件。CMOS電路可包含在描繪於第2、3、4與5圖之元件中。
第2圖係繪示根據第1圖之方法100製造之半導體元件200(以下簡稱元件200)之一實施例的剖面示意圖，其中元件200具有複合晶圓結構。方法100開始於區塊102，以提供第一晶圓(例如半導體基材之晶圓202)與第二晶圓(例如晶圓230)。在一實施例中，晶圓202為矽(Si)基材。晶圓202可為結晶(Crystalline)矽或多晶(Poly)矽。在其他實施例中，晶圓202可包含如鍺之其他元素(Elementary)半導體，或可包含化合物(Compound)半導體，例如碳化矽(Silicon Carbide)、砷化鎵(Gallium Arsenide)、砷化銦(Indium Arsenide)以及磷化銦(Indium Phosphide)等。在一實施例中，晶圓230為低阻抗半導體晶圓。在一實施例中，晶圓230具有低於1歐姆-公分(ohm-cm)的阻抗值(Resistivity)。在一實施例中，晶圓202可包含如絕緣層上覆矽(Silicon-On-Insulator；SOI)基材。一個或多個隔離特徵可形成於晶圓202之上。晶圓202亦可包含一個或多個IC元件204，例如CMOS元件(例如NMOS及/或PMOS電晶體)。晶圓202可包含與上述電晶體相關之電路系統(Circuitry)，例如內連接層(例如金屬線與介層窗)、層間介電(InterLayer Dielectric；ILD)層及/或內金屬介電層。
方法100接著進行至區塊104，以形成第一介電隔離組(Set)206與第一圖案化導體層208於上述晶圓202(亦可稱之為第一晶圓202)之第一側(例如上側)之上。方法100接著進行至區塊106，以形成第二介電隔離組212與第二圖案化導體層210於上述第一介電隔離組206(亦稱之為第一隔離組206或介電層206)之上。上述介電層206與第二介電隔離組212(亦稱之為第二隔離組212或介電層212)(例如絕緣層)係形成於晶圓202之上。
在一實施例中，介電層206與介電層212包含氧化物。可形成任何數量之介電層於晶圓202之上。然而，將任何介電層應用至晶圓202係不需要的。介電層206與介電層212可為厚度範圍從約1微米(μm)至約10μm的氧化矽(Silicon Oxide)層。然而，亦可考慮形成其他型式與尺寸之介電層於晶圓202之上。介電層206與介電層212可藉由IC製程(例如CMOS製程)而形成於晶圓202之上，其中IC製程可例如接合、沉積、成長與熱氧化(Thermally Oxidizing)、化學氣相沉積(CVD)、或此領域所熟知用以形成介電層於晶圓202(亦可稱之為基材202)之上的其他方法。
第一圖案化導體層208與第二圖案化導體層210(亦可簡稱為第一導體層208與第二導體層210，或簡稱為電性之導體層208與電性之導體層210)係形成於晶圓202之上的隔離組介電層206與介電層212之間。導體層208與導體層210可用金屬[例如鎢(Tungsten)、鋁、銅、鎳(Nickel)或任何其他金屬]加以形成。然而，可用任何電性導體材料來形成導體層208與導體層210。可以理解的是，可使用圖案化、遮蔽(Masking)、沉積[例如物理氣相沉積(PVD)]、及/或任何其他現在已知或未來所欲發展之形成導體層於晶圓202之上的方法，來形成導體層208與導體層210。在一實施例中，導體層208與導體層210為圖案化之連接結構。在一實施例中，第一導體層208與第二導體層210係彼此電性耦合。在又一實施例中，導體層208與導體層210中之一者或全部電性耦合至IC元件204。應理解的是，第一隔離組206與第二隔離組212以及導體層208與導體層210係使用後段IC製程以形成連續(Sequential)之內連接層與絕緣層。
方法100接著進行至區塊108，以在第二隔離組212中蝕刻第一自由空間214。藉由在第二隔離組212進行濕式蝕刻製程或進行乾式電漿蝕刻製程，以形成第一自由空間214。在一實施例中，第一自由空間214延伸貫穿第二隔離組212至第一隔離組206，然而，以上所述係一選擇性之結構。第一自由空間214之尺寸可為任何尺寸，藉以容納如以下所述，形成於第一自由空間214之上的浮動結構234或薄膜(Membrane)234(例如MEMS元件)。
方法100進行至區塊110，以接合第二晶圓230(例如低阻抗摻雜矽晶圓)至第二隔離組212。在一實施例中，使用低溫接合製程將第二晶圓230接合至第二隔離組212。因為第一晶圓202包含IC元件204、導體層208/210、以及介電層206/212，故用來接合第二晶圓230之接合溫度不應超過約500℃，以避免傷害元件200中之元件。因此，本揭露提供利用低溫接合第一與第二晶圓(例如晶圓202與晶圓230)，以產生第一複合晶圓結構半導體元件。為完成上述之接合，在接合之前，可在第一晶圓202結構(例如：包含第一隔離組206及/或第二隔離組212)以及第二晶圓230二者之上進行一系列之清潔程序。在一實施例中，上述清潔程序可包含一個或多個化學機械研磨(CMP)製程，藉以平坦化欲接合之表面。在接合之前，藉由水洗(Water Scrub)製程來清潔晶圓，並為了表面氧化層之移除將晶圓浸漬於氫氟酸(HF)中。接著，進行表面電漿處理(Surface Plasma Treatment)，以在氮氣及/或氧氣電漿之環境中產生親水性(Hydrophilic)表面。接著置放上述二晶圓，以中心點之點力(Point Force)使其彼此接觸，藉以產生初始接合點。可採用超過1千牛頓(KN)之接合力以及超過200℃之後端退火(Post Anneal)溫度，以獲得良好的接合強度。在一實施例中，接合腔室(Chamber)具有大氣壓力。然而，在其他實施例中，可使用真空環境做為接合過程以提供一真空腔室。在一實施例中，第二晶圓230覆蓋且氣密地(Hermetically)密封住第一自由空間214，然而，以上所述係一選擇性之結構。在接合之後，更薄化第二晶圓230至約30μm之預定厚度。上述之薄化製程可包含研磨(Grinding)與CMP步驟。
方法100進行至區塊112，其中浮動結構或薄膜234(例如MEMS元件234)係整個或部分地形成於第一自由空間214之上的第二晶圓230中。MEMS元件234可包含形成於金屬、多晶矽、介電材料及/或其他材料之上的多個單元。MEMS元件234可包含典型地使用於習知CMOS製造程序中的材料。根據所需之功能性，MEMS元件234可能為任何之配置。一個或多個所描繪之單元可設計用來提供MEMS元件234之MEMS機械結構。MEMS機械結構可包含可操作做機械動作的結構或單元。可利用使用於CMOS製造中之習知製程來形成MEMS元件234，例如，微影蝕刻、蝕刻製程[例如濕蝕刻、乾蝕刻與電漿(Plasma)蝕刻]、沉積製程、電鍍(Plating)製程、及/或其他適當之製程。在一實施例中，MEMS元件234可為動作感測器[例如陀螺儀(Gyroscope/Gyro)及加速度計(Accelerometer)等]、無線射頻(Radio Frequency；RF)MEMS元件[例如RF開關及濾波器(Filter)等]、振盪器(Oscillator)、或任何其他MEMS型態之元件。各種尺寸之MEMS元件係考慮於本發明之中。因為晶圓230係接合至第二隔離組212，MEMS元件234可在上述接合之前及/或之後加以形成。
在一實施例中，在區塊110之接合製程之後，依據元件所需之應用，將晶圓230薄化至預定厚度，例如約1μm至約100μm。浮動結構234之一部分將與外部之擾動(Perturbation)(例如溫度變化、慣性移動、壓力改變、及/或其他電性、磁性、或光學參數量測)互相作用。在一實施例中，當元件200暴露至壓力改變中，浮動結構/薄膜234將向內或向外變形(Deform)，因此，將產生感測訊號以指出壓力的改變。需注意的是，部分之第二晶圓230亦可包含一個或多個電路元件(未繪示)，例如電晶體(例如NMOS及/或PMOS電晶體)。第二晶圓230亦可包含與電晶體有關的電路系統，例如內連接層(例如金屬線與介層窗)與ILD層。應理解的是，本揭露之實施例使用垂直整合來形成MEMS元件於IC元件上。應理解的是，此設計克服了一個或多個此技術領域所知之傳統CMOS浮動/MEMS型態元件的缺點，其中CMOS浮動/MEMS型態元件佔據了IC區域的一部分。
方法100接著進行至區塊114，其中第一介層窗導體(Conductor)232係形成穿設於第二(傳導)晶圓230與第二隔離組212中，並連接至第二導體層210的一個點。在形成第一介層窗導體232中，形成穿設於晶圓230與第二隔離組212中並延伸至第二導體層210的一個或多個通道。可使用任何形成通道的方法[例如遮蔽(Masking)與蝕刻]來形成上述之通道。在通道形成之後，形成電性傳導插塞(Plugs)於上述通道中。插塞之數量可為任何之數量。在一實施例中，插塞係用傳導金屬(例如鎢、鋁、銅、鎳或其他傳導金屬)加以形成。然而，任何電性傳導物質可用來形成上述之插塞。可使用圖案化、遮蔽、沉積(例如PVD與CVD)及/或任何其他現在已知或未來可知之形成插塞的方法。
因此，在一實施例中，浮動結構234係藉由第一介層窗導體232電性連接至第二導體層210，其中第一介層窗導體232可位在習知之接合區域。第一介層窗導體232係形成在穿透介層窗孔(Through Via Hole)之中，其中穿透介層窗孔係穿透第二晶圓230與第二隔離組212二者。因此，本揭露提供浮動結構234、第一晶圓202以及形成於其中之相關層之間的內連接。為了節約元件的尺寸，介層窗孔可盡可能地在尺寸上加以縮小。在一實施例中，此介層窗孔之深寬比(Aspect Ratio)係大於5。在一實施例中，第一介層窗導體232可為包含不同材料層之堆疊結構，此設計係為了與第二晶圓230以及第二導體層210達到良好且低的接觸阻抗(Contact Resistance)。上述之材料層可包含鈦(Ti)、氮化鈦(TiN)、鋁、鎢或其他類似之材料。使用第一介層窗導體232，浮動結構234亦可電性連接至IC元件204，且經由IC元件204之處理，可將上述之擾動轉換成可量測之電子訊號。
方法100接著進行至區塊116，形成從第一晶圓202之第二側[例如較低之一側或背面(Backside)]，穿過第一晶圓202至第一導體層208的背面介層窗。在形成背面介層窗260的過程中，形成穿設於晶圓202與第一隔離組206一部分中，並延伸至導體層208之背面的一個通道。可使用任何形成通道的方法(例如遮蔽與蝕刻)來形成上述之通道。應理解的是，本揭露之實施例克服了一個或多個傳統CMOS/MEMS型態元件的缺點，亦即具有較大之整體尺寸，以及必須使用接合線與接合墊(Pad)做內部連接，其中接合線與接合墊使用了間接之操作(Secondary Operation)。換句話說，在背面介層窗260中使用導體可使得，在不使用接合線(如使用於傳統元件之中)之前提下，穿過元件200，將浮動結構234連接至第一晶圓202的第二側(背面)。在一實施例中，元件200的背面介層窗可使用深矽蝕刻(Deep Silicon Etching)加以形成，其中對熟悉此技術領域之技術者來說，深矽蝕刻可能被稱之為「波希(Bosch)製程」。
方法100進行至區塊118，形成背面隔離層262於第一晶圓的第二側。背面隔離層262包含形成於第一晶圓的第二側且進入背面介層窗260中之任何數量的隔離層，但隔離層並未完全覆蓋第一導體層208由背面介層窗260暴露出之背面(參見第2圖)。然而，並不需要將任何介電層應用至第一晶圓202的第二側。背面隔離層262可為聚合物(Polymer)或氧化矽層。然而，本揭露亦可考慮形成其他型式及不同厚度之介電層於晶圓202的第二側之上。背面隔離層262可藉由IC製程(例如CMOS製程)而形成於晶圓202的第二側之上，其中上述之IC製程可如旋轉(Spin)或噴霧塗覆(Spray Coating)、沉積、成長與熱氧化、CVD或此技術領域中所知之形成介電層於如第一晶圓202之基材之上的其他方法。
方法100接著進行至區塊120，形成背面介層窗導體264於背面介層窗260中，其中背面介層窗導體264電性連接第一導體層208的背面至第一晶圓202的背面。在一實施例中，形成任何數量之遭暴露出的背面導體墊266於第一晶圓202的第二側。在一實施例中，背面介層窗導體264與背面導體墊266可用傳導金屬(例如，鎢、鋁、銅、鎳或其他傳導金屬)加以形成。然而，任何電性傳導物質可用來形成上述之背面介層窗導體264及/或背面導體墊266。背面介層窗導體264與背面導體墊266可使用圖案化、遮蔽、沉積(例如PVD與CVD)及/或任何其他現在已知或未來可知之形成導體的方法加以形成。應理解的是，背面介層窗導體264(亦稱之為背面導體264)係設置在背面介層窗260中且連接至第一導體層208，而多個重新分配遭暴露出之背面導體墊266可形成於第一晶圓202的第二側(第二表面)，其中背面導體墊266係對應於上述背面介層窗導體264。在一實施例中，上述遭暴露出之背面導體墊266係與背面介層窗導體264形成於相同之製程中。
應理解的是，背面介層窗導體264與遭暴露出之背面導體墊266可使用表面黏著技術(Surface-Mount Technology；SMT)製程直接安置於印刷電路板(PCB)上，使得本揭露所提供之實施例更不同於傳統MEMS型態元件，至少因為本揭露所提供之實施例係使用無引線接合技術及無額外承接基材(Holding Substrate)層來支持元件(例如元件200)。換句話說，第一晶圓202本身即元件200之承接基材。使用穿透晶圓介層窗(例如背面介層窗260)與導體墊(例如背面導體墊266)，可形成較傳統元件更小之本揭露之實施例，因此，使用較少之原料來形成元件200。
需注意的是，第1圖中所描述之製程流程可改變以遷就製造製程之程序控制之需求。例如，步驟112至114(區塊112至114)可在步驟116至120(區塊116至120)之後進行。
第3圖係繪示根據第1圖之方法100之另一複合晶圓元件300(以下簡稱元件300)之實施例的剖面示意圖。第4圖係繪示根據第1圖之方法100之又一複合晶圓元件400(以下簡稱元件400)之實施例的剖面示意圖。而第5圖係繪示根據第1圖之方法100之再一複合晶圓元件500(以下簡稱元件500)之實施例的剖面示意圖。以實質類似於上述討論之元件200之形成方式來形成元件300、400與500。重複使用參考數字於元件300、400與500中，藉以表示特定之單元，此些單元係實質相同於以上所述元件200中對應之單元，且亦實質相同於以下所述之元件300、400與500中對應之單元。上述之重複係為了簡化與清楚之目的，且此一重複本身並未表示所討論之各種實施例及/或配置之間存在任何之關係。因此，重複之單元將不再重複地描述，以下即針對元件差異部分加以描述。
第3圖係繪示根據第1圖之方法100之另一複合晶圓元件300之實施例的剖面示意圖。在此一實施例中，形成(例如藉由遮蔽與蝕刻來形成)浮動結構234(亦稱之為浮動微元件結構234)，其中浮動微元件結構234具有一個或多個支撐彈性元件302以支撐浮動結構234的慣性質量304部分。應理解的是，支撐彈性元件302可三維地接合至第二晶圓230與慣性質量304的一部分，以進入或離開元件300，其中此結構並未見於第3圖之剖面示意圖中。支撐彈性元件302連結至慣性質量304並允許其受外力產生位移而不會損毀。
同樣在此實施例中，形成第一接合層306於第二晶圓230之表面之上。此外，提供第三晶圓320。對應於浮動結構234，蝕刻第三晶圓320至特定深度以於其中定義一凹陷部(Depression)。形成第二接合層324於第三晶圓320的表面。之後，藉由第一接合層306與第二接合層324將第三晶圓320接合或設置在第二晶圓230之上。第一接合層306與第二接合層324可為金屬對金屬(Metal-To-Metal)或金屬對半導體(Metal-To-Semiconductor)。接合層可包含矽對鋁、矽對金(Au)、鍺對鋁、鈦對鋁、或任何各種適當之接合層。例如，鋁對鍺共晶(Eutectic)接合係提供低溫接合之一個選擇。在一實施例中，在鍺原子百分比約為30%時，鋁-鍺共晶接合溫度可約為424℃。應理解的是，共晶晶圓接合並不需要施以高接觸力。由於製程中液相的存在，高接觸力導致金屬由介面擠出，進而導致不良的介面層均勻度(Uniformity)，以及接合工具與接合腔室的污染。因此，接合所需之低接觸力係用以確保二晶圓的良好接觸，並確保與晶圓背面接觸之接合器(Bonder)之二加熱器(Heaters)的良好接觸。故此，當本製程由於僅使用高純度元件而具有非常低之特定氣體排氣(Outgassing)時，共晶晶圓接合在高真空應用(例如本實施例)中係一良好的接合製程。形成於製程中之融熔液體，藉由允許一高品質之密封而強化了高真空的相容性(Compatibility)，甚至是在不完美之接合表面。
第三晶圓320保護浮動結構234免於環境之干擾及/或傷害，例如若浮動結構234係形成以做為一加速度計或陀螺儀感測器。藉由將第三晶圓320至第二晶圓230，定義於第三晶圓320中之凹陷部係對準於浮動結構234之上，藉以形成第二自由空間322。因此，浮動結構234可自由地在第一自由空間214與第二自由空間322之間向後及向前地移動。
第4圖係繪示根據第1圖之方法100之又一複合晶圓元件400之實施例的剖面示意圖。元件400係實質類似於元件300。然而，元件400具有接合至第二晶圓230之第三晶圓320，其中元件400係使用單層接合材料[亦即第二接合層324(簡稱接合層324)]將第三晶圓320接合至第二晶圓230。在一實施例中，接合層324包含聚合物、金屬、氧化矽或其他適當之接合材料。
第5圖係繪示根據第1圖之方法100之再一複合晶圓元件500之實施例的剖面示意圖。元件500係實質類似於元件300。然而，元件500具有第二晶圓230之一部分以及蝕刻或形成於第二隔離組212中相對應之一部分，使得第三晶圓320藉由第一隔離組206、第二接合層324(簡稱接合層324)與接合層502而接合至第一晶圓202結構。在一實施例中，接合層502係實質類似於第一接合層306(簡稱接合層306)。
本揭露提供多個不同之實施例。在一實施例中，本揭露描述複合晶圓半導體元件及其製造方法。在一實施例中，複合晶圓半導體元件包含第一晶圓和第二晶圓。第一晶圓具有第一側與第二側，而第二側係實質相對於第一側。複合晶圓半導體元件亦包含隔離組與自由空間，其中隔離組係形成於第一晶圓的第一側，且於隔離組中蝕刻出上述自由空間。第二晶圓接合至上述隔離組。形成浮動結構(例如慣性感測元件)於上述自由空間之上的第二晶圓之中。在一實施例中，表面接合墊形成於第一晶圓之第二側。接著，使用TSV導體電性連結浮動結構至表面接合墊。
在另一實施例中，本揭露提供形成複合晶圓半導體元件之方法。在一實施例中，本方法包含提供第一晶圓與第二晶圓。此方法包含形成圖案化之第一導體層與位在第一晶圓之第一側的第一隔離組；形成圖案化之第二導體層與位在第一隔離組之上的第二隔離組；且蝕刻第二隔離組，藉以產生自由空間於位在第一隔離組一部分之上的第二隔離組中。接著，此方法包含接合第二晶圓至第二隔離組，並形成MEMS元件於上述自由空間之上的第二晶圓之中。此外，此方法包含形成穿透第二晶圓與第二隔離組之一部分而至第二導體層的第一介層窗導體；形成從第一晶圓之第二側至第一導體層的背面介層窗；形成背面隔離層於第一晶圓的第二側；以及形成背面介層窗導體於背面介層窗中。
在又一實施例中，本揭露提供複合晶圓半導體元件。此複合晶圓半導體元件包含第一晶圓與第一隔離組，其中第一晶圓具有圖案化之第一導體層，而第一隔離組係形成於第一晶圓的第一側之上。此複合晶圓半導體元件亦包含圖案化之第二導體層與形成於第一隔離組之上的第二隔離組。自由空間係蝕刻於位在第一隔離組一部分之上的第二隔離組中。此複合晶圓半導體元件更包含接合至第二隔離組之第二晶圓，以及形成於位在上述自由空間之上之第二晶圓中的MEMS元件。形成第一介層窗導體與背面介層窗，其中第一介層窗導體係穿透第二晶圓，並穿透第二隔離組之一部分而至第二導體層，而背面介層窗係從第一晶圓之第二側至第一導體層。背面隔離層係形成於第一晶圓的第二側，而背面介層窗導體係形成於背面介層窗中。
應理解的是，本揭露之實施例提供半導體元件與複合晶圓結構之製造方法，其中係藉由結合晶圓接合與使用TSV來定義小且具有成本效益之晶片層級封裝，進而形成上述的製造方法。二個或多個晶圓係以其中之一晶圓之一部分形成微元件以及另一晶圓形成支撐載體(Carrier)的方式來接合。TSV係形成於上述形成支撐載體的晶圓中以傳遞電性連接，藉此形成用以與元件外部溝通之大介面。
上述已經大致描述數個實施例之特徵，使得熟悉此技藝者對於以上詳細之描述能有較佳之理解。熟悉此技藝者應能體會出，其可輕易地以本揭露為基礎來設計或修改其他程序或結構，以產生上述所介紹之實施例之相同目的或達到相同的優點。熟悉此技藝者亦可了解到在不脫離本揭露之精神及範圍之等價的架構，以及在不脫離本揭露之精神及範圍內，當可作各種的更動、替代和潤飾。
100．．．方法
102．．．區塊
104．．．區塊
106．．．區塊
108．．．區塊
110．．．區塊
112．．．區塊
114．．．區塊
116．．．區塊
118．．．區塊
120．．．區塊
200．．．半導體元件
202．．．第一晶圓
204．．．IC元件
206．．．第一隔離組
208．．．第一導體層
210．．．第二導體層
212．．．第二隔離組
214．．．第一自由空間
230．．．第二晶圓
232．．．第一介層窗導體
234．．．浮動結構
260．．．背面介層窗
262．．．背面隔離層
264．．．背面介層窗導體
266．．．背面導體墊
300．．．複合晶圓元件
302．．．支撐彈性元件
304．．．慣性質量
306．．．第一接合層
320．．．第三晶圓
322．．．第二自由空間
324．．．第二接合層
400．．．複合晶圓元件
500．．．複合晶圓元件
502．．．接合層
本揭露之觀點可由上述之詳細說明並輔以所附圖式而獲得最佳之了解。要強調的是，依照工業標準慣例，各特徵並未依照比例繪示。事實上，為了討論的清楚起見，各特徵尺寸可隨意的放大或縮小。相關圖式內容說明如下。
第1圖係繪示根據一實施例之方法的流程圖，其中方法係用以製造具有複合晶圓結構的半導體元件。
第2圖係繪示根據第1圖之方法製造之複合晶圓元件之實施例的剖面示意圖。
第3圖係繪示根據第1圖之方法製造之另一複合晶圓元件之實施例的剖面示意圖。
第4圖係繪示根據第1圖之方法製造之又一複合晶圓元件之實施例的剖面示意圖。
第5圖係繪示根據第1圖之方法製造之再一複合晶圓元件之實施例的剖面示意圖。
200．．．半導體元件
204．．．IC元件
208．．．第一導體層
212．．．第二隔離組
230．．．第二晶圓
234．．．浮動結構
262．．．背面隔離層
202．．．第一晶圓
206．．．第一隔離組
210．．．第二導體層
214．．．第一自由空間
232．．．第一介層窗導體
260．．．背面介層窗
264．．．背面介層窗導體
266．．．背面導體墊

Claims (10)

  1. 一種形成複合晶圓半導體元件之方法，包含：提供一第一晶圓，其中該第一晶圓具有一第一側與一第二側，該第二側係實質相對於該第一側；提供一第二晶圓；形成一隔離組於該第一晶圓之該第一側上；蝕刻該隔離組，以於該隔離組之中產生一自由空間；接合該第二晶圓至該隔離組；形成一浮動結構於位在該自由空間之上之該第二晶圓之中；形成一第一介層窗導體，其中該第一介層窗導體係穿透該第二晶圓，並穿透該隔離組之一部分而電性連接該浮動結構；形成一表面接合墊於該第一晶圓之該第二側上；以及使用一穿透矽介層窗導體電性耦合該浮動結構至該表面接合墊。
  2. 如請求項1所述之形成複合晶圓半導體元件之方法，更包含：在接合該第二晶圓至該隔離組之前，進行一化學機械研磨製程於欲接合之複數個表面上。
  3. 如請求項1所述之形成複合晶圓半導體元件之方法，更包含： 提供一第三晶圓並接合該第三晶圓至該第二晶圓或該第一晶圓，以氣密地密封該浮動結構。
  4. 一種形成複合晶圓半導體元件之方法，包含：提供一第一晶圓與一第二晶圓；形成圖案化之一第一導體層與位在該第一晶圓之一第一側的一第一隔離組；形成圖案化之一第二導體層與位在該第一隔離組之上的一第二隔離組；蝕刻該第二隔離組，以產生一自由空間於位在該第一隔離組一部分之上的該第二隔離組中；接合該第二晶圓至該第二隔離組；形成一微機電系統元件於該自由空間之上的該第二晶圓之中；形成一第一介層窗導體，其中該第一介層窗導體係穿透該第二晶圓與該第二隔離組之一部分而電性連接該浮動結構至該第二導體層；形成從該第一晶圓之一第二側至該第一導體層的一背面介層窗；形成一背面隔離層於該第一晶圓的該第二側；以及形成一背面介層窗導體於該背面介層窗中。
  5. 如請求項4所述之形成複合晶圓半導體元件之方法，其中於500℃以下進行接合該第二晶圓至該第二隔離 組之步驟。
  6. 如請求項4所述之形成複合晶圓半導體元件之方法，更包含：配置該背面介層窗導體之一部分做為一表面黏著技術墊。
  7. 如請求項4所述之形成複合晶圓半導體元件之方法，更包含：形成一額外表面黏著技術墊於該背面隔離層之上，且電性耦合該額外表面黏著技術墊至該第一晶圓或該第二晶圓中之一積體電路上。
  8. 一種複合晶圓半導體元件，包含：一第一晶圓；圖案化之一第一導體層以及形成於該第一晶圓之一第一側之上的一第一隔離組；圖案化之一第二導體層以及形成於該第一隔離組之上的一第二隔離組；一自由空間，蝕刻於位在該第一隔離組之一部分之上的該第二隔離組之中；一第二晶圓，接合至該第二隔離組；一微機電系統元件，形成於該自由空間之上的該第二晶圓之中； 一第一介層窗導體，其中該第一介層窗導體係穿透該第二晶圓，並穿透該第二隔離組之一部分而電性連接該浮動結構至該第二導體層；一背面介層窗，其中該背面介層窗係從該第一晶圓之一第二側至該第一導體層；一背面隔離層，形成於該第一晶圓的該第二側之上；以及一背面介層窗導體，形成於該背面介層窗之中。
  9. 如請求項8所述之複合晶圓半導體元件，其中該第二晶圓係於500℃以下接合至該第二隔離組。
  10. 如請求項8所述之複合晶圓半導體元件，其中該背面介層窗導體之一部分係配置做為一表面黏著技術墊。
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