KR101823219B1 - Ｃｍｏｓ-ｍｅｍｓ 구조물 및 이의 형성 방법 - Google Patents

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Abstract

본 개시는, 기판, 기판 위의 금속화 층, 금속화 층 위의 감지 구조물, 및 감지 구조물에 인접한 신호 전송 구조물을 포함하는 CMOS 구조물을 제공한다. 감지 구조물은, 금속화 층 위의 아웃개싱 층, 아웃개싱 층 위의 패터닝된 아웃개싱 배리어, 및 패터닝된 아웃개싱 배리어 위의 전극을 포함한다. 신호 전송 구조물은 전극과 금속화 층을 전기적으로 연결한다.

Description

ＣＭＯＳ-ＭＥＭＳ 구조물 및 이의 형성 방법{CMOS-MEMS STRUCTURE AND METHOD OF FORMING THE SAME}
본 발명은 CMOS-MEMS 구조물 및 이의 형성 방법에 관한 것이다.
MEMS(micro electromechanical systems) 센서는 자이로스코프, 가속도계, 또는 기타 감지 응용제품을 포함한 다양한 응용제품에 사용되고 있다. MEMS 센서 주변에 진공 영역이 유지된다. MEMS 센서를 사용하여 발생된 신호는 상호접속 구조물을 통해 CMOS(complementary metal oxide semiconductor) 패키지로 전송된다.
CMOS 패키지는 CMOS 패키지 상의 본드 패드와 MEMS 센서 상의 본드 패드 사이의 공융 접합(eutectic bond)을 사용하여 MEMS 센서에 전기적으로 접속된다. 상호접속 구조물은 MEMS 센서 주변의 진공 영역과 접촉한다.
본 개시는, 기판, 기판 위의 금속화 층, 금속화 층 위의 감지 구조물, 및 감지 구조물에 인접한 신호 전송 구조물을 포함하는 CMOS 구조물을 제공한다. 감지 구조물은, 금속화 층 위의 아웃개싱 층, 아웃개싱 층 위의 패터닝된 아웃개싱 배리어, 및 패터닝된 아웃개싱 배리어 위의 전극을 포함한다. 신호 전송 구조물은 전극과 금속화 층을 전기적으로 연결한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 CMOS 구조물의 단면도이다.
도 2는 본 개시의 일부 실시예에 따른 CMOS-MEMS 구조물의 단면도이다.
도 3은 본 개시의 일부 실시예에 따른 CMOS-MEMS 구조물의 단면도이다.
도 4는 본 개시의 일부 실시예에 따른 CMOS 구조물의 감지 전극의 평면도이다.
도 5는 본 개시의 일부 실시예에 따른 CMOS 구조물의 감지 전극의 평면도이다.
도 6 내지 도 14는 본 개시의 일부 실시예에 따른 CMOS-MEMS 구조물에 대한 동작들의 부분 단면도들이다.
도 15 내지 도 21은 본 개시의 일부 실시예에 따른 CMOS-MEMS 구조물에 대한 동작들의 부분 단면도들이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가, 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시의 넓은 범위를 제시하는 수치 범위 및 파라미터는 근사치이지만, 구체적 예에서 제시되는 수치 값은 가능한 정확하게 보고된다. 그러나, 어떠한 수치 값이든, 각자의 테스트 측정에서 발견되는 표준 편차로부터 반드시 생기는 특정 오차를 본질적으로 포함한다. 또한, 여기에서 사용될 때, 용어 "약(about)"은 일반적으로, 주어진 값 또는 범위의 10%, 5%, 1%, 또는 0.5% 내를 의미한다. 대안으로서, 용어 "약"은, 당해 기술 분야에서의 통상의 지식을 가진 자에 의해 고려될 때, 그 수단의 수락가능한 표준 오차 내를 의미한다. 동작/작업 예 외에 또는 달리 명시적으로 지정되지 않는 한, 여기에 개시된 재료의 양, 시간의 지속기간, 온도, 동작 조건, 양의 비율, 및 기타와 같은 모든 수치 범위, 양, 값 또는 퍼센티지는 모든 경우에 용어 "약"에 의해 수정되는 것으로 이해되어야 한다. 따라서, 반대로 나타내지 않는 한, 본 개시 및 첨부된 청구항에 제시된 수치 파라미터는 원하는 바에 따라 달라질 수 있는 근사치이다. 적어도, 각각의 수치 파라미터는 적어도 보고된 유효 숫자의 수를 고려하여 그리고 통상의 반올림 기술을 적용함으로써 해석되어야 한다. 범위는, 여기에서 하나의 종점 내지 또다른 종점으로 또는 2개의 종점 사이로 표현될 수 있다. 여기에 개시된 모든 범위는, 달리 명시되지 않는 한, 종점을 포함한다.
본 개시는 일반적으로 MEMS(Micro-Electro-Mechanical-Systems) 디바이스에 관한 것이다. 다음의 기재는 당해 기술 분야에서의 통상의 지식을 가진 자가 본 발명을 형성하고 사용할 수 있게 하도록 제시되며, 특허 출원 및 그의 요건에 관련하여 제공된다. 여기에 기재된 일반 원리 및 특징과 바람직한 실시예에 대한 다양한 수정이 당해 기술 분야에서의 숙련자에게 용이하게 명백할 것이다. 따라서, 본 발명은 도시된 실시예에 한정되는 것으로 의도되지 않고, 여기에 기재된 원리 및 특징에 일치하는 가장 넓은 범위가 부여되어야 할 것이다.
기재된 실시예에서, MEMS는, 반도체형 프로세스를 사용하여 제조되며 움직이거나 변형할 수 있는 능력과 같은 기계적 특성을 나타내는 구조물 또는 디바이스의 클래스를 지칭한다. MEMS는 종종, 항상 그러한 것은 아니지만, 전기 신호와 상호작용한다. MEMS 디바이스는, 자이로스코프, 가속도계, 자력계, 압력 센서, 및 무선-주파수 컴포넌트를 포함하지만, 이에 한정되는 것은 아니다. 일부 실시예에서, MEME 디바이스 구조물은 복수의 전술한 MEMS 디바이스를 포함할 수 있다. MEMS 디바이스 또는 MEMS 디바이스 구조물을 포함하는 실리콘 웨이퍼는 MEMS 웨이퍼로 지칭된다.
기재된 실시예에서, MEMS 디바이스는, 마이크로-전자-기계 시스템으로서 구현되는 반도체 디바이스를 지칭할 수 있다. MEMS 디바이스 구조물은 복수의 MEMS 디바이스의 어셈블리와 연관된 임의의 특징부를 지칭할 수 있다. ESOI(engineered silicon-on-insulator) 웨이퍼는 실리콘 디바이스 층 또는 기판 아래에 캐비티를 갖는 SOI 웨이퍼를 지칭할 수 있다. 캡 또는 핸들 웨이퍼는 통상적으로, 실리콘-온-인슐레이터 웨이퍼의 더 얇은 실리콘 감지 기판에 대한 캐리어로서 사용되는 더 두꺼운 기판을 지칭한다. 캡 또는 핸들 기판과 캡 또는 핸들 웨이퍼는 상호변경될 수 있다.
MEMS 디바이스는 CMOS 웨이퍼와 MEMS 웨이퍼에 의해 정의되는 인클로저(enclosures) 내에 상이한 압력을 요구한다. 예를 들어, MEMS의 가속도계는 더 큰 압력을 갖는 인클로저를 요구하는 반면에, 자이로스코프는 더 낮은 압력을 갖는 인클로저를 요구한다. 최소한의 저항으로 MEMS 디바이스의 MEMS 구역의 자유 이동을 용이하게 하도록 인클로저 내의 진공이 사용된다. 일부 실시예에서, 자이로스코프의 인클로저 내의 압력은 0.001 밀리바(mbar) 이하이다. 압력이 너무 높다면, 일부 실시예에서, MEMS 감지 작업물(sensing workpiece)은 이동에 더 높은 저항을 경험할 것이다. MEMS 감지 작업물의 이동에 대한 저항은 MEMS 감지 작업물의 이동 속도를 감소시키며, 이는 MEMS 감지 작업물의 이동에 의해 유도되는 신호의 발생 및 전달을 지연시킨다. 이동에 대한 더 높은 저항은 또한, MEMS 감지 작업물의 이동에 의해 발생되는 신호의 정밀도를 감소시킬 것이다. 정밀도 감소는 이어서, MEMS 감지 작업물에 의해 발생되는 정보를 결정하는 데 사용되는 계산의 복잡도를 증가시킨다. 회로의 복잡도가 증가함에 따라, 회로 내의 디바이스의 갯수 및 회로의 크기도 또한 증가한다. 그러나, 한편으로는, 가속도계의 진공은 자이로스코프의 진공보다 더 클 것이다. 낮은 압력은 MEMS 감지 작업물의 이동을 용이하게 하지만, 가속도계는, MEMS 감지 작업물을 높은 잡음에 기여하는 자연 교반(natural agitation)으로부터 방지하기 위하여, MEMS 감지 작업물의 댐핑(damping)을 돕도록 더 큰 압력을 필요로 한다.
요즘에는 동일한 MEMS 디바이스 상에 가속도계와 자이로스코프를 집적하는 것이, 상이한 진공 압력을 보유하는 2개의 인클로저를 어떻게 생성할지의 문제를 발생한다. 하나의 인클로저에 아웃개싱(outgassing) 층을 형성하는 것이 진공 압력을 증가시키는 반면에, 다른 인클로저로부터 아웃개싱 층을 빼면 낮은 진공 압력을 유지할 수 있다. 아웃개싱은 CMOS 웨이퍼의 상호접속 구조물에서 전도성 라인 및 비아의 형성 동안 형성된 댕글링 결합(dangling bond)의 결과이다. 후속 프로세싱 단계 동안, 가열은 댕글링 결합을 깨뜨리며, 이는 상호접속 구조물로부터 가스를 방출시킨다. 이 프로세스는 아웃개싱으로 알려져 있다. 압력은 공간 내의 가스 분자의 수에 직접 비례한다. 상호접속 구조물과 인클로저 사이에 아웃개싱 배리어를 포함하지 않는 접근에서는, 인클로저 내의 가스 분자의 수가 올라감에 따라 압력도 또한 올라간다.
일반적으로 아웃개싱 층은 그 위에 어떠한 아웃개싱 배리어로 덮이지 않은 산화물 재료로 제조될 수 있다. 아웃개싱 층은 MEMS 감지 작업물 사이에 인클로저와 마주하는 CMOS 웨이퍼 상에 형성될 수 있다. 예를 들어, 가스상 분자(gaseous molecule)를 외부확산(out-diffusion)으로부터 방지하는 높은 조밀도(compactness) 재료, 예를 들어 질화물이 아웃개싱 배리어로서 사용될 수 있다. 종래에는 아웃개싱 압력을 최대화하기 위해 아웃개싱 층이 인클로저에 어떠한 장애물 없이 넓게 개방된 상태로 제조되어야 했다. 아웃개싱 층 위에 증착되는 감지 전극은 불가피하게 아웃개싱 배리어로서 작용하며, 이는 가스 분자가 아웃개싱 층으로부터 인클로저로 탈출하는 것을 억제한다. 더 큰 진공 압력을 필요로 하는 MEMS 디바이스의 최적의 성능을 얻기 위해, 노출된 아웃개싱 층의 면적과 감지 전극의 면적 간의 트레이트오프가 설계되어야 할 것이다.
그러나, 아웃개싱 층을 형성하는 동작은, 아래의 제1 아웃개싱 층의 영역을 노출시키도록 아웃개싱 배리어를 패터닝하는 것을 포함한다. 예를 들어, 단면으로부터 보이는, 제거된 아웃개싱 배리어의 폭은 50 ㎛ 이상이다. 그 다음, 노출된 영역은 제2 아웃개싱 층으로 채워지며, 그 다음에 제2 아웃개싱 층 및 아웃개싱 배리어가 공면(coplanar)이 될 때까지 평탄화 동작이 이어진다. 평탄화 동작은 화학 기계적 연마(CMP; chemical mechanical polishing) 동작을 포함하지만, 이에 한정되는 것은 아니다. 평탄화 동작은 과하게 채워진(overfilled) 제2 아웃개싱 층의 두께를 감소시키도록 설계되고, 따라서 아웃개싱 배리어를 소비하지 않는다.
또한, 노출된 영역의 중심 부분에 있는 제2 아웃개싱 층은, 제2 아웃개싱 층과 아웃개싱 배리어가 인접해 있는 노출된 영역의 주변 부분에서보다 더 큰 제거 속도를 갖는 것으로 밝혀졌다. 평탄화 동작 후에 디싱 효과(dishing effect)가 관찰될 수 있고, 이 구조적 결함은 후속 증착되는 감지 전극이 평평한 표면 상에 배치하지 않게 할 수 있다. 예를 들어, 감지 전극이 메시 패턴을 갖는 경우, 메시 패턴의 상부 표면은 공면이 아니다. 심지어는 메시 패턴의 기하학적 형상이 제2 아웃개싱 층의 평평하지 않은 표면으로 인해 변경될 수 있다. 메시 패턴의 상부 표면은 아래의 제2 아웃개싱 층의 디싱 표면을 따를 것이며, 따라서 감지 전극의 각각의 포인트과 MEME 기판의 감지 작업물 사이에 동등하지 않은 간격을 발생시킨다. 감지 전극과 감지 작업물 사이의 동등하지 않은 간격은 감지 신호의 감도를 악화시키는데, 이러한 동등하지 않은 간격은 감지 전극과 감지 작업물 사이의 간격으로부터 유도된 커패시턴스 신호를 간섭할 것이기 때문이다.
본 개시는 CMOS 구조물 및 이의 제조 방법을 제공한다. CMOS 구조물은 가속도계를 포함하는 MEMS 구조물에 대응한다. CMOS 구조물은 아웃개싱 층 위의 감지 전극을 가지며, 감지 전극은 공면인 표면을 갖는다.
본 개시는 CMOS-MEMS 구조물 및 이의 제조 방법을 제공한다. CMOS-MEMS 구조물은 적어도, 함께 집적된, 더 높은 진공 압력의 인클로저와 더 낮은 진공 압력의 인클로저를 포함한다. CMOS-MEMS 구조물은 더 높은 진공 압력 인클로저 내에 아웃개싱 층 위에 감지 전극을 가지며, 감지 전극은 공면인 표면을 갖는다.
도 1을 참조하면, 도 1은 본 개시의 일부 실시예에 따른 CMOS 구조물(10)의 단면도이다. CMOS 구조물(10)은 반도체 기판(100)을 포함한다. 기판(100)은 실리콘과 같은 반도체 재료를 포함할 수 있지만, 다른 반도체 재료가 사용될 수 있다. (트랜지스터와 같은) 복수의 CMOS 디바이스들이 기판(100)의 표면 근방에 형성된다. CMOS 디바이스는, 전기 접속을 통해 MEMS 감지 작업물(도 1에는 도시되지 않음)로부터 수신된 신호에 기초하여 계산을 수행하거나 절차를 실행하도록 구성된 능동 회로 중의 하나이다. 일부 실시예에서, 능동 회로는 바이폴라 트랜지스터(BJT; bipolar transistor) 디바이스, 핀 전계 효과 트랜지스터(FinFET; Fin field effect transistor) 디바이스, 또는 기타 적합한 능동 디바이스를 더 포함할 수 있다. 기판(100)은 회로 기판으로 지칭될 수 있다.
금속화(metallization) 층(101)이 기판(100) 위에 위치되며, 전기적으로 기판(100)에 연결된다. 금속화 층(101)은 유전체 층을 포함할 수 있으며, 이는 로우 k(low-k) 유전체 층, 울트라 로우 k 층, 패시베이션 층과 같은 비-로우 k(non-low-k) 유전체 층 등을 더 포함한다. 로우 k 재료는 실리콘 신화물의 유전 상수보다 작은 유전 상수를 갖는다. 일부 실시예에서, 로우 k 재료는 약 3.9보다 작은 유전 상수를 갖는다. 일부 실시예에서, 로우 k 재료는 불소 도핑된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 폴리머 재료, 또는 기타 적합한 로우 k 재료를 포함한다. 일부 실시예에서, 울트라 로우 k 재료는 약 2.5 이하의 유전 상수를 갖는다. 일부 실시예에서, 울트라 로우 k 재료는 크세로겔(xerogel), 폴리머, 또는 기타 적합한 울트라 로우 k 재료를 포함한다. 금속화 층(101)은, 구리, 알루미늄, 전도성 폴리머, 또는 기타 적합한 전도성 요소로 형성될 수 있는 금속 라인 및 비아를 더 포함하며, 유전체 층에 형성된다. 금속화 층(101)은 회로 기판(100)에 그리고 회로 기판(100)으로부터 신호를 전달하도록 구성된다.
도 1을 참조하면, 감지 구조물(103)이 금속화 층(101) 위에 위치된다. 감지 구조물(103)은, MEMS 디바이스의 감지 작업물(도 1에는 도시되지 않음)에 대응하여 배치되기 때문에 그리 불리는 것이다. 달리 서술하자면, 감지 구조물(103)은 회로 기판(100)의 컴포넌트이고, 나중에 그 위에 배치되는 MEMS 디바이스의 감지 작업물에 정렬되도록 설계된다. 일부 실시예에서, 감지 구조물(103)의 폭 W은 50마이크로미터 이상이다. 감지 구조물(103)은 아웃개싱 층(103A) 및 아웃개싱 층(103A)의 상부 표면에 근접한 패터닝된 아웃개싱 배리어(103B)를 포함한다. 일부 실시예에서, 아웃개싱 층(103A)의 상부 표면과 아웃개싱 배리어(103B)의 상부 표면은 공면을 이룬다. 아웃개싱 배리어(103B)는 아웃개싱 층(103A)의 일부와 도 2에서 나중에 도시되는 진공 영역 사이에 배치된다. 아웃개싱 층(103A)의 일부를 진공 영역으로부터 분리하는 것은, 진공 영역의 압력을 증가시키는, 아웃개싱 층(103A)으로부터 진공 영역으로의 아웃개싱을 방지하도록 돕는다. 일부 실시예에서, 아웃개싱 배리어(103B)는 기판(100)과 동일한 재료를 포함한다. 일부 실시예에서, 아웃개싱 배리어(103B)는 아웃개싱 층(103A)과 상이한 재료를 포함한다. 예를 들어, 아웃개싱 층(103A)은 다양한 방법에 의해 증착되는 산화물을 포함할 수 있다. 아웃개싱 배리어(103B)는, 아웃개싱 가스 분자를 외부 확산으로부터 방지하기 위하여, 질화물과 같이 높은 격자 조밀도를 갖는 재료를 포함할 수 있다. 일부 실시예에서, 아웃개싱 층(103A)은 TEOS(Tetraethyl orthosilicate)와 같은 실리콘 산화물일 수 있고, 아웃개싱 배리어(103B)는 질화물 또는 산질화물일 수 있다. 일부 실시예에서, 아웃개싱 배리어(103B)는 Ⅳ족-질화물 또는 Ⅳ족 산질화물을 포함한다.
도 1에서, 패터닝된 아웃개싱 배리어(103B) 상에 감지 전극(105)이 위치된다. 감지 전극(105)은 여기에서 설명되는 전극으로 지칭될 수 있다는 것을 유의하자. 일부 실시예에서, 감지 전극(105)은 아웃개싱 배리어(103B)와 동일한 패턴을 보유할 수 있다. 그러나, 다른 실시예에서, 감지 전극(105)은 아웃개싱 배리어(103B)와 동일한 패턴을 필요로 하지 않을 수 있다. 예를 들어, 감지 전극(105)은 아웃개싱 배리어(103B)의 일부 상에만 배치될 수 있다. 그러나, 감지 전극(105)은 아웃개싱 층(103A) 바로 위에 배치되지 않을 수 있다. 신호 전송 구조물(107)이 감지 구조물(103)에 측방으로 인접해 있다. 도 1에 도시된 바와 같이, 신호 전송 구조물(107)의 일부는 감지 전극(105)과 금속화 층(101)의 전도성 라인/비아를 전기적으로 연결한다. 그러나, 신호 전송 구조물(107')의 일부는 도 2에서 나중에 도시되는 MEMS 기판과 금속화 층(101)의 전도성 라인/비아를 전기적으로 연결하도록 구성된다. 일부 실시예에서, 신호 전송 구조물(107, 107')은 감지 구조물(103)을 둘러싸고 있으며 상부 평면도 관점에서 감지 구조물(103)의 둘레를 따라 배열되어 있다. 일부 실시예에서, 신호 전송 구조물(107)은 아웃개싱 배리어(103B) 및 아웃개싱 층(103A)을 관통하는 트렌치(107A)를 포함하며, 금속화 층(101)에서의 상부 금속의 일부를 노출시킨다. 일부 실시예에서, 상부 금속은 금속화 층(101)의 제6 금속 층일 수 있으며 Al로 구성될 수 있다. 감지 전극(105)에서 발생된 신호를 아래의 CMOS 기판(100)으로 금속화 층(101)을 통해 전송하도록, 전도성 라이너(107B)가 트렌치(107A)의 측벽 및 바닥 위에 배치된다.
아웃개싱 배리어(103B) 및 감지 전극(105)에 의해 다양한 패턴이 채용될 수 있다. 그러나, 감지 구조물(103)에서 패턴이 균등하게 분포되는 한(즉, 지정된 영역에 집중 위치되지 않음), 패턴이 여기에 기재된 CMOS 구조물(10) 및 CMOS-MEMS 구조물(20, 30)에 채용될 수 있다. 일부 실시예에서, 메시 패턴이 아웃개싱 배리어(103B) 및 감지 전극(105)에 의해 채용될 수 있다.
도 2를 참조하면, 도 2는 본 개시의 일부 실시예에 따른 CMOS-MEMS 구조물(20)의 단면도이다. 도 2의 CMOS-MEMS 구조물(20)은 도 1에 도시된 바와 같은 CMOS 구조물(10) 및 CMOS 구조물(10) 위의 MEMS 구조물(200)을 포함한다. MEMS 구조물(200)은 MEMS 기판(201) 및 캡 기판(202)을 더 보유한다. MEMS 기판(201)은, 예를 들어 공융 접합(203)을 통해 CMOS 구조물(201)에 접속된다. MEMS 기판(201)의 하부, CMOS 구조물(10)의 상부, 및 공융 접합(203)에 의해 정의되는 인클로저가 진공 영역(205)으로 지칭될 수 있다. 진공 영역(205)은 감지 작업물(207) 주변에 있다. MEMS 기판(201)에 대한 감지 작업물(207)의 이동을 용이하게 하는 것을 돕기 위해 진공 영역(205)에 진공이 유지된다. MEMS 기판(201)과 CMOS 기판(10) 사이의 영역은 CMOS 구조물(10)에 대한 MEMS 구조물(200)의 접합 위치를 정의한다. MEMS 구조물(200)은, CMOS 구조물(10)과 반대 면에서 MEMS 기판(201)에 접합된 캡 기판(202)을 더 포함한다. 캡 기판(202)은 또한, 감지 작업물(207) 주변의 진공 영역(205)의 위치를 정의하도록 돕는다. 캡 기판(202)은 외부 환경으로부터 진공 영역(205) 내의 압력 증가를 막도록 돕는다. 캡 기판(202)은 감지 작업물(206) 주변에 시일(seal)을 제공하도록 MEMS 기판(201)에 용융 접합(fusion bond)된다. 일부 실시예에서, 금속 층이 캡 기판(202)의 하부 표면 및 CMOS 구조물(10)의 상부 표면 상에 형성되고, 캡 기판(202)이 CMOS 구조물(10)에 공융 접합된다. 일부 실시예에서, 캡 기판(202)은 MEMS 기판(201) 또는 CMOS 기판(10) 중 적어도 하나와 동일한 재료를 포함한다. 일부 실시예에서, 캡 기판(202)은 MEMS 기판(201) 및 CMOS 구조물(10) 둘 다와 상이한 재료를 포함한다.
일부 실시예에서, MEMS 기판(201)은, 결정, 다결정질, 또는 비정질 구조의 실리콘 또는 게르마늄을 포함한 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함한 합금 반도체; 임의의 기타 적합한 재료; 또는 이들의 조합을 포함한다. 일부 실시예에서, 합금 반도체 기판은 구배(gradient) SiGe 특징을 갖는데, Si 및 Ge 조성이 구배 SiGe 특징의 한 위치에서의 하나의 비율로부터 또다른 위치에서의 또다른 비율로 변한다. 일부 실시예에서, 합금 SiGe가 실리콘 기판 위에 형성된다. 일부 실시예에서, MEMS 기판(201)은 변형된 SiGe 기판이다. 일부 실시예에서, 반도체 기판은 SOI(silicon on insulator) 구조물과 같은, 절연체 상의 반도체 구조물을 갖는다. 일부 실시예에서, 반도체 기판은 도핑된 에피 층 또는 매립 층을 포함한다. 일부 실시예에서, 화합물 반도체 기판은 다층 구조물을 갖거나, 또는 기판은 다층 화합물 반도체 구조물을 포함한다.
일부 실시예에서, MEMS 구조물(200)은 진공 영역 내에서 회전하거나 병진 이동하도록 구성되는 감지 작업물(207)을 포함한다. 진공 영역(205) 내의 감지 작업물(207)의 이동은 변하는 전기 신호를 생성하며, 이는 CMOS 구조물(10)의 능동 디바이스로 전달된다. 일부 실시예에서, 감지 작업물(207)은 자이로스코프, 가속도계, 압력 센서, 또는 다른 적합한 감지 작업물(207)을 포함한다. 일부 실시예에서, 감지 작업물(207)은 MEMS 구역의 이동으로 인해 전기 신호를 유도하도록 구성되는 자기 요소를 포함한다. 일부 실시예에서, 감지 작업물(207)은 하나 이상의 축을 중심으로 회전하도록 구성된다. 일부 실시예에서, 감지 작업물(207)은 CMOS 구조물(10)의 상부 표면에 평행한 평면에서 병진 이동하도록 구성된다.
일부 실시예에서, 캡 기판(202)이 MEMS 기판(201)에 공융 접합된다. 캡 기판(202)이 MEMS 기판(201)에 공융 접합되는 실시예에서, 공융 접합 동작은 약 430 ℃ 내지 약 460 ℃ 범위의 온도에서 수행된다. 일부 실시예에서, 캡 기판(202)은 약 30 kN 내지 약 60 kN 범위의 압력으로 MEMS 기판(201)에 대해 가압된다. 일부 실시예에서, 공융 접합 동작은, 아르곤, 질소 가스, 수소 가스, 또는 기타 적합한 가스를 포함하는 환경에서 수행된다.
일부 실시예에서, MEMS 기판(201) 및 캡 기판(202)은 그 사이에 얇은 유전체 막을 가지며 함께 용융 접합된다. 본 개시의 예시적인 실시예에서, MEMS 기판(201) 및 캡 기판(202)은 비교적 높은 프로세싱 온도에서 용융 접합에 의해 함께 접합되며, 이는 MEMS 구조물의 캐비티를 실링하기 전에 기판의 유전체 재료로부터 화학 종의 보다 완전한 제거를 가능하게 한다는 것을 유의하자. 용융 접합은 웨이퍼의 양면 상의 고온 어닐링을 가능하게 하며, 이는 캐비티 형성 프로세스 동안 화학 종의 아웃개싱을 감소시킨다. 용융 접합에 의해 접합된 MEMS 구조물은 더 높은 접합 비율(bonding ratio)로 인해 금속 접합에 비교하여 기계적으로 더 강하다. 또한, 용융 접합은 수율을 저하시키지 않고서 MEMS 구조물의 TSV(through substrate vias)의 형성을 가능하게 한다. 그러나, 본 개시의 개념은 이에 한정되지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 많은 변형, 수정, 및 대안을 알 수 있을 것이다. 캡 기판(202)의 표면과 함께, 원하는 크기의 복수의 인클로저가 정의되고 예를 들어 이방성 에칭을 통해 패터닝될 수 있지만, 이는 본 개시의 한정이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 많은 변형, 수정, 및 대안을 알 수 있을 것이다. 복수의 인클로저는 인접한 감지 작업물(207)을 수용하도록 이용된다. 각각의 인클로저의 크기는 감지 작업물(207) 및/또는 MEMS 디바이스의 원하는 성능에 따라 결정될 수 있다. 일부 실시예에서, 각각의 인클로저는 다른 인클로저와 상이한 치수로 이루어질 수 있다.
도 3을 참조하면, 도 3은 본 개시의 일부 실시예에 따른 CMOS-MEMS 구조물(30)의 단면도이다. CMOS-MEMS 구조물(30)은 도 1에 도시된 바와 같은 CMOS-MEMS 구조물(20)과 CMOS-MEMS 구조물(40)로 집적된다. 일부 실시예에서, CMOS-MEMS 구조물(20)은 더 큰 진공 압력을 갖는 진공 영역(205)을 보유하고, CMOS-MEMS 구조물(40)은 더 낮은 진공 압력을 갖는 진공 영역(305)을 보유한다. CMOS-MEMS 구조물(40)은 CMOS 기판(100) 위에 감지 작업물(307) 및 감지 구조물(303)을 포함한다는 것을 유의하자. 감지 구조물(303)은, 감지 작업물(307)의 이동에 따라 감지 신호를 발생하도록 CMOS-MEMS 구조물(40)의 감지 작업물(307) 아래에 대응하여 위치된다. 아웃개싱 층(303A)이 금속화 층(101) 위에 있고, CMOS-MEMS 구조물(40)의 아웃개싱 층(303A)은 아웃개싱 배리어(303B)에 의해 완전히 덮인다. 또한, 감지 전극(309)이 아웃개싱 배리어(303B) 위에 배치된다. 일부 실시예에서, 아웃개싱 층(303A)은 아웃개싱 배리어(303B)에 의해 덮이지 않고 대신에 감지 전극(309)에 의해서만 덮인다. 어느 실시예든(즉, 아웃개싱 배리어(303B)가 있거나 없음), 감지 작업물(307)의 하부 표면과 감지 전극(309)의 상부 표면 사이의 간격은 균일하다. 달리 서술하자면, CMOS-MEMS 구조물(40)의 감지 전극(309)은, 감지 전극 자체가 감지 구조물(103, 303)에 걸쳐 각각 공면이라는 점에서, CMOS-MEMS 구조물(20)의 감지 전극(105)과 유사하다.
도 3에서, 진공 영역(205)에서 더 큰 진공 압력을 갖는 CMOS-MEMS 구조물(20)은 가속도계를 포함할 수 있다. 진공 영역(305)에서 더 낮은 진공 압력을 갖는 CMOS-MEMS 구조물(40)은 자이로스코프를 포함할 수 있다. 일부 실시예에서, CMOS-MEMS 구조물(20)의 아웃개싱 배리어(103B)의 두께 T1은 약 3.5 kÅ이다. 일부 실시예에서, CMOS-MEMS 구조물(20) 및 CMOS-MEMS 구조물(40)의 아웃개싱 배리어(103B, 303B) 둘 다는 거의 동일한 두께이다. CMOS-MEMS 구조물(20 및 40)에서, 감지 작업물(207, 307) 및 대응하는 CMOS 감지 구조물(103, 303)은 공융 접합(203)을 통해 전기적으로 접속된다. 일부 실시예에서, 공융 접합(203)은 앞서 설명되어 있는 감지 구조물(103 또는 303)의 외부에 배치된다.
도 4 및 도 5를 참조하면, 둘 다의 도면은 본 개시의 일부 실시예에 따라 CMOS 구조물(10)의 감지 전극(105)의 상부 평면도를 도시한다. 도 4 및 도 5는 도 1에 도시된 평면 AA'의 상부 평면도로 참조될 수 있다. 평면 AA'은, 감지 구조물(103)의 좌측 단부 상의 신호 전송 구조물(107)로부터 감지 구조물(103)의 우측 단부 상의 또다른 신호 전송 구조물(107)로 연장한다. 도 4에서는, 메시 감지 전극(105)이 아웃개싱 층(103A) 위에 위치되어 있으며, 그 다음 아웃개싱 층(103A)은 예를 들어, 전도성 라이너(107B)가 증착된 트렌치 형태를 갖는 신호 전송 구조물(107)에 의해 둘러싸인다. 점선으로 지정된 영역은 전도성 라이너(107B)에 의해 덮인 트렌치의 하부 표면을 지칭한다. 일부 실시예에서, 전도성 라이너(107B)의 재료는 감지 전극(105)의 재료와 동일하다. 도 5에서는, 나선형 감지 전극(105)이 아웃개싱 층(103A) 위에 위치되어 있으며, 그 다음 아웃개싱 층(103A)이 예를 들어, 전도성 라이너(107B)가 증착된 트렌치 형태를 갖는 신호 전송 구조물(107)에 의해 둘러싸인다. 점선으로 지정된 영역은 전도성 라이너(107B)에 의해 덮인 트렌치의 하부 표면을 지칭한다. 일부 실시예에서, 전도성 라이너(107B)의 재료는 감지 전극(105)의 재료와 동일하다. 도 4 및 도 5에 도시된 감지 전극(105)은 둘 다 CMOS 구조물의 감지 구조물(103)에 균등하게 분포된다는 것을 유의하자.
도 6 내지 도 14는 본 개시의 일부 실시예에 따른 CMOS-MEMS 구조물(20)에 대한 동작들의 부분 단면도들이다. 도 6에서, 기판(100)이 제공된다. 앞서 설명된 바와 같은 금속화 층(101)이 기판(100) 위에 형성된다. 제1 아웃개싱 층(103A)이 금속화 층(101)의 상부 표면 위에 증착된다. 일부 실시예에서, 제1 아웃개싱 층(103A)은 산화물 층이고 고밀도 플라즈마의 도움에 의해 형성된다. 그 다음, 아웃개싱 배리어(103')가 제1 아웃개싱 층(103A) 위에 전면(blanket) 증착된다. 일부 실시예에서, 아웃개싱 배리어(103')는 높은 격자 조밀도를 갖는 재료일 수 있으며, 이는 아웃개싱 가스 분자를 외부 확산으로부터 효과적으로 방지할 수 있다. 일부 실시예에서, 아웃개싱 배리어(103')는 실리콘 질화물이다.
도 7에서, CMOS 구조물의 감지 구조물(103)에 패터닝된 아웃개싱 배리어(103B)를 형성하기 위해 아웃개싱 배리어(103')는 리소그래피 동작에 의해 부분적으로 에칭된다. 아웃개싱 배리어(103B)를 패터닝하는데 사용되는 리소그래피 동작은, 예를 들어 메시 패턴을 갖는 제1 마스크를 포함한다는 것을 유의하자. 도 8에서, 제2 아웃개싱 층(103A')이 패터닝된 아웃개싱 배리어(103B) 위에 전면 증착되며, 이는 감지 구조물(103) 안의 아웃개싱 배리어(103B)를 덮을 뿐만 아니라 감지 구조물(103) 외부의 아웃개싱 배리어(103B)로 연장한다. 다르게 말하자면, 제2 아웃개싱 층(103A')은 아웃개싱 배리어(103B) 사이의 공간을 채우도록 형성되고, 제1 아웃개싱 층(103A) 위에 배치될 뿐만 아니라 아웃개싱 배리어(103B)도 덮는다. 일부 실시예에서, 제1 아웃개싱 층(103A) 및 제2 아웃개싱 층(103A')은 고밀도 플라즈마의 도움으로 동일한 재료로 형성된다. 다른 실시예에서, 제2 아웃개싱 층(103A')은 제1 아웃개싱 층(103A)과 상이한 재료로 형성되지만, 제2 아웃개싱 층(103A')의 격자 조밀도는 제1 아웃개싱 층(103A)의 격자 조밀도보다 더 낮다. 도 9를 참조하면, 아웃개싱 배리어(103B)의 상부 표면이 노출될 때까지 제2 아웃개싱 층(103A')의 일부를 제거하도록 평탄화 동작이 수행된다. 일부 실시예에서, 평탄화 동작은 화학 기계적 연마를 포함한다. 일부 실시예에서, CMOS의 감지 구조물(103)의 폭 W은 50 ㎛ 이상임을 유의하자.
또한, 적합한 건식 에칭 동작에 의해 트렌치(107A, 107'A)가 감지 구조물(103)의 외측에 형성된다. 트렌치(107A, 107'A)는 아웃개싱 배리어(103B) 및 제1 아웃개싱 층(103A)의 일부를 제거함으로써 그리고 금속화 층(101)의 상부 금속의 일부를 노출시킴으로써 형성된다. 현 동작에서 적어도 두 유형의 트렌치가 형성될 수 있다는 것을 유의하자. 트렌치(107A)는 감지 구조물(103)을 밀접하게 둘러싸도록 형성된다. 트렌치(107'A)는 트렌치(107A)를 둘러싸도록 형성된다. 현 동작에서 트렌치(107A, 107'A)는 동일한 구조로 이루어지지만, 트렌치(107A, 107'A)의 전기적 접속은 도 14에서 나중에 설명되는 바와 같이 상이하다. 도 10에서, 전도성 층(105', 107')이 아웃개싱 배리어(103B) 및 평탄화된 제2 아웃개싱 층(103A) 위에 증착된다. 감지 구조물(103)에서의 전도성 층의 일부는 전도성 층(105')으로 지칭될 수 있고, 트렌치(107A, 107'A)에서의 전도성 층의 일부는 전도성 층(107')으로 지칭될 수 있다.
도 11에서, 전도성 층(105', 1070)은 감지 구조물(103) 안의 감지 전극(105) 및 감지 구조물(103) 밖의 전도성 라이너(107B, 107B')를 형성하도록 리소그래피 동작에 의해 패터닝된다. 일부 실시예에서, 전도성 라이너(105', 1070)는 TiN이다. 리소그래피 동작은 전도성 층(105', 1070)의 일부를 제거하도록 제2 마스크를 사용하는 것을 포함한다는 것을 유의하자. 일부 실시예에서, 제2 마스크는 감지 구조물(103) 안의 제1 마스크의 패턴과 동일한 패턴을 보유한다. 달리 서술하자면, 감지 전극(105)은 아래의 아웃개싱 배리어(103B)와 동일한 패턴을 갖는다. 일부 다른 실시예에서, 제2 마스크는 감지 구조물(103) 안의 제1 마스크의 패턴과 동일하지 않은 패턴을 보유한다. 예를 들어, 아웃개싱 배리어(103B)의 전부가 감지 전극(105)으로 덮이는 것은 아니다. 아웃개싱 배리어(103B)의 일부 스트라이프는 CMOS-MEMS 구조물의 진공 영역에 바로 노출될 수 있다. 도 12에서, 제1 금속 층(120)이 전도성 라이너(107B, 107'B) 위의 신호 전송 영역(107, 107')의 외측에 형성된다. 일부 실시예에서, 제1 금속 층(120)은 Ge와 공융 접합을 형성할 수 있다. 일부 실시예에서, 제1 금속 층(120)은 Al을 포함한다.
도 13에서, MEMS 기판(201)과 캡 기판(202)이 제공되고 접합된다. 제2 금속 층(130)이 감지 작업물(207)로부터 멀어지는 쪽에 대응하여 그리고 캡 기판(202)에 반대인 표면 위에 형성된다. 일부 실시예에서, 제2 금속 층(13)은 Al과 공융 접합을 형성할 수 있는 금속이다. 예를 들어, 제2 금속 층(130)은 Ge를 포함한다. 일부 실시예에서, MEMS 기판(201)을 형성하도록 사용되는 패터닝 및 에칭 기술은 MEMS 디바이스의 유형에 따라 다양할 수 있다. 예를 들어, MEMS 가속도계에 대한 패터닝 및 에칭은 MEMS 자이로스코프에 대해 사용되는 패터닝 및 에칭과 상이하다. 이방성 에칭, RIE 등과 같은 기존의 에칭 기술이 사용될 수 있다. 일부 실시예에서, MEMS 기판(201)의 두께는 감지 기판의 길이를 따라 위치의 함수로서 달라질 수 있으며, 길이는 기판의 두께에 직교하는 방향을 따라 정의된다. 예를 들어, MEMS 기판(201)은 하나의 단부에서의 제1 두께, 중심에서의 제2 두께 및 다른 단부에서의 제3 두께를 가질 수 있다. 그러면, MEMS 기판(201)은 원하는 두께를 달성하도록 그라인딩 및/또는 기타 박형화 프로세스를 사용하여 박형화된다. 화학 기계적 연마(CMP; Chemical Mechanical Planarization) 및/또는 반응성 이온 에칭(RIE; Reactive Ion Etching)과 같은 기존의 박형화 기술이 원하는 두께를 달성하도록 사용될 수 있다. 적합한 그라인딩 및 연마 장비가 박형화 프로세스에 사용될 수 있다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 많은 변형, 수정 및 대안을 알 수 있을 것이다.
도 14에서, MEMS 기판(201)과 CMOS 구조물(10)은 공융 접합(203)을 통해 접합된다. CMOS 구조물(10)의 접합 영역은 MEMS 기판(201)의 접합 영역과 접촉하게 된다. 그 다음, MEMS 기판(201)의 접합 영역 및 CMOS 구조물(10)의 대응하는 접합 영역에 포함된 전도성 재료를 리플로우시키기 위해, 접합 계면에 압력 및 열이 가해진다. 전도성 재료의 리플로우로 용융 접합 구조물이 되며, 이는 MEMS 기판(201)과 CMOS 구조물(10) 사이의 오믹 접촉을 제공한다. MEMS 기판(201)과 CMOS 구조물(10) 사이의 접합은 Al/Ge 공융 접합일 수 있다. 이는 감지 기판과 CMOS 구조물(10) 사이에 신호를 위한 별도의 전기적 경로를 제공할 필요성을 없앤다. 이는 본 개시의 한정이 아님을 유의하자. 일부 실시예에서, 공융 접합은 다른 유형의 금속성 재료로 구성될 수 있다. 공융 반응은, 고체 합금 혼합물이 액상으로 바로 전이하는 상평형도에서의 삼중점이다. 냉각되면, 미세구조물이 형성되며, 이는 강하고 기밀하기도 하다(hermetic). 공융 금속 조성물은, 원하는 패턴으로 금속을 정확하게 증착하고 정의할 수 있는 능력, 표면 변동에 대한 허용오차, 거칠기 및 미립자, 그에 더해 금속의 고유한 기밀성(hermeticity) 및 전도성을 비롯하여, 실링 재료로서 여러 이점을 갖는다. 기밀성, 용기나 패키지에 대한 공기 기밀성 정도는 MEMS 패키지에 대하여 유용한데, 패키지 내의 기계적 및 전기적 기능성이 통상적으로 특정 환경 제어에 의존하기 때문이다. 패키지 안의 분위기 변화는 성능 변경이나 심지어는 디바이스의 전체 고장을 유발할 수 있다.
공융 접합(203)의 형성 후에, CMOS-MEMS 구조물(20)의 진공 영역(205)이 정의된다. 진공 영역(205)의 진공 압력은 노출된 아웃개싱 층(103A)으로부터의 아웃개싱 양에 따라 좌우된다. 일부 실시예에서, CMOS-MEMS 구조물(20)은 가속도계와 같은 낮은 진공 압력 MEMS 디바이스에 대하여 설계되며, 따라서 아웃개싱 층(103A)의 일부가 진공 영역(205)에 노출된다.
도 15 내지 도 21은 본 개시의 일부 실시예에 따른 CMOS-MEMS 구조물(30)에 대한 동작들의 부분 단면도들이다. CMOS-MEMS 구조물(30)은 CMOS-MEMS 구조물(20)과 CMOS-MEMS 구조물(40)에 의해 집적된다. CMOS-MEMS 구조물(20)의 형성에 관한 설명은 도 6 내지 도 14를 참조할 수 있다. CMOS-MEMS 구조물(40)의 형성만 다음에 설명될 것이다. 도 15에서, CMOS-MEMS 구조물(40)의 제1 아웃개싱 층(103A) 위에 아웃개싱 배리어(103')가 전면 증착된다. 도 16에서, 아웃개싱 배리어(103')는 CMOS-MEMS 구조물(20)에 패터닝된 아웃개싱 배리어(103B)를 형성하도록 리소그래피 동작에서 제1 마스크에 의해 패터닝되는 반면, CMOS-MEMS 구조물(40)에서는 전체 커버리지를 유지한다. 도 17에서, 제2 아웃개싱 층(103A')이 CMOS-MEMS 구조물(40)의 감지 구조물(303)에 아웃개싱 배리어(103') 위에 형성된다. 일부 실시예에서, 제1 아웃개싱 층(103A) 및 제2 아웃개싱 층(103A')은 고밀도 플라즈마 산화물로 형성된다. 도 18에 도시된 바와 같이 제2 아웃개싱 층(103A')의 평탄화 동작이 수행된다. 아웃개싱 배리어(103')의 상부 표면이 노출될 때까지 제2 아웃개싱 층(103A')의 일부가 제거된다. 또한, CMOS 구조물의 감지 구조물(103, 303)을 둘러싸는 신호 전송 영역에 트렌치(107, 107')가 형성된다. 아웃개싱 배리어(103B)는 COMS-MEMS 구조물(40)에서 제1 아웃개싱 층(103A)을 완전히 덮는다는 것을 유의하자.
도 19에서, 전도성 층(105')이 감지 구조물(103, 303) 및 신호 전송 영역(107, 107') 위에 증착된다. 도 20에서, CMOS-MEMS 구조물(20)에서 전도성 층(105')을 패터닝하도록 제2 리소그래피 동작이 제2 마스크를 사용하여 수행되는 반면에, 전도성 층(105')은 제1 아웃개싱 층(103A)을 완전히 덮고 있다. 도 21에서, MEMS 기판(201)과 캡 기판(202)이 사전 결합되고, 그 다음 예를 들어 공융 접합(203)을 통해 CMOS 구조물(10)에의 접합이 이어진다. 도 21에서, CMOS-MEMS 구조물(40)의 제1 아웃개싱 층(103A)은 MEMS 기판(201), 캡 기판(202), 및 CMOS 구조물(10)에 의해 정의되는 진공 영역(305)에 노출되지 않으며, 따라서 CMOS-MEMS 구조물(40)에서의 진공 압력은 CMOS-MEMS 구조물(20)에서의 진공 영역(205)의 진공 압력보다 비교적 더 낮다는 것을 유의하자. 일부 실시예에서, CMOS-MEMS 구조물(40)은 MEMS 기판(201)에서의 감지 작업물로서 자이로스코프를 포함한다.
본 개시의 일부 실시예는, 기판, 기판 위의 금속화 층, 금속화 층 위의 감지 구조물, 및 감지 구조물에 인접한 신호 전송 구조물을 포함하는 CMOS 구조물을 제공한다. 감지 구조물은, 금속화 층 위의 아웃개싱 층, 아웃개싱 층 위의 패터닝된 아웃개싱 배리어, 및 패터닝된 아웃개싱 배리어 위의 전극을 포함한다. 신호 전송 구조물은 전극과 금속화 층을 전기적으로 연결한다.
본 개시의 일부 실시예는, 제1 감지 작업물을 갖는 MEMS, 및 제1 감지 작업물에 대응하는 제1 감지 구조물을 갖는 CMOS를 포함하는 CMOS-MEMS 구조물을 제공한다. 제1 감지 구조물은, 제1 아웃개싱 층, 제1 아웃개싱 층 위의 제1 패터닝된 아웃개싱 배리어, 및 제1 패터닝된 아웃개싱 배리어 위의 제1 전극을 포함한다.
본 개시의 일부 실시예는 CMOS 구조물을 제조하는 방법을 제공한다. 방법은, (1) 기판을 제공하는 단계, (2) 기판 위에 금속화 층을 형성하는 단계, (3) 금속화 층 위에 제1 아웃개싱 층을 형성하는 단계, (4) CMOS 구조물의 감지 구조물에서 제1 아웃개싱 층 위의 아웃개싱 배리어를 제1 마스크에 의해 패터닝하는 단계, 및 (5) 아웃개싱 배리어 위에 전극을 형성하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위의 금속화 층(metallization layer);
    상기 금속화 층 위의 감지 구조물(sensing structure)로서,
    상기 금속화 층 위의 아웃개싱(outgassing) 층;
    상기 아웃개싱 층의 상부 표면에 근접한 패터닝된 아웃개싱 배리어 - 상기 패터닝된 아웃개싱 배리어는 상기 아웃개싱 층의 일부를 노출시킴 - ; 및
    상기 패터닝된 아웃개싱 배리어 위의 전극
    을 포함하는, 상기 감지 구조물; 및
    상기 감지 구조물에 인접한 신호 전송 구조물을 포함하고,
    상기 신호 전송 구조물은 상기 전극과 상기 금속화 층을 전기적으로 연결하는 것인 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 아웃개싱 배리어 및 상기 전극은 동일한 패턴을 포함하는 것인 반도체 디바이스.
  3. 청구항 1에 있어서,
    상기 신호 전송 구조물에서 상기 아웃개싱 배리어 및 상기 아웃개싱 층을 관통하는 트렌치; 및
    상기 트렌치의 측벽 및 바닥 위에 있고, 상기 금속화 층과 연결되는 전도성 라이너를 더 포함하는 반도체 디바이스.
  4. 청구항 1에 있어서, 상기 아웃개싱 층은 실리콘 산화물을 포함하는 것인 반도체 디바이스.
  5. 청구항 1에 있어서, 상기 아웃개싱 배리어는 실리콘 질화물을 포함하는 것인 반도체 디바이스.
  6. 청구항 1에 있어서, 상기 패터닝된 아웃개싱 배리어는 상기 감지 구조물에 균등하게 분포된 패턴을 포함하는 것인 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    제1 감지 작업물(sensing workpiece)을 갖는 MEMS; 및
    상기 제1 감지 작업물에 대응하는 제1 감지 구조물을 갖는 CMOS를 포함하며,
    상기 제1 감지 구조물은,
    제1 아웃개싱 층;
    상기 제1 아웃개싱 층 위의 제1 패터닝된 아웃개싱 배리어 - 상기 제1 패터닝된 아웃개싱 배리어는 상기 제1 아웃개싱 층의 일부를 노출시킴 - ; 및
    상기 제1 패터닝된 아웃개싱 배리어 위의 제1 전극
    을 포함하는 것인 반도체 디바이스.
  8. 청구항 7에 있어서,
    상기 MEMS 내의 제2 감지 작업물; 및
    상기 제2 감지 작업물에 대응하는, 상기 CMOS 내의 제2 감지 구조물을 더 포함하며,
    상기 제2 감지 구조물은,
    제2 아웃개싱 층;
    상기 제2 아웃개싱 층을 완전히 덮는 제2 아웃개싱 배리어; 및
    상기 제2 아웃개싱 배리어 위의 제2 전극
    을 포함하는 것인 반도체 디바이스.
  9. 청구항 7에 있어서, 상기 제1 패터닝된 아웃개싱 배리어는 상기 제1 감지 작업물 아래에 균등하게 분포된 메시(mesh) 패턴을 포함하는 것인 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에 금속화 층을 형성하는 단계;
    상기 금속화 층 위에 제1 아웃개싱 층을 형성하는 단계;
    CMOS 구조물의 감지 구조물에서 상기 제1 아웃개싱 층 위의 아웃개싱 배리어를 제1 마스크에 의해 패터닝하는 단계 - 상기 패터닝된 아웃개싱 배리어는 상기 제1 아웃개싱 층의 일부를 노출시킴 - ; 및
    상기 아웃개싱 배리어 위에 전극을 형성하는 단계를 포함하는 반도체 디바이스의 제조 방법.
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