JPH08250421A

JPH08250421A - 半導体基板の製造方法および半導体基板

Info

Publication number: JPH08250421A
Application number: JP5122395A
Authority: JP
Inventors: Kazuo Kuniyone; 和夫國米
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-03-10
Filing date: 1995-03-10
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】数μｍ以下の比較的小さなボイドを削除し、
ＳＯＩ型半導体素子の微細化、高信頼性歩留向上を目的
とする。【構成】単結晶半導体層を有する第１の基板と、絶縁
層を有する第２の基板において、単結晶半導体層と前記
絶縁層とを貼り合わせる工程と、前記貼り合わせた基板
に熱処理を行う工程と、前記第１の基板を薄層化して前
記絶縁層上に前記単結晶半導体層を形成する工程と、前
記単結晶半導体層上および前記単結晶半導体層の欠陥部
分に半導体層を積層する工程と、前記半導体層を単結晶
化するとともに前記単結晶半導体層の欠陥部分を閉塞す
る工程とを含むことを特徴とする半導体基板の製造方
法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板の製造方法
および半導体基板に関するものであり、特に絶縁体上に
半導体層を有するＳＯＩ構造の半導体基板の製造方法及
びＳＯＩ構造の半導体基板に関する。

【０００２】

【従来の技術】絶縁体上にシリコンなどの半導体層を形
成する技術は、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓ
ｕｌａｔｏｒ）技術として知られている。この技術を用
いて作製された半導体基板（以下、ＳＯＩ基板）上にデ
バイスを作製した場合、従来のバルク基板上のデバイス
に比べて多くの利点を有することができる。すなわち、（１）誘電体分離が容易で高集積化が可能（２）耐放射線特性にすぐれている（３）浮遊容量が低減され高速化が可能（４）ウェル工程が省略できる（５）ラッチアップを防止できる（６）薄膜化による完全空乏型電界効果トランジスタが
可能などの利点を有するデバイスが可能となる。

【０００３】このようなデバイス特性上多くの利点を実
現するＳＯＩ基板を作製する方法としては、さまざまな
ものがあるが、酸素イオン注入法（ＳＩＭＯＸ法）とと
もに広く用いられているものとして直接貼合法がある。

【０００４】図５に直接貼合法によるＳＯＩ基板作製工
程図を示す。図５において、１は第１の単結晶シリコン
基板、２は第２の単結晶シリコン基板、３はシリコン酸
化膜（以下、酸化膜という）である。ここで（ａ）第１
の単結晶シリコン基板１と、第２の単結晶シリコン基板
２上に形成した酸化膜３とを直接貼り合わせた後、
（ｂ）高温熱処理を行い、（ｃ）さらに第１の単結晶シ
リコン基板１を薄膜化してＳＯＩ基板を作製するもので
ある。この直接貼合法はバルク基板と同等の良好な結晶
性を有する単結晶シリコン層１を欠陥の少ない酸化膜３
上に形成することができること、シリコン基板全面をＳ
ＯＩ基板化できること、デバイス設計の自由度が大きい
ことなど、多くの利点を有している。

【０００５】

【発明が解決しようとする課題】直接貼合法は、上記し
たように多くの利点を有するＳＯＩ基板作製法である
が、以下に示すような問題点を有している。図６はこの
問題点の説明図である。ここで１〜３は図５と同一であ
り、４はボイドである。

【０００６】図６における工程は図５と同一であるが、
（ａ）第１の単結晶シリコン基板１と第２の単結晶シリ
コン基板２上に形成した酸化膜３とを直接貼り合わせた
後、（ｂ）高温熱処理を行って貼り合せをより強固にす
るが、この状態で、貼合界面にボイド４とよばれる空隙
が生じることがある。このボイド４は高温熱処理前に生
じている場合もあるが、いずれの場合においても、ボイ
ド４が形成された状態で、（ｃ）第１の単結晶シリコン
基板１を薄膜化すると、ボイド４部分の単結晶半導体層
（ここでは第１の単結晶シリコン基板１）がはがれてし
まい、半導体基板上に素子が形成できなくなったり、形
成した素子が目的通り動作しなくなるという問題が生じ
る。

【０００７】このようなボイドのうち、数μｍ以上の比
較的大きなものについては、貼合界面に存在するパーテ
ィクルおよび吸着ガスが主原因であると考えられてお
り、貼合雰囲気のクリーン化および貼合前工程のクリー
ン化、洗浄方法の改良などを行うことで、現状では数μ
ｍ以上の比較的大きなボイドの発生はほとんどない。

【０００８】しかしながら、数μｍ以下の比較的小さな
ボイドについては、その発生原因が明確でなく、その原
因追求および対策がはかられているものの、現状では、
ウェハ面内で数コ／ｃｍ²以上存在している。このよう
なボイドの存在はより一層の半導体素子の微細化、高信
頼性歩留向上をはかる上で大きな問題となる。

【０００９】

【課題を解決するための手段】本発明によれば、単結晶
半導体層を有する第１の基板と、絶縁層を有する第２の
基板を有する半導体基板の製造方法において、単結晶半
導体層と絶縁層とを貼り合わせる工程と、貼り合わせた
基板に熱処理を行う工程と、第１の基板を薄層化して絶
縁層上に単結晶半導体層を形成する工程と、単結晶半導
体層上および単結晶半導体層の欠陥部分に半導体層を積
層する工程と、積層した半導体層を単結晶化すること
で、単結晶半導体層の欠陥部分を閉塞して、前記課題を
解決するものである。

【００１０】また、本発明の半導体基板の製造方法によ
れば、単結晶半導体層を有する第１の基板と、絶縁層を
有する第２の基板とを積層した半導体基板の製造方法に
おいて、単結晶半導体層と絶縁層とを貼り合わせる工程
と、貼り合わせた基板に熱処理を行う工程と、第１の基
板を薄層化して絶縁層上に単結晶半導体層を形成する工
程と、単結晶半導体層上および絶縁層上に半導体層を積
層する工程と、半導体層を単結晶化する工程とを含むこ
とを特徴とし、欠陥部分の充填に限らず、貼り合わせ基
板として代表的なＳＯＩ基板などの高品質化を図ること
ができる。

【００１１】また、かかる製造方法による結果物とし
て、半導体基板そのものも有効である。その際の欠陥の
径は数ミクロン以下であることが経験的に確認されてい
る。

【００１２】さらに、本発明によれば、絶縁体上に半導
体膜を設けた半導体基板の製造方法において、記半導体
膜を所定厚に薄膜化する薄膜化工程と、薄膜化工程後半
導体層を積層する積層工程と、該積層工程後該半導体層
を単結晶化する工程を有することを特徴とし、上記課題
の解決の枢要部である欠陥部分の閉塞と単結晶の成長
が、目的通り達せられる。また、単結晶半導体を所定厚
さに薄膜化する薄膜化工程を有することも大切であり、
上記単結晶化には、熱処理やレーザアニールなどの固相
成長法が有効である。

【００１３】

【実施例】

〔第１の実施例〕図１は本発明による半導体基板の製造
方法の第１の実施例を示す工程図である。ここで１は第
１の単結晶シリコン基板、２は第２の単結晶シリコン基
板、３はシリコン酸化膜、５は非晶質シリコン層、４は
ボイドである。

【００１４】図１における工程は以下の通りである。
（ａ）第１の単結晶シリコン基板１と第２の単結晶シリ
コン基板２上に形成したシリコン酸化膜３（以下酸化
膜）とを貼り合わせる。このとき貼合界面にボイド４が
形成されているとする。（ｂ）貼合後、熱処理を行って
基板の貼合をより強固にする。（ｃ）第１の単結晶シリ
コン基板１（以下単結晶シリコン層）を薄膜化する。
（ｄ）第１の単結晶シリコン層１上およびボイド４部分
に露出した酸化膜３上に非晶質シリコン層５を積層す
る。（ｅ）熱処理による固相成長を行って非晶質シリコ
ン層５を単結晶化する。（ｆ）単結晶シリコン層１を必
要な厚さまで薄膜化して酸化膜３上に単結晶シリコン層
１の形成されたＳＯＩ構造の半導体基板を得ることがで
きる。

【００１５】第１の実施例に示した工程を用いて、具体
的にＳＯＩ基板を作製した一例を以下に示す。

【００１６】厚さ６００μｍ、直径１２５ｍｍ、比抵抗
１．０Ωｃｍのシリコンウェハと、直径１２５ｍｍのシ
リコンウェハ上に形成した厚さ８００ｎｍの酸化膜とを
窒素雰囲気中で貼り合わせた後、１１５０℃で５分間の
熱処理を行ってより強固に貼り合わせる。その後、グラ
インダで研削を行って、厚さ８００ｎｍの酸化膜上に厚
さ２μｍの単結晶シリコン層を形成する。この後、３０
０℃、１．６Ｔｏｒｒでシラン０．２リットル／ｍｉ
ｎ、水素０．０１リットル／ｍｉｎを流しながら５０
Ｗ、４５０Ｈｚのグロー放電を２０分間行うと、単結晶
シリコン層上に厚さ３μｍの非晶質シリコン層が積層す
る。非晶質シリコン層はボイド部分に露出した酸化膜上
にも積層するため、ボイドは非晶質シリコン層によって
閉塞する。その後、６００℃で１時間の熱処理を行っ
て、非晶質シリコン層を単結晶化する。この後、研削に
よって単結晶シリコン層を３μｍ薄膜化して、厚さ８０
０ｎｍの酸化膜上に厚さ２μｍの単結晶シリコン層を有
するＳＯＩ基板を得る。このように、第１の実施例に示
す工程を用いることで、結晶性が良好でボイドの発生し
ない、高品質のＳＯＩ基板を得ることができる。

【００１７】本実施例ではシランガスのグロー放電によ
り非晶質シリコン層を形成しているが、他にジシランガ
スおよび四フッ化ケイ素を用いることも可能である。ま
た非晶質シリコン層の積層方法として、ここではグロー
放電法によって非晶質シリコン層を積層しているが、こ
の他にアーク放電法、アルゴン・水素混合ガス中でのス
パッタ法（反応性スパッタ法）、シランガス熱分解法
（熱ＣＶＤ法）、シランガスまたはジシランガス紫外光
分解法（光ＣＶＤ法）、プラズマＣＶＤ法、蒸着法など
さまざまな方法で行うことが可能である。

【００１８】非晶質シリコン層の積層条件は上記具体例
に限定されることなく、一定の範囲内で適用することが
できる。例えば、シランガスを用いたグロー放電法の場
合、温度２５０℃〜３５０℃、圧力０．５〜２．０Ｔｏ
ｒｒ、グロー発振周波数５０〜４５０Ｈｚの範囲をとる
ことが可能である。非晶質シリコン層の厚さについて
は、ボイドを閉塞できる厚さであればよいので単結晶シ
リコン層の厚さとボイドの大きさとから自由に設定する
ことが可能である。

【００１９】また非晶質シリコン層の単結晶化条件とし
ては、温度５００℃〜１１５０℃、１分〜２時間、水素
あるいは窒素中で行うことが可能である。この場合、加
熱手段としてストリップヒータや赤外ランプなどを用い
ることが可能である。この際、熱処理による固相成長に
おいては、シードとなる単結晶シリコン層上に、非晶質
シリコン層又は後述の多結晶シリコン層を積層した後
に、固相成長によって単結晶化すれば、隣接する単結晶
シリコン層は境界なく結合する。シードとなる単結晶シ
リコン層について、隣接するシード間で結晶性に差のあ
る場合、結合部分において格子間にミスフィットなどに
よる転位が発生する。しかしこの転位は単結晶シリコン
層中に高濃度に不純物をドープした場合にも生じるもの
であり、問題とはならない。すなわち、ＳＯＩ基板にお
ける絶縁層の露出部分の閉塞は充分なされ、単結晶シリ
コン層が境界なく生成される。また、シードとなる単結
晶シリコン層は、もともと連続して形成されているの
で、均一な再結晶化が行われれば、転位は発生しない。
また、単結晶シリコン層中に不純物原子がドーピングさ
れている場合、シリコンに対する結合半径の大小関係が
逆となる別の不純物原子をドーピングした非晶質シリコ
ン層或いは多結晶シリコン層を積層した後に、再結晶化
することで転位の発生を防ぐことが可能となる。

【００２０】なお、非晶質シリコン層の積層および単結
晶化以外の工程は一般的な直接貼合法と同一の工程であ
るが、以下に示すようにさまざまな方法、条件を用いる
ことが可能である。例えば、貼合工程については、これ
を大気中、窒素雰囲気中、純水中などで行うことが可能
である。また貼合後熱処理条件については、温度８００
〜１１５０℃、５分〜２時間の範囲で自由に選択するこ
とが可能である。このとき、熱処理雰囲気については酸
素雰囲気、窒素雰囲気、酸素／窒素混合雰囲気などを用
いることが可能である。

【００２１】また薄膜化の方法としては、研削による薄
膜化法では具体例で示したグラインダによる研削の他
に、ＥＬＩＤ（ｅｌｅｃｔｒｏｌｙｔｉｃｉｎｐｒ
ｏｃｅｓｓｄｒｅｓｓｉｎｇ）機能付高精度平面研削
法、延性モード研削法、ＬＯＣＯＳ酸化膜を単結晶シリ
コン層中に形成し、これを研磨ストップ層として研削す
る方法などが可能である。この他、プラズマエッチング
による薄膜化、単結晶シリコン層の酸化と酸化膜の除去
をくりかえして薄膜化する方法も可能である。研削以外
の薄膜化法は単結晶シリコン層が１０μｍ以下で行うの
が適当である。

【００２２】またウェハ直径、ウェハ厚、酸化膜厚など
は用途に応じて自由に選択することができる。ウェハの
比抵抗についても同様であり、単結晶シリコン層はｐ型
シリコン層あるいはｎ型シリコン層とすることも可能で
ある。この場合、非晶質シリコン層は不純物ドーピング
を行わず、熱処理によって単結晶化する際の不純物拡散
によってｐ型あるいはｎ型とすることも可能であり、ま
た不純物ドーピングを行ってｐ型非晶質シリコン層ある
いはｎ型非晶質シリコン層を積層することも可能であ
る。この場合、ｐ型非晶質シリコン層は、シラン，水素
およびジボランの混合気体、あるいはシラン，水素およ
びハロゲン化ホウ素の混合気体中でグロー放電を行って
形成することが可能である。同様にｎ型非晶質シリコン
層は、シラン，水素およびホスフィン、シラン，水素お
よびハロゲン化リン、シラン，水素およびアルシン、シ
ラン，水素およびハロゲン化ヒ素のいずれかの混合気体
中で、グロー放電を行って形成することが可能である。
また前記したように、非晶質シリコン層形成法として
は、グロー放電法以外にもさまざまな方法を用いること
が可能である。

【００２３】本実施例では非晶質シリコン層を積層した
後、これを単結晶化する方法をとっているが、多結晶シ
リコン層を積層した後、これを単結晶化する方法をとる
ことも可能である。この場合、積層方法としては常圧Ｃ
ＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などを用いる
ことが可能である。例えば減圧ＣＶＤ法の場合、圧力
０．１〜５Ｔｏｒｒ、温度５００〜９００℃でシランあ
るいはジクロロシランを水素または窒素で希釈して行う
ことが可能である。シランを窒素で希釈する場合、シラ
ン濃度が２０〜３０％の範囲で行うことが可能である。
また、シランの熱分解を利用して、多結晶シリコン層を
形成する場合、シランを希釈する必要はない。多結晶シ
リコン層の単結晶化条件としては、温度８００℃〜１２
００℃、水素あるいは窒素中で行うことが可能である。
加熱手段については非晶質シリコン層の場合と同様であ
る。

【００２４】また本実施例では、熱処理による固相成長
で、非晶質シリコン層の単結晶化を行っているが、レー
ザ光線を照射して、非晶質シリコン層を溶融した後、再
結晶化する方法（レーザアニール固相成長法）も可能で
ある。この場合例えば、ＣＷレーザビーム、Ｑスイッチ
パルスレーザビーム、電子線ビーム、エキシマレーザビ
ームなどを用いることが可能である。より具体的には直
径５０μｍ以下のアルゴンビームや電子線ビームなどが
挙げられる。この方法は多結晶シリコン層の単結晶化の
場合も同様に用いることが可能である。

【００２５】〔第２の実施例〕図２は、本発明による半
導体基板の製造方法の第２の実施例を示す工程図であ
る。ここで１は第１の単結晶シリコン層、２は別のシリ
コン基板、３は酸化膜、４はボイド、７は多結晶シリコ
ン層、６はｐ型シリコン基板である。図２における工程
は以下の通りである。（ａ）ｐ型シリコン基板６上にエ
ピタキシャル成長を行って、単結晶シリコン層１を形成
する。（ｂ）単結晶シリコン層１と、別のシリコン基板
２上に形成した酸化膜３とを貼り合わせる。このとき貼
合界面にボイド４が形成されているとする。（ｃ）貼合
後、熱処理を行って基板の貼合をより強固にする。
（ｄ）ｐ型シリコン基板６を除去する。（ｅ）単結晶シ
リコン層１上およびボイド４部分に露出した酸化膜３上
に多結晶シリコン層７を積層する。（ｆ）熱処理による
固相成長を行って多結晶シリコン層７を単結晶化する。
（ｇ）この後単結晶シリコン層１を必要な厚さまで薄膜
化して酸化膜３上に単結晶シリコン層１の形成されたＳ
ＯＩ構造の半導体基板を得ることができる。

【００２６】第２の実施例に示した工程を用いて、具体
的にＳＯＩ基板を作製した一例を以下に示す。

【００２７】厚さ６２５μｍ、直径１２５ｍｍ、比抵抗
０．０２Ωｃｍのｐ型シリコンウェハ上に、９００℃、
８０Ｔｏｒｒでジクロロシラン０．２リットル／ｍｉ
ｎ、水素２３０リットル／ｍｉｎを１２．５分間流して
エピタキシャル成長を行うと、ｐ型シリコンウェハ上に
厚さ１．５μｍの単結晶シリコン層が形成する。この
後、単結晶シリコン層と、直径１２５ｍｍのシリコンウ
ェハ上に形成した厚さ４００ｎｍの酸化膜とを貼り合わ
せた後、窒素中で１０００℃、１時間の熱処理を行って
より強固に貼り合わせる。さらに水酸化カリウム、水と
アルコールの混合液でｐ型シリコン基板を除去して、厚
さ４００ｎｍの酸化膜上に厚さ１．５μｍの単結晶シリ
コン層を形成する。この後、６５０℃、０．５Ｔｏｒｒ
でシランを熱分解して、単結晶シリコン層上に厚さ２μ
ｍの多結晶シリコン層を積層する。多結晶シリコン層は
ボイド部分に露出した酸化膜上にも積層するため、ボイ
ドは多結晶シリコン層によって閉塞する。その後１００
０℃で１時間の熱処理を行って、多結晶シリコン層を単
結晶化する。この後酸化ストリップをくりかえして単結
晶シリコン層を２．５μｍ薄膜化して、厚さ４００ｎｍ
の酸化膜上に厚さ１μｍの単結晶シリコン層を有するＳ
ＯＩ基板を得る。

【００２８】第２の実施例に示す工程を用いることで、
結晶性が良好でボイドの発生しない高品質のＳＯＩ基板
を得ることができる。またエッチングによって薄膜化を
行うため、単結晶シリコン層の厚さをより均一にするこ
とができる。

【００２９】第２の実施例で用いた工程において、エピ
タキシャル成長条件は上記具体例に限定されることな
く、一定の範囲内で適用することができる。例えば、常
圧ＣＶＤ法を用いてジクロロシランを用いた場合、８９
０℃〜１１５０℃の範囲でエピタキシャル成長を行うこ
とが可能である。トリクロロシランでは１０００℃〜１
１５０℃、シランでは８００℃〜１１００℃、テトラク
ロロシランでは１１５０℃〜１２００℃の範囲でエピタ
キシャル成長を行うことができる。この他エピタキシャ
ル成長法については光ＣＶＤ法、熱ＣＶＤ法、プラズマ
ＣＶＤ法、減圧ＣＶＤ法、蒸着法、バイアス・スパッタ
法、分子線エピタキシー、液相成長法などさまざまな方
法を用いることができる。

【００３０】その他の工程について、細部は第１の実施
例に示す同様の方法、同様の条件を用いることが可能で
ある。例えば多結晶シリコン層の他に、非晶質シリコン
層を積層した後、これを単結晶化することも可能であ
る。また単結晶シリコン層をｎ型シリコン層とすること
も可能であるが、この場合、酸化カリウム液中で電解エ
ッチングを行ってｐ型シリコン基板を除去することも可
能である。

【００３１】〔第３の実施例〕図３は、本発明による半
導体基板の製造方法の第３の実施例を示す工程図であ
る。ここで１〜４は図２と同一であり、６はＰ型シリコ
ン基板、７は多結晶シリコン層、８はエッチストップ層
である。

【００３２】図３における工程は以下の通りである。
（ａ）Ｐ型シリコン基板６上にエッチストップ層８を形
成する。（ｂ）エッチストップ層８上にエピタキシャル
成長を行って単結晶シリコン層１を形成する。（ｃ）単
結晶シリコン層１と、別のシリコン基板２上に形成した
酸化膜３とを貼り合わせる。このとき貼合界面にボイド
４が形成されている。（ｄ）貼合後、熱処理を行って基
板の貼合をより強固にする。（ｅ）シリコン基板６とエ
ッチストップ層８を除去する。（ｆ）単結晶シリコン層
１上およびボイド４部分に露出した酸化膜３上に多結晶
シリコン層７を積層する。（ｇ）熱処理による固相成長
を行って多結晶シリコン層７を単結晶化する。（ｈ）こ
の後単結晶シリコン層１を必要な厚さまで薄膜化して酸
化膜３上に単結晶シリコン層１の形成されたＳＯＩ構造
の半導体基板を得ることができる。

【００３３】第３の実施例に示した工程を用いて、具体
的にＳＯＩ基板を作製した一例を以下に示す。

【００３４】厚さ６２５μｍ、直径１２５ｍｍ、比抵抗
０．０１Ωｃｍのｐ型シリコンウェハを３３％フッ酸中
で１４分間１Ａの直流電流を与えて陽極化成を行うと、
ｐ型シリコンウェハ上に厚さ１５μｍの多孔質シリコン
層が形成される。

【００３５】この多孔質シリコン層を温度４００℃、１
時間酸化した後表面の酸化膜を除去して、１０４０℃、
７６０Ｔｏｒｒでジクロロシラン０．２リットル／ｍｉ
ｎ、水素２３０リットル／ｍｉｎを５分間流してエピタ
キシャル成長を行うと、多孔質シリコン層上に厚さ１μ
ｍの単結晶シリコン層が得られる。

【００３６】この後、単結晶シリコン層と、直径１２５
ｍｍのシリコンウェハ上に形成した厚さ６００ｎｍの酸
化膜とを窒素中で貼り合わせた後、酸素中で１１５０
℃、５分間の熱処理を行ってより強固に貼り合わせる。
その後、フッ酸：硝酸：酢酸＝１：１２：１７の混合液
でシリコン基板を除去し、フッ酸：過酸化水素＝１：５
の混合液で多孔質シリコン層を除去して、厚さ６００ｎ
ｍの酸化膜上に厚さ１μｍの単結晶シリコン層を形成す
る。この後、７００℃、０．２Ｔｏｒｒでシランを熱分
解して、単結晶シリコン層上に厚さ２μｍの多結晶シリ
コン層を積層する。多結晶シリコン層はボイド部分に露
出した酸化膜上にも積層するため、ボイドは多結晶シリ
コン層によって閉塞する。その後、９５０℃で２時間の
熱処理を行って、多結晶シリコン層を単結晶化する。こ
の後、プラズマエッチングで単結晶シリコン層を１．８
μｍ薄膜化して、厚さ６００ｎｍの酸化膜上に厚さ１．
２μｍの単結晶シリコン層を有するＳＯＩ基板を得る。

【００３７】第３の実施例に示す工程を用いることで、
結晶性が良好でボイドの発生しない高品質のＳＯＩ基板
を得ることができる。またエッチストップ層として例え
ば多孔質シリコン層を設けることで、エッチング選択比
を１０⁴とｐ型シリコンウェハより１００倍大きくとれ
るため、表面に乱れのない、均一な厚さの単結晶シリコ
ン層を得ることができる。

【００３８】本実施例では、エッチストップ層として多
孔質シリコン層を用いているが、この他にホウ素イオン
打込などで形成した高濃度ｐ型シリコン層、高濃度ｐ型
エピタキシャル層、またはシリコン−ゲルマニウムエピ
タキシャル層を用いることも可能である。またエッチス
トップ層を設けるシリコン基板はｐ型、ｎ型などさまざ
まな種類を用いることが可能である。エピタキシャル成
長法については第２の実施例に示すようにさまざまの方
法を用いることが可能であり、第２の実施例に示す場合
と同様の条件を用いることが可能である。

【００３９】また本実施例では、エッチストップ層上に
エピタキシャル成長を行って、単結晶シリコン層を形成
しているが、エピタキシャル成長を行わず、単結晶シリ
コン基板上に、高エネルギーでホウ素イオンを打込ん
で、エッチストップ層上に単結晶シリコン層を形成する
ことも可能である。

【００４０】その他、本実施例に示す各工程の方法、条
件などの細部については、第１、第２の実施例に示す同
様の方法、同様の条件を用いることが可能である。一例
を示すと、多結晶シリコン層の他に非晶質シリコン層を
積層することも可能である。この場合、積層方法、条件
については第１、第２の実施例に示す方法、条件を適用
することが可能である。

【００４１】〔第４の実施例〕図４は本発明による半導
体基板の製造方法の第４の実施例を示す工程図である。
ここで１は単結晶シリコン基板、４はボイド、５は非晶
質シリコン層、８は絶縁体である。

【００４２】図４における工程は以下の通りである。
（ａ）単結晶シリコン基板１と絶縁体９とを貼り合わせ
る。このとき貼合界面にボイド４が形成されている。
（ｂ）貼合後、熱処理を行って基板の貼合をより強固に
する。（ｃ）単結晶シリコン基板１（以下単結晶シリコ
ン層）を薄膜化する。（ｄ）単結晶シリコン層１および
ボイド４部分に露出した絶縁体９上に非晶質シリコン層
５を積層する。（ｅ）熱処理による固相成長を行って非
晶質シリコン層５を単結晶化する。（ｆ）単結晶シリコ
ン層１を必要な厚さまで薄膜化して絶縁体８上に単結晶
シリコン層１の形成されたＳＯＩ構造の半導体基板を得
ることができる。

【００４３】第４の実施例に示した工程を用いて、具体
的にＳＯＩ基板を作製した一例を以下に示す。厚さ６２
５μｍ、直径１２５ｍｍ、比抵抗１．０Ωｃｍのシリコ
ンウェハと、厚さ６２５μｍ、直径１２５ｍｍの合成石
英ガラスとを貼り合わせた後、窒素雰囲気中で４００
℃、２時間の熱処理を行って、より強固に貼り合わせ
る。その後、シリコンウェハを研削して、６２５μｍの
合成石英ガラス上に厚さ１．５μｍの単結晶シリコン層
を形成する。この後、３００℃、１．５Ｔｏｒｒでシラ
ン０．２リットル／ｍｉｎ、水素０．０１リットル／ｍ
ｉｎを流しながら５０Ｗ、４５０Ｈｚのグロー放電を２
０分間行うと、単結晶シリコン層上に厚さ３μｍの非晶
質シリコン層が積層する。非晶質シリコン層はボイド部
分に露出した合成石英ガラス上にも積層するため、ボイ
ドは非晶質シリコン層によって閉塞する。その後４５０
℃で１時間の熱処理を行って非晶質シリコン層を単結晶
化する。この後、プラズマエッチングによって単結晶シ
リコン層を３μｍ薄膜化して、厚さ６２５μｍの合成石
英ガラス上に厚さ１．５μｍの単結晶シリコン層を有す
るＳＯＩ基板を得る。

【００４４】第４の実施例に示す工程を用いることで、
結晶性が良好でボイドの発生しない高品質のＳＯＩ基板
を得ることができる。

【００４５】本実施例では絶縁体として合成石英ガラス
を用いているが、他に溶融石英ガラス、結晶化ガラス、
高融点ガラス、ソーダガラス、ホウケイ酸ガラス、石英
ガラスなどを用いることも可能である。また貼合後熱処
理条件は上記具体例のみに限定されることはなく、絶縁
体の融点以下の温度内で適用することができる。その
他、非晶質シリコン層の形成法については、第１の実施
例に示す同様の方法、同様の条件を用いることが可能で
ある。またここで示した例ではシリコンウェハを直接絶
縁体と貼り合わせているが、第２、第３の実施例に示す
ように、ｐ型シリコン基板上にエピタキシャル成長層を
設けた半導体基板、エッチストップ層と単結晶シリコン
層とを設けた半導体基板を絶縁体と貼り合わせることも
可能である。この場合、第２、第３の実施例に示す例と
同様の方法、同様の条件を用いることが可能である。

【００４６】その他、本実施例に示す各工程の方法、条
件などの細部については、第１〜第３の実施例に示す例
と同様の方法、同様の条件を用いることが可能である。
例えばウェハ、絶縁体の大きさ、厚さなどは用途に応じ
て自由に選択することが可能である。また非晶質シリコ
ン層、多結晶シリコン層などのいずれを積層するかは、
絶縁体の融点に応じて、また単結晶の厚さに応じて、さ
らに第１の実施例に示す条件などとから、適当に選択す
ることが可能である。こうして、直接貼合法によるＳＯ
Ｉ基板等の半導体基板について説明したが、本発明は上
記実施例に限られるものではなく、本発明を基にした応
用、利用にも及ぶものである。

【００４７】

【発明の効果】以上説明したように、単結晶半導体層を
有する第１の基板と、絶縁層を有する第２の基板におい
て、単結晶半導体層と絶縁層とを貼り合わせる工程と、
貼り合わせた基板に熱処理を行う工程と、第１の基板を
薄層化して絶縁層上に単結晶半導体層を形成する工程
と、単結晶半導体層上に半導体層を積層する工程と、積
層した半導体層を単結晶化することで、絶縁層上に単結
晶半導体層を有するＳＯＩ構造の半導体基板において、
単結晶半導体層の欠陥部分を閉塞する。これにより、結
晶性が良好でボイドの発生しないＳＯＩ基板を得ること
ができる。このことはＳＯＩ基板自体の高品質化および
歩留向上の効果があるとともに、ＳＯＩ基板上に作製さ
れる半導体素子の高性能化と歩留向上をはかれる効果が
ある。例えば薄膜トランジスタ（ＴＦＴ）による液晶表
示用素子を形成する場合、以下に示す種々の効果を得る
ことができる。単結晶半導体層の欠陥を低減することで
素子の欠陥を減少することができるので、欠陥の少ない
高品位な画像を表示することが可能となる。

【００４８】また素子の欠陥を減少できることから、素
子の安定動作を実現することができるので、素子自体と
ともに液晶表示装置の信頼性を高めることが可能とな
る。さらに単結晶半導体層の欠陥が少ないことで、素子
をより微細化することが可能となり、より高精細な画像
表示を実現することが可能となる。また素子形成時の歩
留を向上できることから、液晶表示装置の総合歩留を向
上することが可能となる。

【００４９】この他、本発明は前記した直接貼合法によ
るＳＯＩ基板の利点を活用できるため、素子の高速化を
図れることや、素子設計の自由度を大きくとれるなどの
効果も有している。

【図面の簡単な説明】

【図１】本発明による半導体基板の製造方法の第１の実
施例を示す工程図である。

【図２】本発明による半導体基板の製造方法の第２の実
施例を示す工程図である。

【図３】本発明による半導体基板の製造方法の第３の実
施例を示す工程図である。

【図４】本発明による半導体基板の製造方法の第４の実
施例を示す工程図である。

【図５】直接貼合法によるＳＯＩ基板作製法の従来例を
示す工程図である。

【図６】従来例の問題点を説明するための工程図であ
る。

【符号の説明】

１第１の単結晶シリコン基板（単結晶シリコン層）２第２の単結晶シリコン基板３シリコン酸化膜４ボイド（単結晶シリコン層欠陥部）５非晶質シリコン層６ｐ型シリコン基板７多結晶シリコン層８エッチストップ層９絶縁体

Claims

【特許請求の範囲】

【請求項１】単結晶半導体層を有する第１の基板と、
絶縁層を有する第２の基板とを積層した半導体基板の製
造方法において、前記単結晶半導体層と前記絶縁層とを貼り合わせる工程
と、前記貼り合わせた基板に熱処理を行う工程と、前記
第１の基板を薄層化して前記絶縁層上に前記単結晶半導
体層を形成する工程と、前記単結晶半導体層上および前
記単結晶半導体層の欠陥部分に半導体層を積層する工程
と、前記半導体層を単結晶化するとともに前記単結晶半
導体層の欠陥部分を閉塞する工程とを含むことを特徴と
する半導体基板の製造方法。
【請求項２】単結晶半導体層を有する第１の基板と、
絶縁層を有する第２の基板とを積層した半導体基板の製
造方法において、前記単結晶半導体層と前記絶縁層とを貼り合わせる工程
と、前記貼り合わせた基板に熱処理を行う工程と、前記
第１の基板を薄層化して前記絶縁層上に前記単結晶半導
体層を形成する工程と、前記単結晶半導体層の欠陥部分
に半導体層を積層する工程と、前記半導体層を単結晶化
して前記単結晶半導体層の欠陥部分を閉塞する工程とを
含むことを特徴とする半導体基板の製造方法。
【請求項３】前記単結晶半導体層の欠陥部分は、前記
絶縁層の露出部分であることを特徴とする請求項１また
は２に記載の半導体基板の製造方法。
【請求項４】単結晶半導体層を有する第１の基板と、
絶縁層を有する第２の基板とを積層した半導体基板の製
造方法において、前記単結晶半導体層と前記絶縁層とを貼り合わせる工程
と、前記貼り合わせた基板に熱処理を行う工程と、前記
第１の基板を薄層化して前記絶縁層上に前記単結晶半導
体層を形成する工程と、前記単結晶半導体層上および前
記絶縁層上に半導体層を積層する工程と、前記半導体層
を単結晶化する工程とを含むことを特徴とする半導体基
板の製造方法。
【請求項５】請求項１乃至４のいずれかに記載の半導
体基板の製造方法により作製されたことを特徴とする半
導体基板。
【請求項６】絶縁層上に単結晶半導体層が形成された
半導体基板において、前記単結晶半導体層の欠陥部分
は、半導体層の積層および前記半導体層の単結晶化によ
り閉塞されていることを特徴とする半導体基板。
【請求項７】前記欠陥の径は数ミクロン以下であるこ
とを特徴とする請求項５又は６に記載の半導体基板。
【請求項８】前記単結晶半導体層の欠陥部分は、前記
絶縁層の露出部分であることを特徴とする請求項５また
は６に記載の半導体基板。
【請求項９】前記半導体層は非晶質半導体層又は多結
晶半導体層であることを特徴とする請求項５乃至８のい
ずれかに記載の半導体基板。
【請求項１０】絶縁体上に半導体膜を設けた半導体基
板の製造方法において、前記半導体膜を所定厚に薄膜化する薄膜化工程と、前記
薄膜化工程後半導体層を積層する積層工程と、該積層工
程後該半導体層を単結晶化する工程を有することを特徴
とする半導体基板の製造方法。
【請求項１１】請求項１０に記載の半導体基板の製造
方法において、さらに前記単結晶半導体を所定厚さに薄膜化する薄膜化
工程を有することを特徴とする半導体基板の製造方法。
【請求項１２】請求項１０に記載の半導体基板の製造
方法において、前記半導体層を単結晶化する工程は、固相成長により単
結晶化させる工程であることを特徴とする半導体基板の
製造方法。
【請求項１３】前記半導体層は非晶質半導体層又は多
結晶半導体層であることを特徴とする請求項１乃至４又
は１０乃至１２のいずれかに記載の半導体基板の製造方
法。