WO2012105367A1 - Ｓｏｉウェーハの製造方法 - Google Patents

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    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Definitions

  • the present invention relates to a method for manufacturing an SOI wafer.
  • Silicon on insulator (SOI) wafers have been widely used to reduce parasitic capacitance and measure device speed.
  • SOI wafers a wafer having a handle wafer made of an insulating transparent wafer called Silicon on Quartz (SOQ) or Silicon on Sapphire (SOS) is attracting attention.
  • SOQ is expected to be applied to optoelectronics utilizing the high transparency of quartz, or to high frequency devices utilizing low dielectric loss. Since SOS has a handle wafer made of sapphire, it has high thermal conductivity that cannot be obtained with quartz in addition to high transparency and low dielectric loss, so it is expected to be applied to high-frequency devices that generate heat. .
  • the present invention has been made in view of the above situation, and an object of the present invention is to provide a method for reducing defects generated on the surface and inside of a single crystal silicon layer by a bonding method at a relatively low temperature in a short time.
  • the method for producing a bonded substrate according to the present invention includes a step of obtaining a bonded substrate by forming a single crystal silicon layer by a bonding method on a handle substrate selected from materials having a heat-resistant temperature of 800 ° C. or higher, The method includes a step of depositing amorphous silicon on a single crystal silicon layer of the bonded substrate and a step of applying a heat treatment at 800 ° C. or higher.
  • a bonded substrate of the present invention in particular, in a bonded substrate made of a material having a coefficient of thermal expansion greatly different from that of silicon such as SOQ and SOS, defects generated on the surface and inside of the single crystal silicon layer by the bonding method. Can be reduced by a relatively low-temperature and short-time treatment.
  • bonded substrates 10 each having a single crystal silicon layer 5 formed on a handle substrate 3 selected from materials having a heat resistant temperature of 800 ° C. or higher, such as sapphire and quartz, are prepared by a bonding method (step a).
  • the method for manufacturing the bonded substrate is not particularly limited. For example, after bonding the handle substrate and the single crystal silicon substrate, (1) heat treatment is performed at about 500 ° C. in an inert gas atmosphere, and the crystal rearrangement effect is achieved.
  • a material having a heat resistant temperature of 800 ° C. or higher refers to a material that is not greatly deformed even after heat treatment at 800 ° C.
  • An amorphous material such as quartz can be defined by a glass transition temperature or the like (the glass transition temperature of quartz is around 1050 ° C.).
  • a crystalline material such as sapphire can be replaced with a melting point (the melting point of sapphire is around 2050 ° C.).
  • the handle substrate 3 may be transparent or opaque in the visible light region (400 nm to 700 nm).
  • silicon, silicon with an oxide film, silicon carbide, and aluminum nitride may be used. Can be adopted.
  • a preferable layer thickness of the single crystal silicon layer 5 it can be set to, for example, 20 nm to 500 nm in consideration of a polishing allowance when the polishing process described later is performed, and 50 nm to 500 nm when the polishing process is not performed. It can be 600 nm.
  • the bonding method since a damaged layer of about 150 nm remains on the surface of the single crystal silicon layer 5, it is preferable to perform CMP polishing before laminating an amorphous silicon layer 7 described later. Removing all damaged layers by polishing increases the film thickness variation, so in the actual process, most of them are removed by chemical etching, and then the surface is mirror-finished by mirror finish polishing. The method is reasonable. It is important to remove the damage layer on the surface as much as possible, and it has been empirically found that the effectiveness of the present invention is not influenced by the damage layer removal method (CMP, etching, or a combination of both methods).
  • CMP damage layer removal method
  • CMP polishing is performed in order to make the surface a mirror surface, polishing of 30 nm or more is generally performed.
  • cleaning by a wet process such as RCA cleaning or spin cleaning and / or cleaning by a dry process such as UV / ozone cleaning or HF vapor cleaning may be performed.
  • an amorphous silicon 7 is deposited on the single crystal silicon layer 5 (step b).
  • the method for depositing the amorphous silicon 7 is not particularly limited.
  • the LPCVD method is considered advantageous in terms of cost because it can process 100 to 200 wafers at a time, but there is no problem even if a sputtering method (PVD) or PECVD method is adopted.
  • PVD sputtering method
  • PECVD method PECVD method
  • the temperature condition during the deposition is preferably 600 ° C. or lower so that the polysilicon layer is not formed.
  • a more preferred upper temperature limit is 580 ° C.
  • a preferred lower temperature limit is 540 ° C.
  • the thickness of the amorphous silicon to be deposited is preferably in the range of 20 nm to 500 nm.
  • the gas type to be used is not particularly limited.
  • SiLP 4 may be used in the LPCVD method or the PECVD method.
  • a silicon target can be used.
  • the deposition pressure depends on the gas type, but is about 200 mTorr in the case of LPCVD.
  • the amorphous silicon layer 7 is crystallized to become the single crystal silicon covering layer 9 together with the single crystal silicon layer 5 (step c).
  • defects such as pits and microcracks existing on the surface of the single crystal silicon layer 5 are filled (recovered), and the number of defects can be reduced.
  • a preferable upper limit of the heat treatment temperature is determined in consideration of the heat resistance of the handle substrate, but may be less than about 1200 ° C. when the handle substrate is quartz and less than about 1300 ° C. when sapphire is used.
  • the heat treatment time can be set to 0.5 to 6 hours, for example, from the viewpoint of suppressing migration of atoms contained in the handle substrate.
  • the single crystal silicon layer 5 and the amorphous silicon layer 7 which are the base are clearly separated, so that the crystallization of the amorphous silicon layer 7 can be easily performed according to the orientation of the single crystal silicon layer 5 which is the base.
  • a high quality single crystal silicon coating layer 9 can be obtained at a relatively low temperature (800 ° C. to 1200 ° C.).
  • Comparative Example 2 An SOS substrate manufactured by a bonding method was prepared.
  • the thickness of the single crystal silicon layer was 100 nm.
  • the thickness of the BOX layer was 200 nm.
  • the wafer has a diameter of 150 mm and a thickness of 600 ⁇ m. This wafer was immersed in 49% hydrogen fluoride (HF) for 5 minutes, then rinsed with pure water, and the number of defects was counted with an optical microscope, and averaged (13 spots in the plane were observed). 14.1 defects / cm 2 were observed.
  • HF hydrogen fluoride
  • Example 1 A plurality of SOQ wafers used in Comparative Example 1 were prepared. Mirror polishing (CMP) was performed so that the single crystal silicon film thickness was 60 nm. After cleaning and drying, 40 nm of amorphous silicon was deposited with SiH 4 gas at 560 ° C. under a pressure of 200 mTorr. Thereafter, heat treatment was applied at 700 ° C., 800 ° C., 900 ° C., 1000 ° C., 1100 ° C., and 1200 ° C. for 1 hour. These wafers were subjected to the same HF immersion treatment as in Comparative Example 1, and the number of defects was counted. The results are shown in FIG.
  • CMP Mirror polishing
  • Example 2 A plurality of SOS wafers used in Comparative Example 2 were prepared. Mirror polishing (CMP) was performed so that the single crystal silicon film thickness was 60 nm. After cleaning and drying, 40 nm of amorphous silicon was deposited with SiH 4 gas at 560 ° C. under a pressure of 200 mTorr. Thereafter, heat treatment was applied at 700 ° C., 800 ° C., 900 ° C., 1000 ° C., 1100 ° C., 1200 ° C., and 1300 ° C. for 1 hour. These wafers were subjected to the same HF immersion treatment as in Comparative Example 2, and the number of defects was counted. The results are shown in FIG.
  • CMP Mirror polishing
  • Comparative Example 3 One SOQ wafer used in Comparative Example 1 was prepared. Mirror polishing (CMP) was performed so that the film thickness of the single crystal silicon was 60 nm. After cleaning and drying, 40 nm of polysilicon was deposited with SiH 4 gas at 620 ° C. under a pressure of 200 mTorr. Heat treatment was applied for 1 hour at a temperature of 1000 ° C. These wafers were subjected to the same HF immersion treatment as in Comparative Example 1, and the number of defects was counted. The results are shown in FIG. As a result, it was observed that the number of defects was higher than that of Example 1 treated at 1000 ° C. The deposited film was found to be unsuitable for polysilicon.
  • CMP Mirror polishing
  • Comparative Example 4 One SOS wafer used in Comparative Example 2 was prepared. Mirror polishing (CMP) is performed so that the single crystal silicon film thickness is 60 nm, and after cleaning and drying, polysilicon (average particle size: 0.1 ⁇ m or less) is formed with SiH 4 gas at a pressure of 200 mTorr at 620 ° C. to 40 nm. Deposited. Heat treatment was applied for 1 hour at a temperature of 1000 ° C. These wafers were subjected to the same HF immersion treatment as in Comparative Example 1, and the number of defects was counted. The results are shown in FIG. As a result, it was observed that the number of defects was higher than that of Example 2 treated at 1000 ° C. The deposited film was found to be unsuitable for polysilicon.
  • CMP Mirror polishing

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Abstract

　本発明は、貼り合わせ法により単結晶シリコン層の表面および内部に生じた欠陥を比較的低温かつ短時間の処理で低減する方法を提供することを目的とする。すなわち本発明は、耐熱温度が８００℃以上である材料から選択されるハンドル基板上に貼り合わせ法により単結晶シリコン層を形成し貼り合わせ基板を得る工程と、該貼り合わせ基板の単結晶シリコン層上にアモルファスシリコンを堆積する工程と、８００℃以上の熱処理を加える工程とを含むＳＯＩウェーハの製造方法に関する。

Description

ＳＯＩウェーハの製造方法
　本発明は、ＳＯＩウェーハの製造方法に関する。
　寄生容量を低減し、デバイスの高速化を測るためにＳｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ（ＳＯＩ）ウェーハが広く用いられるようになってきている。このＳＯＩウェーハの中でもＳｉｌｉｃｏｎ　ｏｎ　Ｑｕａｒｔｚ（ＳＯＱ），Ｓｉｌｉｃｏｎ　ｏｎ　Ｓａｐｐｈｉｒｅ（ＳＯＳ）というハンドルウェーハが絶縁透明ウェーハで構成されるウェーハが注目を集めている。ＳＯＱは石英の高い透明性を活かしたオプトエレクトロニクス関係、もしくは低い誘電損失を活かした高周波デバイスへの応用が期待される。ＳＯＳはハンドルウェーハがサファイアで構成されることから、高い透明性や低誘電損失に加え、石英では得られない高い熱伝導率を有することから、発熱を伴う高周波デバイスへの応用が期待されている。
　高い品質を有する単結晶を積層するためには、バルクのシリコンウェーハから貼り合わせ・転写法でシリコン薄膜を形成することが理想的である。Ｒ面のサファイア上にシリコン層をヘテロエピ成長する方法や、ガラス上に非単結晶シリコンを成長し、その後レーザーアニールなどで結晶性を高めるＣＧシリコンなどが開発されているが、貼り合わせ法に勝る方法は無いといえる。
　但し、ＳＯＱ、ＳＯＳなどのウェーハを作製するためには、熱膨張率が大きく異なる異種材料を貼り合せることから、ＳＯＩウェーハ作製に広く用いられているＳＯＩＴＥＣ法を用いることが出来ないという問題がある。
　ＳＯＩＴＥＣ法においては、二枚のウェーハを貼り合わせた後に、結合強度を高めるために４５０℃～５００℃の熱処理を加える必要があり、ハンドル基板としてシリコンを採用するＳＯＩにおいては２枚のシリコンウェーハを貼り合わせるので問題は無いが、ＳＯＱ，ＳＯＳウェーハでは、熱処理を加える際に貼り合わせウェーハが割れてしまうという問題がある。シリコン、石英、サファイアの膨張係数は、それぞれ２．６ｘ１０－６／Ｋ，０．５６ｘ１０－６／Ｋ，５．８ｘ１０－６／Ｋである。
　この問題点を回避するために、貼り合わせ前に表面活性化処理を行い、貼り合わせ後に比較的低温の熱処理を施すことで高い結合強度を得る方法が一般的に知られている（例えば、非特許文献１を参照）。
Ｇ．Ｌ．Ｓｕｎ，Ｊ．Ｚｈａｎ，Ｑ．Ｙ．Ｔｏｎｇ，Ｓ．　Ｊ．Ｘｉｅ，Ｙ．Ｍ．Ｃａｉ，ａｎｄ　Ｓ．Ｊ．Ｌｕ，"Ｃｏｏｌ　ｐｌａｓｍａ　ａｃｔｉｖａｔｅｄ　ｓｕｒｆａｃｅ　ｉｎ　ｓｉｌｉｃｏｎ　ｄｉｒｅｃｔ　ｂｏｎｄｉｎｇ　ｔｅｃｈｎｏｌｏｇｙ，"　Ｊ．ｄｅ　Ｐｈｙｓｉｑｕｅ，４９（Ｃ４），７９（１９８８）
　しかしながら、この様な低温処理で作製されたＳＯＱ、ＳＯＳにしてもプロセス中の応力等で誘起され発現した欠陥（ピット、微小なクラックなど）はシリコン層内部には残存しており、これらの欠陥がデバイス特性に悪影響を与える懸念がある。市販されているＳＯＩウェーハと同等の単結晶シリコン層を得るのは困難となっている。
　さらに貼り合わせ法において単結晶シリコン層形成のためにイオン注入法を採用した場合、剥離後形成された単結晶シリコン層の表面が損傷しやすい。
　一般にイオン注入などで生じたダメージを回復する為に熱処理を加えることはよく知られている。例えば、シリコンウェーハに酸素イオンを注入し、然る後に高温（１３００℃）程度の熱を長時間加えるＳＩＭＯＸ法などである。しかしこの方法では、長時間（６時間～１２時間）・高温のプロセスが必要であり、石英はその温度に耐えられない（ガラス転移温度は１０５０℃程度）。また、サファイアは耐熱性に優れるものの、９００℃以上の熱処理を長時間加えることに起因してサファイアからのアルミの拡散が懸念される。
　本発明は、上記現状に鑑み、貼り合わせ法により単結晶シリコン層の表面および内部に生じた欠陥を比較的低温かつ短時間の処理で低減する方法を提供することを目的とする。
　この問題を解決するために、本発明者は以下のような方法を考案した。
　すなわち、本発明にかかる貼り合わせ基板の製造方法は、耐熱温度が８００℃以上である材料から選択されるハンドル基板上に貼り合わせ法により単結晶シリコン層を形成し貼り合わせ基板を得る工程と、該貼り合わせ基板の単結晶シリコン層上にアモルファスシリコンを堆積する工程と、８００℃以上の熱処理を加える工程とを含む方法である。
　本発明の貼り合わせ基板の製造方法により、特に、ＳＯＱ、ＳＯＳなどのシリコンと熱膨張率が大きく異なる材料との貼り合わせ基板において、貼り合わせ法により単結晶シリコン層の表面および内部に生じた欠陥を比較的低温かつ短時間の処理で低減することができる。
本発明に係る方法の模式的工程図である。 本発明に係る方法をＳＯＱウェーハに適用した場合の欠陥密度のアニール温度依存性を示すグラフである。 本発明に係る方法をＳＯＳウェーハに適用した場合の欠陥密度のアニール温度依存性を示すグラフである。 比較例３においてアモルファスシリコンまたはポリシリコンをＳＯＱウェーハに適用しアニールした場合の欠陥密度を比較したグラフである。 比較例４においてアモルファスシリコンまたはポリシリコンをＳＯＳウェーハに適用しアニールした場合の欠陥密度を比較したグラフである。
　以下に、本発明を、図面を参照して詳細に説明する。同じ部材には同じ符号を付して表した。なお、本発明は以下に説明する形態に制限されるものではない。
　本発明の方法の一連の工程を図１に示す。
　まず、貼り合わせ法により、サファイア、石英等の耐熱温度が８００℃以上の材料から選択されるハンドル基板３上に単結晶シリコン層５が形成された貼り合わせ基板１０をそれぞれ用意する（工程ａ）。
　貼り合わせ基板の製造方法としては特に限定されないが、例えば、ハンドル基板と単結晶シリコン基板とを貼り合わせた後、（１）不活性ガス雰囲気下５００℃程度で熱処理を行い、結晶の再配列効果と注入した水素の気泡の凝集効果により熱剥離を行う方法；（２）貼り合わせ基板の両面間で温度差をつけることにより、水素イオン注入界面で剥離を行う方法；（３）単結晶シリコンに水素イオン（Ｈ＋）または水素分子イオン（Ｈ２ ＋）を注入したのち、該単結晶シリコンのイオン注入した表面またはハンドル基板の表面をオゾン水処理、ＵＶオゾン処理、イオンビーム処理またはプラズマ処理によって活性化処理して貼り合わせ、イオン注入層界面にて機械的剥離および／または光照射剥離（好ましくは４００ｎｍ以上７００ｎｍ以下のレーザー光または該波長域に極大強度を有するハロゲンランプ光やキセノンランプ光）を行う方法等により得ることができる。
　耐熱温度が８００℃以上の材料とは、８００℃の熱処理を経ても、大きな変形を伴わない状態である材料をいう。石英などの非晶質の材料ではガラス転移温度などで定義することも可能である（石英のガラス転移温度は１０５０℃付近である）。サファイアのような結晶材料は融点と置き換えることも可能である（サファイアの融点は２０５０℃付近である）。
　ハンドル基板３は、可視光域（４００ｎｍ以上７００ｎｍ）において透明であっても不透明であってもよく、上述したサファイア、石英のほかにも例えば、シリコン、酸化膜付きシリコン、炭化ケイ素、窒化アルミニウムを採用することができる。
　単結晶シリコン層５の好ましい層厚の目安としては、後述の研磨工程を経る場合は、研磨代を考慮して例えば、２０ｎｍ～５００ｎｍとすることができ、研磨工程を経ない場合は、５０ｎｍ～６００ｎｍとすることができる。
　貼り合わせ法を採用した場合、上記単結晶シリコン層５の表面には、１５０ｎｍ程度のダメージ層が残存するので、後述するアモルファスシリコン層７の積層に先立ち、ＣＭＰ研磨を施すことが好ましい。ダメージ層全てを研磨で取り除くことは膜厚バラツキを増大させることになるので、実際のプロセスでは、大部分を化学的なエッチング方法で除去し、然る後に鏡面仕上げ研磨で表面を鏡面化するという方法が合理的である。表面のダメージ層を可能な限り取り去ることが重要であり、ダメージ層の除去方法（ＣＭＰ、エッチングもしくは両方法の併用）には本発明の有効性は左右されないことが経験的に判明している。
　ＣＭＰ研磨は、表面を鏡面化するために行うので、通常は３０ｎｍ以上の研磨を行うのが一般的である。
　上記ＣＭＰ研磨および鏡面仕上げ研磨の後、ＲＣＡ洗浄やスピン洗浄等のウェットプロセスによる洗浄、および／または、ＵＶ／オゾン洗浄やＨＦベーパー洗浄等のドライプロセスによる洗浄を施してもよい。
　上記工程を経て得られた貼り合わせ基板１０の単結晶シリコン層５には欠陥が残存している。そこで単結晶シリコン層５上にアモルファスシリコン７を被覆堆積する（工程ｂ）。アモルファスシリコン７を堆積する方法は特に限定はされない。例えば、ＬＰＣＶＤ法などは一度に１００枚～２００枚のウェーハを処理できるためにコスト的に有利と考えられるが、スパッタ法（ＰＶＤ）やＰＥＣＶＤ法を採用しても問題はない。
　ここで重要なことは、下地となる層が貼り合わせ法で形成された単結晶シリコンであることと、その上に形成されるシリコン層は完全なアモルファス（非晶質）であることが望ましい点である。堆積されるシリコンにポリシリコン（多結晶）が含まれていると、堆積層はランダムな方位で微小な結晶が存在しているため、このプロセスは上手く働かない。堆積時の温度条件としては、ポリシリコン層が形成されないように６００℃以下であることが好ましい。
　より好ましい温度上限は、５８０℃であり、好ましい温度下限は、５４０℃である。堆積すべきアモルファスシリコンの厚みは好ましくは、２０ｎｍ～５００ｎｍの範囲である。
　用いるガス種は、特に限定されないが、例えば、ＬＰＣＶＤ法やＰＥＣＶＤ法ではＳｉＨ４等が挙げられる。スパッタ（ＰＶＤ）法ではシリコンターゲットを用いることが出来る。
　成膜の圧力は、ガス種にもよるが、ＬＰＣＶＤの場合は２００ｍＴｏｒｒ程度である。
　然る後に８００℃以上の熱処理を加えることでアモルファスシリコン層７が結晶化し単結晶シリコン層５とともに単結晶シリコン被覆層９となる（工程ｃ）。この過程で、単結晶シリコン層５の表面に存在していたピットや微小クラックなどの欠陥が埋まり（回復し）、欠陥数の低減を図ることができる。
　熱処理温度の好ましい上限は、ハンドル基板の耐熱性を考慮して定められるが、ハンドル基板が石英の場合ではおよそ１２００℃未満、サファイアの場合ではおよそ１３００℃未満とすることができる。
　熱処理時間としては、ハンドル基板に含まれる原子のマイグレーションを抑制する観点等から、例えば、０．５時間～６時間とすることができる。
　本発明にかかる方法では下地となる単結晶シリコン層５とアモルファスシリコン層７とが明確に分かれていることで、アモルファスシリコン層７の結晶化が下地となる単結晶シリコン層５の配向に従って容易に起こり、高い品質の単結晶シリコン被覆層９を比較的低温（８００℃～１２００℃）で得ることができる。
（比較例１）
　貼り合わせ法により作製されたＳＯＱ基板を用意した。単結晶シリコン層の厚さは１００ｎｍとした。ウェーハの口径は１５０ｍｍで厚さは６２５ｕｍである。このウェーハを４９％のフッ化水素（ＨＦ）に５分間浸漬し、然る後に純水でリンスを行い、光学顕微鏡（倍率５０倍）で３．０ｍｍ×３．０ｍｍの区画における欠陥数を目視計数したところ、平均して（面内１３箇所を観察した）、６．５個／ｃｍ２の欠陥が観察された。
（比較例２）
　貼り合わせ法により作製されたＳＯＳ基板を用意した。単結晶シリコン層の厚さは１００ｎｍとした。ＢＯＸ層の厚さを２００ｎｍとした。ウェーハの口径は１５０ｍｍで厚さは６００ｕｍである。このウェーハを４９％のフッ化水素（ＨＦ）に５分間浸漬し、然る後に純水でリンスを行い、光学顕微鏡で欠陥数を数えたところ、平均して（面内１３箇所を観察した）、１４．１個／ｃｍ２の欠陥が観察された。
（実施例１）
　比較例１で用いたＳＯＱウェーハを複数枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で５６０℃でＳｉＨ４ガスによりアモルファスシリコンを４０ｎｍ堆積した。然る後に７００℃、８００℃、９００℃、１０００℃、１１００℃、１２００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例１と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図２および表１に示す。
Figure JPOXMLDOC01-appb-T000001
　結果として７００℃では欠陥数低減に効果は無いが、８００℃以上では効果があることが判明した。但し、１２００℃処理のものはウェーハに変形が観察されたので、この温度は不適と判断した。
（実施例２）
　比較例２で用いたＳＯＳウェーハを複数枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で５６０℃でＳｉＨ４ガスによりアモルファスシリコンを４０ｎｍ堆積した。然る後に７００℃、８００℃、９００℃、１０００℃、１１００℃、１２００℃、１３００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例２と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図３および表２に示す。
Figure JPOXMLDOC01-appb-T000002
　結果として７００℃では欠陥数低減に効果は無いが、８００℃以上では効果があることが判明した。但し、１３００℃処理のものはシリコン層表面の高いアルミニウムの汚染が観察された（＞１×１０１３ａｔｏｍｓ／ｃｍ２）。その他のものは１×１０１２ａｔｏｍｓ／ｃｍ２未満であった。測定方法は、ＩＣＰ－ＭＳ法を採用した。なお、１時間程度の処理で１３００℃以上の熱処理によっても欠陥は回復するが、サファイアからのアルミニウムがシリコン層に到達するものと考えられ、不適と判断した。
（比較例３）
　比較例１で用いたＳＯＱウェーハを１枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で６２０℃でＳｉＨ４ガスによりポリシリコンを４０ｎｍ堆積した。１０００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例１と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図４に示す。結果として実施例１の１０００℃処理のものと比較し、欠陥数が高いことが観察された。堆積する膜はポリシリコンでは不適であることが判明した。
（比較例４）
　比較例２で用いたＳＯＳウェーハを１枚用意した。単結晶シリコン膜厚を６０ｎｍとなるように鏡面研磨（ＣＭＰ）を行い、洗浄・乾燥の後、２００ｍＴｏｒｒの圧力で６２０℃でＳｉＨ４ガスによりポリシリコン（平均粒径：０．１μｍ以下）を４０ｎｍ堆積した。１０００℃の温度で熱処理を１時間加えた。これらのウェーハを比較例１と同様のＨＦ浸漬処理を行い、欠陥数を数えた。結果を図５に示す。結果として実施例２の１０００℃処理のものと比較し、欠陥数が高いことが観察された。堆積する膜はポリシリコンでは不適であることが判明した。
１　ＳＯＱ、ＳＯＳまたはＳＯＩウェーハ
３　ハンドル基板
５　単結晶シリコン層
７　アモルファスシリコン
９　単結晶シリコン被覆層
１０　貼り合わせ基板

Claims (5)

  1. 　耐熱温度が８００℃以上である材料から選択されるハンドル基板上に貼り合わせ法により単結晶シリコン層を形成し貼り合わせ基板を得る工程と、
    　該貼り合わせ基板の単結晶シリコン層上にアモルファスシリコンを堆積する工程と、
    　８００℃以上の熱処理を加える工程とを含むＳＯＩウェーハの製造方法。
  2. 　前記ハンドル基板が、石英基板であり、前記熱処理温度が、１２００℃未満であることを特徴とする請求項１に記載のＳＯＩウェーハの製造方法。
  3. 　前記ハンドル基板が、サファイア基板であり、前記熱処理温度が、１３００℃未満であることを特徴とする請求項１に記載のＳＯＩウェーハの製造方法。
  4. 　前記ハンドル基板の材料が、シリコン、酸化膜付きシリコン、炭化ケイ素または窒化アルミニウムであることを特徴とする請求項１に記載のＳＯＩウェーハの製造方法。
  5. 　前記アモルファスシリコンの堆積が、低圧化学気相成長法、物理気相成長法またはプラズマ化学気相成長法により行われることを特徴とする請求項１ないし４のいずれかに記載のＳＯＩウェーハの製造方法。
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