KR20140005948A - Soi 웨이퍼의 제조 방법 - Google Patents

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쇼지 아끼야마
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신에쓰 가가꾸 고교 가부시끼가이샤
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Abstract

본 발명은, 접합법에 의해 단결정 실리콘층의 표면 및 내부에 발생한 결함을 비교적 저온이면서도 단시간의 처리로 감소시키는 방법을 제공하는 것을 목적으로 한다. 즉 본 발명은, 내열 온도가 800℃ 이상인 재료로부터 선택되는 핸들 기판 상에 접합법에 의해 단결정 실리콘층을 형성하여 접합 기판을 얻는 공정과, 상기 접합 기판의 단결정 실리콘층 상에 아몰퍼스 실리콘을 퇴적하는 공정과, 800℃ 이상의 열 처리를 가하는 공정을 포함하는 SOI 웨이퍼의 제조 방법에 관한 것이다.

Description

SOI 웨이퍼의 제조 방법{METHOD FOR MANUFACTURING SOI WAFER}
본 발명은, SOI 웨이퍼의 제조 방법에 관한 것이다.
기생 용량을 감소시키고 디바이스의 고속화를 달성하기 위해 SOI(Silicon on Insulator) 웨이퍼가 폭넓게 이용되게 되었다. 이 SOI 웨이퍼 중에서도 SOQ(Silicon on Quartz), SOS(Silicon on Sapphire)라는 핸들 웨이퍼가 절연 투명웨이퍼로 구성되는 웨이퍼가 주목을 받고 있다. SOQ는 석영의 높은 투명성을 살린 광학 전자학 관계, 또는 낮은 유전 손실을 살린 고주파 디바이스로의 응용이 기대된다. SOS는 핸들 웨이퍼가 사파이어로 구성되기 때문에, 높은 투명성이나 낮은 유전 손실 뿐만 아니라, 석영에서는 얻어지지 않는 높은 열전도율을 갖기 때문에, 발열을 수반하는 고주파 디바이스로의 응용이 기대되고 있다.
높은 품질을 갖는 단결정을 적층하기 위해서는, 벌크의 실리콘 웨이퍼로부터 접합ㆍ전사법으로 실리콘 박막을 형성하는 것이 이상적이다. R면의 사파이어 상에 실리콘층을 헤테로 에피택셜 성장시키는 방법이나, 유리 상에 비단결정 실리콘을 성장시키고, 그 후 레이저 어닐링 등으로 결정성을 높이는 CG 실리콘 등이 개발되어 있지만, 접합법보다 우수한 방법은 없다고 할 수 있다.
단, SOQ, SOS 등의 웨이퍼를 제작하기 위해서는, 열팽창률이 크게 상이한 이종 재료를 접합하기 때문에, SOI 웨이퍼 제작에 널리 이용되고 있는 SOITEC법을 이용할 수 없다는 문제가 있다.
SOITEC법에 있어서는, 2매의 웨이퍼를 접합한 후, 결합 강도를 높이기 위해 450℃ 내지 500℃의 열 처리를 가할 필요가 있으며, 핸들 기판으로서 실리콘을 채용하는 SOI에서는 2매의 실리콘 웨이퍼를 접합하기 때문에 문제는 없지만, SOQ, SOS 웨이퍼에서는 열 처리를 가할 때에 접합 웨이퍼가 깨진다는 문제가 있다. 실리콘, 석영, 사파이어의 팽창 계수는 각각 2.6×10-6/K, 0.56×10-6/K, 5.8×10-6/K이다.
이 문제점을 회피하기 위해 접합 전에 표면 활성화 처리를 행하고, 접합 후에 비교적 저온의 열 처리를 실시함으로써 높은 결합 강도를 얻는 방법이 일반적으로 알려져 있다(예를 들면, 비특허문헌 1을 참조).
G.L.Sun, J.Zhan, Q.Y.Tong, S.J.Xie, Y.M.Cai, and S.J.Lu, "Cool plasma activated surface in silicon direct bonding technology," J.de Physique, 49(C4), 79(1988)
그러나, 이와 같은 저온 처리로 제작된 SOQ, SOS인 경우에도 공정 중의 응력 등에 의해 유기되어 발현한 결함(구멍, 미소한 균열 등)은 실리콘층 내부에는 잔존하고 있어, 이들 결함이 디바이스 특성에 악영향을 줄 염려가 있다. 시판되어 있는 SOI 웨이퍼와 동등한 단결정 실리콘층을 얻는 것은 곤란하다.
또한, 접합법에 있어서 단결정 실리콘층 형성을 위해 이온 주입법을 채용한 경우, 박리 후 형성된 단결정 실리콘층의 표면이 손상되기 쉽다.
일반적으로 이온 주입 등으로 발생한 손상을 회복시키기 위해 열 처리를 가하는 것은 잘 알려져 있다. 예를 들면, 실리콘 웨이퍼에 산소 이온을 주입하고, 그 후 고온(1300℃) 정도의 열을 장시간 가하는 SIMOX법 등이다. 그러나 이 방법에서는, 장시간(6시간 내지 12시간)ㆍ고온의 공정이 필요하고, 석영은 이 온도에 견딜 수 없다(유리 전이 온도는 1050℃ 정도). 또한, 사파이어는 내열성이 우수하지만, 900℃ 이상의 열 처리를 장시간 가하는 것에 기인하여 사파이어로부터 알루미늄의 확산이 염려된다.
본 발명은, 상기 현실을 감안하여, 접합법에 의해 단결정 실리콘층의 표면 및 내부에 발생한 결함을 비교적 저온이면서도 단시간의 처리로 감소시키는 방법을 제공하는 것을 목적으로 한다.
이 문제를 해결하기 위해 본 발명자는 이하와 같은 방법을 고안하였다.
즉, 본 발명에 따른 접합 기판의 제조 방법은, 내열 온도가 800℃ 이상인 재료로부터 선택되는 핸들 기판 상에 접합법에 의해 단결정 실리콘층을 형성하여 접합 기판을 얻는 공정과, 상기 접합 기판의 단결정 실리콘층 상에 아몰퍼스 실리콘을 퇴적하는 공정과, 800℃ 이상의 열 처리를 가하는 공정을 포함하는 방법이다.
본 발명의 접합 기판의 제조 방법에 의해, 특히 SOQ, SOS 등의 실리콘과 열팽창률이 크게 상이한 재료의 접합 기판에 있어서, 접합법에 의해 단결정 실리콘층의 표면 및 내부에 발생한 결함을 비교적 저온이면서도 단시간의 처리로 감소시킬 수 있다.
[도 1] 본 발명에 관한 방법의 모식적 공정도이다.
[도 2] 본 발명에 관한 방법을 SOQ 웨이퍼에 적용한 경우의 결함 밀도의 어닐링 온도 의존성을 나타내는 그래프이다.
[도 3] 본 발명에 관한 방법을 SOS 웨이퍼에 적용한 경우의 결함 밀도의 어닐링 온도 의존성을 나타내는 그래프이다.
[도 4] 비교예 3에 있어서 아몰퍼스 실리콘 또는 폴리실리콘을 SOQ 웨이퍼에 적용하여 어닐링한 경우의 결함 밀도를 비교한 그래프이다.
[도 5] 비교예 4에 있어서 아몰퍼스 실리콘 또는 폴리실리콘을 SOS 웨이퍼에 적용하여 어닐링한 경우의 결함 밀도를 비교한 그래프이다.
이하, 본 발명을 도면을 참조하여 상세히 설명한다. 동일한 부재에는 동일 부호를 붙여서 나타내었다. 또한, 본 발명은 이하에 설명하는 형태로 제한되는 것은 아니다.
본 발명의 방법의 일련의 공정을 도 1에 도시한다.
우선, 접합법에 의해 사파이어, 석영 등의 내열 온도가 800℃ 이상인 재료로부터 선택되는 핸들 기판 (3) 상에 단결정 실리콘층 (5)가 형성된 접합 기판 (10)을 각각 준비한다(공정 a).
접합 기판의 제조 방법으로서는 특별히 한정되지 않지만, 예를 들면 핸들 기판과 단결정 실리콘 기판을 접합한 후, (1) 불활성 가스 분위기하에 500℃ 정도에서 열 처리를 행하여, 결정의 재배열 효과와 주입한 수소의 기포의 응집 효과에 의해 열 박리를 행하는 방법; (2) 접합 기판의 양면간에서 온도차를 형성함으로써, 수소 이온 주입 계면에서 박리를 행하는 방법; (3) 단결정 실리콘에 수소 이온(H+) 또는 수소 분자 이온(H2 +)을 주입한 후, 상기 단결정 실리콘의 이온 주입한 표면 또는 핸들 기판의 표면을 오존수 처리, UV 오존 처리, 이온빔 처리 또는 플라즈마 처리에 의해 활성화 처리하여 접합하고, 이온 주입층 계면에서 기계적 박리 및/또는 광 조사 박리(바람직하게는 400 nm 이상 700 nm 이하의 레이저광 또는 상기 파장 영역에 극대 강도를 갖는 할로겐 램프광이나 크세논 램프광)를 행하는 방법 등에 의해 얻을 수 있다.
내열 온도가 800℃ 이상인 재료란, 800℃의 열 처리를 거쳐도 큰 변형을 수반하지 않는 상태인 재료를 말한다. 석영 등의 아몰퍼스의 재료에서는 유리 전이 온도 등으로 정의하는 것도 가능하다(석영의 유리 전이 온도는 1050℃ 부근임). 사파이어와 같은 결정 재료는 융점으로 대체하는 것도 가능하다(사파이어의 융점은 2050℃ 부근임).
핸들 기판 (3)은, 가시광역(400 nm 이상 700 nm)에 있어서 투명일 수도 불투명일 수도 있고, 상술한 사파이어, 석영 이외에도 예를 들면 실리콘, 산화막 부착 실리콘, 탄화규소, 질화알루미늄을 채용할 수 있다.
단결정 실리콘층 (5)의 바람직한 층 두께의 기준으로서는, 후술하는 연마 공정을 거치는 경우에는, 연마비를 고려하여 예를 들면 20 nm 내지 500 nm로 할 수 있고, 연마 공정을 거치지 않는 경우에는 50 nm 내지 600 nm로 할 수 있다.
접합법을 채용한 경우, 상기 단결정 실리콘층 (5)의 표면에는 150 nm 정도의 손상층이 잔존하기 때문에, 후술하는 아몰퍼스 실리콘층 (7)의 적층에 앞서서 CMP 연마를 실시하는 것이 바람직하다. 손상층을 모두 연마로 제거하는 것은 막 두께 변동을 증대시키게 되기 때문에, 실제 공정에서는 대부분을 화학적인 에칭 방법으로 제거하고, 그 후 경면 마무리 연마로 표면을 경면화하는 방법이 합리적이다. 표면의 손상층을 가능한 한 제거하는 것이 중요하며, 손상층의 제거 방법(CMP, 에칭 또는 양쪽법의 병용)으로는 본 발명의 유효성은 좌우되지 않는 것이 경험적으로 판명되어 있다.
CMP 연마는, 표면을 경면화하기 위해 행하기 때문에 통상 30 nm 이상의 연마를 행하는 것이 일반적이다.
상기 CMP 연마 및 경면 마무리 연마 후, RCA 세정이나 스핀 세정 등의 웨트 공정에 의한 세정, 및/또는 UV/오존 세정이나 HF 베이퍼-세정 등의 드라이 프로세스에 의한 세정을 실시할 수도 있다.
상기 공정을 거쳐서 얻어진 접합 기판 (10)의 단결정 실리콘층 (5)에는 결함이 잔존하고 있다. 따라서 단결정 실리콘층 (5) 상에 아몰퍼스 실리콘 (7)을 피복 퇴적한다(공정 b). 아몰퍼스 실리콘 (7)을 퇴적하는 방법은 특별히 한정되지 않는다. 예를 들면, LPCVD법 등은 한 번에 100매 내지 200매의 웨이퍼를 처리할 수 있기 때문에 비용적으로 유리하다고 생각되지만, 스퍼터법(PVD)이나 PECVD법을 채용하여도 문제는 없다.
여기서 중요한 것은, 바탕이 되는 층이 접합법으로 형성된 단결정 실리콘인 것과, 그 위에 형성되는 실리콘층은 완전한 아몰퍼스(비정질)인 것이 바람직하다는 점이다. 퇴적되는 실리콘에 폴리실리콘(다결정)이 포함되어 있으면, 퇴적층은 랜덤인 방위에서 미소한 결정이 존재하고 있기 때문에, 이 공정은 잘 되지 않는다. 퇴적시의 온도 조건으로서는, 폴리실리콘층이 형성되지 않도록 600℃ 이하인 것이 바람직하다.
보다 바람직한 온도 상한은 580℃이고, 바람직한 온도 하한은 540℃이다. 퇴적하여야 할 아몰퍼스 실리콘의 두께는 바람직하게는 20 nm 내지 500 nm의 범위이다.
이용하는 가스종은 특별히 한정되지 않지만, 예를 들면 LPCVD법이나 PECVD법에서는 SiH4 등을 들 수 있다. 스퍼터(PVD)법에서는 실리콘 타깃을 이용할 수 있다.
성막의 압력은 가스종에 따라서도 상이하지만, LPCVD의 경우는 200 mTorr 정도이다.
그 후, 800℃ 이상의 열 처리를 가함으로써 아몰퍼스 실리콘층 (7)이 결정화되어 단결정 실리콘층 (5)와 함께 단결정 실리콘 피복층 (9)가 된다(공정 c). 이 과정에서, 단결정 실리콘층 (5)의 표면에 존재하고 있었던 구멍이나 미소 균열 등의 결함이 메워져(회복되어), 결함수의 감소를 도모할 수 있다.
열 처리 온도의 바람직한 상한은 핸들 기판의 내열성을 고려하여 결정되지만, 핸들 기판이 석영인 경우에는 대략 1200℃ 미만, 사파이어인 경우에는 대략 1300℃ 미만으로 할 수 있다.
열 처리 시간으로서는, 핸들 기판에 포함되는 원자의 마이그레이션을 억제하는 관점 등으로부터, 예를 들면 0.5시간 내지 6시간으로 할 수 있다.
본 발명에 따른 방법에서는 바탕이 되는 단결정 실리콘층 (5)와 아몰퍼스 실리콘층 (7)이 명확히 나누어져 있기 때문에, 아몰퍼스 실리콘층 (7)의 결정화가 바탕이 되는 단결정 실리콘층 (5)의 배향에 따라 용이하게 발생하고, 높은 품질의 단결정 실리콘 피복층 (9)를 비교적 저온(800℃ 내지 1200℃)에서 얻을 수 있다.
실시예
(비교예 1)
접합법에 의해 제작된 SOQ 기판을 준비하였다. 단결정 실리콘층의 두께는 100 nm로 하였다. 웨이퍼의 구경은 150 mm이고, 두께는 625 ㎛이다. 이 웨이퍼를 49%의 불화수소(HF)에 5분간 침지하고, 그 후 순수로 린스를 행하고, 광학 현미경(배율 50배)으로 3.0 mm×3.0 mm의 구획에서의 결함수를 육안 계수한 바, 평균하여(면내 13개소를 관찰함) 6.5개/cm2의 결함이 관찰되었다.
(비교예 2)
접합법에 의해 제작된 SOS 기판을 준비하였다. 단결정 실리콘층의 두께는 100 nm로 하였다. BOX층의 두께를 200 nm로 하였다. 웨이퍼의 구경은 150 mm이고, 두께는 600 ㎛이다. 이 웨이퍼를 49%의 불화수소(HF)에 5분간 침지하고, 그 후 순수로 린스를 행하고, 광학 현미경으로 결함수를 계산한 바, 평균하여(면내 13개소를 관찰함) 14.1개/cm2의 결함이 관찰되었다.
(실시예 1)
비교예 1에서 이용한 SOQ 웨이퍼를 복수매 준비하였다. 단결정 실리콘막 두께를 60 nm가 되도록 경면 연마(CMP)를 행하고, 세정ㆍ건조 후, 200 mTorr의 압력으로 560℃에서 SiH4 가스에 의해 아몰퍼스 실리콘을 40 nm 퇴적하였다. 그 후 700℃, 800℃, 900℃, 1000℃, 1100℃, 1200℃의 온도에서 열 처리를 1시간 가하였다. 이들 웨이퍼를 비교예 1과 동일한 HF 침지 처리를 행하고, 결함수를 계산하였다. 결과를 도 2 및 표 1에 나타낸다.
Figure pct00001
결과로서 700℃에서는 결함수 감소에 효과는 없지만, 800℃ 이상에서는 효과가 있는 것이 판명되었다. 단, 1200℃ 처리된 것은 웨이퍼에 변형이 관찰되었기 때문에, 이 온도는 적당하지 않다고 판단하였다.
(실시예 2)
비교예 2에서 이용한 SOS 웨이퍼를 복수매 준비하였다. 단결정 실리콘막 두께를 60 nm가 되도록 경면 연마(CMP)를 행하고, 세정ㆍ건조 후, 200 mTorr의 압력으로 560℃에서 SiH4 가스에 의해 아몰퍼스 실리콘을 40 nm 퇴적하였다. 그 후 700℃, 800℃, 900℃, 1000℃, 1100℃, 1200℃, 1300℃의 온도에서 열 처리를 1시간 가하였다. 이들 웨이퍼를 비교예 2와 동일한 HF 침지 처리를 행하고, 결함수를 계산하였다. 결과를 도 3 및 표 2에 나타낸다.
Figure pct00002
결과로서 700℃에서는 결함수 감소에 효과는 없지만, 800℃ 이상에서는 효과가 있는 것이 판명되었다. 단, 1300℃ 처리된 것은 실리콘층 표면의 높은 알루미늄의 오염이 관찰되었다(>1×1013 atoms/cm2). 그 이외의 것은 1×1012 atoms/cm2 미만이었다. 측정 방법은, ICP-MS법을 채용하였다. 또한, 1시간 정도의 처리이며 1300℃ 이상의 열 처리에 의해서도 결함은 회복되지만, 사파이어로부터의 알루미늄이 실리콘층에 도달하는 것이라 생각되어, 적당하지 않다고 판단하였다.
(비교예 3)
비교예 1에서 이용한 SOQ 웨이퍼를 1매 준비하였다. 단결정 실리콘 막 두께를 60 nm가 되도록 경면 연마(CMP)를 행하고, 세정ㆍ건조 후, 200 mTorr의 압력으로 620℃에서 SiH4 가스에 의해 폴리실리콘을 40 nm 퇴적하였다. 1000℃의 온도에서 열 처리를 1시간 가하였다. 이들 웨이퍼를 비교예 1과 동일한 HF 침지 처리를 행하고, 결함수를 계산하였다. 결과를 도 4에 나타낸다. 결과로서 실시예 1의 1000℃ 처리인 것과 비교하여 결함수가 높은 것이 관찰되었다. 퇴적되는 막은 폴리실리콘으로는 적당하지 않은 것이 판명되었다.
(비교예 4)
비교예 2에서 이용한 SOS 웨이퍼를 1매 준비하였다. 단결정 실리콘 막 두께를 60 nm가 되도록 경면 연마(CMP)를 행하고, 세정ㆍ건조 후, 200 mTorr의 압력으로 620℃에서 SiH4 가스에 의해 폴리실리콘(평균 입경: 0.1 ㎛ 이하)을 40 nm 퇴적하였다. 1000℃의 온도에서 열 처리를 1시간 가하였다. 이들 웨이퍼를 비교예 1과 동일한 HF 침지 처리를 행하고, 결함수를 계산하였다. 결과를 도 5에 도시한다. 결과로서 실시예 2의 1000℃ 처리인 것과 비교하여 결함수가 높은 것이 관찰되었다. 퇴적되는 막은 폴리실리콘으로는 적당하지 않은 것이 판명되었다.
1 SOQ, SOS 또는 SOI 웨이퍼
3 핸들 기판
5 단결정 실리콘층
7 아몰퍼스 실리콘
9 단결정 실리콘 피복층
10 접합 기판

Claims (5)

  1. 내열 온도가 800℃ 이상인 재료로부터 선택되는 핸들 기판 상에 접합법에 의해 단결정 실리콘층을 형성하여 접합 기판을 얻는 공정과,
    상기 접합 기판의 단결정 실리콘층 상에 아몰퍼스 실리콘을 퇴적하는 공정과,
    800℃ 이상의 열 처리를 가하는 공정을 포함하는 SOI(Silicon on Insulator) 웨이퍼의 제조 방법.
  2. 제1항에 있어서, 상기 핸들 기판이 석영 기판이고, 상기 열 처리 온도가 1200℃ 미만인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  3. 제1항에 있어서, 상기 핸들 기판이 사파이어 기판이고, 상기 열 처리 온도가 1300℃ 미만인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  4. 제1항에 있어서, 상기 핸들 기판의 재료가 실리콘, 산화막 부착 실리콘, 탄화규소 또는 질화알루미늄인 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 아몰퍼스 실리콘의 퇴적이 저압 화학 기상 성장법, 물리 기상 성장법 또는 플라즈마 화학 기상 성장법에 의해 행해지는 것을 특징으로 하는 SOI 웨이퍼의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170002110U (ko) 2015-12-07 2017-06-15 박찬규 휴대폰용 보호 케이스

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105140107B (zh) * 2015-08-25 2019-03-29 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
CN111682108A (zh) * 2020-02-29 2020-09-18 浙江集迈科微电子有限公司 一种三维的电感制作方法
CN112736167B (zh) * 2020-12-29 2022-02-01 济南晶正电子科技有限公司 一种复合衬底、复合薄膜及其制备方法,及射频滤波器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63226914A (ja) * 1987-03-16 1988-09-21 Fujitsu Ltd 半導体装置の製造方法
JP2009283922A (ja) * 2008-04-24 2009-12-03 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
US20100248444A1 (en) * 2009-03-24 2010-09-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077826B2 (ja) * 1983-08-25 1995-01-30 忠弘 大見 半導体集積回路
JPS60254609A (ja) * 1984-05-31 1985-12-16 Fujitsu Ltd 半導体装置の製造方法
JPH01270311A (ja) * 1988-04-22 1989-10-27 Seiko Epson Corp 薄膜形成方法
JPH08250421A (ja) * 1995-03-10 1996-09-27 Canon Inc 半導体基板の製造方法および半導体基板
US6037199A (en) * 1999-08-16 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. SOI device for DRAM cells beyond gigabit generation and method for making the same
JP4103447B2 (ja) * 2002-04-30 2008-06-18 株式会社Ihi 大面積単結晶シリコン基板の製造方法
JP3974542B2 (ja) * 2003-03-17 2007-09-12 株式会社東芝 半導体基板の製造方法および半導体装置の製造方法
KR101155176B1 (ko) * 2005-07-12 2012-06-11 삼성전자주식회사 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법
TWI260747B (en) * 2005-08-24 2006-08-21 Quanta Display Inc A method for forming a thin film transistor, and a method for transforming an amorphous layer into a poly crystal layer of a single crystal layer
KR100681262B1 (ko) * 2006-01-24 2007-02-09 삼성전자주식회사 스택형 반도체 장치의 제조 방법
US8193071B2 (en) * 2008-03-11 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5414203B2 (ja) * 2008-05-23 2014-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
FR2938120B1 (fr) * 2008-10-31 2011-04-08 Commissariat Energie Atomique Procede de formation d'une couche monocristalline dans le domaine micro-electronique

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63226914A (ja) * 1987-03-16 1988-09-21 Fujitsu Ltd 半導体装置の製造方法
JP2009283922A (ja) * 2008-04-24 2009-12-03 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
US20100248444A1 (en) * 2009-03-24 2010-09-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
JP2010251725A (ja) * 2009-03-24 2010-11-04 Semiconductor Energy Lab Co Ltd Soi基板の作製方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
일본 공개특허공보 특개2009-283922호(2009.12.03.) 1부. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170002110U (ko) 2015-12-07 2017-06-15 박찬규 휴대폰용 보호 케이스

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