本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
(実施の形態1)
本実施の形態を図1(A)〜図1(F)、図2、図3、図4(A)〜図4(B)を用いて説明する。尚、ここでは半導体基板として単結晶シリコン基板(ウエハ)を用い、支持基板としてガラス基板を用いる。
まず、単結晶半導体基板50を用意する。単結晶半導体基板50としては、単結晶シリコンからなる基板、単結晶ガリウムヒ素基板等を用いることができる。また、必要に応じて、単結晶半導体基板50の代わりに、シリコン、ゲルマニウムガリウムヒ素等の多結晶からなる半導体基板、若しくは、シリコン、ゲルマニウムガリウムヒ素等が形成された基板を用いることも可能である。なお、多結晶半導体基板を用いた場合は、分離後の半導体層は、劈開多結晶半導体層となる。本実施の形態では、単結晶半導体基板50として、厚さ0.7mmのシリコンウエハを用意する。
次に、単結晶半導体基板50の表面を洗浄して清浄した後に、単結晶半導体基板50の表面上に保護膜を形成する。保護膜は、必ずしも形成する必要はないが、次に行う脆化層51を形成するためのイオン照射工程で単結晶半導体基板50が金属などの不純物に汚染されることを防止し、また、照射されるイオンの衝撃による表面の損傷を防止することができるため、保護膜を形成するのが好ましい。
保護膜は、CVD法等により、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などの絶縁材料を堆積した単層膜または多層膜とすることができる。または、単結晶半導体基板50の表面を熱酸化することによっても形成することができる。なお、本明細書において、なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)及び水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合に、濃度範囲として酸素が50〜70原子%、窒素が0.5〜15原子%、Siが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、RBS及びHFSを用いて測定した場合に、濃度範囲として酸素が5〜30原子%、窒素が20〜55原子%、Siが25〜35原子%、水素が10〜25原子%の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子%としたとき、窒素、酸素、Si及び水素の含有比率が上記の範囲内に含まれるものとする。
次に、保護膜を介して、電界で加速されたイオンでなるイオンビームを単結晶半導体基板50に照射して、単結晶半導体基板50の表面から所定の深さの領域に、脆化層51を形成する。
脆化層51を形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって制御することができる。イオンの平均進入深さとほぼ同じ深さ領域に、脆化層51が形成される。また、脆化層51を形成される領域の深さで、単結晶半導体基板50から分離される薄膜の単結晶半導体層の厚さが決定される。単結晶半導体基板50から分離される単結晶半導体層の厚さは5nm以上500nm以下であり、好ましい厚さの範囲は10nm以上200nm以下である。脆化層51を形成される領域の深さを考慮して、イオンの加速電圧を調節する。このイオン照射工程のソースガスには、水素ガスを用いることができる。
脆化層51を形成した後、エッチングにより保護膜を除去する。次に、単結晶半導体基板50の保護膜が形成されていた面上に、接合層52を形成する。接合層52は、平滑で親水性の接合面を単結晶半導体基板50上に形成するため層である。このような接合層52には、化学的な反応により形成される絶縁膜が好ましく、特に酸化シリコン膜が好ましい。接合層に用いられる酸化シリコン膜の厚さは10nm以上200nm以下とすることができる。好ましい厚さは10nm以上100nm以下であり、より好ましくは20nm以上50nm以下である。なお、保護膜を除去せず、保護膜上に接合層52を形成することもできる。
接合層52として、酸化シリコン膜を化学気相成長法(Chemical Vapor Deposition:CVD法)で形成する場合には、シリコンソースガスとして有機シランガスを用いることが好ましい。酸素ソースガスには酸素ガスを用いることができる。有機シランガスには、珪酸エチル(TEOS:化学式Si(OC2H5)4)、トリメチルシラン(TMS:(CH3)3SiH)、テトラメチルシラン(TMS:化学式Si(CH3)4)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3)、又はトリスジメチルアミノシラン(SiH(N(CH3)2)3)などを用いることができる。
接合層52となる酸化シリコン膜は、熱CVD法で、加熱温度が500℃以下200℃以上で形成されるLTO(低温酸化物、low temperature oxide)で形成することができる。この場合、シリコンソースガスにシラン(SiH4)またはジシラン(Si2H6)などを用い、酸素ソースガスに酸素(O2)又は一酸化二窒素(N2O)などを用いることができる。
以上の工程で、単結晶半導体基板50が、図1(A)のような構造にて形成される。
次いで絶縁表面を有する支持基板125と、単結晶半導体基板50とを接合層52を介して貼り合わせる。支持基板125としては、液晶表示装置など電子工業用に使用されている透光性のガラス基板を用いることができる。ガラス基板には、熱膨張係数が25×10−7/℃以上50×10−7/℃以下(好ましくは、30×10−7/℃以上40×10−7/℃以下)であって、歪み点が580℃以上680℃以下(好ましくは、600℃以上680℃以下)である基板を用いることが、耐熱性、価格などの点から好ましい。また、ガラス基板は無アルカリガラス基板が好ましい。無アルカリガラス基板の材料には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。また、支持基板125には、ガラス基板の他、セラミック基板、石英基板やサファイア基板などの絶縁体でなる絶縁性基板、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素など半導体でなる半導体基板などを用いることができる。
また、洗浄した支持基板125の上面に10nm以上400nm以下の厚さの、単層構造または2層以上の多層構造からなる絶縁層53を形成して、この絶縁層53と接合層52とを貼り合わせてもよい。支持基板125としてアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いた場合、このような不純物が支持基板125から、SOI基板の半導体層に拡散することを防止できるような膜を少なくとも1層以上設けることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁層53をバリア層として機能させることができる。
例えば、絶縁層53を単層構造のバリア層として形成する場合、厚さ10nm以上200nm以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜で形成することができる。
以上の工程で、単結晶半導体基板50が、図1(B)のような構造にて形成される。
そして、前記単結晶半導体基板50と支持基板125のそれぞれ表面を向かい合わせに貼り合わせ、400〜600℃にて熱処理を行うと、支持基板125表面に、単結晶半導体基板50から脆化層51にて分離した単結晶シリコン層54を有する層が、水素ドープ加速度による狙いの膜厚で形成される。しかしながら前記単結晶半導体基板50と支持基板125と、のいずれかの表面に異物がある場合や、凹凸が有る場合には、シリコン層欠損領域55が形成されてしまう(図1(C))。
ここで欠陥検査器を例とする光学検査器を用い、支持基板125より、各シリコン層欠損領域の位置情報を取得する。すなわちCCDカメラから捉えた画像の各位置における輝度を捉える。前記画像において、予め形成されたマーカ部は除けば、単結晶シリコン層の輝度と異なる領域はシリコン層欠損領域として、後のデータ処理部で認識される。
そして、この上層にシリコン膜57を成膜する(図1(D))。このときは、支持基板125上に形成される単結晶半導体層と組成の合致する半導体層を形成する。例えばシランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体、該非晶質半導体を光エネルギーや熱エネルギーを利用して結晶化させた多結晶半導体、などを用いることができる。CVD法を用いた場合カバレッジが良いため、成膜された半導体膜は半導体層欠損領域を良好に充填することになり好ましい。但しCVD成膜にてシリコン膜を成膜したとき、膜中の水素濃度が高いときは、後のレーザ処理にて前記シリコン膜が消失する可能性があるため、成膜後熱処理を行い、水素を放出する必要がある。本実施の形態では、単結晶半導体層としてシリコンを用いていることから、CVD法にてシリコン膜を成膜する例を示す。
そして、前記シリコン層欠損領域を充填するように成膜されたシリコン膜を、選択的にレーザで結晶化し結晶質半導体層とする(図1(E))。欠陥箇所の直径は数mmであるが、少なくとも前記欠陥箇所より広い範囲、好ましくは1mm以上広い範囲にてレーザ照射箇所を設定し、周囲の正常に形成された単結晶シリコン層も含むようにする。これにより、欠陥箇所のシリコン膜は周囲の単結晶シリコン層を下地として結晶成長する。このときシリコン膜の溶融時間が長くなるよう、処理基板を加熱窒素もしくはマイクロ波を照射する手段等にて、加熱した状態でレーザ照射するとよい。このようにシリコン膜を溶融させ単結晶シリコン層を下地として結晶成長させるためにはシリコン膜を支持基板125であるガラス基板の耐熱温度より高い温度に加熱させる必要があり、ランプアニール等を用いた熱処理では困難である。
各シリコン層欠損領域の位置情報を基に、選択的にシリコン膜57をレーザにて結晶化し結晶質半導体層を形成する方法は、従来の欠損検知装置と、レーザ直描装置の技術を一部用いることが出来る。以下レーザを照射するための装置を、レーザ直描装置とも記す。この欠損検知装置101とレーザ直描装置102の模式図を図2に示す。図2にはレーザ直描装置102が、ステージ126上の基板125にレーザを照射するための、データ処理部110、レーザ光源111、シャッター112、ミラードライバー113、可動ミラー114、レンズ115が少なくとも設けられていることを示している。また必要に応じたミラー130を有している。
図2に示された欠損検知装置101は、レーザ直描装置102とは別途設けられ、CCD116と画像解析部117を有し、図3(A)に示されるような支持基板125上のシリコン層欠損領域55−1〜55―nの複数の位置情報120をデータ処理部110に出力する。すなわち欠損検知装置101はシリコン層欠損領域55−1〜55―nの位置情報を光学的手段にて得ることができる。
図3(A)は、アクティブマトリクス型の表示装置に用いられる素子において、駆動回路151、駆動回路152、画素部153、内にシリコン層欠損領域が形成されている様子を示す。ここではシリコン層欠損領域55−1は駆動回路151の形成される領域内、シリコン層欠損領域55−2は画素部153の形成される領域内に存在している。シリコン層欠損領域55−1内では、図3(D)に示されるように、トランジスタ170のチャネル方向が一の方向に配置される。またシリコン層欠損領域55−2内では、図3(E)に示されるように、トランジスタ171のチャネル方向が第一の方向162とおよそ90度回転した(略直交した)第二の方向165方向に配置される。尚、シリコン層欠損領域55−4内には半導体素子は形成されない。
レーザ光源111は、支持基板125であるガラス基板に成膜されたシリコン膜57を結晶化するに十分な、一定の出力を有する。レーザ光の光源111としては、Arレーザ、Krレーザ、エキシマレーザなどの気体レーザ、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4)、YAlO3、GdVO4、若しくは多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。また、レーザ媒体が固体である固体レーザを用いると、メンテナンスフリーの状態を長く保てるという利点や、出力が比較的に安定している利点を有している。
データ処理部110は、前記欠損検知装置101から輝度及び位置情報を含む、シリコン層欠損領域55−1〜55―nの位置情報120を受ける。また該データ処理部110は回路設計情報121が入力され、各シリコン層欠損領域内のトランジスタの有無及びチャネル方向を決定し、各シリコン層欠損領域へのシリコン膜57にレーザ照射を行う必要の有無、及び各シリコン層欠損領域に成されるべきレーザ照射時の走査の方向、を決定する。データ処理部110は上記処理に必要な情報を格納する記憶部(RAM、ROM等)や、CPU等を含むマイクロプロセッサを有し、レーザ光が光制御手段(図2においてはシャッター112並びに可動ミラー114)を通過して照射される被照射基板の表面の位置などをコントロールする。
該データ処理部110が欠損領域の非結晶状態のシリコン膜57を結晶化し結晶質半導体層を形成するためのレーザ照射時の走査の方向を判定する詳細は以下の通りである。すなわち欠損領域位置情報120から、欠損領域を判定するための画像輝度の閾値を算出し、該閾値に基づいて欠損領域の位置座標を出力する。次いで回路設計情報121を参照し、該領域に配置されるトランジスタのチャネル方向より、レーザ照射時の走査の方向を決める。
図3(B)、図3(C)は、それぞれシリコン層欠損領域55−1にてレーザ照射すべき領域及びレーザ照射スポット161の走査方向、シリコン層欠損領域55−2にてレーザ照射すべき領域及びレーザ照射スポット164の走査方向、について説明している。チャネル方向が、図3(B)に示されるような基板に対して第一の方向の走査方向162と、図3(C)に示されるような該第一の方向に対し垂直な角度の走査方向165と、にて基板上に配置される場合、レーザ照射は、基板を第一の方向162にて固定しレーザ照射の走査を行い、その後基板を第二の方向165にレーザ照射の走査を行う。この処理はシリコン層欠損領域55−1〜55―n内のトランジスタにおいて適宜行われる。尚、図3(B)、図3(C)それぞれにおいて、領域163、領域166の拡大図はそれぞれ図3(D)、図3(E)に対応している。図3(D)、図3(E)は、それぞれ半導体層170、半導体層171が配置され、レーザ照射の走査方向とチャネル方向が一致していることを示している。尚ここでは設計上第一の方向と第二の方向とが成す角は90度であるが、回路設計すなわちトランジスタの配置方法によりこの角度を適宜変更しても本発明の目的は達成される。
回路設計情報121は、電気特性バラツキを減らしたいトランジスタの優先順位の情報を含む。そのため前記欠損領域内にチャネル方向の異なるトランジスタが存在している場合、前記優先順位に従いレーザ照射時の走査の方向を決定する。すなわち図3(A)のシリコン層欠損領域55−1〜55―nを、角度162あるいは第二の方向166にて照射すべきであることを決定する。但し、シリコン層欠損領域55−4内には半導体素子は形成されないため、レーザ照射を行う必要が無いと決定することができる。特定のシリコン層欠損領域に対してレーザ照射を省略することで、処理時間を短縮することができる。
レーザ照射時の走査の方向が、図2に示される装置に対して固定されている場合、支持基板125をステージごと動かし、支持基板125に対するレーザ照射時の走査の方向を変える。データ処理部110は、このようなレーザ直描装置102の構造を考慮し、シリコン層欠損領域55−1〜55―nにレーザ照射を成すためのステージ移動を最小化する方法を計算し、より効率的な処理を行う。
また、図に示すように、レーザ光源111から射出されるレーザ光の光路上には、上記データ処理部110から信号を受け制御可能される可動ミラー114が設けられている。可動ミラー114は光(電磁波)をXY軸方向に走査して所望の箇所にレーザ光を照射することができる。この場合、ポリゴンミラーやガルバノミラーを用いることが好ましい。また同様に制御可能なシャッター112を設け、レーザ光の光源111の射出タイミングをデータ処理部110にて制御できるようにする。
また、支持基板125を固定したステージ126を移動させ、レーザ光の光源111の射出タイミングと、ステージ126の移動を同期させる方法にて、選択的にレーザを照射してもよい。このとき光制御手段をなす、シャッター112でレーザ光源111のオンオフ制御を行い、ステージ126を移動させながら、選択的にレーザビームを照射する。このレーザ照射を行う際には、基板上の所望の位置にマーカを形成し、そのマーカを基準点としてステージ126上の基板は、位置駆動制御部127にて位置決めがされる。
レーザ照射を行う際には、基板上の所望の位置にマーカを形成し、そのマーカを基準点としてステージ126上の基板は、位置駆動制御部127にて位置決めがされる。なお、位置決めには、CCDカメラ131で取り込んだ画像を画像処理することによって認識する方法を用いる。一般的に、上記に示したような、マーカを用いた精密位置決め方法は、半導体素子作製において、レーザ処理の工程以外にも、例えば、フォトリソグラフィー法の露光工程やレーザ半導体素子の形成、切断および開口等に用いるレーザ直描工程に使用されている。但し本結晶化の時点では素子は形成されていないことから、数百μm程度の位置決め誤差は許容される。尚、前記マーカは接合層52や、絶縁層53に形成すればよい。レーザ直描装置102には、このようにレーザを照射する処理を、CCDカメラ131を通してモニタ132で確認できる手段を設けることが好ましい。
その位置決めには、CCDカメラ131で取り込んだ画像を画像処理することによって認識する方法を用いるのが好ましい。一般的に、上記に示したような、マーカを用いた精密位置決め方法は、半導体素子作製において、レーザ処理の工程以外にも、例えば、フォトリソグラフィー法の露光工程やレーザ半導体素子の形成、切断および開口等に用いるレーザ直描工程に使用されている。但し本結晶化の時点では素子は形成されていないことから、数百μm程度の位置決め誤差は許容される。なお、前記マーカはシリコン層の下層の絶縁膜に形成すればよい。
このように各シリコン層欠損領域の非単結晶シリコン膜57を結晶化する際にレーザ直描装置102を採用する場合には、前記のようにレーザを照射する処理を、CCDカメラ131を通してモニタ132で確認できる手段を設けることが好ましい。
この様に基板上の各シリコン層欠損領域のシリコン層を結晶化させた後、CMPやDRYエッチング、あるいはその組み合わせにより単結晶シリコン層を平坦化、かつ薄膜化し、所望の膜厚とする。
ここではチャネル部を50nmの膜厚とする(図1(F))。前記薄膜化にて、シリコン欠損領域以外にCVDで形成された非晶質なシリコン層は全て消失するため、上記のようにシリコン層欠損領域ではない部分をレーザにて結晶化する必要はない。
また、さらに単結晶シリコン層を薄くしチャネル形成領域を含む半導体層が薄膜化する場合、S値を向上させる効果が見込まれるが、Ionの低下とトレードオフになるため、最適な条件を用いる。
そしてシリコン層を島状に形成した後、ゲート絶縁膜を10〜100nmの膜厚にて形成し、その上層にTaやW等からなるゲートメタルを成膜、層間膜、配線を形成し、所望の素子を形成する。こうして形成された素子、特にトランジスタは、チャネル形成領域が単結晶半導体層、もしくは一方向に長く隣接間で配向性の揃った複数の結晶粒を有する結晶質半導体にて形成される。特に、電気特性においてバラツキを低減したいトランジスタのチャネル形成領域においては、チャネル方向に長い結晶粒が形成され、その結果チャネル方向に結晶粒界が殆ど存在しないように形成される。
尚、各シリコン層欠損領域の位置情報取得後、シリコン層欠損領域部分をヒドロ洗浄もしくは超音波洗浄を例とする洗浄処理により、異物を除去してもよい。異物が取れないようであれば、各シリコン層欠損領域の位置情報を参照し、該領域にレーザを照射し、異物を除去してもよい。このとき各シリコン層欠損領域の位置情報は異物が支持基板表面に付着した状態で取得する。
図4は、図1乃至図3を用いて説明した、本発明の製造方法の全工程をフロー的に示したものである。
図1にて示される処理は、単結晶シリコン層を支持基板に形成する工程11、光学検査器で各シリコン層欠損領域の情報を取得する工程12、シリコン膜を形成する工程13、レーザで各シリコン層欠損領域のシリコンを結晶化する工程14、シリコン層を平坦化する工程15、を行うことで達成される。その後、所望の用途の半導体装置に応じ、薄膜トランジスタ層を形成する工程16を行う。尚、単結晶シリコン層を支持基板に形成する工程11の後に、前記したとおり異物を除去する工程を経ても良い。
図4で示した工程の順番は、適宜入れ替えても良い。例えば光学検査器で各シリコン層欠損領域の情報を取得する工程212は、単結晶シリコン層を支持基板に形成する工程211と、レーザで各シリコン層欠損領域のシリコンを結晶化する工程214との間であれば良い。各シリコン層欠損領域にシリコン膜を成膜した後でも、各シリコン層欠損領域と、正常に単結晶シリコン層が形成された領域とでは図1(D)で示されるように単結晶シリコン層分の膜厚が異なるため、光学検査器で各シリコン層欠損領域を認識することができる。
本発明は、面積の大きな基板ほど、また各シリコン層欠損領域が小さいほど、処理時間の短縮に有効である。例えば幅500μm、走査速度350mm/secの処理速度の点状レーザを一台使用し、600×720mm大の長方形の支持基板に対して全面にレーザ照射し結晶化を行うと、支持基板1枚あたり1hr〜1.5hrsの処理時間となる。一方、シリコン層欠損領域の合計面積は、本出願人の経験によれば通常1%以下であるため、このレーザ照射領域を限定し狭くすることにより、処理時間、あるいは基板に照射するレーザエネルギーを短縮することができる。
以上に説明された方法で、支持基板上の各シリコン層欠損領域の修復を、効率良く行うことが出来る。また、欠損領域に形成される素子は、チャネル領域においてチャネル方向に長い結晶粒が形成されるため、特性を大きく損なうことなく修復できる。
(実施の形態2)
本実施の形態では、実施の形態1で示される、トランジスタの配置によりレーザ照射方法を最適化する方法について、トランジスタの配置の平面図を用いて説明する。ここでは発光素子や液晶素子等の表示装置に用いる、トランジスタの結晶化状態を最適化して形成する結晶質半導体層を有するアクティブマトリクス基板の作製方法について説明する。
以下、図5(A)に示すような信号線301、及び電流供給線302と、走査線303との交差部に設けられたスイッチング用TFT304、駆動用のTFT(駆動用TFT)305、駆動用TFTのゲート・ソース間に接続された容量素子306、駆動用TFTに接続された発光素子307を有する画素回路の例を示す。図5(B)及び図5(C)は、図5(A)に対応する画素の上面図例であり、それぞれ矢印310、矢印311は、駆動用TFT305において電流が流れる方向を示している。
図5(B)はスイッチング用TFT304と駆動用TFT305とのチャネル方向が一致し、該チャネル方向に対し90度の向きに容量素子306が延在している配置を示す。一方、図5(C)はスイッチング用TFT304のチャネル方向に対し、駆動用TFT305のチャネル方向と容量素子306とが90度の向きで配置されているものの、開口率が向上している配置を示す。
図5(B)、図5(C)いずれの場合も、駆動用TFT305が有する半導体膜の結晶化状態がばらつくと、それに駆動される発光素子や液晶素子による表示がばらついてしまう。すなわち、駆動用TFTのバラツキが、表示ムラの一原因となる。そのため、粒界がチャネル方向には殆ど存在しなくなるように形成され、バラツキが低減される駆動用TFTを用いることが好ましい。
一方、容量素子には、凹凸等が生じ、リーク電流が発生しない半導体膜を用いることが好ましい。すなわち粒界方向は、駆動用TFT305に比べれば注意する必要が小さい。
そこで、連続発光のレーザにて結晶化する場合、画素部のTFT、特に駆動用TFTに対しては粒界がチャネル方向には殆ど存在しなくなるようにレーザ結晶化を行い、容量素子にはレーザ結晶化を行わない、もしくは駆動用TFTと同じ方向にレーザ照射するとよい。図5(B)は、図5(C)いずれの場合も、矢印310、矢印311と平行方向にレーザ照射を走査することが望ましい。
以上のように、画素部において、特性バラツキを低減したいTFTのチャネル方向に、レーザ照射を走査することにより、表示装置に最適なアクティブマトリクス基板を形成ことができる。
(実施の形態3)
図1乃至図5を用いて説明した半導体装置の作製方法では、欠損箇所をレーザ照射にて修復することで基板全体を加熱することを防ぐことができ、ガラス基板等の耐熱温度が700℃以下の支持基板であって処理できる。従って、支持基板にガラス基板を用いることで、一辺が1メートルを超える大面積な半導体基板を製造することができる。このような大面積な半導体製造基板に複数の半導体素子を形成することで、液晶ディスプレイ、エレクトロルミネッセンスディスプレイを作製することができる。また、このような表示装置だけでなく、半導体基板を用いて、太陽電池、フォトIC、半導体記憶装置など各種の半導体装置を製造することができる。
以下、図6と図7を参照して、半導体基板で半導体装置を作製する方法を説明する。ここでは、図1の方法で作製された半導体基板を用いる。もちろん、他の構成の半導体基板を用いることもできる。また半導体欠損領域が修復された部分は、他の単結晶半導体層と区別をつけない。
図6(A)に示すように、支持基板351上には接合層352を介して単結晶半導体層353が設けられている。また支持基板351の表面は絶縁膜354が形成されている。まず、単結晶半導体層353上に、素子形成領域に合わせて窒化シリコン層355、酸化シリコン層356を形成する。酸化シリコン層356は、素子分離のために単結晶半導体層353をエッチングするときのハードマスクとして用いる。窒化シリコン層355は、単結晶半導体層353をエッチングするときのエッチングストッパとして用いられる。次いで、しきい値電圧を制御するために、単結晶半導体層353に、硼素、アルミニウム、ガリウムなどのp型不純物、又はヒ素、リンなどのn型不純物を添加する。例えば、p型不純物として硼素を用いた場合、5×1017cm−3以上1×1018cm−3以下の濃度で添加すればよい。
次いで、図6(B)に示すように、酸化シリコン層356をマスクとして単結晶半導体層353及び接合層352をエッチングする。そして、エッチングにより露出した単結晶半導体層353及び接合層352の端面に対してプラズマ処理により窒化し、窒化物層357を形成する。この窒化処理により、少なくとも単結晶半導体層353の周辺端部には窒化シリコン層が形成される。窒化シリコンは絶縁性であり、耐酸化性がある。そのため、窒化シリコン層を形成することで、単結晶半導体層353の端面から電流が漏れることを防止でき、単結晶半導体層353と接合層352との間に、端面から酸化膜が成長してバーズビークが形成されるのを防止できる。
図6(C)は、素子分離絶縁層358を堆積する工程を説明するための断面図である。素子分離絶縁層358はTEOSと酸素を用いて酸化シリコン膜をCVD法で堆積することで形成する。図6(C)に示すように、単結晶半導体層353と単結晶半導体層353の隙間を埋めるように、素子分離絶縁層358は厚く堆積する。
図6(D)は窒化シリコン層355が露出するまで素子分離絶縁層358を除去する工程を示している。この除去工程は、ドライエッチングで行うことができる。このとき窒化シリコン層355はエッチングストッパとなる。素子分離絶縁層358は単結晶半導体層353の間に埋め込まれるように残存する。窒化シリコン層355はその後除去する。なお、この除去工程は化学的機械研磨によって行うこともできる。
次に、図6(E)に示すように、ゲート絶縁層359、2層構造のゲート電極360、サイドウオール絶縁層361、第1不純物領域362、第2不純物領域363、絶縁層364を形成する。第1不純物領域362、第2不純物領域363を単結晶半導体層353に形成することで、チャネル形成領域365が形成される。絶縁層364は窒化シリコンで形成し、ゲート電極360をエッチングするときのハードマスクとして用いる。
図7(A)に示すように、層間絶縁層366を形成する。層間絶縁層366はBPSG(Boron Phosphorus Silicon Glass)膜を形成してリフローにより平坦化させる。また、TEOSを用いて酸化シリコン膜を形成し化学的機械研磨処理によって平坦化してもよい。平坦化処理においてゲート電極360上の絶縁層364はエッチングストッパとして機能する。層間絶縁層366にはコンタクトホール367を形成する。コンタクトホール367は、サイドウオール絶縁層361を利用してセルフアラインコンタクトの構成となる。
その後、図7(B)で示すように、六フッ化タングステンを用い、CVD法でコンタクトプラグ369を形成する。さらに絶縁層370を形成し、コンタクトプラグ369に合わせて開口を形成して絶縁層371を設ける。絶縁層371はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成する。
このように、支持基板351に接合された単結晶半導体層353を用いて電界効果トランジスタを作製することができる。本形態に係る単結晶半導体層353は、殆ど結晶方位が一定の単結晶半導体であり、単結晶半導体が欠損した領域でも半導体層の結晶粒方向とチャネル方向とが最適化されているため、均一で高性能な電界効果トランジスタを得ることができる。すなわち、閾値電圧や移動度などトランジスタ特性として重要な特性値の不均一性を抑制し、高移動化などの高性能化を達成することができる。
また半導体製造用基板に形成された電界効果トランジスタを用いて、様々な用途の半導体装置を作製することができる。以下、図面を用いて、半導体装置の具体的な態様を説明する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図8はマイクロプロセッサ400の構成例を示すブロック図である。
マイクロプロセッサ400は、演算回路401(Arithmetic logic unit。ALUともいう。)、演算回路制御部402(ALU Controller)、命令解析部403(Instruction Decoder)、割り込み制御部404(Interrupt Controller)、タイミング制御部405(Timing Controller)、レジスタ406(Register)、レジスタ制御部407(Register Controller)、バスインターフェース408(Bus I/F)、読み出し専用メモリ409、及びメモリインターフェース410(ROM I/F)を有している。
バスインターフェース408を介してマイクロプロセッサ400に入力された命令は、命令解析部403に入力され、デコードされた後、演算回路制御部402、割り込み制御部404、レジスタ制御部407、タイミング制御部405に入力される。演算回路制御部402、割り込み制御部404、レジスタ制御部407、タイミング制御部405は、デコードされた命令に基づき各種制御を行う。
具体的に演算回路制御部402は、演算回路401の動作を制御するための信号を生成する。また、割り込み制御部404は、マイクロプロセッサ400のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部407は、レジスタ406のアドレスを生成し、マイクロプロセッサ400の状態に応じてレジスタ406の読み出しや書き込みを行う。タイミング制御部405は、演算回路401、演算回路制御部402、命令解析部403、割り込み制御部404、レジスタ制御部407の動作のタイミングを制御する信号を生成する。
例えばタイミング制御部405は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。なお、図8に示すマイクロプロセッサ400は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
このようなマイクロプロセッサ400は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層(SOI層)によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
次に、非接触でデータの送受信を行う機能、及び演算機能を備えた半導体装置の一例を説明する。図9は、このような半導体装置の構成例を示すブロック図である。図9に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ(以下、「RFCPU」という)と呼ぶことができる。
図9に示すように、RFCPU411は、アナログ回路部412とデジタル回路部413を有している。アナログ回路部412として、共振容量を有する共振回路414、整流回路415、定電圧回路416、リセット回路417、発振回路418、復調回路419と、変調回路420を有している。デジタル回路部413は、RFインターフェース421、制御レジスタ422、クロックコントローラ423、インターフェース424、中央処理ユニット425、ランダムアクセスメモリ426、読み出し専用メモリ427を有している。
RFCPU411の動作の概要は以下の通りである。アンテナ428が受信した信号は共振回路414により誘導起電力を生じる。誘導起電力は、整流回路415を経て容量部429に充電される。この容量部429はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部429はRFCPU411と一体形成されている必要はなく、別部品としてRFCPU411を構成する絶縁表面を有する基板に取り付けることもできる。
リセット回路417は、デジタル回路部413をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路418は、定電圧回路416により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路419は、受信信号を復調する回路であり、変調回路420は、送信するデータを変調する回路である。
例えば、復調回路419はローパスフィルタで形成され、振幅変調(ASK)方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調(ASK)方式の送信信号の振幅を変動させて送信するため、変調回路420は、共振回路414の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ423は、電源電圧又は中央処理ユニット425における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路230が行っている。
アンテナ428からRFCPU411に入力された信号は復調回路419で復調された後、RFインターフェース421で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ422に格納される。制御コマンドには、読み出し専用メモリ427に記憶されているデータの読み出し、ランダムアクセスメモリ426へのデータの書き込み、中央処理ユニット425への演算命令などが含まれている。
中央処理ユニット425は、インターフェース424を介して読み出し専用メモリ427、ランダムアクセスメモリ426、制御レジスタ422にアクセスする。インターフェース424は、中央処理ユニット425が要求するアドレスより、読み出し専用メモリ427、ランダムアクセスメモリ426、制御レジスタ422のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット425の演算方式は、読み出し専用メモリ427にOS(オペレーティングシステム)を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、プログラムを使って、残りの演算を中央処理ユニット425が実行する方式を適用することができる。
このようなRFCPU411は、絶縁表面を有する基板若しくは絶縁基板上に接合された殆ど結晶方位が一定の単結晶半導体であり、単結晶半導体が欠損した領域でも半導体層の結晶粒方向とチャネル方向とが最適化されているため、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部429を小型化しても長時間の動作を保証することができる。