JP2011155059A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】貼り合わせ基板を用いて半導体装置を形成する場合に、ボイド欠陥の拡大を抑制して高品質且つ高信頼性を有する半導体装置を製造することができる半導体装置の製造方法を提供する。
【解決手段】支持基板及び半導体膜を貼り合わせて半導体基板を形成するステップと、半導体膜に半導体素子を形成するステップとを有する半導体装置の製造方法であって、半導体素子を形成するステップは、支持基板及び半導体膜の貼り合わせの際に生じたボイド欠陥によって露出した支持基板の露出部を被覆する被覆膜を形成するステップを含むこと。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、特にＳＯＩ（Silicon On Insulator）、ＳＯＳ（Silicon On Sapphire）又はＳＯＱ（Silicon On Quartz）等の貼り合わせ基板を用いた半導体装置の製造方法に関する。

隣接する素子間の絶縁分離を容易に行いつつ、ラッチアップ現象を抑制するために、従来から、ＳＯＩ（Silicon On Insulator）基板（ウエハ）を用いて半導体装置が製造されていた。ＳＯＩ基板は、シリコン基板及びシリコン基板の表面上に形成された酸化膜を有する支持基板と、高品質なシリコン薄膜（ＳＯＩ層）と貼り合わせた構造を有する。より具体的には、酸化膜側にシリコン薄膜が熱圧着等によって貼り付けられる。すなわち、同種の材料（シリコン）が絶縁膜である酸化膜を挟んで貼り合わされた構造を有する。

近年においては、シリコン基板及び酸化膜からなる構造に代えて、サファイア又はクオーツからなる絶縁性を有する支持基板が用いられ、互いに異なる材料が貼り合わされた構造が知られている。特に、サファイアを用いた場合にはＳＯＳ（Silicon On Sapphire）、クオーツを用いた場合にはＳＯＱ（Silicon On Quartz）と呼ばれている。例えば、サファイア基板又はクオーツ基板は電気的な絶縁特性を有しているため、形成される各種の半導体素子は寄生容量をほとんど有さず、優れた高周波特性及び低消費電力という特長を有する。

また、ＳＯＩ、ＳＯＳ及びＳＯＱのいずれの基板においても、高品質なシリコン薄膜をシリコン基板、サファイア基板又はクオーツ基板等の支持基板に貼り合わせるため、高い信頼性を有する半導体素子を形成することが可能になる。

しかしながら、高品質なシリコン薄膜を貼り合わせる際に、パーティクル、金属異物又は不要なガスの発生によって貼り合わせ強度が不足してしまい、シリコン薄膜と支持基板と界面の一部にボイドが発生する問題があった。また、貼り合わせ後において、高品質なシリコン薄膜を適切な厚さに研磨することで、シリコン薄膜を貫通する形状のボイド欠陥も生じる問題もあった。当該ボイド欠陥は半導体装置の特性及び信頼性に影響し、歩留まりの低下等の問題に繋がる。

このような問題を解決するために、高品質のシリコン薄膜を貼り合わせる際に、ボイドの発生を抑制する技術が知られている。かかる技術は、例えば、特許文献１及び２に開示されている。

特開２００９−１７６９１８号公報 特開２００７−１９４３４９号公報

しかしながら、高品質のシリコン薄膜を貼り合わせる際のボイド発生を完全に抑制することはできず、貼り合わせ時において影響がないような微小なボイド欠陥が半導体装置の形成工程を経ることで拡大していた。例えば、以下のような工程を経ることで、ボイド欠陥の拡大が生じていた。

シリコン基板１１０ａ及び二酸化シリコン膜１１０ｂからなる支持基板１１０上に、シリコン薄膜１２０が貼り付けられた構造を有するＳＯＩ基板１００が準備される（図１（ａ））。ＳＯＩ基板１００は、シリコン薄膜１２０を貫通するボイド欠陥２００を有している。この状態において、半導体素子を形成するために用いられるインプランテーションマスク（イオン注入用マスク）となる二酸化シリコン膜１３０が熱酸化で形成される（図１（ｂ））。イオン注入後に、二酸化シリコン膜１３０がフッ化水素によって除去される（図１（ｃ））。上記工程を経ると、シリコン薄膜１２０の表面が二酸化シリコン膜１３０に変化し、更に二酸化シリコン膜１３０が除去されるため、薄膜シリコン１２０内部においてボイド欠陥２００がＳＯＩ基板１００の厚さ方向に対して直交する方向に拡大する。更に、フッ化水素によって二酸化シリコン膜１１０ｂが一部除去されるため、ボイド欠陥２００が二酸化シリコン膜１１０ｂの内部に侵食し、二酸化シリコン膜１１０ｂ内部においてＳＯＩ基板１００の厚さ方向及び当該方向に対して直交する方向に拡大する。このようなボイド欠陥の拡大は、半導体装置の特性及び信頼性に影響を与えるため、半導体装置の歩留まりの低下に繋がる問題があった。

本発明は、以上の如き事情に鑑みてなされたものであり、貼り合わせ基板を用いて半導体装置を形成する場合に、ボイド欠陥の拡大を抑制して高品質且つ高信頼性を有する半導体装置を製造することができる半導体装置の製造方法を提供する。

上述した課題を解決するために、支持基板及び半導体膜を貼り合わせて半導体基板を形成するステップと、前記半導体膜に半導体素子を形成するステップとを有する半導体装置の製造方法であって、前記半導体素子を形成するステップは、前記支持基板及び半導体膜の貼り合わせの際に生じたボイド欠陥によって露出した前記支持基板の露出部を被覆する被覆膜を形成するステップを含むことを特徴とする。

本発明の半導体装置の製造方法によれば、貼り合わせ基板に半導体素子を形成するステップの際に、当該貼り合わせの際に生じたボイド欠陥によって露出した貼り合わせ基板の露出部を被覆膜で被覆するため、その後の製造工程におけるボイド欠陥の拡大を防止することができる。これにより、高品質且つ高信頼性を有する半導体装置を製造することができる。

従来の半導体装置の製造工程を示す断面図である。 本発明の実施例１に係る半導体装置の断面図である。 本発明の実施例１に係る半導体装置の製造工程を示す断面図である。 本発明の実施例１に係る半導体装置の製造工程を示す断面図である。 本発明の実施例２に係る半導体装置の製造工程を示す断面図である。 本発明の実施例２に係る半導体装置の断面図である。

以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。

先ず、図２を参照しつつ実施例１に係る半導体装置の製造方法によって製造される半導体装置の構造について説明する。図２は当該半導体装置の断面図である。

図２に示されているように、半導体装置１０は、半導体基板であるＳＯＩ（Silicon On Insulator）基板１１、層間絶縁膜１４及びメタル配線１５を有している。なお、半導体装置１０において、メタル配線１５が形成されている面を表面とし、ＳＯＩ基板１１が位置する側の面を裏面と定義する。

ＳＯＩ基板１１は、支持基板１２と半導体素子が形成されるシリコン薄膜１３とが熱圧着で貼り合わされた構造を有している。更に、支持基板１２は、シリコン基板１２ａ及び絶縁膜である二酸化シリコン膜１２ｂから構成されている。また、シリコン薄膜１３は、二酸化シリコン膜１２ｂ側に貼り合わされている。シリコン薄膜１３の所望の領域には、半導体素子２０を形成するソース領域２１、ドレイン領域２２、ゲート酸化膜２３、ゲート電極２４及びサイドウォール２５が形成されている。更に、シリコン薄膜１３の所望の領域には、複数の半導体素子２０を素子分離するフィールド酸化膜２６が形成されている。なお、ＳＯＩ基板１１において、半導体素子２０が形成されている面を表面とし、シリコン基板１２ａが位置する側の面を裏面と定義する。

層間絶縁膜１４は、半導体素子２０及びシリコン薄膜１３を覆うように形成されている。また、層間絶縁膜１４の内部には、層間絶縁膜１４を貫通するコンタクト配線が形成されている。コンタクト配線によって、ソース領域２１、ドレイン領域２２及びゲート電極２４は、それぞれに対応するメタル配線１５に接続されている。より具体的には、ソース領域２１及びメタル配線１５はソースコンタクト配線２７、ドレイン領域２２及びメタル配線１５はドレインコンタクト配線２８、ゲート電極２４及びメタル配線１５はゲートコンタクト配線２９によって接続されている。

また、層間絶縁膜１４は、後述するボイド欠陥によって露出した二酸化シリコン膜１２ｂの上部を充填している。すなわち、層間絶縁膜１４は、シリコン薄膜１３の一部の領域を貫通し、二酸化シリコン膜１２ｂと接している。なお、層間絶縁膜１４は、二酸化シリコン膜１２ｂの内部にまで形成されてはいない。

次に、図３（ａ）〜（ｆ）、図４（ａ）〜（ｅ）を参照しつつ、半導体装置の製造方法を説明する。図３（ａ）〜（ｆ）及び図４（ａ）〜（ｅ）は、半導体装置１０の製造工程を示す断面図である。

先ず、シリコン基板１２ａ及びシリコン基板１２ａの主表面に形成された二酸化シリコン膜１２ｂからなる支持基板１２と、高品質なシリコン薄膜１３と、を準備する。続いて、所定の熱及び圧力を加えることで、支持基板１２とシリコン薄膜１３とを介して貼り合わせる（図３（ａ））。より具体的には、シリコン薄膜１３を二酸化シリコン膜１２ｂの上に貼り合わせる。

当該貼り合わせ工程においては、パーティクル、金属異物又は不要なガスの発生を起因とする貼り合わせ強度不足により、二酸化シリコン膜１２ｂとシリコン薄膜１３との界面の一部に微小なボイド３０が発生する（図３（ｂ））。

次に、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）等の周知の研磨技術により、シリコン薄膜１３を所定の膜厚にしてＳＯＩ基板１１を形成する（図３（ｃ））。当該研磨によってボイド３０が露出し、シリコン薄膜１３を貫通するボイド欠陥３１がＳＯＩ基板１１の表面に現れる。ボイド欠陥３１がＳＯＩ基板１１の表面に現れることで、二酸化シリコン膜１２ｂが露出する。なお、当該露出した部分を露出部と称する。

次に、シリコン薄膜１３にフィールド酸化膜２６を形成する（図３（ｄ））。これにより、その後に形成される半導体素子２０の各々を電気的に分離（素子分離）できる。フィールド酸化膜２６の形成には、シリコン局所酸化法（ＬＯＣＯＳ：Local Oxidation of Oxidation of Silicon）又はシャロートレンチ法（ＳＴＩ：Shallow Trench Isolation）等の周知の方法を用いることができる。

次に、化学気相成長（ＣＶＤ：Chemical Vapor Depositon）法により、シリコン薄膜１１の表面及びボイド欠陥３１の側面及び底面を覆う二酸化シリコン膜３２を形成する（図３（ｅ））。二酸化シリコン膜３２を形成することで、ボイド欠陥３１から露出していた二酸化シリコン膜１２ｂ（すなわち、露出部）を被覆することができる。なお、ＣＶＤ法は、減圧、常圧又はプラズマのいずれの方法であっても良い。

次に、二酸化シリコン膜３２の所望の位置に開口３３を形成する（図３（ｆ））。より具体的には、二酸化シリコン膜３２を覆うようにレジストを塗布する。続いて、フォトリソグラフィによって当該レジストにパターニングを施す。更に、パターニングされたレジストをマスクとしてエッチングを施し、二酸化シリコン膜３２に開口３３を形成する。その後、当該レジストを除去する。

次に、開口３３が形成された二酸化シリコン膜３２をマスクとして、リン等の不純物イオンを注入し、ソース領域２１及びドレイン領域２２を形成する（図４（ａ））。ソース領域２１及びドレイン領域２２の形成完了後に、フッ化水素を用いて二酸化シリコン膜３２を除去する（図４（ｂ））。二酸化シリコン膜３２を除去すると、再びボイド欠陥３１によって二酸化シリコン膜１２ｂが露出することになる。ここで、二酸化シリコン膜３２を除去する際に、ボイド欠陥３１の底部から露出した二酸化シリコン膜１２ｂが二酸化シリコン膜３２によって被覆されているため、二酸化シリコン膜１２ｂを除去することなく二酸化シリコン膜３２のみを除去することができる。すなわち、ボイド欠陥３１を拡大することなく、二酸化シリコン膜３２を除去することができる。

次に、シリコン薄膜１３の上にゲート酸化膜２３と、ゲート酸化膜２３上に位置するゲート電極２４と、ゲート酸化膜２３及びゲート電極２４の側面を覆うサイドウォール２５とを形成する（図４（ｃ））。

より具体的には、先ず、ＣＶＤ法によりシリコン薄膜１３の表面上に、薄い酸化シリコン膜を形成する。続いて、ＣＶＤ法を用いて、シランガスを窒素ガス中で熱分解させ、多結晶シリコン膜を形成する。更に、多結晶シリコン膜を覆うようにレジストを塗布する。その後、フォトリソグラフィによって当該レジストにパターニングを施す。更に、パターニングされたレジストをマスクとしてエッチングを施し、酸化シリコン膜及び多結晶シリコン膜を所望の形状に加工し、複数のゲート酸化膜２３及びゲート電極２４を形成する。複数のゲート酸化膜２３及びゲート電極２４の形成完了後に、当該レジストを除去する。次に、プラズマＣＶＤ等の成膜技術により、シリコン薄膜１３、ゲート酸化膜２３及びゲート電極２４を覆うように、酸化シリコンを堆積させる。その後、異方性の強いドライエッチングにより、ゲート酸化膜２３及びゲート電極２４の側面部分のみに酸化シリコンを残し、他の部分の酸化シリコンを除去する。これにより、サイドウォール２５が完成する。

次に、シリコン薄膜１３及びシリコン薄膜１３に形成された半導体素子２０を覆う層間絶縁膜１４、及び半導体素子２０と電気的な接続をとるためのソースコンタクト配線２７、ドレインコンタクト配線２８及びゲートコンタクト配線２９を形成する（図４（ｄ））。

より具体的には、シランガスと酸素ガスを用いたＣＶＤ法により、酸化シリコンを堆積させる。かかる酸化シリコンの堆積により、ボイド欠陥３１が充填される。その後、堆積した酸化シリコンの表面をＣＭＰ法によって平坦化することで、層間絶縁膜１４の形成が完了する。かかる工程を経ることで、ボイド欠陥３１が消失することになる。これにより、ボイド欠陥３１に起因する半導体装置１０の特性及び信頼性の悪化の抑制を図ることができる。次に、層間絶縁膜１４を覆うようにレジストを塗布する。続いて、フォトリソグラフィによって当該レジストにパターニングを施す。更に、パターニングしたレジストをマスクとしてエッチングを施し、ソース領域２１、ドレイン領域２２及びゲート電極２４に到達するコンタクトホールを形成する。続いて、ＣＶＤ法によって当該コンタクトホール内にタングステンを堆積させることで、ソースコンタクト配線２７、ドレインコンタクト配線２８及びゲートコンタクト配線２９の形成が完了する。

次に、層間絶縁膜１４の上にメタル配線１５を形成する（図４（ｅ））。より具体的には、先ずスパッタ法によって層間絶縁膜１４の上に、アルミニウムを堆積させる。その後、堆積したアルミニウムの上にレジストを塗布して、パターニングを施す。当該パターニングされたレジストをマスクとしてエッチングを施すことで、所望の形状のメタル配線１５の形成が完了する。

以上の工程を経て、ウエハ状の半導体装置１０が完成する。

従来の半導体装置の製造工程においては、熱酸化によってインプランテーションマスク（イオン注入用マスク）用の二酸化シリコン膜を形成していたため、ボイド欠陥の底部にＳＯＩ基板の酸化膜が露出した状態で二酸化シリコン膜を除去することになり、二酸化シリコン膜の除去とともにＳＯＩ基板の酸化膜の一部も除去されてしまう。かかるＳＯＩ基板の酸化膜の除去によりボイド欠陥が拡大していた。

しかしながら、本実施例においては、ＣＶＤ法によって二酸化シリコン膜３２からなるインプランテーションマスクを形成したため、ボイド欠陥３１の側面及び底部も二酸化シリコン膜３２によって被覆されている。これにより、インプランテーションマスクである二酸化シリコン膜３２を除去する際に、ボイド欠陥３１の底部に位置するＳＯＩ基板の酸化膜（二酸化シリコン膜１２ｂ）が除去されることがなくなり、ボイド欠陥３１の拡大を抑制することができる。また、ＣＶＤ法によって二酸化シリコン膜３２を形成するほうが、熱酸化によって二酸化シリコン膜３２を形成するよりも処理時間の短縮を図ることができる。

以上のように、本発明の半導体装置の製造方法によれば、貼り合わせ基板に半導体素子を形成するステップの際に、当該貼り合わせの際に生じたボイド欠陥によって露出した貼り合わせ基板の露出部を被覆膜で被覆するため、その後の製造工程におけるボイド欠陥の拡大を防止することができる。これにより、高品質且つ高信頼性を有する半導体装置を製造することができる。

なお、上述した実施例においては、貼り合わせ基板としてＳＯＩ基板を用いていたが、ＳＯＳ（Silicon On Sapphire）基板、又はＳＯＱ（Silicon On Quartz）基板を用いてもよい。かかる場合においては、サファイア基板又はクオーツ基板の一部の除去によるボイド欠陥の拡大を抑制することになる。更に、上述した実施例においては、インプランテーションマスクとして、ＣＶＤ法により二酸化シリコン膜を形成していたが、エッチングストッパ、パッド及びゲート等に用いられる酸化膜を形成する場合にもＣＶＤ法を用いることで、本実施例と同様の効果を得ることができる。また、上述した実施例は、電界効果型トランジスタ（ＭＯＳＦＥＴ）の製造方法であったが、貼り合わせ基板を用いる他の半導体装置の製造方法であってもよい。

実施例１においては、半導体装置の製造工程中において、ＣＶＤ法により二酸化シリコン膜を形成することで、ボイド欠陥によって露出したＳＯＩ基板の酸化膜（二酸化シリコン膜１２ｂ）を被覆し、ボイド欠陥の拡大を防止していたが、予めボイド欠陥を種々の半導体材料で埋め込んでもよい。以下に、図５（ａ）〜（ｆ）及び図６を参照しつつかかる場合の半導体装置の製造方法を説明する。図５は半導体装置の製造工程を示す断面図であり、図６は本実施例に係る半導体装置の製造方法によって製造される半導体装置の断面図である。なお、実施例１と同一の構造については、同一符号を付し、その説明を省略する。

先ず、シリコン基板１２ａ及びシリコン基板１２ａの主表面に形成された二酸化シリコン膜１２ｂからなる支持基板１２と、高品質なシリコン薄膜１３と、を準備する。続いて、所定の熱及び圧力を加えることで、支持基板１２とシリコン薄膜１３とを介して貼り合わせる（図５（ａ））。より具体的には、シリコン薄膜１３を二酸化シリコン膜１２ｂの上に貼り合わせる。

実施例１と同様に、当該貼り合わせ工程においては、パーティクル、金属異物又は不要なガスの発生を起因とする貼り合わせ強度不足により、二酸化シリコン膜１２ｂとシリコン薄膜１３との界面の一部に微小なボイド３０が発生する（図５（ｂ））。

次に、実施例１と同様に、ＣＭＰ法により、シリコン薄膜１３を所定の膜厚にしてＳＯＩ基板１１を形成し、当該研磨にともなってボイド欠陥３１がＳＯＩ基板１１の表面に現れる（図５（ｃ））。

次に、ＣＶＤ法により、多結晶シリコン（ＰｏｌｙＳｉ）を堆積して多結晶シリコン膜４１を形成する（図５（ｄ））。本工程において、多結晶シリコン膜４１の膜厚をシリコン薄膜１３の膜厚よりも大きくすることで、ボイド欠陥３１を多結晶シリコン膜４１で充填し、ボイド欠陥３１の底部に露出した二酸化シリコン膜１２ｂを被覆することができる。

次に、ＣＭＰ法により多結晶シリコン膜４１の平坦化を行い、ボイド欠陥３１のみに多結晶シリコン膜４１が堆積された状態を形成する（図５（ｅ））。本工程を経ることで、ボイド欠陥３１が消失する。

次に、実施例１と同様に、シリコン薄膜１３にフィールド酸化膜２６を形成する（図５（ｆ））。その後の工程は、図３（ｅ）〜図４（ｅ）とほぼ同一であるため、その説明は省略する。ただし、本実施例においては、インプランテーションマスク（二酸化シリコン膜３２）を形成する前に、多結晶シリコン膜４１の形成によってボイド欠陥３１が消失しているため、全体として平坦な形状を有する二酸化シリコン膜３２が形成される。

上述した製造工程を経ることで、図６に示されるような半導体装置５０が形成される。実施例１に係る半導体装置１０と異なる点は、ボイド欠陥３１に多結晶シリコン膜４１が充填されていることである。実施例１に係る半導体装置１０においては、層間絶縁膜１４によってボイド欠陥３１が充填されている（図２）。

本実施例においては、半導体装置を製造するために用いられる酸化膜の形成前に、ボイド欠陥３１を多結晶シリコン膜４１で充填しているため、その後の酸化膜の形成及び除去によるボイド欠陥３１の拡大を防止することができる。これは、ボイド欠陥３１に多結晶シリコン膜４１が充填されていることで、層間絶縁膜１４が露出することがなくなり、酸化膜の除去工程においてもフッ化水素等の溶液に曝されることがなくなるからである。これにより、高品質且つ高信頼性を有する半導体装置を製造することができる。

また、本実施例においては、ボイド欠陥３１を多結晶シリコン膜４１で充填しているため、多結晶シリコン膜４１が堆積した部分にソース領域２１又はドレイン領域２２等が位置したとしても、従来とほぼ同一の素子特性を有する半導体素子が形成され、歩留まりの向上を図ることができる。なお、多結晶シリコン膜に限られず、アモルファスシリコンや、シリコン薄膜と同一の薄膜を充填してもよい。

なお、ボイド欠陥３１を多結晶シリコン膜４１で完全に充填しなくてもよい。かかる場合においても、二酸化シリコン膜１２ｂの露出を防止できれば、ボイド欠陥３１の拡大を抑制することができるからである。

また、ボイド欠陥３１に多結晶シリコン膜４１が充填された後の製造工程では、熱酸化による酸化膜の形成も可能である。これは、熱酸化による酸化膜を除去する場合に、露出した二酸化シリコン膜１２ｂが多結晶シリコン膜４１によって被覆されているため、当該酸化膜の除去にともなって二酸化シリコン膜１２ｂが除去されないからである。

１０ 半導体装置
１１ ＳＯＩ（Silicon On Sapphire）基板
１２ 支持基板
１２ａ シリコン基板
１２ｂ 二酸化シリコン膜
１３ シリコン薄膜
１４ 層間絶縁膜
１５ メタル配線
２０ 半導体素子
３１ ボイド欠陥

Claims (7)

1. 支持基板及び半導体膜を貼り合わせて半導体基板を形成するステップと、前記半導体膜に半導体素子を形成するステップとを有する半導体装置の製造方法であって、
   前記半導体素子を形成するステップは、前記支持基板及び半導体膜の貼り合わせの際に生じたボイド欠陥によって露出した前記支持基板の露出部を被覆する被覆膜を形成するステップを含むことを特徴とする製造方法。
2. 前記被覆膜を形成するステップは、化学気相成長（ＣＶＤ：Chemical Vapor Depositon）法により前記被覆膜を形成することを特徴とする請求項１に記載の製造方法。
3. 前記被覆膜は二酸化シリコンであることを特徴とする請求項２に記載の製造方法。
4. 前記被覆膜は多結晶シリコン又はアモルファスシリコンであることを特徴とする請求項２に記載の製造方法。
5. 前記被覆膜を形成するステップは、前記被覆膜によって前記ボイド欠陥を充填することを特徴とする請求項４に記載の製造方法。
6. 前記半導体基板はＳＯＩ（Silicon On Insulator）基板であることを特徴とする請求項２乃至５のいずれか１に記載の製造方法。
7. 前記半導体基板はＳＯＳ（Silicon On Sapphire）基板又はＳＯＱ（Silicon On Quartz）基板であることを特徴とする請求項２乃至５のいずれか１に記載の製造方法。

Images