CN101877306B - 通过曝光工艺在晶片上制造图案的方法 - Google Patents
通过曝光工艺在晶片上制造图案的方法 Download PDFInfo
- Publication number
- CN101877306B CN101877306B CN200910252946.6A CN200910252946A CN101877306B CN 101877306 B CN101877306 B CN 101877306B CN 200910252946 A CN200910252946 A CN 200910252946A CN 101877306 B CN101877306 B CN 101877306B
- Authority
- CN
- China
- Prior art keywords
- exposure
- wafer
- fence
- photoresist
- place
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 64
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 133
- 238000011161 development Methods 0.000 claims abstract description 17
- 239000007800 oxidant agent Substances 0.000 claims description 79
- 230000001590 oxidative effect Effects 0.000 claims description 79
- 238000003860 storage Methods 0.000 claims description 66
- 238000010023 transfer printing Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000003795 chemical substances by application Substances 0.000 claims description 6
- 238000002360 preparation method Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 82
- 230000007547 defect Effects 0.000 description 37
- 238000005516 engineering process Methods 0.000 description 26
- 230000004888 barrier function Effects 0.000 description 11
- 230000018109 developmental process Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000717 retained effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000011218 segmentation Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000008485 antagonism Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Engineering & Computer Science (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
一种通过曝光工艺在晶片上制造图案的方法,包括:形成具有斜面的栅栏于该晶片的边缘部分中。该斜面指向该晶片的内侧。形成延伸以覆盖该栅栏的第一光致抗蚀剂层于该晶片上。通过对第一光致抗蚀剂层实施第一曝光及显影,来形成第一光致抗蚀剂图案。使用第一光致抗蚀剂图案及该栅栏作为蚀刻掩模,实施蚀刻工艺。通过使用光遮蔽片,选择性曝光负性抗蚀剂,来形成该栅栏,以及此时,该第一光致抗蚀剂层形成为包括正性抗蚀剂。
Description
相关申请案的交叉引用
主张在2009年4月30日提出的韩国专利申请案第10-2009-0038126号的优先权,该申请案的全部公开内容通过引用被并入。
技术领域
本发明总体上涉及一种半导体装置,以及更特别地,涉及一种通过曝光工艺在晶片上制造图案的方法。
背景技术
实施光刻工艺,以将半导体装置集成在晶片上。通过以曝光工艺将在光掩模上所形成的电路图案的布局转印至晶片上的光致抗蚀剂层上,来形成光致抗蚀剂图案,以及通过包括蚀刻工艺(使用该光致抗蚀剂图案作为蚀刻掩模)的构图工艺来形成依据所设计的电路图案的布局的晶片图案。
图1示出在光刻工艺中所使用的光掩模。参考图1,光掩模10被制造成矩形或四边形形状,并设置有掩模场区(mask field region)11作为待曝光的区域。在该掩模场区11内配置芯片区13。所述芯片区13配置有依据所设计的电路图案的布局的掩模图案。在场区11周围配置框架区15,作为光遮蔽区域。因为配置有芯片区13的掩模场区11呈矩形或四边形形状,所以如图2所示,依据掩模场区11的形状,在单次曝光照射(exposure shot)下在晶片21上的光致抗蚀剂层23上所曝光的曝光场区30变成具有矩形或四边形形状。
因为晶片21形成为圆形形状,所以可以通过在晶片21的中间所设置的全场区31中的曝光照射,将整个掩模场区11完全转印至在晶片21的中间的曝光场区30。另一方面,在该晶片的周缘部分上无法完全转印整个掩模场区11,而是通过在晶片21的周缘部分上所设置的部分场区33中的曝光照射来部分转印该掩模场区11。因为在此部分场区33中无法完全图案转印该掩模场区11,所以不在此部分场区33上实施曝光照射,而将晶片21中的装置集成局限至全场区31或晶片21的中间部分。因为当在部分场区33中实施曝光图案转印时可预期每一晶片21的装置数目的产量的增加,所以已经在研究一种用于通过曝光在部分场区33上实现图案转印的方法。
然而,当通过对部分场区33进行曝光照射来实施图案转印时,在部分场区33中产生晶片图案缺陷,并且因这些图案缺陷所造成的不良图案可能在后续工艺中作为粒子,成为造成整个晶片21上的其它缺陷的因素。观察显示此图案缺陷起因于在部分场区33上曝光时所造成的曝光缺陷。例如,当在用于形成半导体装置(例如,DRAM存储装置)的电容器的储存节点的工艺中在此部分场区33上实施曝光时,如图3所示,可看到在储存节点61中产生缺陷及错误。
参考图3,根据实验可证实:当通过曝光来转印用于在晶片21上的部分场区33上形成储存节点61的光掩模时,产生储存节点61丢失的缺陷63、储存节点61尺寸缩小的缺陷65、相邻储存节点61连接的缺陷67或其它缺陷。此外已证实:绝缘层51丢失的缺陷可能发生在内部形成有储存节点61的单元区41周围的周边区43中。为确保在有限面积中DRAM装置的电容器的更大电容量,该储存节点61形成为柱状(例如,圆柱及圆筒),其电连接至晶体管装置。该储存节点61形成为相比于底面积具有非常大高度的柱状,以增加介电层的有效面积,因此,在曝光工艺中所产生的微小图案缺陷可能导致储存节点61的形状的严重缺陷。
如上所述,因为在部分场区33上通过曝光所实施的图案转印具有许多缺陷因素(包括储存节点缺陷63、65及67),所以期望发展一种通过转印图案在部分场区33中集成半导体装置的方法,图案缺陷的产生在部分场区33中受到限制。
发明内容
本发明的实施例涉及一种用于制造图案的方法,其能够制造诸如储存节点的晶片图案,同时限制在晶片的边缘区域中的部分区中的图案缺陷。
在一方面中,一种用于在晶片上形成图案的方法包括:形成具有斜面的栅栏(fence)于该晶片的边缘部分中;形成延伸以覆盖该栅栏的第一光致抗蚀剂层于该晶片上;通过对该第一光致抗蚀剂层实施第一曝光及显影,形成第一光致抗蚀剂图案;以及使用所述第一光致抗蚀剂图案及该栅栏作为蚀刻掩模,实施蚀刻工艺。使该斜面指向该晶片的内侧。
在另一方面中,一种用于在晶片上形成图案的方法包括:形成第一光致抗蚀剂层于该晶片上;设置该晶片于曝光设备的透镜部下方;设置用于开放该晶片的边缘部的光遮蔽片(light shielding blade)于该透镜部上方;通过实施第一曝光,形成栅栏于该晶片的边缘部分中,其中该第一曝光通过提供经过该光遮蔽片的曝光光线导致对该第一光致抗蚀剂层的散焦;形成第二光致抗蚀剂层于形成有该栅栏的晶片上;通过对该第二光致抗蚀剂层实施第二曝光及显影,形成第二光致抗蚀剂图案;以及使用所述第二光致抗蚀剂图案及该栅栏来实施蚀刻工艺。该栅栏包括指向该晶片的内侧的斜面。
在又一方面中,一种用于在晶片上形成图案的方法包括:形成用于对储存节点提供柱状的牺牲层于该晶片上;形成第一光致抗蚀剂层于该牺牲层上;设置该晶片于曝光设备的透镜部下方;设置用于开放该晶片的边缘部的光遮蔽片于该透镜部上方;通过实施第一曝光,形成栅栏于该晶片的边缘部分中,其中该第一曝光通过提供经过该光遮蔽片的曝光光线导致对该第一光致抗蚀剂层的散焦;形成第二光致抗蚀剂层于形成有该栅栏的晶片上;通过对该第二光致抗蚀剂层实施第二曝光及显影,形成第二光致抗蚀剂图案;通过实施使用所述第二光致抗蚀剂图案及该栅栏的蚀刻工艺,形成穿过该牺牲层的开孔;以及形成根据该开孔的轮廓的储存节点。该栅栏包括指向该晶片的内侧的斜面。
优选地,形成该栅栏的步骤包括形成该栅栏以包括对抗第一光致抗蚀剂层的显影且在使该第一光致抗蚀剂图案显影时不被显影的第二光致抗蚀剂。
优选地,该第二光致抗蚀剂包括负性抗蚀剂及该第一光致抗蚀剂层包括正性抗蚀剂。
优选地,实施第二曝光的步骤包括实施刻意造成该散焦有大于该第二光致抗蚀剂层的厚度的数值的第二曝光。
优选地,实施第二曝光的步骤包括实施刻意造成该散焦有数个毫米的范围的第二曝光。
优选地,提供光遮蔽片的步骤包括提供包括两个片部的光遮蔽片,其中该两个片部以开口区域控制要形成有该栅栏的部分的宽度。
优选地,实施该第二曝光的步骤包括:通过排除在该光遮蔽片与该透镜部间放入光掩模,及通过在光遮蔽片的放入位置与该光掩模要放入位置间的间隔来增加该散焦,实施该第二曝光。
优选地,形成该栅栏的步骤包括:形成第二光致抗蚀剂层于该晶片上;制备包括要被图案转印至该第一光致抗蚀剂层上的掩模场区的光掩模;基于该晶片来设置曝光场区的图,其中在该第一曝光时对所述曝光场区实施在该掩模场区上的曝光照射;分割所述曝光场区成为其上要完全转印整个掩模场区的全场区及其上要转印该掩模场区的部分的部分场区;以及对该第二光致抗蚀剂层实施第二曝光,以便在该部分场区中的晶片的边缘端附近配置该栅栏。
优选地,实施该第一曝光的步骤包括实施该第一曝光以便通过一次曝光照射在该部分场区上转印整个掩模场区。
优选地,形成储存节点的步骤包括形成包括根据该开孔的轮廓的圆筒形状或填充该开孔的圆柱形状的储存节点。
本发明的实施例可提供一种用于制造图案的方法,其能制造诸如储存节点的晶片图案,同时在晶片的边缘区域中的部分区中限制图案缺陷。
附图说明
图1是示出在光刻工艺中所使用的光掩模的视图;
图2是示出在曝光工艺中在其上实施曝光照射的场的晶片图;
图3是示出在晶片的边缘部分中所产生的储存节点缺陷的视图;
图4是示出储存节点的形状的示范图;
图5和图6是示出储存节点掩模的示范图;
图7至9是示出图案抑制栅栏的示范图;
图10和图11是示出通过该图案抑制栅栏实现的图案缺陷抑制的效果的示范图;
图12至14是示出用于在图案抑制栅栏上造成斜面的工艺的示范图;
图15是示出使光致抗蚀剂层曝光的工艺的示范图;以及
图16至20是示出形成储存节点的工艺的示范图。
具体实施方式
以下,将参考附图来详细描述一种用于制造光掩模的方法。
在所公开的技术中,通过使用光掩模在晶片的边缘区域中的部分场区上实施曝光照射来实施图案转印,其中仅部分确保对应于光掩模的曝光场区的晶片区域。此时,为防止在图案转印时曝光失败的产生,在晶片的对应于部分场区的边缘区域中放入用于抑制图案转印的栅栏(fence),以便在曝光时防止图案转印的失败。可通过分开的第一光致抗蚀剂层涂布及第一曝光工艺来形成此栅栏。涂布第二光致抗蚀剂层,以覆盖该栅栏。在第二光致抗蚀剂层上通过第二曝光对用于在晶片上实现晶片图案的图案进行曝光。
为了防止因栅栏的放入所造成的高度差而突然增加在栅栏附近的所涂布的第二光致抗蚀剂层的厚度,使该栅栏形成为具有指向晶片中间的和缓斜率的斜面。栅栏的斜面具有可减少第二光致抗蚀剂层的厚度的变动的斜率。例如,和缓地形成栅栏的斜面,以便具有小于约45°的斜率。
通过放入栅栏来防止通过曝光在晶片的放置有栅栏的边缘区域中形成晶片图案,可以防止在晶片的边缘中产生图案转印失败。并且,因为该栅栏具有指向晶片内侧的斜面,所以可以防止在栅栏附近的区域中第二光致抗蚀剂层的厚度的变动,并因此防止因厚度变动所造成的曝光失败及图案缺陷。可有效地使用这些技术,以在晶片的边缘区域中的部分场区中形成具有柱状(例如,圆筒及圆柱)的储存节点。
虽然公开一种形成DRAM装置的电容器的储存节点的工艺,但是如果包括一种以曝光工艺在晶片的边缘部分中的部分场区上转印图案的工艺,则可修改所述技术成为一种形成除储存节点以外的晶片图案的工艺。
参考图4,诸如DRAM的半导体装置的存储单元包括在硅晶片100上集成的单元晶体管(未显示)及单元电容器(未显示)。为了提高单元电容器的电容量,采用一种以具有柱状(例如,圆筒形状及圆柱形状)的三维形状形成储存节点150的工艺。使储存节点150形成为与储存节点接点120对齐及连接,以便与单元晶体管电连接,其中该储存节点接点120穿过层间绝缘层110。引入用于引导该储存节点具有柱状的牺牲层130,及在要形成有该储存节点150的位置处形成穿过该牺牲层130的开孔131。形成该储存节点150,以填充开孔131,以及选择性地移除与储存节点150相邻的牺牲层130的一部分,以暴露储存节点150的外壁。此时,在周边区上所放置的牺牲层130部分保留作为剩余绝缘层133,以便减少单元区与周边区间的高度差,以及防止储存节点150在移除牺牲层130的工艺期间倒下或移动。将描述关于形成储存节点150的工艺的另外公开技术。
参考图5,在晶片100上的单元区中形成构成DRAM装置的存储单元的单元晶体管(未显示),以及覆盖单元晶体管的层间绝缘层110由诸如氧化硅(SiO2)的绝缘材料所形成。穿过层间绝缘层110且电连接至单元晶体管的储存节点接点120由诸如导电多晶硅的导电材料所形成,以及用于向储存节点提供柱状的模子的牺牲层130由诸如氧化硅的绝缘材料所形成。通过光刻工艺实施一种形成用于在此牺牲层130上选择性地蚀刻出开孔131的蚀刻掩模140的工艺。
如图6所示,获得要被图案转印至光致抗蚀剂层上以形成蚀刻掩模140的掩模布局,以便在其中配置对应于开孔131的孔图案231。此时,孔图案231的外侧部分233对应于剩余绝缘层133,以及孔图案231没有被配置在该外侧部分233中。光掩模依据孔图案231的布局设置有光掩模图案。此时,制造该光掩模,以便如图1所示,在掩模的整个区域中配置掩模场区11及芯片区13,及在曝光工艺中使用整个掩模区域。当使用此光掩模在晶片100上图案转印孔图案231的布局时,如参照图2所描述的,不可能以曝光照射在部分场区33上图案转印整个掩模场区11及芯片区13。因此,如参考图3所描述的,产生储存节点缺陷63、65及67以及丢失绝缘层的部分53。在所公开的技术中,采用一种在孔图案231的曝光转印前形成栅栏以抑制在此部分场区33中的图案缺陷的工艺。
如参考图3所述,储存节点缺陷63、65及67的产生与通过其中绝缘层丢失的部分53开放晶片(图3的21)的边缘部分的现象有关。当如图1所示,曝光转印整个掩模区域(包括掩模场区11及芯片区13)时,因面积不足而在该部分场区上只图案转印芯片区13的某些部分,以及因此如图3所示,绝缘层51无法保持在储存节点61的外侧部分中。在公开的技术中,在曝光工艺前放入栅栏,以便绝缘层51保留在此部分场区的外边缘中,由此造成在此栅栏部分上的图案转印的实际抑制或排除。因此,在后续工艺中使牺牲层(图4及5的130)保留作为剩余绝缘层。
参考图7,在晶片100上设置在其上实施曝光照射的曝光场区300的图,以及于是设置在其上完全转印整个掩模场区(图1的11)的全场区301及在外缘部分中的部分场区303。在晶片100的周边中设置栅栏区401,使得该栅栏区401延伸,以与部分场区303的周边重叠。该栅栏区401设置成为其上抑制或排除通过曝光的图案转印的区域。
参考图8,在晶片100的对应于栅栏区401的部分上形成栅栏410。如图9所示(示出沿着图8的线A-A′的剖面),在于牺牲层(图5的130)上涂布要用作蚀刻掩模140的第一光致抗蚀剂层420之前,在晶片100的边缘部分上形成具有斜面411的栅栏410。此时,斜面411形成为指向晶片100的中心,以及倾斜角B具有减少第二光致抗蚀剂层的厚度变动的斜率。例如,使栅栏410的斜面411和缓地形成具有小于约45°的斜率。
当在形成有牺牲层(图5的130)的晶片100上涂布形成为覆盖栅栏410的第一光致抗蚀剂层以便形成蚀刻掩模140时,第一光致抗蚀剂层420的厚度t1因该栅栏410高度的影响而在栅栏410附近被增加至厚度t2。然而,当第一光致抗蚀剂层420是用于ArF光源的正性抗蚀剂时,使第一光致抗蚀剂层420形成为小于100nm的厚度t1。因为有效散焦范围在ArF曝光中不大于150nm,所以当限制该厚度t2小于150nm时,可在曝光工艺期间防止曝光失败的产生。栅栏410的斜面411限制第一光致抗蚀剂层420的厚度t2突然增加,因而使第一光致抗蚀剂层420的厚度t2维持在小于150nm。
如图10所示,当考虑具有小斜面且因而具有实际突然下降的垂直侧壁的栅栏415时,假设该栅栏415的厚度为约300nm时,纵使t1为100nm,在栅栏415附近的第一光致抗蚀剂层421的厚度t3可能会增加至400nm。当考虑在ArF曝光工艺中设备的构造所允许的最大散焦范围不大于150nm时,实际上在第一光致抗蚀剂层421的具有厚度t3的区域中不可能有正常曝光。
当在第一光致抗蚀剂层421上曝光用来提供用于储存节点的开孔的图案428时,可使图案428在具有正常厚度t1的部分中以该图案的所需临界尺寸(CD)曝光,但是该图案428可形成为小于所需CD的尺寸,以及因此导致在栅栏415附近的具有较厚厚度t3的部分中形成不良图案429。另外,在此部分中可能无法实际完成构图。当如上所述因曝光失败而产生不良图案429时,也会在要在使用此不良图案429作为蚀刻掩模的蚀刻工艺中形成的开孔中产生缺陷(包括例如开孔形成为小于所需CD、没有确保底部的CD或没有暴露底部的缺陷)。
在此情况中,如图11所示,形成用于填充该开孔的储存节点151无法确保与其下方储存节点接点的接触面积达到所需程度,以及因此会产生储存节点151倒下的缺陷152或储存节点151的丢失。换言之,因曝光失败所造成的在栅栏415附近的储存节点缺陷152以各种缺陷63、65及67的形式来呈现,如参照图3所描述的。当考虑光致抗蚀剂层的流动性时,因为第一光致抗蚀剂层421的斜率极限为约15°,所以具有会产生曝光失败的增加厚度的部分达到约1000nm的宽度。当假设储存节点151与栅栏415间的距离为约500nm及储存节点151之间的距离为约100nm时,会在至少5行储存节点151中产生缺陷152。为通过栅栏415的放入来抑制该缺陷,如图9所示,栅栏410形成为具有斜面411。
参考图12,在形成有牺牲层(图5的130)的晶片100上涂布第二光致抗蚀剂层413及实施晶片边缘曝光(WEE),以移除在晶片100的周边中的第二光致抗蚀剂层413的部分。之后,对该第二光致抗蚀剂层413实施用于曝光栅栏区(图7的401)的第一曝光工艺。因为用于实际形成蚀刻掩模(图5的140)的第一光致抗蚀剂图案主要是由正性抗蚀剂所形成,所以该第二光致抗蚀剂层413由负性抗蚀剂所形成,以便可保持该第二光致抗蚀剂层413,而不会在使该正性抗蚀剂显影的工艺中被显影。
也可使用其它不同于该负性抗蚀剂的抗蚀剂材料来形成该第二光致抗蚀剂层413,只要该材料是可在使该第一光致抗蚀剂图案显影时避免被显影的抗蚀剂。然而,因为使该栅栏区401局限至晶片100的边缘,所以优选利用负性抗蚀剂来形成第二光致抗蚀剂层413,以减少在第一曝光工艺中所花费的时间。因为ArF曝光设备通常是昂贵的,所以第二光致抗蚀剂层413由可通过曝光设备(例如,I线曝光设备)来曝光的I线负性抗蚀剂所形成,该I线曝光设备具有比ArF曝光设备低的曝光分辨率。此时,使该I线负性抗蚀剂形成为约300nm的厚度。
当对第二光致抗蚀剂层413实施第一曝光以形成栅栏410时,造成散焦具有非常大的宽度,以便使栅栏410具有斜面411。然而,由用于实施该曝光工艺的曝光设备所提供的散焦范围不足以确保栅栏410上的斜面411。该曝光设备具有一种下面这样的结构:在晶片上配置透镜部510及将光掩模520放入第一曝光光线501入射至透镜510的路径上。该光掩模520具有一种在透明基板521上配置掩模图案525的结构,以及因此通过第一曝光光线501将掩模图案525的形状转印至晶片上。一般曝光设备所提供的散焦可通过在晶片100、光掩模520及透镜部510间的相对位置变化来获得且不大于数微米(μm),以及通过此散焦可形成的斜面的宽度实际上变成不大于数十纳米。
依据所公开的技术的栅栏410的斜面411的宽度d应该是数百纳米(例如,500至1000nm)。这是因为斜面411应该和缓地倾斜,以抑制第一光致抗蚀剂层410的厚度变动的形成,以覆盖栅栏410。然而,很难在曝光设备中使用该光掩模520来曝光时,以所允许的散焦范围来确保在栅栏410上的此斜面411。为确保较大散焦,移走光掩模520及在光掩模520的放入位置上方单独放入光遮蔽片530。因为可在比光掩模520的放入位置距离晶片100更大的位置上放入光遮蔽片530,所以可增加散焦范围至数个毫米的大小。通过散焦的增加,使第二光致抗蚀剂层413的散焦增加达到数百纳米,以及使栅栏410的侧壁曝光成为具有和缓斜率的斜面411。
因为第二光致抗蚀剂层413由I线负性抗蚀剂所形成,所以引入该曝光光线501作为I线光线。因为以该I线光线实施用于形成栅栏410的第一曝光,所以可通过使用I线曝光设备来实现成本降低。
参考图13及14,光遮蔽片530具有引入且彼此交叉的第一及第二片531及533,以便在晶片100上提供光透射区域537,以及可通过相对运动来改变光透射区域537的大小及形状。如图13所示,组合第一及第二片531及533,以便使在部分场区303中的第一光致抗蚀剂层410的部分与所设置的栅栏区401对齐,以及连续提供该第一曝光的第一照射541、第二照射543及第三照射545,由此能够实施与栅栏区401对齐的曝光。之后,实施显影工艺,以形成如图9所示的栅栏410,以及通过涂布用于ArF光源的正性抗蚀剂达到约100nm厚,形成该第一光致抗蚀剂层420,以覆盖栅栏410。
参考图15,在用于ArF曝光设备的ArF光源的透镜部610下方安装涂布有第一光致抗蚀剂层420的晶片100,以及使用ArF光线的第二曝光光线601来实施该第二曝光。此时,将设置有掩模图案635的光掩模630放入第二曝光光线在透镜部610上的入射路径中。掩模图案635提供要被转印至晶片100上的孔图案(图6的231)至基板631的光透射区域。配置该光掩模630,以便如图1所示,实施在掩模的整个区域上的曝光。
在如图7所示的晶片图的所有曝光场区300上连续实施此第二曝光工艺。换言之,实施该第二曝光工艺,以便不仅在晶片100的中间的全场区301上,而且在部分场区303上,使整个掩模场区(图1的11)曝光。不需要增加曝光照射的数目大于部分场区303的数目,以在部分场区303上实施该第二曝光。因此,不需要单独分割及曝光该部分场区303,以及不需要单独制造用于分区曝光所需的光掩模。可考虑一种分割该部分场区303成与晶片100重叠的分区区域及个别曝光所述分区区域的方法,但是此分区曝光需要用于分区曝光的整个掩模场区(图1的11)的分割,以及可能需要多个分区曝光,以通过分割的区域来曝光一个部分场区303。在所公开的技术中,不需要这样的分区曝光工艺,以及可对部分场区303实施关于整个掩模场区的曝光,由此防止曝光工艺时间的过度增加。
参考图16,使第一光致抗蚀剂层420经历第二曝光,以在牺牲层130上形成第一光致抗蚀剂图案421。该第一光致抗蚀剂图案421形成作为用于选择性蚀刻出开孔131的蚀刻掩模(图5的140),以便给予该储存节点(图5的150)柱状。此时,不仅在晶片100的全场区301上,而且在部分场区303上,可通过第二曝光来正常构图第一光致抗蚀剂图案421而没有缺陷。在部分场区303的边缘部分中所形成的栅栏410在后续显影工艺中不被移除并保留,因为它在第二曝光时不被曝光。在栅栏410上所曝光及显影的第一光致抗蚀剂图案423变成虚设图案423,以及通过栅栏410与其下方的牺牲层130分隔。因为以栅栏410的斜面411抑制在栅栏410附近的第一光致抗蚀剂层420的厚度变动,所以防止在栅栏410的附近C所放置的第一光致抗蚀剂图案421中的曝光失败或所得图案缺陷的产生。
参考图17,使用第一光致抗蚀剂图案421作为蚀刻掩模(图5的140),实施对牺牲层130的选择性蚀刻。因此,形成穿过该牺牲层130的开孔。因为防止在部分场区303的第一光致抗蚀剂图案421中的缺陷,所以也可防止没有在部分场区303上正常开出该开孔131的缺陷。因此,可确保在该部分场区303上的开孔131的底部的CD。同时,因为虚设图案423处于通过栅栏410与牺牲层130分隔的状态及栅栏410在蚀刻工艺时保护其下方的牺牲层133部分,所以有效抑制根据虚设图案423的形状的不良开孔的产生。
参考图18,在选择性移除第一光致抗蚀剂图案421及栅栏410后,沉积根据该开孔131的轮廓的导电层(例如,氮化钛(TiN)层)并通过化学机械抛光(CMP)对其进行抛光,以实施节点分离,由此形成具有圆筒状的储存节点150。此时,当沉积该导电层以便完全填充开孔131以及实施节点分离时,可形成具有圆柱形状的储存节点。
参考图19,形成第三光致抗蚀剂图案460,其中第三光致抗蚀剂图案460选择性暴露形成有该储存节点150的部分,以及选择性移除该第三光致抗蚀剂图案460所暴露的牺牲层130的部分,以暴露该储存节点150的外侧面。在周边区上的牺牲层130的部分保留作为第一保留绝缘层130,及可使第二保留绝缘层135保留在形成有栅栏410的部分上。
一起参考图19与图20,因为通过该栅栏410的放入来抑制在栅栏(图17的410)附近的开孔131的图案缺陷,所以也可抑制在该开孔131中所形成的储存节点150中的缺陷的产生。因此,因为甚至在该部分场区303中也可形成正常储存节点150,所以可在该部分场区303中集成电容器。结果,可在该部分场区303中集成存储半导体装置,及因而增加每一晶片100的存储装置芯片的产量。
虽然已参考特定实施例来描述本发明,但是本领域内的技术人员将明显易知,可以在不脱离所附权利要求所界定的本发明的精神及范围内实施各种变更及修改。
Claims (16)
1.一种用于在晶片上形成图案的方法,包括:
形成具有斜面的栅栏于所述晶片的边缘部分中,其中所述斜面指向所述晶片的内侧;
形成延伸以覆盖所述栅栏的第一光致抗蚀剂层于所述晶片上;
通过对第一光致抗蚀剂层实施第一曝光及显影,形成第一光致抗蚀剂图案;以及
使用第一光致抗蚀剂图案及所述栅栏作为蚀刻掩模来实施蚀刻工艺,
其中形成栅栏的步骤包括形成所述栅栏以包括第二光致抗蚀剂,第二光致抗蚀剂对抗第一光致抗蚀剂层的显影且在使第一光致抗蚀剂图案显影时不被显影。
2.如权利要求1的方法,进一步包括:
在形成所述栅栏前,形成牺牲层于所述晶片上,以向储存节点提供柱状;
通过所述蚀刻工艺形成穿过所述牺牲层的开孔;以及
形成所述储存节点,以便具有根据所述开孔的轮廓的圆筒形状或填充所述开孔的圆柱形状。
3.如权利要求1的方法,其中第二光致抗蚀剂包括负性抗蚀剂以及该第一光致抗蚀剂层包括正性抗蚀剂。
4.如权利要求1的方法,其中栅栏的形成包括:
形成第二光致抗蚀剂层于所述晶片上;以及
实施对第二光致抗蚀剂层刻意造成散焦的第二曝光及形成所述栅栏,其中该散焦造成所述斜面。
5.如权利要求4的方法,其中实施第二曝光的步骤包括实施刻意造成该散焦达到大于第二光致抗蚀剂层的厚度的数值的第二曝光。
6.如权利要求4的方法,其中实施第二曝光的步骤包括实施刻意造成该散焦具有数个毫米的范围的第二曝光。
7.如权利要求4的方法,其中该第二曝光包括:
设置所述晶片于曝光设备的透镜部下方;
设置用于开放要形成有所述栅栏的部分的光遮蔽片于所述透镜部上方;以及
实施第二曝光,其中对第二光致抗蚀剂层的所述散焦通过提供经由所述光遮蔽片的曝光光线所造成。
8.如权利要求7的方法,其中提供光遮蔽片的步骤包括提供包括两个片部的光遮蔽片,其中所述两个片部以开口区域控制要形成有所述栅栏的部分的宽度。
9.如权利要求1的方法,其中形成栅栏的步骤包括:
形成第二光致抗蚀剂层于所述晶片上;
制备包括要被图案转印至第一光致抗蚀剂层上的掩模场区的光掩模;
基于所述晶片来设置曝光场区的图,其中在第一曝光时对所述曝光场区实施在所述掩模场区上的曝光照射;
分割所述曝光场区为其上要完全转印整个掩模场区的全场区及其上要转印所述掩模场区的部分的部分场区;以及
对第二光致抗蚀剂层实施第二曝光,以便在所述部分场区中的所述晶片的边缘端的附近配置所述栅栏。
10.如权利要求9的方法,其中实施该第一曝光的步骤包括实施该第一曝光而使得整个掩模场区通过一次曝光照射被转印在所述部分场区上。
11.一种用于在晶片上形成图案的方法,包括:
形成第一光致抗蚀剂层于所述晶片上;
设置所述晶片于曝光设备的透镜部下方;
设置用于开放所述晶片的边缘部的光遮蔽片于所述透镜部上方;
通过实施第一曝光,形成栅栏于所述晶片的边缘部分中,其中该第一曝光通过提供经过所述光遮蔽片的曝光光线导致对第一光致抗蚀剂层的散焦,所述栅栏包括指向所述晶片的内侧的斜面;
形成第二光致抗蚀剂层于形成有所述栅栏的晶片上;
通过对第二光致抗蚀剂层实施第二曝光及显影,形成第二光致抗蚀剂图案;以及
使用第二光致抗蚀剂图案及所述栅栏来实施蚀刻工艺,
其中形成栅栏的步骤包括形成所述栅栏以包括第二光致抗蚀剂,第二光致抗蚀剂对抗第一光致抗蚀剂层的显影且在使第一光致抗蚀剂图案显影时不被显影。
12.如权利要求11的方法,进一步包括:
在形成栅栏前,形成用于向储存节点提供柱状的牺牲层于所述晶片上;
通过所述蚀刻工艺形成穿过所述牺牲层的开孔;以及
形成所述储存节点,以便具有根据所述开孔的轮廓的圆筒形状或填充所述开孔的圆柱形状。
13.如权利要求11的方法,其中形成该栅栏的步骤包括:
制备包括通过第二曝光要被图案转印至第二光致抗蚀剂层上的掩模场区的光掩模;
基于所述晶片来设置曝光场区的图,其中在该第二曝光时对所述曝光场区实施在所述掩模场区上的曝光照射;
分割所述曝光场区成为其上要完全转印整个掩模场区的全场区及其上只转印所述掩模场区的部分的、在所述晶片的边缘部分中的部分场区;以及
通过配置所述光遮蔽片,使得所述栅栏布置在所述部分场区中的晶片的边缘端中,来实施该第一曝光。
14.一种用于在晶片上形成图案的方法,包括:
形成用于向储存节点提供柱状的牺牲层于所述晶片上;
形成第一光致抗蚀剂层于所述牺牲层上;
设置所述晶片于曝光设备的透镜部下方;
设置用于开放所述晶片的边缘部的光遮蔽片于所述透镜部上方;
通过实施第一曝光,形成栅栏于所述晶片的边缘部分中,其中该第一曝光通过提供经过所述光遮蔽片的曝光光线导致对第一光致抗蚀剂层的散焦,其中所述栅栏包括指向所述晶片的内侧的斜面;
形成第二光致抗蚀剂层于形成有所述栅栏的晶片上;
通过对第二光致抗蚀剂层实施第二曝光及显影,形成第二光致抗蚀剂图案;
通过实施使用所述第二光致抗蚀剂图案及所述栅栏的蚀刻工艺,形成穿过所述牺牲层的开孔;以及
形成根据所述开孔的轮廓的储存节点,
其中形成栅栏的步骤包括形成所述栅栏以包括第二光致抗蚀剂,第二光致抗蚀剂对抗第一光致抗蚀剂层的显影且在使第一光致抗蚀剂图案显影时不被显影。
15.如权利要求14的方法,其中形成储存节点的步骤包括形成包括根据所述开孔的轮廓的圆筒形状或填充所述开孔的圆柱形状的储存节点。
16.如权利要求14的方法,其中形成该栅栏的步骤包括:
制备包括通过第二曝光要被图案转印至第二光致抗蚀剂层上的掩模场区的光掩模;
基于所述晶片来设置曝光场区的图,其中在该第二曝光时对所述曝光场区实施在所述掩模场区上的曝光照射;
分割所述曝光场区成为其上要完全转印整个掩模场区的全场区及其上只转印所述掩模场区的部分的、在晶片的边缘部分中的部分场区;以及
通过配置所述光遮蔽片,使得所述栅栏设置于在所述部分场区中的所述晶片的边缘端中,来实施该第一曝光。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090038126A KR101057192B1 (ko) | 2009-04-30 | 2009-04-30 | 노광 과정으로 웨이퍼 상에 패턴을 형성하는 방법 |
KR10-2009-0038126 | 2009-04-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101877306A CN101877306A (zh) | 2010-11-03 |
CN101877306B true CN101877306B (zh) | 2014-12-17 |
Family
ID=43019829
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200910252946.6A Expired - Fee Related CN101877306B (zh) | 2009-04-30 | 2009-12-04 | 通过曝光工艺在晶片上制造图案的方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8444867B2 (zh) |
KR (1) | KR101057192B1 (zh) |
CN (1) | CN101877306B (zh) |
TW (1) | TWI452628B (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102466978B (zh) * | 2010-11-11 | 2014-11-05 | 无锡华润上华半导体有限公司 | 光刻曝光机及光刻曝光方法 |
US9372406B2 (en) * | 2012-04-13 | 2016-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Film portion at wafer edge |
KR102599668B1 (ko) | 2016-05-09 | 2023-11-07 | 삼성전자주식회사 | 수직형 반도체 소자 및 이의 제조 방법 |
US10639679B2 (en) * | 2017-04-03 | 2020-05-05 | International Business Machines Corporation | Removing a residual photo-mask fence in photolithography |
CN110707044B (zh) * | 2018-09-27 | 2022-03-29 | 联华电子股份有限公司 | 形成半导体装置布局的方法 |
TW202027189A (zh) * | 2019-01-07 | 2020-07-16 | 力晶積成電子製造股份有限公司 | 晶粒的標記方法、晶圓及晶粒 |
KR20210021227A (ko) | 2019-08-16 | 2021-02-25 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
CN112034679B (zh) * | 2020-10-20 | 2024-03-19 | 上海华力微电子有限公司 | 一种用于检测曝光机台透镜眩光程度的光掩膜版及方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05217885A (ja) * | 1992-01-31 | 1993-08-27 | Canon Inc | 周辺露光装置 |
KR20010093006A (ko) * | 2000-03-28 | 2001-10-27 | 윤종용 | 웨이퍼 에지 처리 방법 |
CN1757097A (zh) * | 2003-03-04 | 2006-04-05 | S.O.I.Tec绝缘体上硅技术公司 | 对多层晶片的环圈的预防性处理工艺 |
JP2009088549A (ja) * | 2008-12-01 | 2009-04-23 | Kawasaki Microelectronics Kk | 露光方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69109547T2 (de) * | 1990-07-06 | 1996-01-18 | Seiko Epson Corp | Verfahren zur Herstellung eines Substrates für eine Flüssigkristall-Anzeigevorrichtung. |
JPH04315432A (ja) | 1991-04-15 | 1992-11-06 | Eastman Kodak Japan Kk | 電子デバイス製造方法 |
US5940732A (en) * | 1995-11-27 | 1999-08-17 | Semiconductor Energy Laboratory Co., | Method of fabricating semiconductor device |
JP3647436B2 (ja) * | 2001-12-25 | 2005-05-11 | キヤノン株式会社 | 電子放出素子、電子源、画像表示装置、及び電子放出素子の製造方法 |
US6872513B2 (en) * | 2002-11-26 | 2005-03-29 | Intel Corporation | Photoresist edge correction |
US7374866B2 (en) * | 2004-10-08 | 2008-05-20 | Texas Instruments Incorporated | System and method for exposure of partial edge die |
US20070048668A1 (en) | 2005-08-25 | 2007-03-01 | International Business Machines Corporation | Wafer edge patterning in semiconductor structure fabrication |
KR100955670B1 (ko) | 2006-09-29 | 2010-05-06 | 주식회사 하이닉스반도체 | 반도체 소자의 포토레지스트 패턴 형성방법 |
US8273523B2 (en) | 2006-12-28 | 2012-09-25 | Texas Instruments Incorporated | By-die-exposure for patterning of holes in edge die |
TWI339444B (en) * | 2007-05-30 | 2011-03-21 | Au Optronics Corp | Conductor structure, pixel structure, and methods of forming the same |
-
2009
- 2009-04-30 KR KR1020090038126A patent/KR101057192B1/ko active IP Right Grant
- 2009-10-20 US US12/582,530 patent/US8444867B2/en active Active
- 2009-10-22 TW TW098135700A patent/TWI452628B/zh not_active IP Right Cessation
- 2009-12-04 CN CN200910252946.6A patent/CN101877306B/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05217885A (ja) * | 1992-01-31 | 1993-08-27 | Canon Inc | 周辺露光装置 |
KR20010093006A (ko) * | 2000-03-28 | 2001-10-27 | 윤종용 | 웨이퍼 에지 처리 방법 |
CN1757097A (zh) * | 2003-03-04 | 2006-04-05 | S.O.I.Tec绝缘体上硅技术公司 | 对多层晶片的环圈的预防性处理工艺 |
JP2009088549A (ja) * | 2008-12-01 | 2009-04-23 | Kawasaki Microelectronics Kk | 露光方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101877306A (zh) | 2010-11-03 |
TWI452628B (zh) | 2014-09-11 |
US20100279505A1 (en) | 2010-11-04 |
TW201039388A (en) | 2010-11-01 |
KR20100119163A (ko) | 2010-11-09 |
KR101057192B1 (ko) | 2011-08-16 |
US8444867B2 (en) | 2013-05-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101877306B (zh) | 通过曝光工艺在晶片上制造图案的方法 | |
JP5334367B2 (ja) | 高密度集積回路の製造方法 | |
US7883836B2 (en) | Method for forming fine pattern with a double exposure technology | |
US8679729B2 (en) | Method for forming patterns of semiconductor device by using mixed assist feature system | |
US7998837B2 (en) | Method for fabricating semiconductor device using spacer patterning technique | |
WO2008064155A2 (en) | Stencil design and method for cell projection particle beam lithography | |
KR20140016664A (ko) | 더미 패턴들이 잔류하지 않는 미세 패턴 형성 방법 및 포토 마스크 시스템 | |
CN108231770B (zh) | 形成图案的方法 | |
JP2004022850A (ja) | 半導体記憶装置の製造方法 | |
KR100475074B1 (ko) | 반도체 소자의 커패시터의 스토리지 전극 제조 방법 | |
KR101096163B1 (ko) | 반도체장치 제조 방법 | |
KR101052929B1 (ko) | 노광 과정으로 웨이퍼 상에 패턴을 형성하는 방법 | |
US20200118812A1 (en) | Semiconductor device and manufacturing method thereof | |
US11651962B2 (en) | Method of forming patterns using reverse patterns | |
US20070045877A1 (en) | Method for forming alignment mark | |
KR100959724B1 (ko) | 반도체 소자의 미세 컨택홀 패턴 형성 방법 | |
CN111403269B (zh) | 图案化结构的制作方法 | |
US7687324B2 (en) | Semiconductor device and method of fabricating the same | |
KR20240064380A (ko) | 포토리소그래피 방법 및 이를 사용한 반도체 장치의 제조 방법 | |
US20090111059A1 (en) | Patterning Method of Semiconductor Device | |
KR20080090849A (ko) | 반도체 소자의 오버레이 버니어 형성 방법 | |
KR101037539B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
KR20010058967A (ko) | 반도체소자의 형성방법 | |
JP2000206668A (ja) | パタ―ン露光マスクおよびパタ―ン露光方法 | |
JP2008182123A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20141217 Termination date: 20161204 |
|
CF01 | Termination of patent right due to non-payment of annual fee |