JP2009272471A - 貼り合わせウェーハの製造方法 - Google Patents

貼り合わせウェーハの製造方法 Download PDF

Info

Publication number
JP2009272471A
JP2009272471A JP2008122049A JP2008122049A JP2009272471A JP 2009272471 A JP2009272471 A JP 2009272471A JP 2008122049 A JP2008122049 A JP 2008122049A JP 2008122049 A JP2008122049 A JP 2008122049A JP 2009272471 A JP2009272471 A JP 2009272471A
Authority
JP
Japan
Prior art keywords
wafer
layer
oxygen ion
active layer
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008122049A
Other languages
English (en)
Inventor
Akihiko Endo
昭彦 遠藤
Hideki Nishihata
秀樹 西畑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to JP2008122049A priority Critical patent/JP2009272471A/ja
Priority to KR1020090039219A priority patent/KR101066315B1/ko
Priority to TW098114998A priority patent/TW201009904A/zh
Priority to US12/436,728 priority patent/US20090280621A1/en
Priority to FR0953059A priority patent/FR2931013A1/fr
Publication of JP2009272471A publication Critical patent/JP2009272471A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

【課題】活性層の膜厚均一性に優れた貼り合わせウェーハを安価に製造できる貼り合わせウェーハの製造方法を提案する。
【解決手段】活性層用ウェーハへの酸素イオンの注入工程及びその後の熱処理工程で、形成する酸素イオン注入層におけるシリコン中に分散するSiO2粒子の体積分率を30%以上で80%以下とし、の活性層用ウェーハ部分の減厚化工程で、先の活性層用ウェーハへの酸素イオンの注入工程で形成した酸素イオン注入層を研磨ストップ層として用いてその活性層用ウェーハ部分に対し少なくとも研磨を行うものである。
【選択図】図3

Description

本発明は、貼り合わせウェーハの製造方法に関し、特に、酸素イオン注入層を研磨ストップ層として効果的に用いるようにした貼り合わせウェーハの製造方法に関するものである。
一般的な貼り合わせウェーハの製造方法としては、酸化膜(絶縁膜)が形成された一枚のシリコンウェーハに、もう一枚のシリコンウェーハを貼り合わせ、この貼り合わせたシリコンウェーハの一方を研削・研磨してSOI(Silicon On Insulator)層を形成する方法(研削研磨法)や、シリコンウェーハの内部に酸素イオンを打ち込んだのち、高温アニールを行うことによって、シリコンウェーハの内部に埋め込み酸化膜(BOX)層を形成し、該BOX層の上部をSOI層とする方法(SIMOX:Separation by Implanted Oxygen法)、SOI層側となるシリコンウェーハ(活性層用ウェーハ)の表層部に水素イオン等を打ち込んでイオン注入層を形成したのち、そのシリコンウェーハを支持基板用のシリコンウェーハと貼り合わせ、ついで熱処理により上記のイオン注入層で剥離させることによってSOI層を形成する方法(スマートカット法)等が知られている(SIMOX法については、例えば特許文献1参照)。
しかしながら、上記した方法では何れも、活性層の膜厚均一性に劣る(±30%以上)という問題があった。
そこで、上記の問題を解決するものとして、本発明者らは先に、酸素イオン注入法と研削研磨法を組み合わせたプロセス、すなわち
「表面に絶縁膜を有しまたは有しない活性層用ウェーハを、直接、支持層用ウェーハと貼り合わせたのち、活性層用ウェーハ部分を薄膜化することからなる、貼り合わせウェーハの製造方法であって、
活性層用ウェーハに酸素イオンを注入して、活性層内に酸素イオン注入層を形成する工程と、
活性層用ウェーハに対し、非酸化性雰囲気中にて1100℃以上の温度で熱処理を施す工程と、
活性層用ウェーハと支持層用ウェーハとを貼り合わせる工程と、
貼り合わせたウェーハの貼り合わせ強度を向上させるための熱処理工程と、
貼り合わせたウェーハの活性層用ウェーハ部分を、酸素イオン注入層の手前まで研削する工程と、
貼り合わせたウェーハの活性層用ウェーハ部分をさらに研磨またはエッチングして、酸素イオン注入層を露出させる工程と、
貼り合わせたウェーハを酸化処理して、酸素イオン注入層の露出面に酸化膜を形成する工程と、
この酸化膜を除去する工程と、
非酸化性雰囲気中にて1100℃以下の温度で熱処理を施して、貼り合わせたウェーハの活性層用ウェーハ部分を平坦化する工程と、
の時系列的結合になることを特徴とする、貼り合わせウェーハの製造方法。」
を開発し、これを開示した(特許文献2参照)。
この方法によれば、活性層の膜厚均一性に比較的優れ、また透過電子顕微鏡(TEM)による評価で比較的欠陥の少ない、直接貼り合わせウェーハの提供が可能になった。
特開平5−291543号公報 特開2008−16534号公報
しかしながら、上記特許文献2で開示した方法では、酸素イオン注入層を研磨ストップ層として働かせることは記載されているものの、研磨ストップ層として望ましい酸素イオン注入層の条件までは示されていず、得られる酸素イオン注入層は、必ずしも研磨ストップ層として最適化されているとはいえないという問題があった。
即ち、上記方法で形成した酸素イオン注入層は、図2(b)に断面TEM写真で示すとともに図6(a)〜(c)に略線図で示すように、活性層用ウェーハ部分の酸素イオン注入側(図6では下側)の表面(図ではBOX層とSOI層との境界)に近い側の層Aとその酸素イオン注入側の表面から遠い側の層Bとの二層構造となる場合があり、このような二層構造になると、酸素イオン注入層のシリコン中に分散するSiO2粒子の体積分率が低くなって、層B側からの研磨中にSiO2粒子が酸素イオン注入層から脱落し、研磨ストップ後に、図6(a)に示すように、酸素イオン注入層の表面に凹凸が残り易くなる。
このため、その後に酸化処理を施すと、図6(b)に示すように、上記酸素イオン注入層を含めて所定深さまで酸化させた酸化膜Cが、酸素イオン注入層の表面の凹凸に応じてSOI層の表面に食い込み、図6(c)に示すように、酸化膜Cを除去した後にSOI層の表面に凹凸が残り易い。そこで上記の方法では、その後の熱処理工程で活性層用ウェーハ部分の表面を平坦化して、活性層の膜厚均一性を得ているが、熱処理に時間と工数が嵩むという、解決することが望ましい課題があった。
本発明は、上記の課題を有利に解決するもので、研磨ストップ層として望ましい、充分に高い研磨ストップ機能を持つ酸素イオン注入層が得られる、貼り合わせウェーハの有利な製造方法を提案することを目的とする。
さて、本発明者らは、上記の問題を解決すべく、酸素イオン注入層での研磨ストップ条件について鋭意検討を重ねた結果、研磨ストップ層として望ましい酸素イオン注入層は、シリコン中に分散するSiO2粒子の体積分率が所定範囲内のものであるという知見を得た。
本発明は上記の知見に立脚するものである。
すなわち、本発明の貼り合わせウェーハの製造方法の要旨構成は次のとおりである。
1.活性層用ウェーハと支持層用ウェーハとを貼り合わせて貼り合わせウェーハを製造する方法であって、
(1) 活性層用ウェーハに酸素イオンを注入して、酸素イオン注入層を形成する工程と、
(2) 活性層用ウェーハの酸素イオン注入側の表面と支持層用ウェーハとを直接、または絶縁膜を介して貼り合わせる工程と、
(3) 貼り合わせたウェーハの貼り合わせ強度を向上させるための熱処理工程と、
(4) 貼り合わせたウェーハの活性層用ウェーハ部分を減厚化して酸素イオン注入層を露出させる工程と、
(5) 貼り合わせたウェーハの活性層用ウェーハ部分の酸素イオン注入層を除去する工程と、
を含む一連の工程を具え、
前記(1)の活性層用ウェーハへの酸素イオンの注入工程または、前記注入工程およびその後の熱処理工程で、前記形成する酸素イオン注入層におけるシリコン中に分散するSiO2粒子の体積分率を30%以上で80%以下とし、
前記(4)の活性層用ウェーハ部分の減厚化工程で、前記(1)の活性層用ウェーハへの酸素イオンの注入工程で形成した酸素イオン注入層を研磨ストップ層として用いてその活性層用ウェーハ部分に対し少なくとも研磨を行うことを特徴とする、貼り合わせウェーハの製造方法。
2.前記(1)の活性層用ウェーハへの酸素イオンの注入工程で、酸素イオン注入層における注入側表面から内部に向かう平均酸素濃度分布の1階微分値が正となるように酸素イオンを注入することを特徴とする、請求項1記載の貼り合わせウェーハの製造方法。
3.前記(5)の酸素イオン注入層の除去工程の後に、
(6) 貼り合わせたウェーハの活性層用ウェーハ部分を表面平坦化及び/または薄膜化する工程
をさらに含むことを特徴とする、請求項1または2記載の貼り合わせウェーハの製造方法。
酸素イオン注入層におけるシリコン中に分散するSiO2粒子の体積分率が30%未満の場合には、SiO2粒子同士が離れ過ぎていることから、活性層用ウェーハ部分を減厚化するために研磨を行っている際にSiO2粒子が脱落し易いため、研磨ストップ機能が充分に高くない。すなわち、研磨ストップ後に酸素イオン注入層の表面に凹凸が残り易くなる。
一方、酸素イオン注入層におけるシリコン中に分散するSiO2粒子の体積分率が80%を超える場合には、活性層用ウェーハ部分を減厚化するために研磨を行っている際にSiO2粒子が脱落しにくいため、研磨ストップ機能は充分に高いが、酸素イオン注入の際に高温および高酸素が必要となるため、酸素イオン注入にコストが嵩んでしまう。
従って、SiO2粒子の体積分率を30%以上で80%以下とする本発明によれば、貼り合わせウェーハの製造中、研磨ストップ層として望ましい、充分高い研磨ストップ機能を持つとともに安価に酸素イオン注入できる酸素イオン注入層を持つようにし得るので、活性層の膜厚均一性に優れた貼り合わせウェーハを安価に製造することができる。
なお、活性層用ウェーハへの酸素イオンの注入工程で、酸素イオン注入層における注入側表面から内部に向かう平均酸素濃度分布の1階微分値が正となる、すなわち単一ピークとなるように酸素イオンを注入すれば、酸素イオン注入層では酸素イオン注入側から内部にゆくほど酸素濃度が高くなる単層構造となるので、充分高い研磨ストップ機能を安定して得ることができる。
また、酸素イオン注入層の除去工程の後に、貼り合わせたウェーハの活性層用ウェーハ部分を表面平坦化及び/または薄膜化する工程をさらに含むこととすれば、より活性層の膜厚均一性に優れた貼り合わせウェーハを製造することができる。
以下、本発明の実施の形態を具体的に説明する。
まず、本実施形態で対象とする貼り合わせウェーハ及び、図1に示すプロセスフローに従う本実施形態の各製造工程について具体的に説明する。
・貼り合わせウェーハ
本実施形態により、例えばSIMOXウェーハ等の貼り合わせウェーハを作製するには、活性層用ウェーハと支持層用ウェーハの2枚のシリコンウェーハを貼り合わせるわけであるが、本実施形態は両ウェーハの貼り合わせに際し、絶縁膜(酸化膜)を介する場合は勿論のこと、このような絶縁膜を介さずに直接貼り合わせる場合にも適用することができる。
なお、貼り合わせウェーハとしては、貼り合わせに適した表面ラフネスが良好なものであれば、ドーパントの種類、濃度および酸素濃度などは限定されない。ただし、欠陥をより低減するためには、COP(Crystal Oriented Particle)がないまたは少ないウェーハが好ましい。ここに、COPの低減には、CZ引き上げ条件を最適化してCOPを少なくする方法、ウェーハ鏡面加工後還元雰囲気中で1000℃以上の高温熱処理を施す方法、ウェーハ上にCVDなどでSiをエピタキシャル成長させる方法などを適用することができる。
(1) 活性層用ウェーハに酸素イオンを注入する工程
先ず本実施形態では、活性層用ウェーハに酸素イオンを注入する。
本実施形態においては、酸素イオン注入時の加速電圧は、最終製品の活性層厚さに応じて適宜選択することができ、特に限定されることはない。従って、通常の酸素イオン注入機の加速電圧:100〜300keV程度で行えばよい。
一方、本実施形態においては、酸素イオン注入時のドーズ量は、後工程との組み合わせで酸素イオン注入層におけるシリコン中に分散するSiO2粒子の体積分率が30%以上で80%以下となるように設定する。酸素イオンドーズ量が少ない時は、貼り合わせ工程前に事前熱処理することが好ましい。
すなわち、酸素イオン注入時のドーズ量は、貼り合わせ前の熱処理工程がない場合は、5×1017〜1×1018 atoms/cm2の範囲、熱処理工程を追加する場合、熱処理温度を例えば1100℃とする場合には1×1017〜8×1017 atoms/cm2の範囲、また例えば1200℃とする場合には0.8×1017〜4×1017 atoms/cm2の範囲、さらに例えば1350℃とする場合には0.5×1017〜2×1017 atoms/cm2の範囲とする。
熱処理なしで酸素イオン注入時のドーズ量が5×1017 atoms/cm2に満たない、または1100℃の熱処理に対し酸素イオン注入時のドーズ量が1×1017 atoms/cm2に満たない、または1200℃の熱処理に対し酸素イオン注入時のドーズ量が0.8×1017 atoms/cm2に満たない、または1350℃の熱処理に対し酸素イオン注入時のドーズ量が0.5×1017 atoms/cm2に満たない場合には、熱処理なしまたは熱処理後の酸素イオン注入層におけるシリコン中に分散するSiO2粒子の体積分率が30%未満となって、酸素原子を含んだSi結晶層またはSiアモルファス層が、単一層で形成されず明確な二層構造となるかまたは充分に形成されず、SiO2粒子同士が離れ過ぎていることから、後述する貼り合わせ後の(5)の工程で活性層用ウェーハ部分を減厚化するために研磨を行っている際にSiO2粒子が脱落し易いため、的確に研磨ストップを行うことができない。
一方、熱処理なしで酸素イオン注入時のドーズ量が1×1018 atoms/cm2を超える、または1100℃の熱処理に対し酸素イオン注入時のドーズ量が8×1018 atoms/cm2を超える、または1200℃の熱処理に対し酸素イオン注入時のドーズ量が4×1018 atoms/cm2を超える、または1350℃の熱処理に対し酸素イオン注入時のドーズ量が2×1018 atoms/cm2を超える場合には、熱処理なしまたは熱処理後の酸素イオン注入層におけるシリコン中に分散するSiO2粒子の体積分率が80%を超えて、貼り合わせ後の(5)の工程で的確に研磨ストップを行うことはできるものの、酸素イオン注入の際に高温度及び高酸素が必要となるため、酸素イオン注入にコストが嵩んでしまう。
また、このイオン注入時における基板温度は200℃以下とする必要がある。200℃を超えるとアモルファス層が十分に形成されない。好ましくは室温(約20℃)以上、100℃以下とする。なお、室温以下でも実施は可能であるが、そのためには、ウェーハを強制的に冷却する機能を注入機に付加する必要がある。
なお、酸素イオン注入を複数回の分割注入としてもよい。その際、先ず高温注入で酸素イオンを注入し、次いで低温注入(例えば室温以上で100℃以下)でその高温注入層に接する深さまで酸素イオンを注入すると、熱処理後の単層化が容易になので好ましい。
また、その分割注入の間に洗浄を行ってもよい。洗浄方法としては、パーティクル除去能力に優れたSC1、HF、O3および有機酸による洗浄などが好適である。
(2) 活性層用ウェーハを熱処理する工程
酸素イオン注入後に洗浄・貼り合わせを行っても良いが、貼り合わせ前に活性層用ウェーハを熱処理することで、酸素イオン注入ドーズ量を低減させてコストダウンを図ることも可能である。本実施形態では、酸素イオン注入後に熱処理を施す場合、貼り合わせ前の段階で、1000℃以上で5時間以上、好ましくは1100℃で1時間以上、より好ましくは1200℃以上で1350℃以下の温度で10分以上、熱処理を施す。1000℃未満の温度では5時間以上の長時間熱処理を施しても、酸素イオン注入層が明らかな二層構造となってしまうか、充分に注入酸素イオンがSiと反応してSiO2相状態にならず、研磨ストップ機能が充分高くならない。
この熱処理時、非酸化性雰囲気中で処理することにより、酸素イオン注入時に最表面近傍に注入された酸素を外方へ拡散させて酸素濃度を下げ、貼り合わせ強化熱処理時の最表面近傍の酸素析出物を抑制することに寄与し、その結果、欠陥密度のさらなる低減が可能となる。非酸化性雰囲気としては、ArやH2またはその混合雰囲気などが有利に適合する。
図2(a),(b)に、本実施形態の条件および従来条件に従ってそれぞれ酸素イオンを注入した後、熱処理を施したウェーハの、支持層用ウェーハと貼り合わせた後、貼り合わせ強度向上熱処理1100℃,1時間を施した後における断面TEM写真を比較して示す。また支持層用ウェーハを熱酸化させることで厚さ0.2μmのBOX層を形成している。
なお、酸素イオン注入条件および熱処理条件は、それぞれ次のとおりである。
・従来条件
酸素イオン注入処理 加速電圧:200keV、ドーズ量:1×1017 atoms/cm2、基板温度:400℃ + ドーズ量:5×1015 atoms/cm2、基板温度:100℃
熱処理 1100℃,0.5時間
・本発明条件
酸素イオン注入処理 加速電圧:200keV、ドーズ量:1×1017 atoms/cm2、基板温度:400℃ + ドーズ量:5×1015 atoms/cm2、基板温度:100℃
熱処理 1200℃,2時間
同写真から明らかなように、従来条件では、酸素イオン注入層(SiO2層)が、SiO2粒子が比較的連続して白く見える領域(図6のA領域に相当し、研摩ストップ能力が高い)とSiO2粒子が分散して黒く見える領域(図6のB領域に相当し、研摩ストップ能力が低い)との二層構造として観察される。この状態で研摩を行うと、基本的には研摩ストップ層(酸素イオン注入領域)のどこかでストップさせることは可能であるが、研摩ストップ能力の低いB領域では、研摩の面内分布によってB領域を部分的に突破し、研摩ストップ能力の高いA領域でストップする領域ができる。よって、図6(a)〜(c)に示すように、貼り合わせ後にSi層を研磨し、酸化膜を形成してそれを除去した後の活性層表面に、凸凹の発生が避けられない。
これに対し、本実施形態の条件では、酸素イオン注入層(SiO2層)と表面のSi層との界面は平滑であるので、研磨ストップ層として望ましい、充分高い研磨ストップ機能を持つとともに安価に酸素イオン注入できる酸素イオン注入層が形成されていることが判る。
(3) 活性層用ウェーハと支持層用ウェーハを貼り合わせる工程
本実施形態では次いで、活性層用ウェーハと支持層用ウェーハとを貼り合わせるが、この貼り合わせに際しては、絶縁膜を介してもよいし、絶縁膜を介さずに直接、貼り合わせることもできる。
絶縁膜を介して貼り合わせを行う場合、絶縁膜としてはBOX等の酸化膜(SiO2)、窒化膜(Si3N4)などが好適である。また、成膜方法としては、酸化雰囲気や窒素雰囲気中での熱処理(熱酸化、熱窒化)、CVDなどが好適である。熱酸化としては、酸素ガスの他、水蒸気を使ったWet酸化なども使用することができる。
さらに、絶縁膜は、酸素イオン注入前に成膜しても良いし、注入後でも良い。注入前に絶縁膜を形成する場合、SOI層厚さの厚いSOI基板を製造するとすると、酸素イオン注入時により高い加速電圧が必要となる。汎用のイオン注入機は200keV以下が一般的であり、SOI層厚さが50〜200nmとすると、BOX層厚さは200nm以下、プロセスマージンを考慮すると50nm以下が好ましく、更に20nm以下がより好ましい。一方、注入後に成膜する場合、アモルファスの結晶化が進みにくい1000℃以下の温度で成膜することが必要である。
かかる絶縁膜の成膜は、活性層用ウェーハまたは支持層用ウェーハ、あるいは活性層用および支持層用の両ウェーハに対して行うことができる。
また、貼り合わせの前には、パーティクルによるボイドの発生を抑制するため、洗浄処理を施すことが有利である。
洗浄方法として、一般的なシリコンウェーハ洗浄方法である、SC1+SC2、HF+O3、有機酸またはその組み合わせなどが有効である。
さらに、貼り合せ時に大気圧より低い圧力で二枚のウエーハを接触させると、ウエーハ形状に起因するボイド発生を抑制することができるため有利である。好ましい圧力は0.5気圧以下、更に好ましくは0.2気圧である。
さらに、貼り合わせ後の研削・研磨工程の条件(圧力・速度)によっては、剥がれる危険性が懸念される場合には、貼り合わせ強度を高めるために、貼り合わせ前のシリコン表面に、酸素・窒素・He・H2・Arまたはその混合雰囲気を使ったプラズマによる活性化処理を施すことが有利である。
なお、直接貼り合わせの場合、貼り合わせ面に吸着したH2Oがその後の熱処理でSiO2に変化し、貼り合わせ界面に存在するため、貼り合わせ面のHF洗浄を行い、疎水面貼り合わせを行って、SiO2を抑制する方法を行ってもよい。これにより、界面での酸化物を低減することができ、デバイス特性の改善につながる。
(4) 貼り合わせ強度向上のための熱処理工程
本実施形態では次いで、貼り合わせ強度を高めるための熱処理を行う。この熱処理は、結合強度を十分上げるために、1000℃以上の温度で処理するが、好ましくは1100℃以上、更に好ましくは1100℃以上で2時間以上保持する。雰囲気については特に制限されないが、次工程の研削工程でのウェーハ裏面の保護のために、酸化雰囲気として、150nm以上の酸化膜をつけることが好ましい。
(5) 活性層用ウェーハを減厚化し酸素イオン注入層を露出させる工程
本実施形態では次いで、活性層用ウェーハを研削および研磨により減厚化し、酸素イオン注入層を露出させる。
・研削
貼り合わせウェーハの活性層用ウェーハの研削は、機械式の加工で実施される。この研削では、酸素イオン注入層の表面側に活性層用ウェーハの一部を残す。残される活性層用ウェーハの一部の膜厚は限定されない。
次工程での研磨工程時間を短縮するために、酸素イオン注入層の直前まで研削することが好ましいが、研削装置の精度、研削によるダメージ深さ(約2μm)を考慮すると、残膜Si厚さは3〜10μm 程度とするのが好ましい。
・研磨
研削に引き続いて、貼り合わせウェーハの活性層用ウェーハを研磨して、酸素イオン注入層を露出させる。
この研磨法においては、砥粒濃度が1質量%以下の研磨剤を供給しながら行うことが好ましい。このような研磨液としては、砥粒(例えばシリカ)濃度が1質量%以下のアルカリ性溶液が挙げられる。なお、アルカリ性溶液としては、無機アルカリ溶液(KOH,NaOH等)、有機アルカリ溶液(例えば、アミンを主成分とするピペラジンやエチレンジアミン等)またはこれらの混合溶液などが好適である。
この研磨法は、砥粒濃度が1質量%以下であることもあって、砥粒による機械的な研磨作用はほとんどなく、化学的な研磨作用が優先される。そして、このアルカリ性溶液による化学的な研磨作用により、活性層用ウェーハの一部(Si層)が研磨される。アルカリ性溶液は、Si/SiO2のエッチングレート比が高いため、活性層用ウェーハの一部であるSi層は効率よく研磨することができるが、ある一定体積以上にSiO2粒子を含んだ層は殆ど研磨されない。従って、研磨装置の機械的精度が十分でなくても、酸素イオン注入層はほとんど研磨されずに、Si層のみが研磨される結果、酸素イオン注入層を均一に露出させることができる。
すなわち、本実施形態における酸素イオン注入層は、充分高い研磨ストップ機能を持つ研磨ストップ層として機能する。
特に、研磨前にSiをエッチングすることで、テラス(2枚のウェーハが貼り合わない最外周1〜3mmの領域)と貼り合わせ領域との境界がスムースになり、パーティクルの発生が抑制される。なお、研磨前にテラス部のみを研磨してもよい。
(6) 酸素イオン注入層の除去工程
本実施形態では次いで、露出した酸素イオン注入層を除去する。この酸素イオン注入層は、酸素原子を含んだSiアモルファス、一部再結晶化したSiおよびSiO2からなる。除去方法としては、エッチング法、酸化+エッチング法、研磨などが適用できる。
・エッチング法
酸素イオン注入層は、完全なSiO2層(BOX層)となるためには酸素ドーズ量・熱処理が十分でない条件を選択しているため、エッチングにはSiO2を除去するHF溶液、Siを除去するアルカリ溶液、またはSiを酸化するSC1溶液やオゾン溶液と酸化して生成したSiO2を除去するHF溶液とを交互に行うなどのエッチング条件が好ましい。
いずれにしても、HF溶液を使用し、HF溶液に浸漬した後、SiO2除去の目安となる、ウェーハ表面全体が撥水面になるまで、酸化+HFを繰り返し行うことが好ましい。
・酸化法
この方法は、酸素イオン注入層の露出面に所定厚さの酸化膜を形成する工程と、この酸化膜を除去する工程からなる。
この酸化処理は、酸化性雰囲気中で行えばよく、処理温度は特に限定されないが、好適には600〜1000℃の酸化性雰囲気である。600℃以下では酸化反応が進まず、HF溶液で除去できない。また1000℃以上では、酸素イオン注入による導入される結晶欠陥がSOI層に伸展して、結晶欠陥が増加するためである。
低温で酸化処理を行う場合、酸化膜成長速度を大きくするために、H2O蒸気を使ったWet酸化やHClガスを含んだ酸化性ガス処理の塩酸酸化を適用することができ、高いスループットを得るためにより好ましい。
酸化膜の厚さは、特に限定されるものではないが、酸素イオン注入層に結晶欠陥層が存在する場合には、その厚さ以上とすることが好ましく、本実施形態の酸素イオン注入条件においては、100〜500nm程度とすることが好ましい。酸化膜の厚さが100nm未満では、本実施形態の酸素イオン注入条件ではSiO2を含んだSi結晶層またはSiアモルファス層を十分に除去することができず、一方500nm超では、酸化膜の面内均一性の崩れにより、活性層膜厚均一性が劣化する。
この酸化膜を除去するには、HF液による洗浄でもよいし、水素ガスやArガスまたはHFを含むガスを使ったアニールによるエッチングでもよい。ここに、上記の酸化処理および除去処理は、複数回行ってもよい。これにより、平坦化された表面粗さを維持したまま、活性層の一層の薄膜化が可能となる。
酸化膜を除去した後に、例えば有機酸とフッ酸との混合液に貼り合わせウェーハを浸積して、貼り合わせウェーハの表面に付着するパーティクルおよび金属不純物を除去することは有利である。
(7) 活性層用ウェーハ表面の平坦化及び/または薄膜化工程
本実施形態では次いで、活性層用ウェーハ表面の平坦化等を行う。
酸素イオン注入層除去後の貼り合わせウェーハ表面は、鏡面研磨と比較すると荒れているため、平坦にすることが望ましい。
平坦化方法としては、還元雰囲気中での熱処理、研磨およびSiエッチングができるガス・イオン・ラジカルなどからなるガスエッチングなどが適用できる。
・研磨法
貼り合わせ表面を極僅か研磨してラフネスを改善する。研磨代は10〜500nm程度とするのが好ましい。10nm未満では十分にラフネスが改善できず、一方500nm超えでは活性層の膜厚均一性が劣化する。この処理により、表面ラフネス(RMS)を0.5nm以下にすることが可能である。
・還元雰囲気熱処理
Ar、H2またはその混合雰囲気中で熱処理することにより、貼り合わせウェーハ表面のラフネスを改善する。処理温度は1000℃以上1300℃以下程度とすることが好ましい。処理時間については低温ほど長時間とする必要があり、1000〜1200℃では1〜2時間程度、1200〜1250℃では10〜30分程度、1250以上では1〜5分程度とすることが好ましい。上記の温度および時間を超えて高温・長時間熱処理にすると、還元雰囲気のエッチング作用により活性層の面内均一性が劣化するおそれがある。
貼り合わせ前処理でプラズマなどによる表面活性化を施した場合は、必ずしも1100℃以上の熱処理は必要ない。
熱処理炉としては、複数枚を同時に処理できる抵抗加熱型の縦型炉または一枚毎処理するランプ加熱式のRTA(高速昇降温炉)などが好適である。特に1200℃以上の処理ではRTAが有効である。
そして、上記の熱処理により、研磨法の場合と同様に、表面ラフネス(RMS)を0.5nm以下にすることが可能である。
この熱処理により生じた表面酸化膜の除去は、HF液による洗浄でもよいし、水素ガスやArガスまたはHFを含むガスを使ったアニールによるエッチングを用いてもよい。
かくして本実施形態によれば、膜厚均一性に優れ、かつ欠陥が少なく、しかも表面ラフネスが格段に向上した貼り合わせウェーハを得ることができる。
CZ法により育成され、ボロンがドーパントとされたシリコンインゴットからスライスした直径:300mmのシリコンウェーハを2枚×4組準備して、3組を上記実施形態に基づく実施例、1組を比較例とし、各組の2枚のうち一方のシリコンウェーハを活性層用ウェーハとするとともに、他方のシリコンウェーハを支持層用ウェーハとした。
各組の活性層用ウェーハに対し、酸化雰囲気中にて1000℃で3時間の熱処理を施し、厚さ:150nmの酸化膜を成膜した。
次に、各組の活性層用ウェーハの表面から、酸素イオン注入を加速電圧:200keVで実施した。この際、各組の基板温度を300〜500℃とし、3組の実施例ではドーズ量を1×1017 atoms/cm2とし、1組の比較例ではドーズ量を0.5×1017atoms/cm2と、実施例より少なくした。これらに、SiO2生成を促進させるために同じ200keVで、基板温度を室温から200℃未満として5×1015 atoms/cm2を注入しアモルファス層を形成させた。
その結果、各組の活性層用ウェーハの表面から約600〜800nmの深さ位置に酸素イオン注入層が形成された。
次いで、各組の活性層用ウェーハを非酸化性(Ar)雰囲気中で貼り合わせ前熱処理(アニール)し、酸素イオン注入層を連続的なものに変化させた。但し、3組の実施例では各組の活性層用ウェーハの熱処理温度をそれぞれ1100℃、1200℃、1350℃、保持時間を1時間とし、1組の比較例では活性層用ウェーハの熱処理温度を1100℃、保持時間を1時間とした。
次いで、各組の両ウェーハにHF+オゾン洗浄を施し、貼り合わせ面上のパーティクルを除去した後、各組の両ウェーハを貼り合わせた。
その後、各組の両ウェーハの貼り合わせ界面を強固に結合するための貼り合わせ後熱処理(アニール)を行った。熱処理条件は、酸化性ガス雰囲気中で1100℃、2時間とし、貼り合わせウェーハ表裏面に約200〜400nm厚の酸化膜をつけ、後加工時の裏面保護膜とした。
次に、研削装置を用いて、各貼り合わせウェーハの活性層用ウェーハを、その表面から所定の厚さ分だけ研削した。すなわち、酸素イオン注入層の表面側に活性層用ウェーハの一部(膜厚略5μm)だけを残す研削処理を施した。
ついで、砥粒(シリカ)濃度が1質量%以下の砥粒を含む研磨剤を供給しながら、研削後の各貼り合わせウェーハの表面を研磨し、酸素イオン注入層を露出させた。研磨剤としては、砥粒濃度が1質量%以下であるアルカリ性溶液を使用した。このアルカリ性溶液は、有機アルカリ溶液であり、アミンを主成分としたもの(例えばピペラジン、エチレンジアミン等)である。
その後、各貼り合わせウェーハに対し、酸化性雰囲気中にて、温度:950℃、0.5時間のウェット酸化処理を施した。その結果、酸素イオン注入層の露出面に所定厚さの酸化膜が形成され、SiO2粒子を含んだSi結晶層またはSiアモルファス層が全て酸化膜(SiO2)になった。次に、この酸化膜をHFエッチング(HF液組成:10%、温度:20℃)により除去した。これにより、酸化膜除去後、露出した活性層の厚さが面内にて均一化され、かつ薄膜化された。
次に、各貼り合わせウェーハを以下の処理により洗浄した。まず、オゾン濃度が5ppmの溶存オゾン水溶液に、次に純水に対して有機酸としてクエン酸を0.06質量%混合した水溶液に、そしてフッ酸を0.05質量%添加した水溶液に、その後純水に対して有機酸であるクエン酸を0.6質量%添加した水溶液に、最後にオゾン濃度が5ppmの室温の溶存オゾン水溶液に、それぞれ浸漬した。処理時間は各々5分、温度は室温とした。この洗浄処理により、各貼り合わせウェーハの表面から金属不純物およびパーティクルを除去した。
上記の洗浄後、アルゴンガス雰囲気中にて1100℃、2時間の熱処理を施して、各貼り合わせウェーハを完成させた。
図3(a),(b)は、上記のようにして得られた3枚の実施例および1枚の比較例の貼り合わせウェーハにつき、板厚方向の酸素分布を二次イオン質量分析計(SIMS)によって分析した結果および、酸素イオン注入条件と研磨Stop結果を示しており、ドーズ量を1.05×1017 atoms/cm2とするとともに貼り合わせ前熱処理温度をそれぞれ1200℃、1350℃とした実施例ではStop層(酸素イオン注入層)における平均酸素濃度が、明確に単一ピークの山となり、酸素イオン注入層における注入側表面(図ではTop-Si層の右端面)から内部に向かう平均酸素濃度分布の1階微分値が正となっている。
ドーズ量を1.05×1017 atoms/cm2とするとともに貼り合わせ前熱処理温度を1100℃とした実施例ではStop層(酸素イオン注入層)における平均酸素濃度が、明確ではないが二山となっている。
そしてドーズ量を0.55×1017 atoms/cm2とするとともに貼り合わせ前熱処理温度を1100℃とした比較例ではStop層(酸素イオン注入層)における平均酸素濃度が、低くて丸い山となっている。
これらについて研磨Stopの状態を調べた結果、先の1200℃、1350℃の二つの実施例では充分良好であり、三つ目の1100℃の実施例では比較例と比べれば良好であり、1100℃の比較例では凹凸が生じていた。
図4(a)は、上記実施例の貼り合わせウェーハにおける研磨Stop後の酸素イオン注入層(Stop層)の組織を電子線エネルギー損失分光法(EELS)によって分析した結果を示し、同図(b),(c)は、図4(a)中の酸素イオン注入層の枠で囲んだ部分のSiのスペクトルイメージ(白い部分とグレーの部分)およびOのスペクトルイメージ(白い部分)を示している。このように研磨Stop後にSiマトリックス中にSiO2粒子の集合体(SiOxではない)が存在するためには、平均酸素濃度の体積分率が30%以上であることが必要であり、30%未満ではSiO2粒子が研磨中に脱離してしまう。
図5(a)は、図4(a)と同じ部分について、上記実施例の貼り合わせウェーハにおける研磨Stop後の酸素イオン注入層(Stop層)の組織を電子線エネルギー損失分光法(EELS)によって分析した結果を示し、同図(b)は、図5(a)中の酸素イオン注入層の枠で囲んだ部分内の表面側から順に三点P1,P2,P3におけるスペクトルをそれぞれ示し、同図(c),(d)は、教科書におけるSiおよびSiO2の典型的なスペクトルを示している。このように図4(c)の白い部分にある最外点P1には明らかにSiO2が存在し、図4(b)の白い部分とグレーの部分にある最内点P3および中間点P2には明らかにSiが存在していることが判る。
かくして本発明の貼り合わせウェーハの製造方法によれば、貼り合わせウェーハの製造中、研磨ストップ層として望ましい、充分高い研磨ストップ機能を持つとともに安価に酸素イオン注入できる酸素イオン注入層を持つようにし得るので、活性層の膜厚均一性に優れた貼り合わせウェーハを安価に製造することができる。
本発明の一実施形態のプロセスフローを示す図である。 (a)は上記実施形態の条件、また(b)は従来の条件に従って、それぞれ酸素イオンを注入後、熱処理を施したウェーハの断面TEM写真である。 (a)は上記実施形態に基づく実施例および比較例の貼り合わせウェーハの深さと平均酸素濃度との関係を示した線図、(b)はそれら実施例および比較例の注入条件および研磨Stop結果を示す説明図である。 (a)は、上記実施例の貼り合わせウェーハにおける酸素イオン注入層の組織をEELSによって分析した結果を示す写真、(b),(c)は、(a)中の枠で囲んだ部分のSiのスペクトルイメージおよびOのスペクトルイメージを示す写真である。 (a)は、図4(a)と同じ部分について、上記実施例の貼り合わせウェーハにおける酸素イオン注入層の組織をEELSによって分析した結果を示す写真、(b)は、(a)中の枠で囲んだ部分内の表面側から順に三点P1,P2,P3におけるスペクトルをそれぞれ示す線図、(c),(d)は、教科書におけるSiおよびSiO2の典型的なスペクトルを示す線図である。 (a),(b),(c)は、従来方法で酸素イオン注入および貼り合わせ前熱処理を行った貼り合わせウェーハの研磨Stop後の研磨面状態の、酸化膜除去後の表面状態への影響を模式的に示す断面図である。

Claims (3)

  1. 活性層用ウェーハと支持層用ウェーハとを貼り合わせて貼り合わせウェーハを製造する方法であって、
    (1) 活性層用ウェーハに酸素イオンを注入して、酸素イオン注入層を形成する工程と、
    (2) 活性層用ウェーハの酸素イオン注入側の表面と支持層用ウェーハとを直接、または絶縁膜を介して貼り合わせる工程と、
    (3) 貼り合わせたウェーハの貼り合わせ強度を向上させるための熱処理工程と、
    (4) 貼り合わせたウェーハの活性層用ウェーハ部分を減厚化して酸素イオン注入層を露出させる工程と、
    (5) 貼り合わせたウェーハの活性層用ウェーハ部分の酸素イオン注入層を除去する工程と、
    を含む一連の工程を具え、
    前記(1)の活性層用ウェーハへの酸素イオンの注入工程または、前記注入工程およびその後の熱処理工程で、前記形成する酸素イオン注入層におけるシリコン中に分散するSiO2粒子の体積分率を30%以上で80%以下とし、
    前記(4)の活性層用ウェーハ部分の減厚化工程で、前記(1)の活性層用ウェーハへの酸素イオンの注入工程で形成した酸素イオン注入層を研磨ストップ層として用いてその活性層用ウェーハ部分に対し少なくとも研磨を行うことを特徴とする、貼り合わせウェーハの製造方法。
  2. 前記(1)の活性層用ウェーハへの酸素イオンの注入工程で、酸素イオン注入層における注入側表面から内部に向かう平均酸素濃度分布の1階微分値が正となるように酸素イオンを注入することを特徴とする、請求項1記載の貼り合わせウェーハの製造方法。
  3. 前記(5)の酸素イオン注入層の除去工程の後に、
    (6) 貼り合わせたウェーハの活性層用ウェーハ部分を表面平坦化及び/または薄膜化する工程
    をさらに含むことを特徴とする、請求項1または2記載の貼り合わせウェーハの製造方法。
JP2008122049A 2008-05-08 2008-05-08 貼り合わせウェーハの製造方法 Withdrawn JP2009272471A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008122049A JP2009272471A (ja) 2008-05-08 2008-05-08 貼り合わせウェーハの製造方法
KR1020090039219A KR101066315B1 (ko) 2008-05-08 2009-05-06 접합 웨이퍼의 제조 방법
TW098114998A TW201009904A (en) 2008-05-08 2009-05-06 Method of producing bonded wafer
US12/436,728 US20090280621A1 (en) 2008-05-08 2009-05-06 Method Of Producing Bonded Wafer
FR0953059A FR2931013A1 (fr) 2008-05-08 2009-05-07 Procede de production de tranches collees.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008122049A JP2009272471A (ja) 2008-05-08 2008-05-08 貼り合わせウェーハの製造方法

Publications (1)

Publication Number Publication Date
JP2009272471A true JP2009272471A (ja) 2009-11-19

Family

ID=41217522

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008122049A Withdrawn JP2009272471A (ja) 2008-05-08 2008-05-08 貼り合わせウェーハの製造方法

Country Status (5)

Country Link
US (1) US20090280621A1 (ja)
JP (1) JP2009272471A (ja)
KR (1) KR101066315B1 (ja)
FR (1) FR2931013A1 (ja)
TW (1) TW201009904A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029619A (ja) * 2009-06-24 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体基板の再生処理方法及びsoi基板の作製方法
JP2011066392A (ja) * 2009-06-24 2011-03-31 Semiconductor Energy Lab Co Ltd 半導体基板の再生処理方法及びsoi基板の作製方法
JP2011228651A (ja) * 2010-03-30 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体基板の再生方法、再生半導体基板の作製方法、及びsoi基板の作製方法
JP2012089624A (ja) * 2010-10-18 2012-05-10 Tokyo Electron Ltd 接合装置及び接合方法
JP2016100566A (ja) * 2014-11-26 2016-05-30 トヨタ自動車株式会社 Soiウエハの製造方法及びsoiウエハ

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG183670A1 (en) * 2009-04-22 2012-09-27 Semiconductor Energy Lab Method of manufacturing soi substrate
US9721832B2 (en) * 2013-03-15 2017-08-01 Kulite Semiconductor Products, Inc. Methods of fabricating silicon-on-insulator (SOI) semiconductor devices using blanket fusion bonding
US9281336B2 (en) 2013-09-26 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd Mechanisms for forming backside illuminated image sensor device structure
KR20150061074A (ko) 2013-11-25 2015-06-04 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433389B1 (en) * 2000-06-09 2002-08-13 Advanced Micro Devices, Inc. Silicon on insulator logic circuit utilizing diode switching elements
JPWO2003046993A1 (ja) * 2001-11-29 2005-04-14 信越半導体株式会社 Soiウェーハの製造方法
US6835633B2 (en) * 2002-07-24 2004-12-28 International Business Machines Corporation SOI wafers with 30-100 Å buried oxide (BOX) created by wafer bonding using 30-100 Å thin oxide as bonding layer
JP4828230B2 (ja) * 2004-01-30 2011-11-30 株式会社Sumco Soiウェーハの製造方法
US20050170570A1 (en) * 2004-01-30 2005-08-04 International Business Machines Corporation High electrical quality buried oxide in simox
JP2006173568A (ja) * 2004-12-14 2006-06-29 Korea Electronics Telecommun Soi基板の製造方法
JP4655797B2 (ja) * 2005-07-19 2011-03-23 信越半導体株式会社 直接接合ウエーハの製造方法
JP2007251066A (ja) * 2006-03-17 2007-09-27 Toshiba Corp 半導体装置の製造方法
JP2008016534A (ja) * 2006-07-04 2008-01-24 Sumco Corp 貼り合わせウェーハの製造方法
JP5261960B2 (ja) * 2007-04-03 2013-08-14 株式会社Sumco 半導体基板の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029619A (ja) * 2009-06-24 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体基板の再生処理方法及びsoi基板の作製方法
JP2011066392A (ja) * 2009-06-24 2011-03-31 Semiconductor Energy Lab Co Ltd 半導体基板の再生処理方法及びsoi基板の作製方法
JP2011228651A (ja) * 2010-03-30 2011-11-10 Semiconductor Energy Lab Co Ltd 半導体基板の再生方法、再生半導体基板の作製方法、及びsoi基板の作製方法
JP2012089624A (ja) * 2010-10-18 2012-05-10 Tokyo Electron Ltd 接合装置及び接合方法
JP2016100566A (ja) * 2014-11-26 2016-05-30 トヨタ自動車株式会社 Soiウエハの製造方法及びsoiウエハ

Also Published As

Publication number Publication date
KR101066315B1 (ko) 2011-09-20
KR20090117626A (ko) 2009-11-12
TW201009904A (en) 2010-03-01
FR2931013A1 (fr) 2009-11-13
US20090280621A1 (en) 2009-11-12

Similar Documents

Publication Publication Date Title
JP3762144B2 (ja) Soi基板の作製方法
US7713842B2 (en) Method for producing bonded wafer
JP2009272471A (ja) 貼り合わせウェーハの製造方法
JP2006216826A (ja) Soiウェーハの製造方法
US20060055003A1 (en) Bonded SOI substrate, and method for manufacturing the same
JP5365057B2 (ja) 貼り合わせウェーハの製造方法
JP2000082679A (ja) 半導体基板とその作製方法
JP2009176860A (ja) 貼り合わせウェーハの製造方法
JP5499428B2 (ja) 貼り合わせウェーハの製造方法
JP4419147B2 (ja) 貼り合わせウェーハの製造方法
JP2008016534A (ja) 貼り合わせウェーハの製造方法
JP5865057B2 (ja) 半導体基板の再生方法、及びsoi基板の作製方法
JP5766901B2 (ja) 貼り合わせウェーハの製造方法
JP5625239B2 (ja) 貼り合わせウェーハの製造方法
JP2009289948A (ja) 貼り合わせウェーハの製造方法
JP5597915B2 (ja) 貼り合わせウェーハの製造方法
KR101032564B1 (ko) 접합 웨이퍼의 제조 방법
JP5124973B2 (ja) Soiウェーハの製造方法
JP2009111347A (ja) 貼り合わせウェーハの製造方法
JP2012104666A (ja) 貼り合わせウェーハ及びその製造方法
JP2012064802A (ja) 貼り合わせウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110413

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20120903