JP5280015B2 - Ｓｏｉ基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 95
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 235000012431 wafers Nutrition 0.000 claims description 119
- 238000000034 method Methods 0.000 claims description 48
- 238000010438 heat treatment Methods 0.000 claims description 45
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 18
- 238000000227 grinding Methods 0.000 claims description 13
- 238000005498 polishing Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 55
- 239000002585 base Substances 0.000 description 27
- 230000000052 comparative effect Effects 0.000 description 12
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
本発明は、貼り合わせ法によるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の製造方法及びＳＯＩ基板に関し、特には、２枚の単結晶シリコンウェーハを、ウェーハ表面に形成した二酸化珪素膜（以下、酸化膜と呼ぶ）を介して貼り合わせるＳＯＩ基板の製造方法及びＳＯＩ基板に関する。
半導体素子用の基板の一つとして、絶縁膜であるシリコン酸化膜の上にシリコン層（以下、ＳＯＩ層と呼ぶことがある）を形成したＳＯＩ基板がある。このＳＯＩ基板は、デバイス作製領域となる基板表層部のＳＯＩ層が埋め込み酸化膜層（ＢＯＸ層）により基板内部と電気的に分離されているため、寄生容量が小さく、耐放射性能力が高いなどの特徴を有する。そのため、高速・低消費電力動作、ソフトエラー防止などの効果が期待され、高性能半導体素子用の基板として有望視されている。
このＳＯＩ基板の製造方法の一つとして、貼り合わせ法と呼ばれる方法が知られている。この貼り合わせ法によるＳＯＩ基板の製造方法は初期接着工程、熱処理工程、薄膜化工程の３工程からなる（特許文献１等参照）。薄膜化の方法としては、ボンドウェーハを所望の厚さまで研削、研磨等を施す方法や、イオン注入剥離法と呼ばれる方法でイオン注入層でボンドウェーハを剥離する方法等がある。
この貼り合わせ法によるＳＯＩ基板の製造方法を、より具体的に説明する。
従来の貼り合わせ法によるＳＯＩ基板の製造方法の一例を示したフロー図を図４に示した。
まず、図４（ａ’）に示すように、ボンドウェーハ（半導体素子形成用のＳＯＩ層となる単結晶シリコンウェーハ）６１と、ベースウェーハ（支持基板となる単結晶シリコンウェーハ）６２を準備する（工程ａ’）。次に、図４（ｂ’）に示すように、少なくともいずれか一方の単結晶シリコンウェーハの表面に埋め込み酸化膜となるシリコン酸化膜６３を形成する（図４では、ベースウェーハに酸化膜を形成する例を示している）（工程ｂ’）。次に、図４（ｃ’）に示すように、ボンドウェーハ６１とベースウェーハ６２を酸化膜６３を介して密着させて貼り合わせる。このようにして埋め込み酸化膜７３、貼り合わせ面６４を有する、２枚のウェーハが貼り合わされた基板７０を得る（工程ｃ’）。
従来の貼り合わせ法によるＳＯＩ基板の製造方法の一例を示したフロー図を図４に示した。
まず、図４（ａ’）に示すように、ボンドウェーハ（半導体素子形成用のＳＯＩ層となる単結晶シリコンウェーハ）６１と、ベースウェーハ（支持基板となる単結晶シリコンウェーハ）６２を準備する（工程ａ’）。次に、図４（ｂ’）に示すように、少なくともいずれか一方の単結晶シリコンウェーハの表面に埋め込み酸化膜となるシリコン酸化膜６３を形成する（図４では、ベースウェーハに酸化膜を形成する例を示している）（工程ｂ’）。次に、図４（ｃ’）に示すように、ボンドウェーハ６１とベースウェーハ６２を酸化膜６３を介して密着させて貼り合わせる。このようにして埋め込み酸化膜７３、貼り合わせ面６４を有する、２枚のウェーハが貼り合わされた基板７０を得る（工程ｃ’）。
次に、図４（ｄ’）に示すように、２枚のウェーハ貼り合わせ強度を高めるための熱処理を、１１００℃程度以上の温度で行う（工程ｄ’）。冷却後、次に、図４（ｅ’）に示すように、ボンドウェーハを研削、研磨、化学処理等により所望の厚さになるまで薄膜化し、ＳＯＩ層７１とする（工程ｅ’）。
このようにして貼り合わせ法によりＳＯＩ基板８０を製造する。
このようにして貼り合わせ法によりＳＯＩ基板８０を製造する。
しかし、このような従来の方法により、埋め込み酸化膜の厚さが３μｍ以上のように厚いＳＯＩ基板を製造すると、スリップ転位（単にスリップとも称される）が発生し、高品質のＳＯＩ層を有するＳＯＩ基板を得ることができなかった。
本発明はこのような問題に鑑みてなされたもので、貼り合わせ法によって、埋め込み酸化膜の厚さが３μｍ以上のように厚いＳＯＩ基板を製造する場合において、スリップ転位の発生を抑制して高品質のＳＯＩ層を有するＳＯＩ基板を得ることができるＳＯＩ基板の製造方法を提供することを主な目的とする。
本発明は、上記課題を解決するためになされたもので、貼り合わせ法により、埋め込み酸化膜上にＳＯＩ層が形成されたＳＯＩ基板を製造する方法であって、少なくとも、ともに単結晶シリコンウェーハからなる、ボンドウェーハとベースウェーハとを準備する工程と、貼り合わせ後の埋め込み酸化膜の厚さが３μｍ以上になるように、前記ボンドウェーハとベースウェーハの少なくとも一方の表面に酸化膜を形成する工程と、前記ボンドウェーハと前記ベースウェーハとを前記酸化膜を介して貼り合わせる工程と、前記ボンドウェーハとベースウェーハとを貼り合わせた基板に４００℃以上１０００℃以下の低温熱処理を行う工程と、前記ボンドウェーハを薄膜化してＳＯＩ層とする工程と、１０００℃よりも高い温度で高温熱処理を行って、貼り合わせ強度を高める工程とを含むことを特徴とするＳＯＩ基板の製造方法を提供する。
このようなＳＯＩ基板の製造方法であれば、ボンドウェーハの薄膜化前の、ボンドウェーハが厚い段階での熱処理は、熱処理温度が４００℃以上１０００℃以下と低温であるため、単結晶シリコン層と、埋め込み酸化膜との間の熱膨張係数の違いに基づく歪を比較的小さいものとすることができ、スリップ転位の発生を抑制することができる。また、このような熱処理温度であれば、次の研削等によるボンドウェーハの薄膜化工程のために必要な貼り合わせ強度を得ることができ、ボンドウェーハの薄膜化の際に、２枚のウェーハを貼り合わせた基板が剥がれるなどの破損を防止することができる。
また、ボンドウェーハが薄膜化された後の段階（すなわち、ＳＯＩ層となる単結晶シリコン層が薄い段階）での熱処理は、熱処理温度が１０００℃よりも高い温度と高温であるため、十分に貼り合わせ強度を高めることができる。このときには、既にボンドウェーハ（ＳＯＩ層）は薄膜化されているため、単結晶シリコン層と、埋め込み酸化膜との間の熱膨張係数の違いに基づく歪によるＳＯＩ層のストレスが緩和されやすくなるため、１０００℃よりも高い温度のような高温であっても、スリップ転位の発生を抑制することができる。
また、ボンドウェーハが薄膜化された後の段階（すなわち、ＳＯＩ層となる単結晶シリコン層が薄い段階）での熱処理は、熱処理温度が１０００℃よりも高い温度と高温であるため、十分に貼り合わせ強度を高めることができる。このときには、既にボンドウェーハ（ＳＯＩ層）は薄膜化されているため、単結晶シリコン層と、埋め込み酸化膜との間の熱膨張係数の違いに基づく歪によるＳＯＩ層のストレスが緩和されやすくなるため、１０００℃よりも高い温度のような高温であっても、スリップ転位の発生を抑制することができる。
その結果、貼り合わせ後の埋め込み酸化膜の厚さが３μｍ以上のような厚い場合であっても、スリップ転位の発生を抑制して、高品質のＳＯＩ層を有するＳＯＩ基板を製造することができる。また、このＳＯＩ基板の貼り合わせ強度は十分に高いものである。
この場合、前記ボンドウェーハとベースウェーハの少なくとも一方の表面に形成する酸化膜を、前記ベースウェーハのみに形成することが好ましい。
このように、上記でボンドウェーハとベースウェーハの少なくとも一方の表面に形成するとした酸化膜を、ベースウェーハのみに形成するＳＯＩ基板の製造方法であれば、最終的に製造されるＳＯＩ基板の反りを小さくすることができる。
このように、上記でボンドウェーハとベースウェーハの少なくとも一方の表面に形成するとした酸化膜を、ベースウェーハのみに形成するＳＯＩ基板の製造方法であれば、最終的に製造されるＳＯＩ基板の反りを小さくすることができる。
また、前記ボンドウェーハの薄膜化を、研削、研磨、エッチングの少なくともいずれか１つ以上の手法により行うことができる。
このように、ボンドウェーハの薄膜化を、研削、研磨、エッチングの少なくともいずれか１つ以上の手法により行えば、例えば１μｍ以上のような、比較的厚いＳＯＩ層を有するＳＯＩ基板を、効率よく低コストで製造することができる。
このように、ボンドウェーハの薄膜化を、研削、研磨、エッチングの少なくともいずれか１つ以上の手法により行えば、例えば１μｍ以上のような、比較的厚いＳＯＩ層を有するＳＯＩ基板を、効率よく低コストで製造することができる。
また、本発明は、上記のいずれかのＳＯＩ基板の製造方法によって製造されたことを特徴とするＳＯＩ基板を提供する。
このような、上記のいずれかのＳＯＩ基板の製造方法によって製造されたＳＯＩ基板であれば、埋め込み酸化膜の厚さが３μｍ以上のような厚い膜であり、スリップ転位の発生が抑制されており、高品質のＳＯＩ層を有するものであり、貼り合わせ強度が十分に高いＳＯＩ基板とすることができる。
このような、上記のいずれかのＳＯＩ基板の製造方法によって製造されたＳＯＩ基板であれば、埋め込み酸化膜の厚さが３μｍ以上のような厚い膜であり、スリップ転位の発生が抑制されており、高品質のＳＯＩ層を有するものであり、貼り合わせ強度が十分に高いＳＯＩ基板とすることができる。
また、本発明は、貼り合わせ法によって製造されたＳＯＩ基板であって、埋め込み酸化膜の厚さが３μｍ以上であり、ＳＯＩ層の厚さが１μｍ以上であり、貼り合わせ強度が６００ｋｇ／ｃｍ２以上であり、スリップ転位が無いことを特徴とするＳＯＩ基板を提供する。
このような、貼り合わせ法によって製造されたＳＯＩ基板であって、埋め込み酸化膜の厚さが３μｍ以上であり、ＳＯＩ層の厚さが１μｍ以上であり、貼り合わせ強度が６００ｋｇ／ｃｍ２以上であり、スリップ転位が無いＳＯＩ基板であれば、ＳＯＩ層の厚さが１μｍ以上と厚く、埋め込み酸化膜の厚さが３μｍ以上と厚いＳＯＩ基板である場合にも、ＳＯＩ層にスリップ転位が無く、高品質なＳＯＩ基板であり、様々な用途に用いることができるＳＯＩ基板とすることができる。また、貼り合わせ強度が十分に高いため、デバイス製造工程に投入しても問題ない。
この場合、前記ＳＯＩ層は、研削、研磨、エッチングの少なくともいずれか１つ以上の手法により薄膜化されたものであることができる。
このように、前記ＳＯＩ層は、研削、研磨、エッチングの少なくともいずれか１つ以上の手法により薄膜化されたものであれば、より低コストで製造された厚膜ＳＯＩ層を有するＳＯＩ基板とすることができる。
このように、前記ＳＯＩ層は、研削、研磨、エッチングの少なくともいずれか１つ以上の手法により薄膜化されたものであれば、より低コストで製造された厚膜ＳＯＩ層を有するＳＯＩ基板とすることができる。
本発明に従うＳＯＩ基板の製造方法であれば、貼り合わせ後の埋め込み酸化膜の厚さが３μｍ以上のような厚膜になるように酸化膜を形成しても、スリップ転位の発生を抑制して、高品質のＳＯＩ層を有するＳＯＩ基板を、十分な貼り合わせ強度を確保して製造することができる。
また、本発明に従うＳＯＩ基板であれば、ＳＯＩ層の厚さが１μｍ以上、埋め込み酸化膜の厚さが３μｍ以上のＳＯＩ基板として、ＳＯＩ層にスリップ転位が無く、高品質なＳＯＩ基板であり、様々な用途に用いることができるＳＯＩ基板とすることができる。また、貼り合わせ強度が十分に高いため、デバイス工程等に投入しても問題ない。
また、本発明に従うＳＯＩ基板であれば、ＳＯＩ層の厚さが１μｍ以上、埋め込み酸化膜の厚さが３μｍ以上のＳＯＩ基板として、ＳＯＩ層にスリップ転位が無く、高品質なＳＯＩ基板であり、様々な用途に用いることができるＳＯＩ基板とすることができる。また、貼り合わせ強度が十分に高いため、デバイス工程等に投入しても問題ない。
以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
前述のように、従来の貼り合わせ法によるＳＯＩ基板の製造方法により、埋め込み酸化膜の厚さが３μｍ以上のように厚いＳＯＩ基板を製造すると、スリップ転位が発生し、高品質のＳＯＩ層を有するＳＯＩ基板を得ることができないという問題があった。
前述のように、従来の貼り合わせ法によるＳＯＩ基板の製造方法により、埋め込み酸化膜の厚さが３μｍ以上のように厚いＳＯＩ基板を製造すると、スリップ転位が発生し、高品質のＳＯＩ層を有するＳＯＩ基板を得ることができないという問題があった。
本発明者らは、このような問題点を解決するため、以下のような検討を行った。
まず、ボンドウェーハとベースウェーハとを貼り合わせた直後は、ボンドウェーハ側がまだ薄膜化されていない。そのため、このまま、従来のように例えば１１００℃以上のように高温の貼り合わせ熱処理を行ってしまうと、特に、埋め込み酸化膜の厚さを３μｍ以上のように厚い膜とする場合には、単結晶シリコン層と、埋め込み酸化膜との間の熱膨張係数の違いに基づく歪が大きくなり、スリップ転位が発生してしまうものと考えた。
まず、ボンドウェーハとベースウェーハとを貼り合わせた直後は、ボンドウェーハ側がまだ薄膜化されていない。そのため、このまま、従来のように例えば１１００℃以上のように高温の貼り合わせ熱処理を行ってしまうと、特に、埋め込み酸化膜の厚さを３μｍ以上のように厚い膜とする場合には、単結晶シリコン層と、埋め込み酸化膜との間の熱膨張係数の違いに基づく歪が大きくなり、スリップ転位が発生してしまうものと考えた。
これに基づき、２枚のウェーハを貼り合わせた後の熱処理を、薄膜化工程の妨げにならない程度に低温とし、仮に接合（仮接合）した状態にし、薄膜化後に、高温熱処理を行って、さらに貼り合わせ強度（接合強度）を高めて、通常のＳＯＩ基板に要求される貼り合わせ強度を有する状態（本接合）とする方法を見出した。このようなＳＯＩ基板の製造方法であれば、ボンドウェーハの薄膜化前の熱処理を低温とすることにより、単結晶シリコン層と、厚い埋め込み酸化膜との間の熱膨張係数の違いに基づく歪を比較的小さいものとし、スリップ転位の発生を抑制することができ、また、ボンドウェーハが薄膜化された後の段階での高温熱処理により、ボンドウェーハ（ＳＯＩ層）は薄膜化されているため、単結晶シリコン層と、埋め込み酸化膜との間の熱膨張係数の違いに基づく歪によるＳＯＩ層のストレスが緩和されやすくなるため、スリップ転位の発生を抑制することを見出した。
そして、さらなる実験及び検討を行い、上記の低温熱処理温度、高温熱処理温度を最適化し、このようなＳＯＩ基板の製造方法であれば、埋め込み酸化膜の厚さが３μｍ以上のＳＯＩ基板において発生していたスリップ転位の発生を防止することができることに想到し、本発明を完成させた。
以下、本発明について図面を参照しながらさらに詳細に説明するが、本発明はこれらに限定されるものではない。
図１は、本発明に係る貼り合わせ法によるＳＯＩ基板の製造方法の一例を示したフロー図である。
図１は、本発明に係る貼り合わせ法によるＳＯＩ基板の製造方法の一例を示したフロー図である。
まず、図１（ａ）に示すように、ともに単結晶シリコンウェーハからなる、ボンドウェーハ１１とベースウェーハ１２とを準備する（工程ａ）。ボンドウェーハは半導体素子形成用のＳＯＩ層となる単結晶シリコンウェーハであり、ベースウェーハは、支持基板となる単結晶シリコンウェーハである。単結晶シリコンウェーハの種類は特に限定されるものではなく、適宜選択することができる。
次に、図１（ｂ）に示すように、貼り合わせ後の埋め込み酸化膜の厚さが３μｍ以上になるように、ボンドウェーハ１１とベースウェーハ１２の少なくとも一方の表面に酸化膜１３を形成する（工程ｂ）。
この酸化膜１３は、図１（ｂ）にその例を示すように、ベースウェーハ１２のみに形成すれば、最終的に製造されるＳＯＩ基板の反りを小さくすることができるので望ましい。そして、本発明では、上記のように、貼り合わせ後の埋め込み酸化膜の厚さが３μｍ以上になるように酸化膜１３を形成する。すなわち、ボンドウェーハあるいはベースウェーハのみに酸化膜を形成する場合は、その酸化膜の厚さを３μｍ以上とし、両方に形成する場合は、両者の酸化膜の厚さの合計が３μｍ以上となるようにする。なお、ボンドウェーハとベースウェーハの両方に酸化膜を形成する場合は、ベースウェーハに形成する酸化膜をボンドウェーハに形成する酸化膜よりも厚くすれば、ＳＯＩ基板の反りを小さくすることができるので好ましい。
この酸化膜１３は、図１（ｂ）にその例を示すように、ベースウェーハ１２のみに形成すれば、最終的に製造されるＳＯＩ基板の反りを小さくすることができるので望ましい。そして、本発明では、上記のように、貼り合わせ後の埋め込み酸化膜の厚さが３μｍ以上になるように酸化膜１３を形成する。すなわち、ボンドウェーハあるいはベースウェーハのみに酸化膜を形成する場合は、その酸化膜の厚さを３μｍ以上とし、両方に形成する場合は、両者の酸化膜の厚さの合計が３μｍ以上となるようにする。なお、ボンドウェーハとベースウェーハの両方に酸化膜を形成する場合は、ベースウェーハに形成する酸化膜をボンドウェーハに形成する酸化膜よりも厚くすれば、ＳＯＩ基板の反りを小さくすることができるので好ましい。
次に、図１（ｃ）に示すように、ボンドウェーハ１１とベースウェーハ１２とを酸化膜１３を介して貼り合わせて、２枚のウェーハが貼り合わされた基板（貼り合わせウェーハ）２０とする（工程ｃ）。例えば、清浄な雰囲気下、室温でボンドウェーハ１１とベースウェーハ１２とを密着させることにより、貼り合わせることができる。これに伴い、酸化膜１３は埋め込み酸化膜２３となる。また、上記のように、ベースウェーハ１２のみに酸化膜１３を形成した場合には、貼り合わせ面１４は、埋め込み酸化膜１３とボンドウェーハ１１との間になる。
次に、図１（ｄ）に示すように、ボンドウェーハ１１とベースウェーハ１２とを貼り合わせた基板２０に４００℃以上１０００℃以下の低温熱処理を行う（工程ｄ）。この低温熱処理工程は、酸化性雰囲気下、不活性雰囲気下等で行うことができる。
この低温熱処理の熱処理温度は、上記のように４００℃以上とすれば、次のボンドウェーハの薄膜化工程（工程ｅ）のために必要な貼り合わせ強度を得ることができる。また、１０００℃以下とすることにより、単結晶シリコン層と、埋め込み酸化膜との間の熱膨張係数の違いに基づく歪を比較的小さいものとすることができるので、ＳＯＩ層となる単結晶シリコン層に、この低温熱処理の間にスリップ転位が導入されることを抑制することができる。
この低温熱処理の熱処理温度は、上記のように４００℃以上とすれば、次のボンドウェーハの薄膜化工程（工程ｅ）のために必要な貼り合わせ強度を得ることができる。また、１０００℃以下とすることにより、単結晶シリコン層と、埋め込み酸化膜との間の熱膨張係数の違いに基づく歪を比較的小さいものとすることができるので、ＳＯＩ層となる単結晶シリコン層に、この低温熱処理の間にスリップ転位が導入されることを抑制することができる。
貼り合わせ強度をより確実に確保するためには、熱処理温度を７００℃以上とすることが好ましく、例えば８５０℃以上とすることが好ましい。
ＳＯＩ層となる単結晶シリコン層にスリップ転位が導入されることをより確実に防止するためには、この低温熱処理の熱処理温度をより低くすることが望ましく、９００℃以下とするのがより確実である。実際の熱処理温度は、上記の貼り合わせ強度とスリップ転位の抑制効果との兼ね合いによって最適化することが好ましい。
ＳＯＩ層となる単結晶シリコン層にスリップ転位が導入されることをより確実に防止するためには、この低温熱処理の熱処理温度をより低くすることが望ましく、９００℃以下とするのがより確実である。実際の熱処理温度は、上記の貼り合わせ強度とスリップ転位の抑制効果との兼ね合いによって最適化することが好ましい。
この低温熱処理工程を行った後は、ボンドウェーハ１１の薄膜化を行うが、その前に、貼り合わせウェーハ２０の外周部分の形状を整える外周加工を行うことが望ましい。このように貼り合わせウェーハ２０の外周加工を行うことにより、薄膜化工程以降において外周部分から発塵することを防止することができる。
次に、図１（ｅ）に示すように、ボンドウェーハ１１を薄膜化してＳＯＩ層２１とする（工程ｅ）。
具体的な薄膜化の手法は、特に限定されるものではないが、研削、研磨、エッチングの少なくともいずれか１つ以上の手法により行うことが好ましい。これらの薄膜化の手法によれば、ボンドウェーハの薄膜化を、効率よく低コストで行うことができる。特に、例えば１μｍ以上、さらには５μｍ以上のような、比較的厚いＳＯＩ層とする薄膜化を、効率よく低コストで行うことができる。
また、上記の手法を適宜組み合わせてもよい。例えば、研削により高速でボンドウェーハの薄膜化を行った後、フッ硝酸などによる酸エッチング、またはＮａＯＨなどによるアルカリエッチングにより研削に伴う歪を除去するようにしてもよい。
なお、ボンドウェーハ１１の表面に酸化膜が形成されている場合は、この薄膜化工程で除去される。
具体的な薄膜化の手法は、特に限定されるものではないが、研削、研磨、エッチングの少なくともいずれか１つ以上の手法により行うことが好ましい。これらの薄膜化の手法によれば、ボンドウェーハの薄膜化を、効率よく低コストで行うことができる。特に、例えば１μｍ以上、さらには５μｍ以上のような、比較的厚いＳＯＩ層とする薄膜化を、効率よく低コストで行うことができる。
また、上記の手法を適宜組み合わせてもよい。例えば、研削により高速でボンドウェーハの薄膜化を行った後、フッ硝酸などによる酸エッチング、またはＮａＯＨなどによるアルカリエッチングにより研削に伴う歪を除去するようにしてもよい。
なお、ボンドウェーハ１１の表面に酸化膜が形成されている場合は、この薄膜化工程で除去される。
このボンドウェーハ１１の薄膜化工程を行った後は、適宜洗浄等を施した後、図１（ｆ）に示すように、１０００℃よりも高い温度で高温熱処理を行う（工程ｆ）。この高温熱処理により、貼り合わせ面１４の貼り合わせ強度が高められる。この高温熱処理も、酸化性雰囲気下、不活性雰囲気下等で行うことができる。
この高温熱処理の熱処理温度を１０００℃よりも高い温度とすることにより、十分な貼り合わせ強度、特には、デバイス製造工程に投入したときに必要な貼り合わせ強度とすることができる。この高温熱処理の熱処理温度は、より高い貼り合わせ強度を得るために、１１００℃以上、例えば１１５０℃とすることがさらに好ましい。また、１２００℃以上のさらに高い温度で熱処理を行うこともできる。
また、上記のように、１２００℃以上のようなさらなる高温で高温熱処理を行えば、高温熱処理工程にかかる時間を短縮し、製造効率を向上させることができる可能性がある。
この高温熱処理の熱処理温度を１０００℃よりも高い温度とすることにより、十分な貼り合わせ強度、特には、デバイス製造工程に投入したときに必要な貼り合わせ強度とすることができる。この高温熱処理の熱処理温度は、より高い貼り合わせ強度を得るために、１１００℃以上、例えば１１５０℃とすることがさらに好ましい。また、１２００℃以上のさらに高い温度で熱処理を行うこともできる。
また、上記のように、１２００℃以上のようなさらなる高温で高温熱処理を行えば、高温熱処理工程にかかる時間を短縮し、製造効率を向上させることができる可能性がある。
上記の高温熱処理を酸化性雰囲気下で行った場合には、ＳＯＩ層２１の表面上に表面酸化膜が形成される。この場合は、該ＳＯＩ層２１の表面をフッ酸等で洗浄し、表面酸化膜を除去する。
その後、必要に応じて研磨等を行って、ＳＯＩ層２１の表面平坦性を改善する。
その後、必要に応じて研磨等を行って、ＳＯＩ層２１の表面平坦性を改善する。
以上のような工程を経て、図１（ｆ）に示すような、ベースウェーハ（支持基板）１２上に厚さ３μｍ以上の埋め込み酸化膜２３が配置され、埋め込み酸化膜２３上にＳＯＩ層２１を有するＳＯＩ基板３０を製造することができる。
本発明によれば、埋め込み酸化膜の厚さが３μｍ以上であり、ＳＯＩ層の厚さが１μｍ以上であり、スリップ転位が無いＳＯＩ基板を、貼り合わせ法によって製造することができる。また、特開平１０−７００５４号公報に記載されているように、１１００℃〜１２００℃で上記高温熱処理を行うことにより、貼り合わせ面１４の貼り合わせ強度を６００ｋｇ／ｃｍ２以上とすることができる。
以下、本発明の実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
図１に示した工程に基づいて、以下のように貼り合わせ法によりＳＯＩ基板を作製した。
まず、ボンドウェーハ１１及びベースウェーハ１２として、ＣＺ法により製造された、直径２００ｍｍ（８インチ）、面方位｛１００｝の鏡面研磨された２枚のＰ型単結晶シリコンウェーハを準備した（工程ａ）。ウェーハの厚さは７２５μｍ、抵抗率は１．０〜５０．０Ωｃｍである。
次に、ベースウェーハ１２の表面に、膜厚３μｍのシリコン酸化膜１３を熱酸化により形成した（工程ｂ）。
次に、ボンドウェーハ１１とベースウェーハ１２とを酸化膜１３を挟むようにして密着させて貼り合わせた（工程ｃ）。
図１に示した工程に基づいて、以下のように貼り合わせ法によりＳＯＩ基板を作製した。
まず、ボンドウェーハ１１及びベースウェーハ１２として、ＣＺ法により製造された、直径２００ｍｍ（８インチ）、面方位｛１００｝の鏡面研磨された２枚のＰ型単結晶シリコンウェーハを準備した（工程ａ）。ウェーハの厚さは７２５μｍ、抵抗率は１．０〜５０．０Ωｃｍである。
次に、ベースウェーハ１２の表面に、膜厚３μｍのシリコン酸化膜１３を熱酸化により形成した（工程ｂ）。
次に、ボンドウェーハ１１とベースウェーハ１２とを酸化膜１３を挟むようにして密着させて貼り合わせた（工程ｃ）。
次に、貼り合わせウェーハ２０に対し、酸化性雰囲気下、熱処理温度８５０℃で低温熱処理を行った（工程ｄ）。
貼り合わせウェーハ２０の外周加工後、次に、平面研削とエッチングによりボンドウェーハ１１を薄膜化し、約３０μｍの膜厚を有するＳＯＩ層２１とした（工程ｅ）。
洗浄後、次に、酸化性雰囲気下、熱処理温度１１５０℃で高温熱処理を行った（工程ｆ）。
次に、上記高温熱処理で生じたＳＯＩ層の表面に生じた薄い表面酸化膜をフッ酸で除去し、研磨を行って、１５μｍのＳＯＩ層を有するＳＯＩ基板３０を得た。
貼り合わせウェーハ２０の外周加工後、次に、平面研削とエッチングによりボンドウェーハ１１を薄膜化し、約３０μｍの膜厚を有するＳＯＩ層２１とした（工程ｅ）。
洗浄後、次に、酸化性雰囲気下、熱処理温度１１５０℃で高温熱処理を行った（工程ｆ）。
次に、上記高温熱処理で生じたＳＯＩ層の表面に生じた薄い表面酸化膜をフッ酸で除去し、研磨を行って、１５μｍのＳＯＩ層を有するＳＯＩ基板３０を得た。
このようにして製造したＳＯＩ基板３０のスリップ転位の発生状況をＸＲＴ（Ｘ線トポグラフ）を用いて測定したところ、図３にＸＲＴ測定画像を示すように、スリップ転位は発生していなかった。
（実施例２〜８）
実施例１と同様に、ただし、ベースウェーハ１２に形成する酸化膜１３の膜厚（実施例６についてはボンドウェーハ、ベースウェーハ両方に酸化膜１３を形成した）、貼り合わせ熱処理温度を、下記の表１のようにしてＳＯＩ基板の製造を行った。また、それぞれ最終的なＳＯＩ層２１の膜厚が２０μｍになるように薄膜化及び最終研磨を行った。
実施例１と同様に、ただし、ベースウェーハ１２に形成する酸化膜１３の膜厚（実施例６についてはボンドウェーハ、ベースウェーハ両方に酸化膜１３を形成した）、貼り合わせ熱処理温度を、下記の表１のようにしてＳＯＩ基板の製造を行った。また、それぞれ最終的なＳＯＩ層２１の膜厚が２０μｍになるように薄膜化及び最終研磨を行った。
このようにして製造したＳＯＩ基板３０について、それぞれ実施例１と同様に、スリップ転位の発生状況をＸＲＴ（Ｘ線トポグラフ）を用いて測定したところ、スリップ転位は発生しておらず、ＸＲＴ測定画像も図３に示した実施例１の場合と同様であった。
また、実施例１〜８において作製したＳＯＩ基板を通常のデバイス工程に投入したが、剥離などは生じず、貼り合わせ強度に問題はなかった。
また、実施例１〜８において作製したＳＯＩ基板を通常のデバイス工程に投入したが、剥離などは生じず、貼り合わせ強度に問題はなかった。
（比較例１）
図４に示す従来のＳＯＩ基板の製造方法に従い、以下のように実際にＳＯＩ基板を製造した。
まず、実施例１と同様の２枚の単結晶シリコンウェーハを準備した（工程ａ’）。
ベースウェーハ６２の表面に、膜厚約１μｍのシリコン酸化膜６３を熱酸化により形成した（工程ｂ’）。
次に、実施例１の工程ｃと同様に、ボンドウェーハ６１とベースウェーハ６２とを酸化膜６３を挟むようにして密着させて貼り合わせた（工程ｃ’）。
次に、１１５０℃で酸化性雰囲気下で貼り合わせ熱処理を行った（工程ｄ’）。
貼り合わせウェーハ７０の外周加工後、次に、貼り合わせウェーハ７０のＳＯＩ層側を、平面研削とエッチング、研磨により、１５μｍの厚さになるまで薄膜化し、ＳＯＩ基板８０を得た（工程ｅ’）。
図４に示す従来のＳＯＩ基板の製造方法に従い、以下のように実際にＳＯＩ基板を製造した。
まず、実施例１と同様の２枚の単結晶シリコンウェーハを準備した（工程ａ’）。
ベースウェーハ６２の表面に、膜厚約１μｍのシリコン酸化膜６３を熱酸化により形成した（工程ｂ’）。
次に、実施例１の工程ｃと同様に、ボンドウェーハ６１とベースウェーハ６２とを酸化膜６３を挟むようにして密着させて貼り合わせた（工程ｃ’）。
次に、１１５０℃で酸化性雰囲気下で貼り合わせ熱処理を行った（工程ｄ’）。
貼り合わせウェーハ７０の外周加工後、次に、貼り合わせウェーハ７０のＳＯＩ層側を、平面研削とエッチング、研磨により、１５μｍの厚さになるまで薄膜化し、ＳＯＩ基板８０を得た（工程ｅ’）。
このようにして製造したＳＯＩ基板８０のスリップ転位の発生状況を実施例１と同様にＸＲＴを用いて測定したところ、スリップ転位は発生していなかった。
（比較例２〜１０）
比較例１と同様に、ただし、ベースウェーハ６２に形成する酸化膜６３の膜厚（比較例１０についてはボンドウェーハ、ベースウェーハ両方に酸化膜６３を形成した）、貼り合わせ熱処理温度を、下記の表２のようにしてＳＯＩ基板の製造を行った。
なお、表２には比較例１も併記した。
比較例１と同様に、ただし、ベースウェーハ６２に形成する酸化膜６３の膜厚（比較例１０についてはボンドウェーハ、ベースウェーハ両方に酸化膜６３を形成した）、貼り合わせ熱処理温度を、下記の表２のようにしてＳＯＩ基板の製造を行った。
なお、表２には比較例１も併記した。
このようにして製造したＳＯＩ基板のスリップ転位の発生状況を比較例１と同様にＸＲＴを用いて測定した。
比較例１に加え、比較例２でもスリップ転位は発生していなかった。これは、埋め込み酸化膜の厚さが２μｍ以下であり、貼り合わせ熱処理中の、単結晶シリコン層と埋め込み酸化膜との間の熱膨張係数の違いに基づく歪が比較的小さいものであるためと考えられる。
比較例３〜１０では、スリップ転位が発生していた。比較例３〜８のＸＲＴ測定画像と、測定された最長スリップ長さ（ウェーハ面内におけるスリップ転位のうち、最長のものの長さ）を図５に示す。
比較例１に加え、比較例２でもスリップ転位は発生していなかった。これは、埋め込み酸化膜の厚さが２μｍ以下であり、貼り合わせ熱処理中の、単結晶シリコン層と埋め込み酸化膜との間の熱膨張係数の違いに基づく歪が比較的小さいものであるためと考えられる。
比較例３〜１０では、スリップ転位が発生していた。比較例３〜８のＸＲＴ測定画像と、測定された最長スリップ長さ（ウェーハ面内におけるスリップ転位のうち、最長のものの長さ）を図５に示す。
以上の実施例１〜８及び、比較例１〜１０の測定結果に基づき、図２に最長スリップ長さと埋め込み酸化膜の厚さの関係を示した。
このグラフより、本発明のＳＯＩ基板の製造方法によれば、従来の貼り合わせ法によるＳＯＩ基板の製造方法では得られなかった、埋め込み酸化膜が３μｍ以上の場合でも、スリップ転位の発生が抑制された高品質のＳＯＩ層を有するＳＯＩ基板を製造することができたことがわかる。
このグラフより、本発明のＳＯＩ基板の製造方法によれば、従来の貼り合わせ法によるＳＯＩ基板の製造方法では得られなかった、埋め込み酸化膜が３μｍ以上の場合でも、スリップ転位の発生が抑制された高品質のＳＯＩ層を有するＳＯＩ基板を製造することができたことがわかる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１１…ボンドウェーハ、 １２…ベースウェーハ、 １３…酸化膜、
１４…貼り合わせ面、
２０…２枚のウェーハが貼り合わされた基板（貼り合わせウェーハ）、
２１…ＳＯＩ層、 ２３…埋め込み酸化膜、
３０…ＳＯＩ基板。
１４…貼り合わせ面、
２０…２枚のウェーハが貼り合わされた基板（貼り合わせウェーハ）、
２１…ＳＯＩ層、 ２３…埋め込み酸化膜、
３０…ＳＯＩ基板。
Claims (1)
- 貼り合わせ法により、埋め込み酸化膜上にＳＯＩ層が形成されたＳＯＩ基板を製造する方法であって、少なくとも、
ともに単結晶シリコンウェーハからなる、ボンドウェーハとベースウェーハとを準備する工程と、
貼り合わせ後の埋め込み酸化膜の厚さが３μｍ以上になるように、前記ベースウェーハのみの表面に酸化膜を熱酸化により形成する工程と、
前記ボンドウェーハと前記ベースウェーハとを前記酸化膜を介して貼り合わせる工程と、
前記ボンドウェーハとベースウェーハとを貼り合わせた基板に４００℃以上１０００℃以下の低温熱処理を行う工程と、
前記ボンドウェーハを研削、研磨、エッチングの少なくともいずれか１つ以上の手法により薄膜化してＳＯＩ層とする工程と、
１０００℃よりも高い温度で高温熱処理を行って、貼り合わせ強度を高める工程と
を含むことを特徴とするＳＯＩ基板の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007122573A JP5280015B2 (ja) | 2007-05-07 | 2007-05-07 | Ｓｏｉ基板の製造方法 |
| EP08738595.1A EP2159825B1 (en) | 2007-05-07 | 2008-04-15 | Soi substrate manufacturing method |
| KR1020097022260A KR101486779B1 (ko) | 2007-05-07 | 2008-04-15 | Ｓｏｉ 기판의 제조 방법 및 ｓｏｉ기판 |
| US12/450,329 US8709911B2 (en) | 2007-05-07 | 2008-04-15 | Method for producing SOI substrate and SOI substrate |
| CN2008800150641A CN101675499B (zh) | 2007-05-07 | 2008-04-15 | Soi基板的制造方法及soi基板 |
| PCT/JP2008/000989 WO2008139684A1 (ja) | 2007-05-07 | 2008-04-15 | Ｓｏｉ基板の製造方法及びｓｏｉ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007122573A JP5280015B2 (ja) | 2007-05-07 | 2007-05-07 | Ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008277702A JP2008277702A (ja) | 2008-11-13 |
| JP5280015B2 true JP5280015B2 (ja) | 2013-09-04 |
Family
ID=40001910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007122573A Active JP5280015B2 (ja) | 2007-05-07 | 2007-05-07 | Ｓｏｉ基板の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8709911B2 (ja) |
| EP (1) | EP2159825B1 (ja) |
| JP (1) | JP5280015B2 (ja) |
| KR (1) | KR101486779B1 (ja) |
| CN (1) | CN101675499B (ja) |
| WO (1) | WO2008139684A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2926674B1 (fr) * | 2008-01-21 | 2010-03-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable |
| JP5479304B2 (ja) * | 2010-11-10 | 2014-04-23 | 信越半導体株式会社 | シリコン単結晶ウェーハの熱酸化膜形成方法 |
| US9299556B2 (en) | 2010-12-27 | 2016-03-29 | Shanghai Simgui Technology Co. Ltd. | Method for preparing semiconductor substrate with insulating buried layer gettering process |
| JP6200273B2 (ja) * | 2013-10-17 | 2017-09-20 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| JP2015087510A (ja) * | 2013-10-30 | 2015-05-07 | 日本電信電話株式会社 | 光モジュールの作製方法 |
| JP6447439B2 (ja) * | 2015-09-28 | 2019-01-09 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法 |
| CN106601615B (zh) * | 2016-12-27 | 2020-05-15 | 上海新傲科技股份有限公司 | 提高键合强度的退火方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109678A (ja) * | 1991-10-18 | 1993-04-30 | Sony Corp | Ｓｏｉ基板の製造方法 |
| JP2856030B2 (ja) | 1993-06-29 | 1999-02-10 | 信越半導体株式会社 | 結合ウエーハの製造方法 |
| EP0759634A1 (en) | 1995-08-17 | 1997-02-26 | Shin-Etsu Handotai Company Limited | SOI wafer and method for the preparation thereof |
| JP3030545B2 (ja) | 1997-07-19 | 2000-04-10 | 信越半導体株式会社 | 接合ウエーハの製造方法 |
| FR2777115B1 (fr) | 1998-04-07 | 2001-07-13 | Commissariat Energie Atomique | Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede |
| JP3358550B2 (ja) * | 1998-07-07 | 2002-12-24 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ |
| JP2001230392A (ja) * | 2000-02-18 | 2001-08-24 | Toshiba Corp | Ｓｏｉウェーハの製造方法 |
| US6670259B1 (en) * | 2001-02-21 | 2003-12-30 | Advanced Micro Devices, Inc. | Inert atom implantation method for SOI gettering |
| JP5055671B2 (ja) | 2001-07-26 | 2012-10-24 | 信越半導体株式会社 | Ｓｏｉ基板の製造方法 |
| WO2003046993A1 (fr) * | 2001-11-29 | 2003-06-05 | Shin-Etsu Handotai Co.,Ltd. | Procede de production de plaquettes soi |
| US7034362B2 (en) * | 2003-10-17 | 2006-04-25 | International Business Machines Corporation | Double silicon-on-insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET) structures |
| JP2005347367A (ja) * | 2004-06-01 | 2005-12-15 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP4603865B2 (ja) * | 2004-12-01 | 2010-12-22 | 信越化学工業株式会社 | 酸化膜付きシリコン基板の製造方法及び酸化膜付きシリコン基板 |
| JP2006216826A (ja) * | 2005-02-04 | 2006-08-17 | Sumco Corp | Ｓｏｉウェーハの製造方法 |
| JP4802624B2 (ja) * | 2005-09-07 | 2011-10-26 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法 |
-
2007
- 2007-05-07 JP JP2007122573A patent/JP5280015B2/ja active Active
-
2008
- 2008-04-15 WO PCT/JP2008/000989 patent/WO2008139684A1/ja active Application Filing
- 2008-04-15 EP EP08738595.1A patent/EP2159825B1/en active Active
- 2008-04-15 CN CN2008800150641A patent/CN101675499B/zh active Active
- 2008-04-15 US US12/450,329 patent/US8709911B2/en active Active
- 2008-04-15 KR KR1020097022260A patent/KR101486779B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US8709911B2 (en) | 2014-04-29 |
| CN101675499A (zh) | 2010-03-17 |
| JP2008277702A (ja) | 2008-11-13 |
| EP2159825A1 (en) | 2010-03-03 |
| US20100044829A1 (en) | 2010-02-25 |
| EP2159825A4 (en) | 2010-06-30 |
| CN101675499B (zh) | 2012-06-13 |
| KR20100015877A (ko) | 2010-02-12 |
| EP2159825B1 (en) | 2017-02-08 |
| WO2008139684A1 (ja) | 2008-11-20 |
| KR101486779B1 (ko) | 2015-01-28 |
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