KR100448423B1 - 반도체부재의 제조방법 - Google Patents

반도체부재의 제조방법 Download PDF

Info

Publication number
KR100448423B1
KR100448423B1 KR10-2000-0015310A KR20000015310A KR100448423B1 KR 100448423 B1 KR100448423 B1 KR 100448423B1 KR 20000015310 A KR20000015310 A KR 20000015310A KR 100448423 B1 KR100448423 B1 KR 100448423B1
Authority
KR
South Korea
Prior art keywords
layer
wafer
semiconductor
epitaxial
manufacturing
Prior art date
Application number
KR10-2000-0015310A
Other languages
English (en)
Other versions
KR20000076966A (ko
Inventor
요네하라타카오
와타나베쿠니오
시마다테쯔야
오오미카즈아키
사카구치키요후미
Original Assignee
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 가부시끼가이샤 filed Critical 캐논 가부시끼가이샤
Publication of KR20000076966A publication Critical patent/KR20000076966A/ko
Application granted granted Critical
Publication of KR100448423B1 publication Critical patent/KR100448423B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/0203—Making porous regions on the surface
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D11/00—Electrolytic coating by surface reaction, i.e. forming conversion layers
    • C25D11/02—Anodisation
    • C25D11/32—Anodisation of semiconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명에 의한 반도체부재의 제조방법은 반도체기판상에 비다공질층을 가진 제 1부재를 준비하는 제 1공정, 및 비다공질층을 제 1부재로부터 제 2부재상에 이설하는 제 2공정을 포함하고, 제 2공정에서 비다공질층이 분리되는 반도체 기판을 제 1공정에서의 제 1부재의 구성재료로서 다시 사용하는 것을 (n-1)회 (n은 2이상의 자연수)행하고, 제 1 및 제 2공정은 n회 반복되고, 반도체기판은 제 2공정에서의 n번째 사용에서 분리되고, 그리고 분리된 반도체기판은 제 1 및 제 2공정이외의 용도에 사용된다.

Description

반도체부재의 제조방법{METHOD OF PRODUCING SEMICONDUCTOR MEMBER}
본 발명은 반도체부재의 제조방법 및 그것을 이용하는 방법에 관한 것이다. 특히, 본 발명은 마이크로프로세서, 메모리, 로직회로, 시스템LSI, 태양전지, 화상센서, 발광소자, 표시소자 등의 반도체디바이스의 제조에 사용되는 반도체웨이퍼, 또는 막형성시의 막두께모니터링, 에칭시의 에칭깊이모니터링, 이물입자의 검출 및 그 수의 계측에 사용되는 입자모니터링 등에 사용되는 모니터웨이퍼, 막형성, 열처리, 도핑, 에칭 등의 각종처리조건을 양호하게 하기 위해서 사용되는 처리장치에 배치되는 더미웨이퍼인 반도체웨이퍼의 제조방법; 그리고 이 웨이퍼를 사용하는 방법 및 이 웨이퍼를 이용하는 방법에 관한 것이다. 또한, 본 발명은 2종류의 반도체웨이퍼를 제조하는 시스템, 반도체웨이퍼의 제조를 제어하는 방법 및 퇴적막형성장치를 이용하는 방법에 관한 것이다.
반도체웨이퍼는 Si, GaAs, InP, GaN 등의 각종 반도체재료의 층을 가진 웨이퍼를 포함한다. 그 중에서도 절연표면을 가진 지지기판상에 반도체층을 가진 SOI웨이퍼가 저전력소비로 고속동작을 할 수 있는 반도체디바이스의 제조에 적합한 웨이퍼로서 주의를 끈다.
SOI웨이퍼는 산소이온주입공정 및 열처리공정을 실시한 공지된 SIMOX웨이퍼, 수소이온주입공정 및 일본국 특개평 5-211128호 공보(미국특허 제 5,374,564호)와 일본국 특개평 10-200080호공보(미국특허 제 5,966,620호)에 기재된 박리공정을 실시한 접합웨이퍼, 및 국제공개 제 WO98/52216호 공보등에 기재된 플라즈마에칭을 사용한 접합웨이퍼 등을 포함한다. 또한, 뛰어난 SOI웨이퍼의 제조방법으로서, 에피택셜층을 다른 지지기판재료에 이설하는 방법이 일본국 특개평 2-608351호 공보(미국특허 제 5,371,037호)에 제안되어 있다.
또한, 에피택셜층을 이설하는 향상된 방법이 일본국 특개평 7-302889호 공보(미국특허 제 5,856,229호)에 제안되어 있다. 이 방법을 아래에 구체적으로 설명한다.
도 19a 내지 19e는 일본국 특개평 7-302889호 공보에 기재되어 있는 에피택셜층을 이설하는 방법을 표시하는 개략도이다.
우선, 도 19a에 표시한 바와 같이, Si웨이퍼(1)가 제 1웨이퍼(어떤 경우에는 프라임웨이퍼, 본드웨이퍼, 디바이스웨이퍼, 시드웨이퍼, 도노웨이퍼 등으로 불려짐)로서 준비되고, 그 표면층은 양극화성이 실시되어, 다공질화해서 다공질층(4)을 형성한다.
다음에, 도 19b에 표시한 바와 같이, CVD방법 등을 적용해서 다공질층(4)상에 비다공질단결정반도체층(5)을 에피택셜성장시킨다.
또한, 도 19c에 표시한 바와 같이, 비다공질단결정반도체층(5)의 표면이 산화되어 절연층(6)을 형성한다. 절연층(6)은 별도로 준비된 제 2웨이퍼(Si웨이퍼또는 석영유리 등)의 표면상에 접합된다. 따라서 내부에 비다공질단결정반도체층(5)을 가진 다층구조체(100)가 얻어진다.
도 19d에 표시한 바와 같이, 다층구조체를 분리하기 위하여 이 다층구조체(100)의 측면에 쐐기가 삽입되거나, 외력 또는 내부응력이 가해지면, 다층구조체(100)는 다공질층부분에서 분할된다(도 19d의 (41),(42)는 분리된 다공질층을 표시한다).
비다공질단결정반도체층(5)의 표면에 남은 다공질층(42), 즉 상기 제 2웨이퍼(어떤 경우에는, 핸들웨이퍼 또는 베이스웨이퍼 등으로 호칭된다)상에 이설된 에피택셜층은 염산 및 과산화수소용액의 혼합용액으로 습식에칭이 실시되어 제거된다.
또한, 도 19e에 표시한 바와 같이, 에피택셜층의 노광면은 수소어닐링등에 의해 평탄화되어 SOI웨이퍼가 완성된다.
한편, 분리된 Si웨이퍼(1)는 웨이퍼로서의 그 형상을 유지하기 때문에 그 분리면에 남은 다공질층은 상기한 혼합용액등으로 에칭되고 연마되어, 분리된 웨이퍼는 다시 도 19a에 표시한 제 1웨이퍼로서 다른 SOI웨이퍼를 제조하기 위하여 사용할 수 있다.
또한, 분리된 웨이퍼는 다른 SOI웨이퍼를 제조하기 위하여 도 19b에 표시한 제 2웨이퍼(2)로서 사용할 수 있다.
상기한 바와 같이, 상기한 일본국 특개평 7-302889호 공보는 박리된 Si웨이퍼(1)가 도 19a에 표시한 제 1웨이퍼 또는 도 19b에 표시한 제 2웨이퍼(2)로 사용되는 것을 기재하고 있다.
그러나, 상기한 방법은 해결해야할 여러가지 잠재적인 문제점을 가지고 있다.
즉 많은 수의 SOI웨이퍼를 가능한한 적은 매수의 웨이퍼를 사용해서 제조하는 것이 바람직하지만, SOI웨이퍼의 제조공정에서 복수회 사용된 하나의 웨이퍼는 최종적으로 폐기된다. 이것은 폐기물발생의 감소 및 자원의 효율적인 사용이 기대되는 가까운 장래에 산업에 대해 조정되지 않는다.
또한, Si웨이퍼가 제 1웨이퍼로서 여러번 재사용되는 경우에 제 1웨이퍼는 웨이퍼의 다공질화공정과 분리후의 다공질층의 제거공정으로 인해 재사용시마다 그 막두께를 잃는다. 따라서, 웨이퍼가 여러번 재사용되는 경우에, 재사용되지 않은 웨이퍼와 상기한 재사용된 웨이퍼의 두께의 차이는 현저하게 된다. 웨이퍼의 다공질화공정에서처럼 웨이퍼에 다시 웨이퍼의 두께에 따른 처리공정이 실시될 경우, 각 웨이퍼의 현저한 두께 차이에 의해 각종처리조건의 설정 또는 조정이 행해질 것이다.
또한, 다층구조체가 형성되면, 제 1웨이퍼의 두께는 어떤 경우에 다층구조체의 랩(wrap)에 민감하게 영향을 미친다.
또한, 반복된 분리공정으로 인한 손상은 웨이퍼의 다공질화공정 등의 이후의 공정에 나쁜 영향을 미치는 것으로 생각되며, 따라서 바람직한 특성을 가진 SOI웨이퍼를 얻을 수 없다.
즉 종래의 재사용방법에 있어서, SOI웨이퍼제조공정에 의해 얻을 수 있는 재사용가능한 제 1웨이퍼는 동일한 SOI웨이퍼제조공정에서 반복적으로 재사용되는 것으로만 생각되며, 따라서 상기한 문제점이 고려된다.
본 발명의 목적은 웨이퍼의 효율적이고 경제적인 적용모드를 가진 반도체웨이퍼의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 반도체웨이퍼의 효율적이고 경제적인 적용을 가능하게 하는 반도체웨이퍼의 제조시스템을 제공하는 데 있다.
도 1은 본 발명의 기본실시예에 의한 반도체부재의 제조방법을 표시하는 플로우차트;
도 2는 본 발명의 기본실시예에 의한 반도체부재의 제조공정을 표시하는 개략단면도;
도 3a 및 3b는 본 발명의 기본실시예에 의한 반도체부재의 제조공정을 표시하는 개략단면도;
도 4는 본 발명의 기본실시예에 의한 반도체부재의 제조공정을 표시하는 개략단면도;
도 5는 본 발명의 기본실시예에 의한 반도체부재의 제조공정을 표시하는 개략단면도;
도 6은 본 발명의 기본실시예에 의한 반도체부재의 제조공정을 표시하는 개략단면도;
도 7은 본 발명의 기본실시예에 의한 제조시스템의 일례를 표시하는 설명도;
도 8은 본 발명에 의한 제조시스템의 일례를 표시하는 설명도;
도 9는 본 발명에 의한 검사공정을 표시하는 플로우차트;
도 10은 본 발명의 기본실시예에 의한 반도체부재의 제조방법을 표시하는 플로우차트;
도 11은 본 발명의 기본실시예에 의한 반도체부재의 제조방법을 표시하는 플로우차트;
도 12는 본 발명의 기본실시예에 의한 반도체부재의 제조방법을 표시하는 플로우차트;
도 13은 본 발명의 기본실시예에 의한 반도체부재의 제조공정을 표시하는 개략단면도;
도 14는 본 발명의 기본실시예에 의한 반도체부재의 제조공정을 표시하는 개략단면도;
도 15는 본 발명의 기본실시예에 의한 제조시스템의 일례를 표시하는 설명도;
도 16은 본 발명에 의한 제조시스템의 일례를 표시하는 설명도;
도 17은 본 발명에 의한 검사공정을 표시하는 플로우차트;
도 18a, 18b 및 18c는 본 발명에 의한 태양전지를 설명하는 개략단면도; 및
도 19a, 19b, 19c, 19d 및 19e는 에피택셜층을 이설하는 종래의 방법을 설명하는 개략단면도
<도면의 주요부분에 대한 부호의 설명>
1: 제 1웨이퍼 2: 제 2웨이퍼
3: 단결정반도체층 4: 다공질층
5: 비다공질층 7: 에피택셜층
10: 에피택셜층 41, 42: 잔류부
51, 52, 53, 54: 프로세스장치군 55: 에피택셜장치
100: 다층구조체
본 발명에 의한 반도체웨이퍼의 제조방법은 반도체기판상에 비다공질층을 가진 제 1부재를 형성하는 제 1공정, 및 제 1부재로부터 비다공질층을 분리하고 이 비다공질층을 제 2부재상으로 이설하는 제 2공정을 포함하고, 제 2공정에서 비다공질층이 분리되는 반도체기판을 제 1공정에서의 제 1부재의 구성재료로서 다시 사용하는 것을 (n-1)회(n은 2이상의 자연수)행하고, 제 1 및 제 2공정은 n회 반복되고, 반도체기판은 제 2공정에서의 n번째 사용에서 분리되고, 그리고 분리된 반도체기판은 제 1 및 제 2공정의 용도이외의 용도에 사용된다. 제 1부재는 반도체기판상에 분리층을 개재해서 비다공질층을 형성할 수 있다.
본 발명에 의한 반도체부재의 제조방법은 반도체기판상에 비다공질층을 가진 제 1부재를 준비하는 제 1공정 및 비다공질층을 제 1부재로부터 제 2부재상으로 이설하는 제 2공정을 포함하고, 제 2공정에서 비다공질층이 분리되는 반도체기판을 제 1공정에서의 제 1부재의 구성재료로서 다시 사용하는 것을 (n-1)회 (n은 2이상의 자연수)행하고, 제 1 및 제 2공정은 n회반복되고, 반도체기판은 제 2공정에서의 n번째 사용에서 분리되고, 그리고 분리된 반도체기판은 제 1 및 제 2공정의 용도이외의 용도에 사용된다.
특히, 본 발명에 있어서, 제 1부재는 반도체기판상에 분리층을 개재해서 비다공질층을 가지며, 제 2공정은, 제 1 및 제 2부재를 비다공질층을 그 사이에 두고 접합해서 다층구조체를 형성하고 분리층에서 이 다층구조체를 분리하는 공정을 포함한다.
본 발명에 있어서, 제 1 및 제 2공정이외의 목적은 제 2공정에서 n번째 사용에서 분리된 반도체기판을 판매하고 이 반도체기판을 사용해서 에피택셜웨이퍼를 제조해서 그것을 판매하는 것일 수 있다.
상기한 분리층은 양극화성에 의해 형성된 층 또는 수소이온 등의 이온을 층에 주입해서 형성된 이온주입층일 수 있다.
본 발명의 방법에 있어서, 제 1부재를 준비하는 공정은: 반도체기판상에 제 1에피택셜반도체층을 형성하는 공정; 제 1에피택셜반도체웨이퍼의 적어도 일부를 다공질층으로 다공질화하는 공정; 및 다공질층상에 비다공질층을 형성하는 공정을 포함하고, 이에 의해 제 1부재를 준비한다.
본 발명의 방법에 있어서, 제 1부재를 준비하는 공정은: 반도체기판상에, 에피택셜층인 제 1반도체층, 이 제 1반도체층과 불순물농도 또는 전도형이 다른 제 2반도체층을 이 반도체기판쪽으로부터 이 순서대로 형성하는 공정; 제 1 및 제 2반도체층의 적어도 일부를 다공질화해서 다공질층을 형성하는 공정; 및 다공질층상에비다공질층을 형성하는 공정을 포함하고, 이에 의해 제 1부재를 준비한다.
본 발명의 방법에 있어서, 반도체기판은 P형반도체기판일 수 있으며, 제 1반도체층은 반도체기판보다 낮은 P형 전도성을 제어하는 불순물농도를 가질 수 있고, 제 2반도체층은 제 1반도체층보다 높은 P형전도성을 제어하는 불순물농도를 가질 수 있다.
본 발명의 방법에 있어서, 제 1부재를 준비하는 공정은: 반도체기판상에 제 1에피택셜반도체층을 형성하는 공정; 및 제 1에피택셜반도체층 내부에 이온주입층을 형성하는 공정을 포함할 수 있으며, 이에 의해 제 1부재를 준비한다.
본 발명의 방법에 있어서, 제 1부재를 준비하는 공정은: 반도체기판상에 에피택셜층인 제 1반도체층, 이 제 1반도체층과 불순물농도 또는 전도형이 다른 제 2반도체층을 이 반도체기판쪽으로부터 이 순서대로 형성하는 공정; 및 제 1반도체층 및/또는 제 2반도체층 내부에 이온주입층을 형성하는 공정을 포함할 수 있고, 이에 의해 제 1부재를 준비한다.
제 2부재는 그 표면상에 절연층을 가질 수 있다.
제 2공정에서는 이 제 2공정에서 제 1부재로부터 비다공질층을 분리해서 얻어진 반도체기판의 표면을 평탄화할 수 있다.
평탄화는 반도체기판의 표면연마, 에칭 및 열처리에 의해 행해진다.
본 발명의 방법은 반도체부재의 제조시에 n회 사용된 반도체기판의 표면평탄화처리 후, 표면이물입자밀도검사, 두께분포, 결함밀도검사, 표면형상검사 또는 에지검사중의 적어도 하나를 행하는 검사공정을 더 포함한다.
본 발명의 방법에 있어서, n은 제 2공정에서의 제 1부재로부터 비다공질층을 분리해서 얻어진 반도체기판에, 표면이물입자밀도검사, 두께분포, 결함밀도검사, 표면형상검사 또는 에지검사중의 적어도 하나를 행하는 검사공정을 실시함으로써 결정할 수 있다.
본 발명의 방법에 있어서, 반도체부재는 SOI웨이퍼일 수 있으며, 반도체기판이 제 1 및 제 2공정에서 2회이상 사용된 후에 반도체기판은 반도체부재의 제조방법의 용도이외의 용도를 위한 에피택셜웨이퍼를 제조하는 데 사용할 수 있다.
본 발명의 방법에 있어서, 제 1 및 제 2공정의 용도이외의 용도는 에피택셜웨이퍼의 제조이며, 상기한 값n은 컴퓨터에 기록되는 에피택셜웨이퍼의 오더 매수에 따라 정의할 수 있다.
본 발명에 의한 반도체기판의 이용방법에서는 접합SOI웨이퍼의 제조공정시에 복수 회 사용된 반도체기판을 접합SOI웨이퍼의 제조공정의 용도이외의 용도에 적용한다.
접합SOI웨이퍼의 제조공정의 용도이외의 용도는 복수회 사용된 반도체기판의 판매를 포함한다.
접합SOI웨이퍼의 제조공정의 용도이외의 용도는 복수회 사용된 반도체기판의 사용에 의한 에피택셜웨이퍼의 제조 및 에피택셜웨이퍼의 판매를 포함한다.
본 발명에 의한 반도체부재의 제조시스템은 2종류의 반도체부재를 제조하는 시스템으로서, SOI기판제조공정에서 접합방법을 이용하는 SOI기판제조공정으로부터 얻어진 반도체부재를 n회(n≥2)사용하는 공정, 및 복수 회 사용된 반도체부재를 사용해서, SOI기판제조공정의 용도이외의 용도를 위한 에피택셜웨이퍼를 제조하는 공정을 포함한다.
본 발명에 의한 반도체부재의 제조를 조절하는 방법은 n매의 SOI웨이퍼를 제조하기 위하여 접합SOI웨이퍼제조공정에서 반도체기판을 n회 사용하는 단계, 접합SOI기판제조공정의 용도이외의 용도를 위한 에피택셜웨이퍼로서 반도체기판을 이용하는 단계, 및 SOI웨이퍼와 에피택셜웨이퍼의 제조량을 조절하기 위하여 사용회수(n)를 조절하는 단계를 포함한다.
본 발명에 의한 퇴적막형성장치를 이용하는 방법은 복수매의 접합SOI웨이퍼의 제조공정에서 사용하기 위한 반도체기판상에 에피택셜층을 가진 에피택셜웨이퍼를 형성하기 위한 퇴적막형성장치 및 반도체기판이 SOI웨이퍼의 제조공정의 용도이외의 용도에 적용되는 에피택셜웨이퍼를 형성하기 위한 퇴적막형성장치를 공용으로 사용하는 단계로 이루어진다.
본 발명의 제조방법은 다층구조체를 산화분위기속에서 열처리하는 공정을 더 포함한다.
(바람직한 실시예의 설명)
도 1은 본 발명의 기본실시예에 의한 반도체웨이퍼의 제조방법의 플로우차트를 표시한다.
우선, 반도체웨이퍼가 도 1의 스텝S1에서 표시한 제 1웨이퍼로서 준비된다. 반도체웨이퍼로서, 비SOI웨이퍼는 물론 SOI웨이퍼가 의문의 제기없이 사용할 수 있으며, 특히 CZ웨이퍼, MCZ웨이퍼, FZ웨이퍼, 에피택셜웨이퍼, 수소어닐에 의해 처리된 웨이퍼, 인트린식게터링(IG)웨이퍼 등의 비SOI웨이퍼를 사용하는 것이 바람직하다.
다음에, 스텝 S2에서와 같이, 반도체웨이퍼내에 분리층이 형성되며, 반도체기판상에 분리층을 개재해서 단결정반도체층을 가진 제 1부재가 형성된다.
분리층을 형성하는 방법은 크게 2종류로 나뉘어지며, 그 하나는 다공질층이 형성된 후 그 표면에 비다공질층이 형성되는 방법이다. 비다공질층은 다공질층위에 에피택셜성장이 행해지는 방법 및 수소를 함유하는 분위기하에서 다공질층의 표면이 열처리되는 방법 등에 의해 형성된다.
다른 분리층형성방법은 수소이온, 희가스이온, 및 질소이온 등의 헤테로원소를 제 1웨이퍼내에 주입함으로써 발생되는 미소공동을 포함하는 층 또는 이후의 열처리에 의해 미소공동을 발생할 수 있는 잠재적 미소공동을 포함하는 층이 제 1웨이퍼의 표면으로부터 떨어진 소정의 깊이위치에 형성되는 방법이다.
어느 경우에도, 분리층의 형성전에, 반도체층 내부에 분리층이 형성되도록 반도체웨이퍼의 표면에 소정의 두께를 가진 단결정반도체층을 형성해도 된다.
분리층위의 층은 단결정반도체층, 다결정반도체층, 또는 비정질반도체층 등에서 선택된다. 특히, Si, Ge, SiGe, SiC, C, GaAs, GaN, AlGaAs, InGaAs, InP, 및 InAs 등이 포함된다. 또한, 이들 반도체층의 표면에는 산화규소, 질화규소, 및 질화산화규소 등의 절연층이 형성되도록 열산화, CVD 및 스패터링 등을 실시해도 된다.
또한, 분리층이 미리 형성되어 있지 않은 경우에는, 후술하는 바와 같이, 다층구조체가 형성된 후 적당한 위치에서 절단되거나, 응력을 발생하는 경계면이 형성되어 응력을 일으켜서 그 경계면에서 분리가 행해진다. 즉 단계는 스텝 S1→스텝 S3→스텝 4의 순서를 따를 수 있다.
그 후, 스텝 S3에서, 지지베이스부재로서 기능하는 부분이 반도체웨이퍼내에 형성되고, 이 반도체웨이퍼내에 분리층이 형성되어 다층구조체를 얻게된다.
지지베이스부재로서 기능하는 이 부분을 형성하는 방법은 크게 2종류로 나뉘어지며, 그 하나는 별도로 준비된 제 2웨이퍼 등의 베이스부재를 분리층이 형성되어 있는 제 1웨이퍼에 접합하는 방법이다.
다른 방법은 지지베이스부재를 다결정실리콘 또는 비정질실리콘 등의 재료를 제 1웨이퍼상에 비교적 더 두껍게 퇴적함으로써 형성하는 방법이다.
제 2웨이퍼로서, 제 1웨이퍼와 같은 구조인 CZ웨이퍼, MCZ웨이퍼, FZ웨이퍼, 에피택셜웨이퍼, 수소어닐에 의해 처리된 웨이퍼 등을 사용할 수 있다.
또한, 제 1웨이퍼는 이들 웨이퍼의 반도체표면상에 직접 접합해도 되며, 또는 제 1웨이퍼와 지지베이스부재사이의 점착층 및/또는 절연층을 개재해서 접합해도 된다.
제 2웨이퍼 대신에, 석영유리 및 플라스틱 등의 절연투명베이스재료, 가요성막으로 이루어진 전도성베이스재료, 알루미늄, 스테인레스강 등의 금속, 및 세라믹 등도 사용할 수 있다. 제 1웨이퍼는 이들 위에 직접 또는 절연층 및/또는 점착층을 개재해서 접합해도 된다. 물론, 스텝 S2에서, 제 1웨이퍼위에 형성된 단결정반도체층을 박리할 수 있을 때, 지지베이스부재는 반드시 필요한 것은 아니다.
다음에, 스텝 S4에서, 분리층에서 다층구조체가 분리된다. 분리방법은 크게 2종류로 나뉘어진다. 그 하나는 다층구조체를 외부로부터 가열하거나, 또는 광을 조사해서 광을 흡수시킴으로써 다층구조체 내부에 분리에너지를 발생시키는 방법이다.
특히 수소이온, 희가스이온, 질소이온 등을 제 1웨이퍼의 소정깊이 위치에 주입함으로써 형성되는 잠재적 미소공동을 포함하는 층 또는 미소공동을 포함하는 층은 열에너지를 받아서 미소공동이 더 커져서 분리층의 밀도가 감소한다. 이에 의해 다층구조체의 박리현상이 발생한다. 이것은 다층구조체 내부에 분리에너지를 발생시키는 방법이다. 또한, 이러한 방법은, 분리층 및/또는 그 근방을 열처리해서 그 측면을 산화함으로써 산화막 성장에 의해 발생된 응력을 이용해서 다층구조체를 분리하도록 해도 된다.
다른 방법은 분리에너지를 외부로부터 다층구조체에 직접 가하는 방법이다. 특히 분리방법은 다층구조체의 측면에 분리를 위해 쐐기를 삽입하는 방법, 다층구조체의 측면에 분리를 위해 액체 및/또는 가스로 이루어진 유체를 분사하는 방법, 다층구조체의 전면 및 후면에 분리를 위해 서로 반대방향의 인장력을 가하는 방법, 다층구조체의 전면 및 후면에 분리되어야할 분리층을 파괴하기 위해 서로 반대방향의 미는압력을 가하는 방법, 다층구조체의 측면에 분리되어야 할 분리층을 파괴하기 위해 전단력을 가하는 방법, 슬라이싱을 위해 내부원주블레이드 및 와이어소오를 사용하는 방법, 분리층을 파괴하기 위해 초음파진동을 부여하는 방법 등을 포함한다. 분사되는 유체로서는 물 및 질소가스 등이 사용된다. 또한 쐐기가 삽입되는 위치 또는 유체가 분사되는 위치는 다층구조체의 측면, 바람직하게는 분리층의 근방이다.
물론, 상기한 분리방법은 조합해서 사용해도 된다. 또한, 유체가 분사되는 부분은 주로 양극화성 또는 수소이온 등의 주입에 의해 형성된 분리층의 측면이지만, 이 부분에 한정되지는 않는다.
이와 같이 해서 얻어진 웨이퍼는 극히 고부가가치의 웨이퍼인 SOI웨이퍼가 되며(스텝 S5), 이것은 반도체웨이퍼를 제조하도록 사용할 수 있다. 제조된 반도체디바이스는 고속도 및 저전력소비로 동작할 수 있는 뛰어난 반도체디바이스가 될 것이다.
한편, 분리된 제 1웨이퍼(반도체기판)는 다시 상기한 공정에서 제 1웨이퍼 또는 제 2웨이퍼로 이용된다.
이 재순환은 (n-1)회 행해진다("n"은 2이상의 자연수). 따라서, SOI웨이퍼의 제조공정은 "n"회 행해져서, n매의 SOI웨이퍼가 제조된다. 또한, n회 사용을 위해 분리스텝 S4에서 분리된 제 1웨이퍼는 상기한 공정에서 다시 제 1웨이퍼 또는 제 2웨이퍼로서 사용되지 않지만, 필요하다면, 그 표면은 평탄화되고, 이 웨이퍼는 비SOI웨이퍼로서 사용되고, 이것은 통상의 반도체디바이스를 제조하는 데 이용된다.
또한, 이 웨이퍼는 에피택셜웨이퍼, 모니터웨이퍼 또는 더미웨이퍼로 전용할 수 있다(스텝 S6). 이 경우에, 모니터웨이퍼는 프로세스의 각 공정에서 품질레벨을 체크하는 데 사용되는 공정을 제어하기 위한 웨이퍼를 포함한다. 더미웨이퍼는 기동성 및 디바이스특성의 균일성을 유지하기 위한 웨이퍼를 포함한다. 또한, 일본국 특개평 8-213645호 공보, 동 특개평 10-233352호 공보, 동 특개평 10-270361호 공보에 기재된 공정을 이용해서 이 웨이퍼를 태양전지를 제조하는 데 전용할 수 있다. 즉 n회사용을 위해 분리스텝S4에서 분리된 제 1웨이퍼는 SOI제조공정이외의 공정에 사용되는 웨이퍼로 전용된다.
SOI제조공정에서의 제 1웨이퍼의 사용회수, 즉 상기한 "n"은 다음의 기준(1) 내지 (3)에 대해서 결정할 수 있다. 또한, SOI웨이퍼의 제조코스트의 저감을 위해서도 1개의 제 1웨이퍼로부터 2개이상의 SOI웨이퍼를 얻을 수 있도록 제조시스템을 구축하는 것이 바람직하다. 즉 n≥2이 바람직하다.
(1) 제조의 조정
SOI웨이퍼의 오더가 많을 때, SOI제조공정에서의 분리에 의해 얻어진 제 1웨이퍼의 반복사용의 회수는 증가한다. 한편, 전용의 요구가 많을 때, 전용은 보다 이른 스테이지에서 행해진다(스텝 S6).
(2) 공정제어
SOI제조공정의 분리공정(스텝S4)후에 얻어진 제 1웨이퍼의 반복사용의 회수는 미리 설정되며, 반복회수가 설정회수에 도달하면, 이 웨이퍼는 전용된다(스텝 S6).
(3) 검사에 의한 분류
웨이퍼의 사용목적은 검사에 의해 분류된다. 예를 들면, 제 1웨이퍼가 표면의 질 및 웨이퍼형상 등으로부터 SOI제조공정에서의 사용에 견딜 수 있다고 판정되면, SOI제조공정에서의 재사용이 반복된다. 웨이퍼가 SOI제조공정에서의 사용에 더 이상 견딜 수 없다고 판정되면, 전용(스텝S6)이 행해진다. 여기서, "SOI제조공정에서의 사용에 더 이상 견딜 수 없다"는 것은 제조된 SOI웨이퍼가 소망의 사양을 만족하지 않는다는 것을 포함하는 경우를 표시한다.
또한, 여기서 언급된 검사는 도 9에 표시한 광점결함, 표면조도 등의 계측을 포함한다.
물론, "n"은 SOI웨이퍼의 요구사양(SOI층 표면의 평탄도, SOI층의 격자결함밀도 등)에 따라서 결정될 수 있거나, 또는 "n"은 또한 고객에 제공되는 가격에 따라서 결정될 수 있다.
또한, SOI제조공정이, 1개의 실리콘웨이퍼가 제 1웨이퍼로서 복수회(n회)사용된 후, 이 웨이퍼가 에피택셜웨이퍼로 전용되는 제조시스템을 포함하는 경우에 상기한 "n"은 시장에서의 SOI웨이퍼 및 에피택셜웨이퍼의 필요에 따라서 결정될 수 있다.
즉 "n"은 고객으로부터의 SOI웨이퍼의 오더의 수 및 에피택셜웨이퍼의 오더의 수에 의거하여 결정될 수 있다.
예를 들면, αSOI≤3αepi[여기서, αSOI는 SOI웨이퍼의 오더의 수이고, αepi는 일주기 동안의 에피택셜웨이퍼의 오더의 수이다]의 관계의 경우에 "n=3"등이 결정된다.
또한, 오더된 매수는 컴퓨터에 의해 기록되고, "n"은 기록된 내용에 의거하여 결정하는 것이 바람직하다.
스텝 S6에서 행해지는 전환공정은 다른 에피택셜웨이퍼중에서 형성시키는 것이 바람직하다.
에피택셜웨이퍼의 제조를 위해서 대기압 CVD시스템, 저압CVD시스템, 플라즈마강화 CVD시스템, 포토보조CVD시스템, PVD시스템 등이 적절하게 사용된다.
본 발명에 있어서, 접합SOI웨이퍼제조공정에서 사용된 제 1웨이퍼는 SOI웨이퍼제조공정이외의 용도를 위한 에피택셜웨이퍼를 제조하기 위하여 사용될 수 있다.
성장방법에 의존하는 에피택셜성장의 적당한 온도는 대략 500℃이상 및 웨이퍼를 구성하는 재료의 융점이하이다. 단결정실리콘의 웨이퍼에 온도가 적용되면, 이 온도의 하한은 600℃, 바람직하게는 800℃, 이 온도의 상한은 실리콘의 융점, 바람직하게는 1400℃, 더 바람직하게는 1200℃이다.
에피택셜성장이 CVD방법 또는 스퍼터링방법에 의해 행해지는 경우에, 적당한 압력은 대기압과 저압중의 어느 것이어도 되지만, 대기압이하 및 3.9×10-4㎩이상이 바람직하고, 더 바람직하게는 대기압 이하 및 1.3㎩이상이다.
에피택셜성장용의 분위기를 형성하는 가스는 SiH4, SiCl3H, SiCl2H2, SiCl4, Si2H6, SiF4, 등의 실란으로부터 선택된 적어도 1종류의 가스이다. 불순물의 도핑을 위해서 B2H6, BF3, BBr3등의 액셉터를 함유하는 가스 및 PH3, AsH3등의 도노를 함유하는 가스를 도핑해도 된다.
또한, 그외에 불화수소산, 염소 등을 도핑해도 되거나, 또는 수소 또는 희가스를 도핑해도 된다. 통상 수소가스는 캐리어가스로서 사용된다.
또한, 제 1웨이퍼로서 P+웨이퍼를 사용해서 SOI웨이퍼가 반복제조되고 분리후에 제 1웨이퍼가 전용되면, 제 1웨이퍼의 표면에 에피택셜층이 성장하게 되어 에피택셜웨이퍼가 제조되며, 이것은 바람직하다. 이렇게 해서 제조된 에피택셜웨이퍼는 메모리, 로직회로, 애널로그신호처리회로, 애널로그디지털하이브리드회로 등의 집적회로를 제조하는 데 적합하거나, 또는 CCD 및 태양전지 등의 반도체기능소자를 제조하는 데 적합하다.
또한, 일련의 제조공정에서, 복수의 SOI웨이퍼 및 에피택셜웨이퍼의 양쪽을 제조할 수 있어, 재료코소트를 현저히 저감할 수 있다.
여기서, 에피택셜웨이퍼를 설명한다.
"저전력소비, 고속 LSI기술"(리얼라이즈주식회사)의 3,3,2절, 애널로그-디지털통합기판분리기술은 디지털노이즈를 저감하기 위한 기판구조의 하나로서 P-에피택셜층/P+기판에 관하여 기술하고 있다.
또한, "실리콘사이언스"(리얼라이즈주식회사에 의해 발행되고, USC반도체기판기술연구소에 의해 편집됨)의 5장 1절에 의하면, MOSLSI가 epi웨이퍼로 제조되면, 그들의 대부분은 P+기판상에 P형에피택셜층을 가진 기판(이하, "P형 epi/P+기판"이라 호칭한다)의 구조를 채용한다. epi웨이퍼를 사용하는 가장 큰 요인은 소프트웨어오차 및 래치업을 향상시킬 수 있다는 점이다. 또한, 5장 4절에서 P형 epi/P+기판의 에피택셜웨이퍼는 MOS구조의 산화막절연파괴특성의 TDDB특성의 점에서CZ의 벌트 Si웨이퍼보다 뛰어나고 또한 기판의 붕소고농도영역에서 게터링효과가 크다고 기술하고 있다.
또한, 상기한 것과 같은 절에서 에피택셜웨이퍼의 가격에 관해서 기술하고 있으며, 또한 에피택셜웨이퍼와 CZ웨이퍼 사이의 가격차이가 직경이 커질수록 작아진다고 기재하고 있다. 또한, 그것은, 초고품질의 Si결정이 기가비트시대를 향해 필요하다면, CZ결정의 가격비(epi웨이퍼의 가격에 대해)는 직경이 커짐에 따라서 증가하며, 따라서 에피택셜웨이퍼의 대량 사용의 시대가 올것이다.
따라서, 반도체의 제조를 위한 경제적인 공정을 구축하고 웨이퍼의 이용효율을 향상시킨다는 관점에서 제 1웨이퍼는 SOI웨이퍼의 제조공정에 대해 복수회 사용되고, 그 후 에피택셜웨이퍼를 제 1웨이퍼를 사용해서 제조하는 것이 바람직하다.
또한, 제 1웨이퍼를 사용해서 SOI웨이퍼를 제조한 후, 및 제 1웨이퍼를 사용해서 전환공정(S6)을 행하기 전에 제 1웨이퍼의 표면에 평탄화/평활화공정을 실시하는 것도 바람직하다.
표면의 평탄화/평활화를 위해서 분리된 제 1웨이퍼에 연마, 에칭, 열처리 등의 적어도 하나를 실시할 수 있다.
그중에서도, 수소를 함유하는 환원분위기하에서 분리된 제 1웨이퍼를 열처리하는 방법(수소어닐)이 바람직한 방법이며, 그 이유는 표면평활화가 웨이퍼두께의 감소를 억제하면서 가능하기 때문이며, 동시에 분리후 웨이퍼의 표면층에 함유된 붕소 등의 불순물을 외부로 확산시킬 수 있어, 불순물의 밀도를 감소시킬 수 있기 때문이다.
수소어닐링에 적합한 온도는 300℃이상 및 웨이퍼를 구성하는 재료의 융점이하이지만, 이 온도가 단결정실리콘웨이퍼에 적용되는 경우에는 이 온도의 하한은 800℃이고, 바람직하게는 1000℃이며, 그리고 이 온도의 상한은 실리콘의 융점이고, 바람직하게는 1400℃이며, 더 바람직하게는 1200℃이다.
수소어닐에 적합한 환원분위기는 고압, 대기압, 저압 중의 어느 것이어도 되지만, 대기압이하 및 3.9×10-4㎩이상이고, 바람직하게는 대기압이하 및 1.3㎩이상이다.
수소어닐의 처리시간은 필요한 특성에 따라서 적절히 선택되며, 따라서, 특별한 제한은 없지만, 1분 내지 10시간 정도가 합리적인 범위이다.
수소를 함유하는 환원분위기를 형성하는 가스로서는, 100%수소가스 또는 수소 및 불활성가스의 혼합가스를 사용할 수 있다.
이러한 수소어닐링에 의해 얻어진 박리후의 제 1웨이퍼는 시판의 수소어닐링처리에 의해 처리된 웨이퍼와 같은 기준내에 들며, LSI 등의 반도체디바이스를 제조하는 데 적합하게 될 것이다.
연마에 의한 평활화는 뛰어난 방법이며, 화학적기계적 연마(CMP)가 그 하나이다. 표면이상이 일어날 수 있지만, 그것은 연마에 의해 거의 제거할 수 있다. 이 처리는 통상의 Si웨이퍼의 연마와 같은 방법에 의해 행할 수 있으며, 대량생산에 뛰어나다. 여기서 표면이상은 웨이퍼표면의 관찰에 의해 검출된 결함 또는 입자를 의미한다.
또한, 본 발명에 있어서, 특히 고농도 P형 반도체웨이퍼가 제 1웨이퍼로서바람직하게 사용됨으로써, 도 10에 표시한 바와 같이 SOI웨이퍼 등의 제 1반도체웨이퍼가 분리공정S4에서 n번째 사용(스텝 S5)에서 형성되면, n번째 분리공정에서 분리된 고농도 P형 반도체웨이퍼는 필요에 따라서 평탄화되며, P-층, N층 등이 바람직하게 에피택셜성장하게 된다(스텝 S7). 따라서, P-층, N층 등이 고농도P형 반도체웨이퍼상에 형성된 에피택셜웨이퍼를 제조할 수 있다(스텝 S6). 상기한 바와 같이, P-epi/P+기판의 모드는 현재 사용중의 웨이퍼중에서 가장 광범위하게 사용된다. 또한, 박리후의 제 1웨이퍼의 표면에, 일단 평탄화한 후 에피택셜성장처리를 실시해도 되지만, 박리후, 연마, 에칭, 또는 열처리 없이 세정만 한 후 에피택셜성장처리를 실시할 수 있다.
또한, 제1 웨이퍼가 고농도P형반도체웨이퍼상에 에피택셜반도체층(P-층, N층 등)을 형성해서 얻어진 웨이퍼이면, 분리공정S4는 SOI웨이퍼를 제조하고(스텝 S5), P-층 N층이 분리된 고농도P형 반도체웨이퍼상에 형성되며, 따라서 새로운 에피택셜성장없이 에피택셜웨이퍼를 제조할 수 있다(스텝 S6). 즉 스텝S1에서 에피택셜반도체층이 이미 형성되기 때문에, 도 10에 표시한 바와 같이 스텝 S7에서 새로운 에피택셜반도체층을 준비하는 것은 불필요하다.
다공질층의 형성은 조건에 따라서 N형 반도체로 행할 수 있지만, P형반도체를 사용하는 것이 바람직하다. 우나가미 등은 양극화성에 있어서의 Si의 용해반응에 관해서 연구했고, 양극반응은 HF용액 속에 정의 구멍을 필요로 한다는 것을확인했다(T. 우나가미, J. 전기화학협회, 통권 127, 476(1980)). 다공질층을 형성하기 위해서 고농도 P형 반도체를 사용하는 것이 바람직하며, 그 불순물농도범위는 일반적으로 5.0×1016/㎤ 내지 5.0×1020/㎤ 의 범위, 바람직하게는 1.0×1017/㎤ 내지 2.0×1020/㎤ 의 범위, 더 바람직하게는 5.0×1017/㎤ 내지 1.0×1020/㎤ 의 범위이다.
제 1웨이퍼로서 고농도의 P+웨이퍼를 사용하고 SOI를 생성하는 처리를 반복적으로 실시해서 그후 분리된 고농도의 P+웨이퍼(반도체기판)가 P+웨이퍼를 버리지 않고서 P-에피택셜용 기판으로서 변경됨으로써 SOI웨이퍼와 에피택셜웨이퍼를 제조할 수 있다.
따라서, 상기 언급한 바와 같이 에피택셜웨이퍼의 대량소비에 대해서 상업적으로 유용한 반도체생산시스템을 구축할 수 있다.
즉, 제 1웨이퍼로서 P-웨이퍼를 사용하는 경우에, 이 웨이퍼는 에피택셜처리를 실시하지 않고서 웨이퍼의 표면을 평활화만함으로써 상기 언급한 집적회로 또는 반도체기능소자를 생산하기 위한 적절한 웨이퍼로 될 수 있다.
물론, 집적회로 또는 반도체기능소자를 생산하기 위한 층으로서 더욱 고품질의 층이 요구되면, 에피택셜층이 평활면상에 더 형성될 수 있다. 이 분리된 제 1웨이퍼(반도체기판)가 사용되고 변경되어 원래의 웨이퍼보다 더 저가로 또는 대략마찬가지의 가격으로 또는, 추가비용을 추가해서 재판매 될 수 있고 (예를 들면 에피택셜웨이퍼의 제조), 이 웨이퍼가 더 고가로 재판매될 수 있으므로 상업적으로 유용한 반도체생산시스템을 구축할 수 있다.
또한, 도 11에 표시한 바와 같이 복수매의 SOI웨이퍼와 1매의 epi-웨이퍼를 제조하는 모드를 취할 수 있다.
도 11의 스텝S1에 표시된 바와 같이 제 1웨이퍼를 준비한다.
제 1웨이퍼로서는 상기 언급한 반도체웨이퍼가 적절하게 사용된다.
다음에 스텝 S2에서는 분리층이 반도체웨이퍼상에 형성되고, 이 분리층을 개재해서 반도체기판상에 단결정반도체층을 가진 제 1부재가 형성된다. 분리층을 형성하는 방법으로서는 다공질층이 형성되고 그후에 비다공질층이 그 표면상에 형성되는 방법이 채용된다. 비다공질층은 다공질층상에 에피택셜성장을 행하는 방법이나 수소를 함유한 분위기에서 다공질층의 표면을 열처리하는 방법에 의해서 형성될 수 있다.
이 경우에, 소정의 두께를 가진 단결정 반도체층은 분리층의 형성전에 반도체웨이퍼상에 형성되고, 분리층은 반도체층내부에 형성된다.
여기서, 단결정반도체층은 다른 불순물농도를 가진 적어도 2개의 층으로 구성되어 있다. 예를 들면, 반도체웨이퍼상에는 반도체웨이퍼쪽으로부터 제 1단결정반도체층과 이 제 1단결정반도체층보다 더 높은 불순물농도를 가진 제 1반도체층이 형성되어 있다. 단결정반도체층이 다공질로 되어 있으면, 낮은 농도의 불순물을 가진 영역은 높은 농도의 불순물을 가진 영역보다 더 높은 다공도를 가져서 취약하게 된다. 따라서 분리위치를 더욱 정밀하게 규정할 수 있다.
또한, 다공질층의 형성이 실시되어 저농도의 불순물을 가진 영역이 잔류한다.
또, 이후에 언급하는 수소, 질소 등의 이온이 주입되어 분리층도 실시될 수 있다.
그후에, 스텝 S3에서 지지기판(제 2부재)으로 되는 부분은 분리층이 형성도는 반도체웨이퍼에 형성되어, 다층구조체가 형성된다. 지지기판이 되도록 이 부분을 형성하는 방법은 상기 언급한 바와 같다.
이어서, 스텝 S4에서는 다층구조체가 분리층에서 분리된다. 분리하는 방법으로서는 상기 언급한 방법을 채용한다.
그래서 얻어진 하나의 웨이퍼는 SOI웨이퍼와 같이 극히 고부가가치의 웨이퍼를 가진 웨이퍼로 되고, 이것을 사용해서 반도체디바이스를 형성할 수 있다(스텝 S5). 생성된 반도체디바이스는 낮은 동력소비를 가지고서 고속으로 동작할 수 있는 우수한 반도체디바이스가 될 수 있다.
한편, 분리된 제 1웨이퍼는 상기 언급한 스텝에서 제 1웨이퍼 또는 제 2웨이퍼로서 다시 사용된다. 필요에 따라서 에피택셜층(예를 들면 P+에피택셜층)은 분리된 제 1웨이퍼상에 형성된다(스텝 S8). 또한, 이미 언급한 바와 같이, 다공질층의 형성이 실시되어 저농도의 불순물을 가진 영역이 잔류하기 때문에 에피택셜층이 반도체웨이퍼상에 잔류하고, 이 에피택셜층이 소망의 품질과 충분한 두께의 에피택셜층을 가진 SOI웨이퍼를 제공하는 경우에는 스텝 S8에서, 에피택셜층을 형성할 필요가 없다.
이 웨이퍼가 제 1웨이퍼로서 도입되는 경우에는 상기 언급한 분리층이 에피택셜층에 형성될 수 있다. 또한, 박리후에 제 1웨이퍼의 표면이 일단 평활화되고 그후에 에피택셜성장을 행하는 것이 바람직하다(도 12의 스텝 S7). 물론, 연마, 에칭 및 열처리를 행하지 않고서 웨이퍼는 박리후에 세정에 의해서만 에피택셜성장처리(스텝 8)를 행할 수 있다.
상기 언급한 제 1웨이퍼의 재생은 (n-1)회 ("n"은 2이상의 자연수)발생한다. 따라서, SOI웨이퍼의 제조공정은 "n"회 실시되어 n매의 SOI웨이퍼가 생산된다. 또한, n번째의 사용시에 분리스텝 S4에서 분리된 제 1웨이퍼는 상기 언급한 스텝에서 제 1웨이퍼 또는 제 2웨이퍼로서 다시 사용되지 않지만 필요에 따라서, 그 표면이 평활화되고 웨이퍼가 비 SOI웨이퍼로서 사용된다(예를 들면 고농도의 P형 반도체웨이퍼가 제 1웨이퍼로서 사용되는 경우에 P층이 고농도의 P형 반도체웨이퍼상에 배치되어 있는 에피택셜웨이퍼)(스텝 S6).
이 웨이퍼는 모니터웨이퍼 또는 더미웨이퍼로서 변경될 수 있다. 또한, 일본국 특개평 8-213645호, 일본국 특개평 10-233352호, 및 일본국 특개평 10-270361호에 개시된 프로세스를 사용해서, 이 웨이퍼는 태양전지를 생산하기 위해, 변경될 수 있다. 상기 언급한 "n"은 이미 언급한 표준 등을 사용해서 결정될 수 있다.
본 발명의 실시예를 다음의 도면을 참조해서 더 구체적으로 설명한다.
(실시예 1)
도 2는 본 발명의 실시예 1에 따라서 웨이퍼를 생산하는 프로세스의 공정을 표시하는 플로우차트이다.
우선, 스텝 S11에서는 수소어닐링으로 처리된 실리콘웨이퍼 또는 에피택셜실리콘웨이퍼, FZ실리콘웨이퍼, CZ실리콘웨이퍼로 작성된 제 1웨이퍼(1)와 제 2부재로 되는 제 2웨이퍼(2)를 준비한다. 이들 중에서 제 1웨이퍼(1)의 표면이 양극화성되어 다공질로 되어 다공질층(4)을 형성한다. 제 2웨이퍼(2)는 반도체가 노광되는 웨이퍼이거나 그 표면상에 절연층이 형성되어 있는 것이고 또는 제 2웨이퍼대신에 석영유리와 같은 절연성의 광투과성기판을 사용할 수 있다.
이어서, 스텝 S12에서는 비다공질층(5)이 다공질층(4)상에 형성된 제 1부재가 형성된다. 비다공질층(5)의 형성방법으로서는 표면층에 비다공질구조를 발생시키도록 수소어닐링에 의해 다공질층(4)의 구멍을 폐쇄하는 방법이나 비다공질단결정층이 에피택셜성장에 의해 형성되는 방법이 있다.
성장방법에 따른 에피택셜성장의 적절한 온도는 500℃이상이고 웨이퍼구성재료의 용융점이하이다. 단결정실리콘의 웨이퍼에 부여되는 온도인 경우에는 이 온도의 하한은 600℃ 또는 더욱 바람직하게는 800℃이고, 이 온도의 상한은 실리콘의 용융점, 또는 더욱 바람직하게는 1400℃ 더 더욱 바람직하게는 1200℃이다.
또한, 필요에 따라서 비다공질층(5)의 표면에 양극화성 등이 실시되어 비다공질층(5)상에 절연층(6)이 형성된다. 양극화성대신에 절연층(6)이 CVD 및 스퍼터링 등에 의해서 형성될 수 있다. 즉 본 실시예에서는 다공질층(4)이 분리층으로 된다.
스텝 S13에서는 제 1웨이퍼(1)의 절연층(6)의 표면과 제 2웨이퍼(2)의 표면을 접합시켜서 다층구조체(100)를 형성한다. 물론, 절연층은 제 2웨이퍼상에 형성되어 제 1웨이퍼와 제 2웨이퍼상의 각각의 절연층이 함께 접합된다. 또한, 이 절연층이 제 1웨이퍼(1)상에 형성되지 않고서 절연층은 제 2웨이퍼상에만 형성될 수 있어, 절연층과 비다공질층이 접합된다. 접합시에 양자의 웨이퍼는 실온에서 접촉되어 그후에 열처리를 행해서 접합강도를 증가시키거나 양극접합에 의해 접합될 수 있다. 또한, 접촉은 열처리와 병행할 수 있다. 또한, 접합공정에서 열처리등은 양자의 웨이퍼가 고압하에 위치되어 더 밀착되도록 하면서 실행될 수 있다. 열처리는 양극화성분위기 또는 불활성가스분위기(N2, Ar등)하에서 실시되는 것이 바람직하다.
또한, 한쌍의 접합면중 어느 하나가 산소, 질소, 실리콘, 수소, 희가스(Ar, Ne), 암모니아, 수증기 등으로 플라즈마 처리를 행해서 접합면을 미리 활성화하는 것이 바람직하다.
또한, 접합은 그들사이에 접착층을 삽입하기 위해 위치시킴으로써 실행될 수 있다. 접착층을 형성하는 접착제로서는 엑폭시, 폴리이미드, 등을 사용할 수 있다.
또한, 스텝 S14에서는 분리층(다공질층(4))에서 상기 언급한 방법에 의해서 ((41),(42)는 분리된 다공질층을 표시한다)다층구조체를 분리한다. 박리되거나 분리된 제 1웨이퍼의 비다공질부분을 웨이퍼형상을 유지하고, 어떤 경우에는 분리면상에 다공질층의 잔류부(41)가 존재한다. 한편, 제 2웨이퍼(2)상으로는절연층(6)을 함께 가진 비다공질층(5)이 제 1웨이퍼로부터 전달되고, 물론 그 분리면상에 다공질층의 잔류부(42)를 가지고 다층구조체가 다공질층(4)의 위쪽 및 아래쪽 계면에서 분리되면 잔류부는 비다공질층(5)이나 제 1웨이퍼상에 잔류하지 않는다.
스텝 S15에서는 필요에 따라서, 다공질층의 잔류부(42)를 제거한다. 잔류부(42)의 두께가 비교적 두꺼운 경우에 잔류부(42)는 습식에칭을 행하고 에칭제로서 불산, 과산화수소수 및/또는 알코올의 혼합액을 사용해서 선택적으로 제거되고, 그후에 표면은 수소어닐링에 의해서 평활화된다.
잔류부(42)의 두께가 얇거나 미소부분이 잔류하는 경우에는 이 부분은 습식에칭을 행하지 않고서 잔류부(42)를 제거하는 동시에 평활화처리를 하는 수소어닐링을 행한다. 따라서, 고부가가치의 SOI웨이퍼를 얻을 수 있다. 물론, 잔류부(42)의 제거를 위해 RIE등의 건식에칭 (라디칼건식에칭)을 채용할 수 있다.
스텝 S16에서는 박리후에 웨이퍼(1)상의 잔류부(41)가 연마싱, 습식에칭, 수소어닐링 등에 의해서 제거되고 평활화된다.
따라서 벌크웨이퍼를 얻는다. 이 벌크웨이퍼는 스텝 S11에서 제 1웨이퍼(1)로서 사용되고, 스텝 S11 내지 스텝 S15에서 SOI웨이퍼를 생산하는 프로세스를 다시 실시한다. 스텝 S16에서 획득가능한 벌크웨이퍼의 재도입은 (n-1)회 발생하고, 스텝 S11 내지 스텝 S16을 "n" 회 반복하여 "n"매의 SOI웨이퍼를 얻는다. 반복횟수는 상기 언급한 생산의 조정, 공정제어, 웨이퍼의 표면조건 등의 검사결과에 의거해서 표준으로서 결정된다. 물론 스텝 S16에서 얻어진 벌크웨이퍼는 스텝 S11에서 제 2웨이퍼로서 사용될 수 있다.
"n"번째 사용을 위한 스텝 S16에서는 박리후 웨이퍼(1)(반도체기판)상의 장류부(41)는, 연마, 습식에칭, 수소어닐링 등에 의해서 제거되고 벌크웨이퍼를 얻기 위해 평활화된다. 이렇게 얻은 벌크웨이퍼는 비 SOI를 생산하기 위한 프로세스에서 사용된다. 이 웨이퍼는 디바이스용 웨이퍼뿐만 아니라 더미웨이퍼 등에 사용될 수 있다. 즉, 이 표면에는 잔류부(41)의 제거만을 행할 수 있고, 평활화를 행할 필요가 없다. 이것은, 스텝 S17에서와 마찬가지로 발생하는 에피택셜성장이 어느 정도까지 표면평활화와 동시에 발생하기 때문이다.
또한, 필요에 따라서 스텝 S17에 표시한 바와 같이, 박리후의 웨이퍼(1)의 표면은 에피택셜성장처리를 행하여 비다공질P형 단결정반도체로 이루어진 에피택셜층(7)을 형성하도록 한다. 따라서, 에피택셜웨이퍼가 얻어진다. 도 2에서는 epi-웨이퍼가 스텝 S17에 예시되어 있지만 항상 여기에 한정되는 것은 아니다.
즉, 상기 언급한 바와 같이 고농도 P형 반도체웨이퍼는 제 1웨이퍼로서 사용되어 다공질구조를 생성하는데 적절하게 되고, 스텝 S17에서 얻은 에피택셜웨이퍼는 에피택셜층이 P+웨이퍼상에 형성되는 웨이퍼로 된다. 웨이퍼에 P-에피택셜층이 형성되면, 직절한 epi-웨이퍼로 될 수 있다.
제 1웨이퍼(1)의 표면이 양극화성되어 다공질화되면, 전류밀도나 양극화성용액은 서로 다른 다공도를 가진 2개 이상의 다공질층을 가지도록 변화될 수 있다.
이들 중에서 다공질층(4)은 비다공질층(5)쪽으로부터 순차적으로 제 1다공도를 가진 제 1다공질층과 제 1다공도보다 더큰 제 2다공도를 가진 제 2다공질층을구비하는 것이 바람직하다. 이러한 구성에 의해서 제 1다공질층층상에 적은 결함 등을 가진 비다공질층(예를 들면 비다공질단결정실리콘층)을 형성할 수 있다. 또한, 제 2다공질층은 분리를 위한 층으로서 기능을 할 수 있다.
제 1다공질층의 제 1다공도는 바람직하게 10∼30%이고 더욱 바람직하게는 15∼25%이다.
또한, 제 2다공질층의 제 2다공도는 바람직하게는 35∼70%이고, 더욱 바람직하게는 40∼60%이다.
양극화성용액으로서는 플루오르화수소를 함유한 용액, 플루오르화수소와 에탄올을 함유한 용액, 플루오르화수소와 이소프로필알코올을 함유한 용액, 플루오르화 수소와 과산화수소를 함유한 용액, 플루오르화수소와 킬레이트화합물을 함유한 용액, 플루오르화수소와 계면활성제를 함유한 용액 등을 사용할 수 있다.
여기서 이하 언급되는 공정(1) 내지 공정(4)중 적어도 하나는 다공질층(4)에 비다공질층(5)을 형성하기 이전에 추가될 수 있다. 바람직하게는 (1)→(2)의 일련의 공정, 더욱 바람직하게는 (1)→(2)→(3) 또는 (1)→(2)→(4)의 일련의 공정, 더욱더 바람직하게는 (1)→(2)→(3)→(4)의 일련의 공정을 실행한다.
(1) 구멍을 가진 벽상에 보호막을 형성하는 공정
산화막 또는 질화막 등의 보호막은 구멍을 가진 다공질층의 벽상에 형성되어 열처리에 기인한 구멍의 러핑(roughing)을 방지한다. 예를 들면, 열처리(200∼700℃)는 산화분위기하에서 실시된다. 그 경우에 다공질층의 표면상에 형성된 산화막등은 제거될 수 있다(예를 들면, HF를 함유한 용액에 표면을 노출시킴으로써).
(2) 수소베이킹공정
다공질층은 수소를 함유한 환원분위기에서 800∼1200℃로 열처리를 행하며, 다공질층의 층표면에 존재하는 구멍이 어느 정도까지 시일된다.
(3) 미소량의 원재료공급공정
상기 언급한 수소베이킹공정이 완전히 시일할 수 없는 경우에 비다공질층(5)의 원재료는 미소량공급되어 층표면상의 구멍은 더 나은 정도까지 시일된다.
특히, 원재료의 공급이 제어되어, 성장속도가 20㎚/min이하, 바람직하게는, 10㎚/min이하, 더욱 바람직하게는 2㎚/min이하로 된다.
(4) 고온베이킹공정
열처리는 상기 언급한 수소베이킹공정 및/또는 미소량의 원재료공급공정보다 더 높은 처리온도로 수소를 함유한 환원분위기에서 실시된다.
이로 인하여 다공질표면에 충분한 실링과 평활화를 행하도록 할 수 있다.
다층구조체(100)를 분리하는 방법은 인장력, 압축력, 전단력 등을 부여하고 유체를 분사하는 방법을 포함한다.
사용되는 유체로서는 물, 알코올 등의 유기용매, 플루오르산, 질산 등의 산, 수산화칼륨 등의 알칼리등과 분리영역에 선택에칭을 실시하기 위해 동작하는 유체를 포함한 다른 것들을 사용할 수 있다. 저온의 냉각유체, 초냉각액, 광자빔, 전자빔을 사용할 수 있다.
하지만, 유체로서는, 공기, 질소가스, 산소가스, 이산화탄소가스, 희가스 등의 가스를 사용할 수 있다. 분리영역상에 에칭동작을 하는 가스와 플라즈마를 사용할 수 있다. 물이 제트흐름의 형태로 사용되는 경우에는 불순물금속이나 입자등을 제거한 순수한 물과 같이 매우 순수한 물과 초순수의 물 등을 사용할 수 있다.
또한, 분리공정은 완전한 저온프로세스에 의해서 실시되어 워터제트로 분리한 후, 웨이퍼상에 부착된 입자를 세정에 의해서 충분히 제거한다.
물론, 상기 언급한 각종분리방법은 조합해서 사용될 수 있다.
다공질층의 잔류부(41),(42)를 제거해야할 필요가 있는 경우에는 연마, 연삭, 에칭 또는 이들의 조합에 의해서 제거할 수 있다.
연마방법으로서는, 화학적-기계적연마(CMP)가 바람직하다.
CMP실행시의 연마제, 붕소규산염글라스, 이산화티탄, 탄화실리콘, 흑연, 및 다이아몬드 등의 연마입자 또는 이들 그레이딩입자를 혼합해서 얻은 그레이딩입자액과 H2O2, KIO3등의 산화제 NaOH, KOH 등의 알칼리용액을 사용할 수 있다.
즉, 접합전에, 웨이퍼는 산화분위기하에서 열처리되어 비다공질층(5)의 표면상에 절연층(6)이 형성되고, 다음에 도 3a에 표시한 바와 같이, 산화막(6)은, 제 1웨이퍼의 측면뿐만 아니라 후면상에 형성될 수 있다. 또한, 다층구조체형성공정과 분리공정을 통해서 얻을 수 있는 제 1웨이퍼(도 3b에서)는 SOI를 생산하는 프로세스에서 제 1웨이퍼로서 반복적으로 사용될 수 있고, 산화막(6)은 점차 두껍게 형성될 수 있다.
즉, 양극화성에 의해 분리층을 형성하는 경우에, 산화막이 일단 벗겨진다.이 경우에도 산화막이 SOI의 생산프로세스에서 다시 형성된다.
또한, n매의 SOI웨이퍼의 제조와 동시에 얻을 수 있는 하나의 벌크웨이퍼는 그 측면 및/또는 표면상에 산화막을 가지므로, CMOS 등을 위한 디바이스프로세스에서 백시일(back seal)을 가진 벌크웨이퍼로서 사용될 수 있다.
백시일은 웨이퍼상에 디바이스의 형성동안 열처리에 기인해서 웨이퍼내의 불순물이 외부로 확산하는 것을 방지할 수 있다.
물론, 제 1웨이퍼의 측면 또는 후면상에, SOI제조프로세스시에 형성된 백시일이 충분한 경우에, 2회이상의 SOI제조공정을 사용하는 것이 바람직하다.
따라서 반복횟수"n"을 결정하기 위해 제 1웨이퍼의 측면 및 후면에 형성되는 백시일의 두께가 소망의 두께인지의 여부를 결정하기 위해 표준화될 수 있다. 이온주입에 의해 분리층을 형성하는 경우에 웨이퍼의 표면상에 이미 형성된 산화막을 제거할 필요가 없기 때문에 백시일의 두께는 상기 언급한 "n"과 같이 더 커진다.
즉, 본 실시예에서 구체적으로 소망하는 바는 물론 실시예 2에도 적용가능하다.
(실시예 2)
도 4는 본 발명의 실시예 2에 따라서 웨이퍼를 생산하는 프로세스의 공정을 표시하는 플로우차트이다.
우선, 스텝 S20에서는, CZ실리콘웨이퍼와 FZ실리콘웨이퍼 등의 벌크웨이퍼를 구비한 제 1웨이퍼(1)를 준비하고, 제 1웨이퍼의 전면층은 확산법이나 이온주입법을 행해서 도펀트가 첨가되는 단결정반도체층(3)이 거기에 형성된다. 이 단결정반도체층(3)으로서, P+층이 대략 1×1017cm-3~1×1020cm-3의 붕소농도를 가지는 것이 바람직하다.
스텝 S21에서는, 제 2부제로 되는, CZ실리콘웨이퍼, FZ실리콘웨이퍼등의 벌크웨이퍼등으로 이루어진 제 2웨이퍼(2)가 준비된다.
제 2웨이퍼는, 반도체가 노광되는 웨이퍼이거나 그 표면상에 형성된 절연층을 가지고 또는, 제 2웨이퍼대신에, 석영유리와 같은 절연성의 광투과성기판을 사용할 수 있다.
또한, 단결정반도체층(3)의 제 1웨이퍼(1)의 표면은, 양극화성등에 의해서 다공질화되어, 다공질층(4)을 형성한다. 이때, 단결정반도체층(3)의 표면층만이 다공질화되어 약 100nm~20㎛의 비다공질층(10)이 다공질층(4)하에 잔류한다.
이어서, 스텝 S22에서는 비다공질층(5)이 다공질층(4)상에 형성되어, 제 1부재가 형성된다. 비다공질층(5)의 형성방법으로서는, 표면층을 비다공질화하기 위해 수소어닐링에 의해서 다공질층(4)의 구멍을 폐쇄하는 방법이나 비다공질단결정층이 에피택셜성장에 의해서 형성되는 방법이 있다.
또한, 필요에 따라서 비다공질층(5)의 표면은 산화 등을 행해서, 절연층(6)이 비다공질층(5)상에 형성된다. 열산화대신에 절연층(6)은, CVD, 스퍼터링등에 의해서 형성될 수 있다. 본 실시예에서는 다공질층(4)이 분리층으로 된다.
스텝 S23에서는 다층구조체(100)가 제 1웨이퍼(1)의 절연층(6)의 표면과 제 2웨이퍼(2)의 표면을 접합시켜서 형성된다. 접합시에, 양자의 웨이퍼는 실온에서 접촉하게 되고, 그 후에, 접합강도를 증가시키기 위해 열처리를 행하거나, 양극접합에 의해 접합될 수 있다. 한편, 열처리는 접촉이 발생할때 실시될 수 있다. 또한, 접합공정에서, 열처리등은 양자의 웨이퍼가 고압하에서 위치되어 밀착하도록 하면서 실행될 수 있다.
또한, 1쌍의 접합면중, 적어도 하나가 산소, 질소, 실리콘, 수소, 희가스 등으로 플라즈마처리를 행해서 접합면이 미리 활성화된다. 또한, 접합은 그들 사이에 접착층을 삽입함으로써 발생된다.
또한, 스텝 S24에서는 분리층(다공질층(4))에서 다층구조체(100)가 상기 언급한 방법에 의해서 분리된다. 박리된 제 1웨이퍼의 비다공질부분은 웨이퍼형상을 유지하고 어떤 경우에 분리면에 다공질층의 잔류부(41)가 존재한다.
한편, 제 2웨이퍼(2)상에는, 절연층(6)을 함께 가진 비다공질층(5)이 제 1웨이퍼로부터 이설되고, 어떤 경우에는 제 2웨이퍼가 그 표면상에 다공질층의 잔류부(42)를 가진다.
스텝 S25에서는 필요에 따라서, 다공질층의 잔류부(42)가 제거된다. 잔류부(42)의 두께가 비교적 두꺼운 경우에는 잔류부(42)는 습식에칭을 행하여 불산, 과산화수소수, 알코올의 혼합액을 에칭제로서 사용해서 선택적으로 제거되고, 그후에 표면은 수소어닐링에 의해서, 평활화된다. 잔류부(42)의 두께가 얇은 경우에는 이 부분은 습식에칭을 행하지 않고서 잔류부(42)를 제거하는 동시에 평활화처리를 위한 수소어닐링을 행한다. 따라서 고부가가치의 SOI웨이퍼를 얻을 수 있다. 물론, 실질적으로 잔류부가 없으면 잔류부(42)를 제거하는 공정을 생략할 수 있다.
스텝 S26에서는, 박리후에 웨이퍼(1)(반도체기판)상의 잔류부(41)는 연마,습식에칭, 수소어닐링 등에 의해서 제거되고 평활화된다. 이때, 비다공질층(10)이 웨이퍼(1)상에 잔류한다. 스텝 S20내지 스텝 S24는 연속적으로 실행될 수 있다.
또한, 비다공질층(10)을 가진 웨이퍼(1)의 비다공질층(10)이 제거되어 벌크웨이퍼를 발생시키고, 벌크웨이퍼의 웨이퍼(1)는, 스텝 S20의 제 1웨이퍼(1)로서 사용되고, 스텝 S20내지 스텝 S25에서 SOI웨이퍼를 생산하는 공정이 다시 실행될 수 있다.
스텝 S26 또는 스텝 S28에서 얻을 수 있는 웨이퍼의 재도입은 (n-1)회 발생하고, 스텝 S20 내지 스텝 S25는, "n"회 반복되고, "n"매의 SOI웨이퍼를 얻는다.
"n"번째 사용을 위한 스텝 S26에서는 박리후 웨이퍼(1)(반도체기판)상의 잔류부(41)는 연마, 습식에칭, 수소어닐링등에 의해서 제거되고, 평활화되어 비다공질층(10)을 가진 웨이퍼를 얻을 수 있다. 또한, 비다공질층(10)이 제거되면, 제 1케이스와 동일한 벌크웨이퍼를 얻는다(스텝 S28).
또한, 필요에 따라서, 스텝 S27에 표시한 바와 같이, 박리후 웨이퍼(1)의 표면은, 에피택셜성장처리를 행해서, 비다공질 P형 단결정반도체로 이루어진 에피택셜층(7)이 형성되도록 한다. 따라서, 에피택셜웨이퍼가 얻어진다.
(실시예 3)
다음에, 다시 도 4를 참조해서, 본 발명의 실시예 3에 따라서 웨이퍼를 생산하는 프로세스를 설명한다.
우선, 스텝 S20에서, CZ실리콘웨이퍼, FZ실리콘웨이퍼 등의 벌크웨이퍼를 구비한 제 1웨이퍼(1)를 준비하고, 그 표면층에 에피택셜성장처리를 행해서 그 위에단결정반도체층(3)이 형성된다. 이 단결정반도체층(3)은 약 1×1017cm-3~1×1020cm-3의 붕소농도를 가진 P+층이 바람직하다.
스텝 S21에서 CZ실리콘웨이퍼와 FZ실리콘웨이퍼와 같은 벌크웨이퍼등과 제 2부재로 되는 수소어닐링 등으로 처리된 웨이퍼로 이루어진 제 2웨이퍼(2)를 준비한다.
제 2웨이퍼는 반도체가 노광되는 웨이퍼이거나 그 표면상에 형성된 절연막을 가지거나, 제 2웨이퍼대신에 석영유리의 절연성의 광투과성기판을 사용할 수 있다.
또한, 제 1웨이퍼의 에피택셜층(3)의 표면은 양극화성 등을 행하여 다공질화되어 다공질층(4)을 형성한다. 이때에 에피택셜층(3)의 표면만이 다공질화되어 대략 100nm~20㎛의 에피택셜층(10)이 다공질층(4)하에 잔류하는 것이 바람직하고, 물론, 모든 에피택셜층(3)이 다공질로 이루어질 수 있거나, 에피택셜층이 이 에피택셜층보다 작지 않은 두께의 깊이로 다공질화될 수 있다.
이어서, 스텝 S22에서는 비다공질층(5)이 다공질층(4)상에 형성되어 제 1부재가 형성된다. 비다공질층(5)의 형성방법으로서는, 표면층을 비다공질화하기 위해 다공질층(4)의 구멍을 수소어닐링에 의해 폐쇄하는 방법이나 비다공질단결정층이 에피택셜성장에 의해 형성되는 방법이 있다. 또한, 필요에 따라서, 비다공질층(5)의 표면에 산화 등을 행해서, 비다공질층(5)상에 절연층(6)이 형성된다. 열산화대신에, 절연층(6)은 CVD 및 스퍼터링 등에 의해서 형성될 수 있다. 본 실시예에서는 다공질층(4)이 분리층으로 된다.
스텝 S23에서는 다층구조체(100)가 제 1웨이퍼(1)의 절연층(6)의 표면과 제 2웨이퍼(2)의 표면을 접합시켜서 형성된다. 접합시에 양자의 웨이퍼는 실온에서 접촉되고 그후, 열처리를 행해서 접합강도를 증가시키거나 양극접합에 의해서 접합될 수 있다. 또한, 열처리는 접촉의 발생시에 실행될 수 있다. 또한, 접합공정에서 열처리 등은 양자의 웨이퍼가 고압하에 위치되어 밀착하도록 하면서 실행될 수 있다.
또한, 1쌍의 접합면중 어느 한쪽을, 산소, 질소, 질소, 실리콘, 수소, 희가스등으로 플라즈마처리를 행해서 접합면이 미리 활성화된다. 또한, 접합은 그 사이에 접착층을 삽입함으로써 발생될 수 있다.
또한, 스텝 S24에서는, 분리층(다공질층(4))에서 다층구조체(100)가 상기 언급한 방법에 의해서 분리된다. 박리된 제 1웨이퍼의 비다공질부분은 웨이퍼형상을 유지하고 어떤 경우에는 분리면상에 다공질층의 잔류부(41)가 존재한다. 한편, 제 2웨이퍼(2)에는, 절연층(6)을 함께 가진 비다공질층(5)이 제 1웨이퍼로부터 이송되고, 어떤 경우에는 그 표면상에 다공질층의 잔류부(42)를 가진다.
스텝 S25에서는 필요에 따라서, 다공질층의 잔류부(42)가 제거된다. 잔류부(42)의 두께가 상당히 두꺼운 경우에는 잔류부(42)에 습식에칭을 행하고 이 잔류부(42)을 불산, 과산화수소수, 알코올의 혼합액을 에칭제로서 사용해서 선택적으로 제거되고, 그후에 표면은 수소어닐링에 의해서 평활화된다. 잔류부(42)의 두께가 얇은 경우에는 이 부분은 습식에칭을 행하지 않고서 잔류부(42)를 제거하는 동시에 평활화처리를 위한 수소어닐링을 행한다. 따라서 고부가가치의 SOI웨이퍼를 얻을 수 있다.
스텝 S26에서 박리후에 웨이퍼(1)(반도체기판)상의 잔류부(41)는 연마, 습식에칭, 수소어닐링 등에 의해서 제거되어 평활화된다. 이때, 에피택셜층(10)이 웨이퍼(1)상에 잔류한다. 또한, 이 에피택셜층(10)을 가진 웨이퍼(1) 또는 에피택셜층(10)이 제거되어 (스텝 S28) 벌크웨이퍼를 발생시키는 웨이퍼(1)는 스텝 S20의 제 1웨이퍼(1) 또는 제 2웨이퍼(2)로서 사용되고, 스텝 S20내지 스텝 S25에서 SOI웨이퍼를 생산하는 프로세스가 다시 실시된다. 스텝 S25 또는 스텝 S28에서 얻을 수 있는 웨이퍼의 재도입은 (n-1)회 발생하고, 스텝 S20 내지 스텝 S25는 "n"회 반복되어 "n"매의 SOI웨이퍼를 얻는다.
"n"번째 사용을 위한 스텝 S26에서는 박리후의 웨이퍼(1)(반도체기판)상의 잔류부(41)가 연마, 습식에칭, 수소어닐링등에 의해서 제거되고 평활화되어 에피택셜층(10)을 가진 웨이퍼를 얻을 수 있다. 이런 상태하에서 웨이퍼는 수소어닐링을 행해서, 그 표면이 평활화되고, 거기에 함유된 붕소의 농도가 외부확산에 기인해서 감소하고, 이 층(10)은 P-형의 단결정반도체층으로 된다. 이것은 소위 P-에피택셜웨이퍼와 동질의 웨이퍼이다. 활성적인 외부확산이 필요없으면, 연마나 단시간의 수소어닐링을 통한 표면활성화는 P+에피택셜웨이퍼와 동질의 웨이퍼를 발생시킨다.
또한, 에피택셜층(10)이 제거되면, 제 1케이스와 동일한 벌크웨이퍼를 얻는다(스텝 S28).
또한, 필요에 따라서, 스텝 S27에 표시한 바와 같이, 박리후 웨이퍼(1)의 표면은 에피택셜성장처리를 행해서, 비다공질 P형 단결정반도체로 이루어진 에피택셜층(7)이 형성되도록 한다. 따라서, 에피택셜층을 얻는다. 이 에피택셜층은, P-에피택셜층, N에피택셜층 등을 포함한다.
(실시예 4)
도 5는, 본 발명의 실시예 4에 따른 웨이퍼 생산프로세스의 공정을 표시하는 플로우차트이다.
우선, 스텝 S31에서는 CZ실리콘웨이퍼, FZ실리콘웨이퍼 등의 벌크웨이퍼를 구비한 제 1웨이퍼(1)와 제 2부재로되는 제 2웨이퍼(2)를 준비한다.
본 내용에서는, 절연층(6)은 제 1웨이퍼의 표면을 양극화성 등을 행해서, 형성되는 것이 바람직하다. 제 2웨이퍼는 반도체가 노광되어 있는 웨이퍼이거나, 그 표면상에 형성된 절연층을 가질 수 있고, 제 2웨이퍼 대신에 석영유리와 같은 절연성 광투과성기판을 사용할 수 있다. 사파이어기판 또는 SiC나 다이아몬드 박막도 사용할 수 있다.
이어서, 스텝 S32에서는 수소, 질소, He, Ar 등의 희가스, 수증기, 메탄, 수소화합물 등에서 선택된 이온이 주입되어 분리층으로서 잠재적미소공동을 포함하는 층이 소정깊이의 위치에 형성된다. 그래서 단결정반도체의 비다공질층(5)이 분리층(14)상에 잔류한다. 따라서 제 1부재가 형성된다. 이온주입층은 응집에 기인해서 미소공동을 형성한 층을 표시한다. 이온주입층을 사용한 분리는 예를 들면 미국특허 5,314,564호에 개시되어 있다.
스텝 S33에서, 다층구조체(100)는 제 1웨이퍼(1)의 절연층(6)의 표면과 제 2웨이퍼(2)의 표면을 접합시켜서 형성된다. 접합시에 양웨이퍼는 이 처리를 통해서실온에서 접촉되거나 우선 실온에서 접촉되고 그후 열처리를 행해서 접합강도를 상승시키거나 양극접합에 의해 접합될 수 있다. 열처리는, 접촉의 발생시 동시에 실시될 수 있다. 또한, 접합공정에서 열처리등은 양 웨이퍼가 고압하에 위치되어 밀착하도록 하면서 실시될 수 있다. 또한, 접합은 그 사이에 접착층을 삽입함으로써 발생될 수 있다. 또한, 1쌍의 접합면중 어느것이, 산소, 질소, 실리콘, 수소, 희가스(Ar, Ne), 암모니아, 수증기등으로 플라즈마처리를 행해서 접합면이 미리 활성화되는 것이 바람직하다.
또한, 스텝 S34에서는 분리층(14)에서 다층구조체가 상기 언급한 방법에 의해서 분리된다. 본 실시예의 방법에 있어서, 스텝 S33에서 열처리시 500℃이상의 온도에서 분리현상이 접합과 동시에 발생하였다.
박리된 제 1웨이퍼의 비다공질부는 웨이퍼형상을 유지하고, 어떤 경우에는 분리면상에 분리층(14)의 잔류부(141)가 존재한다. 한편, 제 2웨이퍼로는 절연층(6)을 함께 가진 비다공질층(5)이 제 1웨이퍼로부터 이설되고, 어떤 경우에는 그 분리면상에 분리층(14)의 잔류부(142)가 있다.
스텝 S35에서는 잔류부(142)가 제거된다. 이때, 연마는 낮은 연마속도로 발생하고, 그후 수소어닐링이 발생한다. 이 부분은 평활화처리를 위한 연마없이 수소어닐링을 행하고 동시에 잔류부(142)가 제거될 수 있다. 따라서, 고부가가치의 SOI웨이퍼를 얻을 수 있다.
스텝 S36에서는 박리후 웨이퍼(1)(반도체기판)상의 잔류부(141)는 연마, 습식에칭, 수소어닐링 등에 의해서 제거되어 평활화된다. 따라서 벌크웨이퍼를 얻는다.
이 벌크웨이퍼는 스텝 S31의 제 1웨이퍼(1) 또는 제 2웨이퍼(2)로서 사용되고, 스텝 S31내지 스텝 S35에서 SOI웨이퍼를 생산하는 프로세스가 실시된다. 스텝 S36에서 얻을 수 있는 벌크웨이퍼의 SOI웨이퍼를 생산하는 프로세스로의 재도입은 (n-1)회 발생하고, 스텝 S31 내지 스텝 S35가 "n"회 반복되어 n매의 SOI웨이퍼를 얻는다.
"n"번째 사용을 위한 스텝 S36에서는 박리후 웨이퍼(1)(반도체기판)상의 잔류부(141)는, 연마, 습식에칭, 수소어닐링 등에 의해서 제거되어 평활화되어 벌크웨이퍼를 얻는다.
또한, 필요에 따라서, 스텝 S37에 표시된 바와 같이, 박리후 웨이퍼(1)의 표면은 에피택셜성장처리를 행해서 비다공질 P형 단결정반도체로 이루어진 에피택셜층(7)을 형성하도록 한다. 따라서, 에피택셜웨이퍼를 얻는다.
고농도의 P형웨이퍼가 제 1웨이퍼(1)로서 사용되고, P-단결정층이 에피택셜층(7)으로 사용되어 스텝 S37에서 P-epi-/P+기판이 형성되고 스텝 S35에서 수소어닐링이 행해져서 고농도 P+층(5)이 외부확산에 기인해서 저 농축되어 SOI웨이퍼(P-층)를 형성한다.
다음에, 분리층(14)의 형성에 대해서 구체적으로 설명한다.
이온주입은, 빔라인이온주입장치와, 국제공개 WO98/55216, WO99/06110호 및 1998년 10월호의 Proceedings 1998 IEEE International SOI Conference 에 개시된플라즈마 침지이온주입(plasma immersion ion implantation; PIII)의 프로세스를 사용해서 실시될 수 있다.
주입되는 이온시드로서는 수소, 수증기, 메탄, 수소화합물과 He, Ar, Kr, Xe 등의 희가스를 사용한다.
수소를 사용한 경우에 추가적으로 H+, H2 +, H3 +를 사용할 수 있다. H-와 같은 마이너스이온뿐만 아니라 플러스이온을 사용하는 것이 바람직하다.
주입되는 용량은 1015∼1018atm5/㎠, 바람직하게는 1015∼1017atm5/㎠이 된다.
1KeV∼1MeV의 범위내 주입에너지를 사용할 수 있다.
주입은 -200℃∼600℃의 범위내의 온도하에서 발생하지만 이 온도는 400℃이하의 저온이 바람직하며, 블리스터(blister)(접합공정전에 미소공동에 기인한 웨이퍼표면에서의 볼록면) 또는 플레이킹(flaking)(웨이퍼의 표면층의 박리)이 발생하지 않는다.
따라서, 다층구조체(100)가 형성되는 경우에도, 열처리온도는 400℃이하가 바람직하다.
다층구조체가 분리용 열처리를 행하는 경우의 열처리는 400℃∼1000℃, 더 바람직하게는 400℃∼600℃의 범위에서 발생한다.
또한, 다층구조체는 이미 언급한 유체제트 또는 열처리와 유체제트의 조합에 의해서 분리될수 있다.
유체제트으로서는 고압수 등의 유체, 질소가스 등의 가스등과 이미 언급한유체를 사용할 수 있다.
질소가스 등의 유체가 분리층의 주변에 분사되는 경우에 분리는 실온에서 발생할 수 있다.
(실시예 5)
도 6은 본 발명의 실시예 5에 따른 웨이퍼의 생산프로세스의 공정을 표시하는 플로우차트이다.
우선, 스텝 S40에서 CZ실리콘웨이퍼, FZ실리콘웨이퍼 등의 벌크웨이퍼를 구비한 제 1웨이퍼(1)를 준비하고, 그 표면층에 에피택셜성장처리를 행해서 그위에 단결정반도체층(3)이 형성된다.
스텝 S41에서는 CZ실리콘웨이터, FZ실리콘웨이퍼 등의 벌크웨이터 등으로 이루어지고 제 2부재로 되는 제 2 웨이퍼(2)를 준비한다.
제 2웨이퍼는 반도체가 노광된 웨이퍼이거나 그 표면상에 형성된 절연막을 가지거나 제 1웨이퍼 대신에 석영유리와 같은 절연성의 광투과성기판이어도 된다.
또한, 필요에 따라서, 에피택셜층(3)의 표면은 열산화등을 행해서 절연층이 형성된다, 이어서, 수소, 질소, 희가스등에서 선택된 이온이 주입되어 분리층이 되기 위한 미소공동을 포함한 층(41)이 소정깊이의 위치에 형성된다. 따라서, 제 1부재가 형성된다. 즉, 분리층(14)을 형성하기 위해 실시예 4에 언급한 방법을 사용할 수 있다.
이 때, 이온이 바람직하게 에피택셜층(3)내로 주입되어 약 10㎛∼20㎛의 비다공질에피택셜층(10)이 분리층(14)아래에 잔류한다.
스텝S43에서 다층구조체(10)는 제 1웨이퍼(10의 절연층(6)의 표면과 제 2웨이퍼(2)의 표면을 접합시켜서 형성된다. 접합시에, 양 웨이퍼는 이 처리전체를 통해서 실온에서 접촉되거나, 우선 실온에서 접촉되어 그후 열처리를 행해서 접합강도를 증가시키거나 양극접합에 의해서 접합 될 수 있다. 열처리는 접촉이 발생할 때 실시될 수 있다. 또한, 접합 공정에서 열처리 등은 양 웨이퍼가 고압하에 위치되어 밀착하도록 하면서 실시될 수 있다. 또한, 접합은 제 1웨이퍼와 제 2웨이퍼 사이에 접착층을 삽입함으로써 발생할 수 있다.
또한, 1쌍의 접합면중 어느 한쪽은 산소, 질소, 실리콘, 수소, 희가스 등에 의해 플라즈마 처리를 행해서 접합면이 미리 활성화 된다.
또한, 스텝 S44에서는 분리층(14)에서 다층구조체가 상기 언급한 방법에 의해서 분리된다. 본 실시예의 방법에 있어서, 스템 S33에서의 열처리시에 500℃이상의 온도에서 분리현상이 접합과 동시에 발생하였다.
박리된 제 1웨이퍼(1)는 그 두께를 감소시키지 않고서 웨이퍼형상을 유지하고, 분리면 상에 분리층(14)의 잔류부(141)를 가진다. 한편, 제 2웨이퍼(2)로는 절연층(20을 함께 가진 비다공질층(5)이 제 1웨이퍼로부터 전달되고 그 분리면에 분리층(14)의 잔류부(142)를 가진다.
스템 S45에서는 잔류부(142)가 제거된다.
이때, 연마는 저 연마속도로 행해지고, 그후 수소어닐링이 행해진다. 한편, 이 부분은 평활화처리를 위한 수소어닐링을 행하는 동시에 연마없이 잔류부(142)를 제거한다. 따라서 고부가가치의 SOI웨이퍼를 얻을 수 있다.
스템 S46에서 박리후 웨이퍼(10(반도체 기판)상의 잔류부(41)는 연마, 습식에칭, 수소어닐링 등에 의해서 제거되고, 평활화 된다. 이때 에피택셜층(10)이 웨이퍼(1)상에 잔류한다. 또한, 이 에피택셜층(10)을 가진 웨이퍼(1) 또는 에피택셜층(10)이 제거되어 (스템 S48)벌크웨이퍼를 발생시키는 제 1웨이퍼(1)는 스템 S40에서 제 1웨이퍼(1)로서 사용되고 스템 S40 내지 스템 S45에서 SOI웨이퍼의 생산프로세스를 다시 실시한다. 스템 S40 내지 스템 S45가 "n"회 반복되어, n매의 SOI웨이퍼를 얻는다.
"n"번째 사용을 위한 스템 S46에서는 박리후 웨이퍼(1)(반도체 기판)상의 잔류부 (141)는 연마, 습식에칭, 수소어닐링 등에 의해서 제거되어 평활화되어 에피택셜층(10)을 가진 웨이퍼를 얻을 수 있다.
이런 상태하에서 웨이퍼는 수소어닐링을 행해서 그 표면이 평활화되고, 붕소농도가 높으면, 거기에 함유된 붕소는 외부확산에 기인해서 감소하고, 이 층(10)이 P형 단결정반도체층으로 된다.
또한, 에피택셜층(10)이 제거되면, 제 1케이스와 동일한 벌크웨이퍼를 얻는다(스템 S48)
또한, 필요에 따라서, 스템 S47에 표시한 바와 같이 박리후 웨이퍼(1)의 표면은 에피택셜 성장처리를 행해서 비다공질 P형단결정반도체로 이루어진 에피택셜층(7)이 형성되도록 한다. 그래서 에피택셜웨이퍼를 얻는다.
고농도의 P형웨이퍼가 제 1웨이퍼(1)로서 사용되고 P-단결정층이에피택셜층(7)으로 사용되어 P-epi-/P+기판에 스텝 S47에서 형성되고, 스텝 S45에서 수소어닐링을 행하고 다음에 고농도의 P+층(5)이 붕소의 외부확산에 기인하는 붕소농도로 감소해서 SOI웨이퍼(P-층)에 발생한다. 즉 본 발명에 있어서, 고농도의 P형반도체웨이퍼는 0.001∼0.5Ω㎝의 저항율(비저항)과 약 1×1017∼1×1020㎝-3의 붕소농도를 가진다.
(실시예 6)
제 1기판으로서는 실리콘웨이퍼와 같은 반도체기판을 준비한다. 헤테로에피택셜성장을 행한 다른 반도체를 구비한 반도체층은 CVD법 또는 분자빔 에피택셜성장법과 같은 방법을 통해서 반도체기판상에 형성된다. 이 반도체는 SiGe 또는 Ge이다.
한편, 제 2기판으로서 실리콘웨이퍼를 준비한다. 산화막과 같은 절연막은 반도체층의 표면 및/또는 제 2기판면중 적어도 어느 하나에 형성된다.
제 1기판과 제 2기판이 접합되어 다층구조체를 얻는다.
이렇게 얻은 다층구조체에 있어서, 응력은 헤테로 내면 즉, 제 1기판과 반도체층 사이의 내면에 집중되므로 다층구조체는 이 내면에 박리를 행하기 용이하도록 구성된다.
따라서, 상기 언급한 분리에 사용하는 에너지는 다층구조체의 분리를 일으키고, 반도체층이 제 2기판으로 이설된다. 즉, 분리면은 다소 변동할 수 있고, 필요에 따라서 평탄화를 행한다. 헤테로에피택셜층이 분리된 제 1기판상에 다시 성장되어 제 2기판으로의 헤테로에피택셜층의 이설이 복수회 반복되고 그후 제 1기판이 벌크웨이퍼 또는 epi-웨이퍼로서 변경된다.
(제조시스템)
이하 본 발명의 웨이퍼를 생산하기 위한 프로세스를 실시하기 위한 적절한 제조시스템(제조플랜트)을 설명한다.
도 7은 제조시스템의 실시예를 표시하는 개략도이다. 도 7에 표시한 바와 같이, 제 1기판(웨이퍼)(1)은 상기 언급한 스텝S2등을 행하기 위해 양극화성장치, 에피택셜성장장치, 이온주입장치, 산화장치 등을 구비한 프로세스장치군(51)으로 반송된다.
분리층이 형성된 제 1기판(1)은 접합장치군(52)으로 반송되어 제 2기판(웨이퍼)(2)과 접합을 행하여 다층구조체를 얻는다.
다층구조체는 예를 들면 워터제트장치, 열처리장치, 쐐기삽입장치 등을 포함한 분리장치군(5)으로 반송되어 거기서 분리된다.
분리후의 제 2기판은 에칭장치, 연마장치, 열처리장치 등을 포함한 분리층제거 및 표면평활화장치군(54)으로 반송되고 처리되어 SOI웨이퍼(20)를 완성한다.
한편, 분리된 제 1기판은 장치군(54)에 의해서 평활화처리를 행하고, 다음에 벌크웨이퍼로되거나 다시 제 1기판으로 되어, 처리장치군(51)으로 반송된다.
따라서 SOI웨이퍼의 제조는 필수횟수("n"회)실시되고 n매의 SOI웨이퍼를 제조한다.
"n"번째 분리후, 분리된 제 1기판은 장치군(54)으로 평활화처리를 행하고 벌크웨이퍼 또는 에피택셜장치(55)로 반송되어 에피택셜성장처리를 행해서 에피택셜웨이퍼(21)를 완성한다.
즉, 에피택셜성장처리가 실시되는 경우에 에피택셜장치(55)의 동작은 프로세스장치(51)에서 에피택셜장치의 동작과 일치하여 에피택셜장치의 동작효율이 향상될 수 있다.
이들 SOI웨이퍼(20)와 에피택셜웨이퍼(21)(또는 벌크웨이퍼)는 검사분석장치군(56)으로 반송되어 막두께분포측정, 이물질입자밀도측정, 결함밀도측정등을 행하고, 다음에, 출하를 위해 출하용 포장장치군(57)에 의해서 박스내에 포장된다. (58)은 유지영역을 표시하고 (59)는 반송되는 웨이퍼용 클린영역을 표시한다.
도 8은 도 7의 시스템이 부분적으로 변경되어 얻어진 SOI웨이퍼(20)와 에피택셜웨이퍼(21)(또는 벌크웨이퍼)가 각각 검사를 행해서 박스내에 포장되는 시스템을 표시한다.
도 9는 "n"번째 분리후 제 1웨이퍼의 변경의 지정을 결정하는 검사공정을 표시하는 플로우차트이다(즉, 하나의 웨이퍼는 SOI제조공정에서 "n"회 사용을 행한다).
도 9에 표시된 바와 같이, 우선, "n"번째 분리후 제 1웨이퍼는 표면이물질측정을 행한다(스텝 S50). 웨이퍼표면상의 광점결함(예를 들면, 입자)이 측정되지 않거나 기준값이하이면, 다음에 표면조도측정은 제 1표준(낮은 레벨의 표준)에 의거해서 실시된다(스텝 S51).
표면조도기의 제 1표준이 충족되면, 표면조도 측정은 제 2표준(제 1표준보다 더 높은 레벨표준)에 의거해서 실시된다.
표면조도의 제 2표준이 충족되면, 에지부의 판정이 실시된다(스텝 S53). 에지부에 대해서 문제가 없으면, 웨이퍼는, 디바이스제조용 웨이퍼, epi-웨이퍼, 고품질의 더미웨이퍼로서 사용하기 위한 제품으로서 출하된다(스텝 S54).
표면이물질이 스텝 50에서 기준값을 초과하는 경우 또는 스텝 S51에서 표면조도가 제 1표준을 충족시키지 않으면, 재세정 및 재연마등을 제외한 재표면처리가 실시된다(스텝 S55).
재표면처리후, 필요에 따라서, 웨이퍼가 스텝S50 내지 스텝 S54을 행해서 다시 실시되거나 더미용 웨이퍼로서 사용된다(스텝 S56).
또한, 표면조도가 스텝S52에서 제 2표준을 충족하지 않는 경우에 웨이퍼는 더미용 웨이퍼로서 사용된다(스텝 S56).
스텝 S53에서 에지판정에 대해서 문제가 있으면, 에지연마 등을 제외한 재에지처리가 실시된다(스텝 57). 에지부상의 사양이 문제가 되지 않으면, 웨이퍼는 그대로 생산라인으로 출하되어 디바이스웨이퍼, epi-웨이퍼, 고품질의 더미웨이퍼로서 사용된다(스텝 S54).
이하, 도면을 참조해서 본 발명의 실시예를 구체적으로 설명하다.
(실시예 7)
도 13은 본 발명의 실시예 7에 따른 웨이퍼의 생산프로세스의 공정을 표시하는 플로우차트이다.
우선, 스텝 S80에서 고농도의 P형 실리콘웨이퍼로 이루어진 제 1웨이퍼를 준비하고 에피택셜층(31)보다 고밀도의 불순물을 가진 제 1에피택셜층(31)과 제 2에피택셜층(32)을 형성하기 위해 에피택셜성장을 행한다.
본 실시예에 있어서, 고농도의 P형 실리콘웨이퍼는 제 1웨이퍼로서 사용되고, 물론 여기에 한정되는 것은 아니다. 이하 언급되는 스텝이 실시될 수 있으면, N형 실리콘웨이퍼를 사용할 수 있다.
에피택셜층(32)의 불순물의 밀도가 에피택셜층(31)의 불순물의 밀도보다 더 높으면 되고, 특히 제 1에피택셜층(31)의 비저항이 0.02∼10000Ω㎝, 더욱 바람직하게는 0.1∼100Ω㎝의 범위내에 해당하고, 제 2에피택셜층(32)의 비저항이 0.001∼0.1Ω㎝, 더욱 바람직하게는 0.005∼0.02Ω㎝의 범위내에 해당하여, 에피택셜층(32)의 비저항이, 에피택셜층(31)의 비저항보다 낮다. 불순물의 밀도에 의거해서 상술하면, 1.3×1012㎝-3∼3.2×1018㎝-3의 불순물의 밀도는 제 1에피택셜층의 전도형으로 구체화되고, 제 2에피택셜층의 불순물의 밀도는 2.51×1017㎝-3∼1.2×1020㎝-3로 구체화된다.
스텝 S81에서는 CZ실리콘웨이퍼, FZ실리콘웨이퍼 등의 벌크웨이퍼로 이루어지고 제 2부재로 되는 제 2웨이퍼(2)를 준비한다. 제 2웨이퍼는 반도체가 노광되는 웨이퍼이거나 절연층이 형성되는 표면상의 하나이거나, 제 2웨이퍼 대신에 석영유리와 같은 절연성의 광투과성기판을 사용할 수 있다.
또한, 제 1웨이퍼(1)의 에피택셜반도체층(32)과 에피택셜층(31)의 부분이 양극화성 등을 행해서 다공질화되어 다공질층(4)을 형성한다.
양극화성시에 전류가 일정함에도 불구하고, 불순물의 농도가 서로 다른 에피택셜층(31),(32)은 다른 다공도를 가진 다공질층을 형성할 수 있다.
다공질층(4)에서 제 1에피택셜반도체층(31)의 다공질부가 제 2에피택셜반도체층(32)의 다공질부보다 더 높은 다공도를 가지는 부분은 취약하게 된다. 이때 다공도처리가 실시되어 약 100㎚∼20㎛의 비다공질층이 다고질층(4)에 잔류한다.
이하, 불순물의 다른 밀도를 가진 에피택셜층의 형성에 대해서 더 설명한다.
에피택셜성장층은 조성, 불순물의 밀도, 변경되는 에피택셜성장층의 종류중, 적어도 하나를 가진 2이상의 층으로 구성되도록하여(본 실시예에서 불순물의 밀도는 변화한다), 에피택셜성장층에 형성되는 다공질층은 다공도가 서로 다른 2이상의 층을 가진 구조를 가지도록 한다. 따라서 다공질층의 다공도가 제어될 수 있으면, 다공질층의 분리위치는 이후 언급하는 접합후에 분리공정에서 구체화될 수 있다. 다공질층구성은 표면쪽에 배치된 저다공도를 가진 층과 내부에 배치된 고다공도를 가진 다공질층을 구비하는 것이 바람직하다. 표면쪽에 저다공도를 가진 층은 이후에 형성되는 비다공질단결정층의 결정특성을 향상시키기 위해 필요하다. 기계적으로 취약하고, 내부에 배치된 고다공도를 가진 층은 분리공정에서 고다공도를 가진 층의 주변에서 층의 계면에 또는 고다공도를 가진 층내부에서 우선적으로 분리를 행한 층이다.
또한, 제 1반도체층 자체는 2개의 층으로 분리되어, 다공질화되어 분리층으로서 작용하는 층과, 다공질화되지 않고, 제 1기판상에 잔류하는 층이 형성된다.그 경우에 이런 형성은 양극화성전류와 양극화성용액의 조성 및 농도를 변경함으로써 행해진다.
복수의 제 1기판이 양극화성용액에 배치되어 다공질층을 형성하는 경우에는 어떤 경우에, 실리콘웨이퍼가 실드웨이퍼로서 양극쪽에 배치된다. 이것은 양극으로부터 용해된 금속이온이 제 1기판의 후면상에 부착되는 것을 방지하기 위한 것이다. 그 이상의 다공질층이 다른 전류밀도로 형성되는 경우에는 어떤 경우에 마찬가지의 구성이 실드웨이퍼의 표면상에 형성된다.
실드웨이퍼가 "m"회 사용되면 2m다공질층이 실드웨이퍼에 형성되고 이 다공질층은 극히 불안정하다. 따라서 예를 들면(m+1)번째 사용해서 실드웨이퍼에 형성된 다공질층은 박리되어 용기내에서 산란시키도록 되어 문제가 있다.
특히, 다공도가 낮은 층과 다공도가 높은 층이 교대로 형성된 경우에는, 임의의 양극화성조건하에서 동일한 두께를 지닌 다공질층이 형성된 경우에 비해서 기계적 강도가 현저하게 저하될 것이다. 즉, 실드웨이퍼의 사용횟수는 제한된다.
다공질층의 형성전에, 에피택셜성장층에, 다른 조성, 다른 불순물밀도, 다른 종류 등을 지닌 층이 형성되므로, 다공질층의 형성시에 양극화성동안의 다공질층의 형성조건(예를 들면, 전류밀도)을 목적에 따라서 변화시키는 일없이 적어도 상기 언급한 저다공도의 층과 고다공도의 층을 형성할 수 있다.
본 발명에 의하면, 제 1기판의 제 2 및 상부다공질층의 형상은, 제 1기판표면상에 미리 형성된 에피택셜성장층의 형상에 의해 결정되므로, 실드웨이퍼에 인가되는 전류밀도를 고정할 수 있어, 실드웨이퍼의 수명도 연장시킬 수 있다.
예를 들면, 제 1웨이퍼(1)쪽으로부터, 순차로 제 1다공도를 지닌 제 1다공질층, 상기 제 1다공질층상에 형성된, 상기 제 1다공도보다도 큰 제 2다공도를 지닌 제 2다공질층 및 상기 제 2다공질층상에 형성된, 상기 제 2다공도보다도 작은 제 3다공질층을 형성한다. 즉, 이들 3개의 다공질층중에서, 중간의 다공질층(제 2다공질층)의 다공도가 가장 크다.
이러한 경우, 분리표면은, 제 2다공질층의 내부나 그 근방에 특정시킬 수 있으므로, 비다공질층(5) 및 제 1웨이퍼(1)에의 결함도입을 방지할 수 있다.
3층이상의 다공질구조를 형성할 경우에는, 이들 다공질층과 정합하는 상이한 조성, 불순물밀도 및 각 유형을 지닌 층을 형성하여 사용할 준비를 할 필요가 있다.
이어서, 스텝 S82에서는, 다공질층(4)상에 비다공질층(5)을 형성하여 제 1부재를 형성한다. 비다공질층(5)의 형성방법으로서는, 다공질층(4)의 구멍을 수소어닐링에 의해 폐쇄시켜 표면층을 비다공질화하는 방법이나, 비다공질 단결정층을 에피택셜성장에 의해 형성하는 방법이 있다.
또, 필요에 따라, 비다공질층(5)의 표면을 산화시키는 등에 의해 해당 비다공질층(5)상에 절연층(6)을 형성한다. 열산화대신에, CVD법이나 스퍼터링법 등에 의해 절연층(6)을 형성해도 된다. 본 실시형태예에 있어서는, 에피택셜반도체층(31)의 다공질부분이 분리층으로 된다.
스텝 S83에서는, 제 1웨이퍼(1)의 절연층(6)의 표면과 제 2웨이퍼(2)의 표면을 접합시킴으로써 다층구조체(100)를 형성한다. 접합시에, 양 웨이퍼를 실온에서 접촉시킨 후, 열처리해서 접합강도를 증가시키거나, 양극접합에 의해 접합시켜도 된다. 또는, 접촉은 열처리와 동시에 일어나도 된다. 또한, 접합공정에 있어서는, 양 웨이퍼를 고압하에 놓아 서로 접촉시키면서 열처리 등을 행해도 된다. 열처리는 산화성 분위기 또는 불활성 가스분위기(N2, Ar 등)중에서 행하는 것이 바람직하다.
또, 한쌍의 접합면중 어느 한쪽에 산소, 질소, 실리콘, 수소, 희가스 등에 의한 플라즈마처리를 실시해서 미리 접합면을 활성화시키는 것이 바람직하다. 게다가, 이들 사이에 접착층을 개재시킴으로써 접합을 행해도 된다.
또한, 스텝 S84에서는, 분리층(에피택셜반도체층(31)의 다공질부분)에서, 상기 방법에 의해 다층구조체(100)를 분리한다. 박리된 제 1웨이퍼의 비다공질부분은 웨이퍼의 형상을 유지하고, 분리표면상의 다공질층의 잔류부(41)(에피택셜반도체의 다공질부분의 일부)가 존재할 경우도 있다. 한편, 절연층(6)과 함께 비다공질층(5)이 제 1웨이퍼로부터 제 2웨이퍼(2)상으로 이설되어, 그 표면상에 다공질층의 잔류부(42)(에피택셜층(32)의 다공질부분 및 에피택셜반도체층(31)의 다공질부분의 일부)가 존재하는 경우도 있다.
스텝 S85에서는, 잔류부(42)를 제거한다. 잔류부(42)의 두께가 비교적 두꺼운 경우, 잔류부(42)는 불산과 과산화수소수와 알콜과의 혼합액을 에칭제로서 사용해서 습식 에칭에 의해 선택적으로 제거하고, 그 후, 수소어닐링에 의해 표면을 평활화한다.
잔류부(42)의 두께가 얇을 경우에는, 그 부분에는, 습식 에칭을 행하지 않고잔류부(42)의 제거와 동시에 평활화처리용의 수소어닐링처리를 해도 된다. 이와 같이 해서, 고부가가치의 SOI웨이퍼를 얻을 수 있다.
스텝 S86에서는, 박리후의 웨이퍼(1)(반도체기판)상의 잔류부(41)를 연마, 습식 에칭, 수소어닐링 등에 의해 제거하고, 평활화한다. 이 때, 저농도의 P-형 에피택셜층(10)이 웨이퍼(1)상에 남는다. 이 에피택셜층(10)을 지닌 웨이퍼(1)는 스텝 S80으로 도입해서(필요에 따라 저농도 P-형 에피택셜층을 형성한 후) 고농도에피택셜층(32)을 형성한다. 재차 스텝 S80 내지 스텝 S85에서의 SOI웨이퍼제작공정을 행한다. 스텝 S86에서 얻어질 수 있는 웨이퍼의 리엔트리(reentry)는 (n-1)회 발생하고, 스텝 S80 내지 스텝 S85를 "n"회 반복하면, n매의 SOI웨이퍼가 얻어진다.
"n"번째 사용을 위한 스텝 S86에서는, 박리후의 웨이퍼(1)(반도체기판)상의 잔류부(41)는 연마, 습식 에칭, 수소어닐링 등에 의해 제거하고, 평활화하여 저농도의 P-형 에피택셜층(10)을 지닌 에피택셜웨이퍼를 얻을 수 있다.
특히, 제 1웨이퍼로서 고농도의 P-형 실리콘웨이퍼를 사용할 경우, 에피택셜층(31)은 P-형 전도성을 제 1웨이퍼보다도 낮게 제어한 불순물의 농도를 지니며, 스텝 S86은 소위 P+기판상에 p-에피택셜층으로 올라가게 된다. 또한, 고농도의 P-형 반도체웨이퍼는, 붕소밀도가 대략 1×1017내지 1×1020㎝-3, 비저항이 0.001 내지 0.5Ω·㎝이다.
(실시예 8)
도 14는 본 발명의 제 2실시예에 따른 웨이퍼의 제작방법의 각 공정을 표시한 순서도이다.
우선, 스텝 S90에서는, 고농도의 P-형 실리콘웨이퍼로 이루어진 제 1웨이퍼(1)를 준비하고, 그 표면에 에피택셜성장처리를 행함으로써 제 1전도형의 제 1비저항(예를 들면, P-)을 지닌 에피택셜층(31)과 제 2전도형의 제 2비저항(n)을 지닌 에피택셜층(32)을 형성한다. 본 실시예에서, 에피택셜층(32)은 SOI웨이퍼쪽에서 활성층으로 되고, 에피택셜층(31)은 에피택셜웨이퍼쪽에서 활성층으로 된다. 각각의 활성층은 일련의 공정에 있어서의 에피택셜성장에 의해 형성할 수 있다. 에피택셜층(31)과 에피택셜층(32)은, 불술물의 농도가 상호 다를 경우 동일한 전도형(P형 또는 N형)을 지녀도 된다.
스텝 S91에서는, 제 2부재로 되는 CZ실리콘웨이퍼, FZ실리콘웨이퍼 등의 벌크웨이퍼로 이루어진 제 2웨이퍼(2)를 준비한다. 제 2웨이퍼는 반도체가 노출된 웨이퍼이어도 되고, 또는 그 표면상에 절연막이 형성된 웨이퍼이어도 되고, 또는 제 1웨이퍼대신에, 석영유리 등의 절연형의 투광성 기판이어도 된다.
또한, 제 1웨이퍼의 에피택셜층(32)의 표면에 열산화처리 등을 실시해서 절연층(6)을 형성한다. 이어서, 수소, 질소, 희가스 등으로부터 선택된 이온을 주입해서 분리층으로 되는 미소공동을 포함하는 층(14)을 소정의 깊이위치에 형성한다. 이와 같이 해서, 분리층(14)상에 단결정반도체의 비다공질층(5)을 형성한다. 따라서, 제 1부재가 형성된다.
이 때, 에피택셜층(31) 또는/및 에피택셜층(32)에 이온을 주입해서분리층(14)밑에 대략 10nm 내지 20㎛의 비다공질 에피택셜층(10)(에피택셜층(31)의 일부)을 남기는 것이 바람직하다.
여기서, 분리층(14)은, 해당 분리층(14)에 에피택셜층(31)과 에피택셜층(32)사이의 계면이 존재하도록 형성한다(즉, 분리층은 에피택셜층(31)과 에피택셜층(32)사이의 계면근방에 형성한다).
스텝 S93에서는, 제 1웨이퍼(1)의 절연층(6)의 표면과 제 2웨이퍼(2)의 표면을 접합시켜 다층구조체(100)를 형성한다. 접합시에, 양 웨이퍼를 처리전체에 걸쳐서 실온에서 접촉시키거나, 먼저 실온에서 접촉시키고, 그 후 열처리해서 접합강도를 증가시켜도 되고, 또는, 양극접합에 의해 접합시켜도 된다. 또, 접촉이 일어남과 동시에 열처리를 행해도 된다. 또한, 접합공정에 있어서는, 양 웨이퍼를 고압하에 놓아 서로 접촉시키면서 열처리 등을 행해도 된다. 또, 접합은 이들 사이에 접착층을 배치시켜서 행해도 된다. 게다가, 한쌍의 접합면중 어느 한쪽에 산소, 질소, 실리콘, 수소, 희가스 등에 의한 플라즈마처리를 실시해서 미리 접합면을 활성화시키는 것도 바람직하다.
또한, 스텝 S94에서는, 분리층(14)에서, 상기 방법에 의해 다층구조체(100)를 분리한다. 스텝 S93에서의 열처리시 500℃이하이상의 온도에서, 접합과 동시에 분리현상이 일어날 수도 있었다.
박리된 제 1웨이퍼는 두께의 감소없이 웨이퍼의 형상을 유지한다. 분리표면상에 분리층(14)의 잔류부(141)가 존재할 경우도 있다. 한편, 절연층(6)과 함께 비다공질층(5)이 제 1웨이퍼로부터 제 2웨이퍼(2)상으로 이송되어, 그 분리표면상에 분리층(14)의 잔류부(142)가 존재하는 경우도 있다. 이 잔류부(142)를 제거함으로써 SOI웨이퍼를 얻을 수 있다.
스텝 S96에서는, 박리후의 웨이퍼(1)(반도체기판)상의 잔류부(141)를 연마, 습식 에칭, 수소어닐링 등에 의해 제거하고, 평활화한다. 이 때, 스텝 S90에서 형성된 에피택셜층(10)이 남는다. 이 에피택셜층(10)을 지닌 웨이퍼(1)는 스텝 S90으로 도입해서(필요에 따라 저농도의 P-형 에피택셜층을 형성한 후) 에피택셜층(32)을 형성한다. 재차 스텝 S90 내지 스텝 S95에서의 SOI웨이퍼제작공정을 행한다. 스텝 S96에서 얻어질 수 있는 웨이퍼의 리엔트리는 (n-1)회 발생하고, 스텝 S90 내지 스텝 S95를 "n"회 반복하면, "n"매의 SOI웨이퍼가 얻어진다.
"n"번째 사용을 위한 스텝 S96에서는, 박리후의 웨이퍼(1)(반도체기판)상의 잔류부(141)는 연마, 습식 에칭, 수소어닐링 등에 의해 제거하고 평활화함으로써, 저농도의 P-형 에피택셜층(10)을 지닌 에피택셜웨이퍼를 얻을 수 있다.
(제조시스템)
이하, 본 발명의 웨이퍼제작방법을 행하는 데 적합한 제조시스템(제조플랜트)에 대해 설명한다.
도 15는 제조시스템의 일실시예를 표시한 개략도이다. 도 15에 표시한 바와 같이, 제 1기판(웨이퍼)(1)상에 2층이상의 에피택셜층을 형성한 후, 해당 기판(1)을, 양극화성장치, 에피택셜성장장치, 이온주입장치 및 산화장치 등을 구비한 처리장치군(51)으로 반송하여, 상기 각 공정을 수행시킨다.
분리층이 형성된 제 1기판(1)을 접합장치군(52)으로 반송하고, 거기에서 제2기판(웨이퍼)(2)에 접합시킴으로써 다층구조체를 얻는다.
다음에, 다층구조체를 워터제트장치, 열처리장치, 쐐기삽입장치 등을 포함하는 분리장치군(53)으로 반송하여 거기에서 분리시킨다.
분리후의 제 2기판을 에칭장치, 연마장치, 열처리장치 등을 포함하는 분리층제거 및 표면평활화장치군(54)으로 반송하고, 해당 각 처리를 행함으로써 SOI웨이퍼(20)를 완성한다.
한편, 분리된 제 1기판은 상기 장치군(54)에서 평활화처리를 실시하고 나서, 재차 에피택셜장치에서 에피택셜층을 형성한 후 제 1기판으로서의 벌크웨이퍼를 처리장치군(51)으로 반송한다. 이와 같이 해서, SOI웨이퍼의 제작공정을 필요한 횟수("n"회) 행하여, "n"매의 SOI웨이퍼를 제작한다.
"n"번째 분리후, 분리된 제 1기판에 장치군(54)에서 평활화처리를 행하여, 에피택셜웨이퍼(21)를 완성한다(새롭게 에피택셜성장을 행할 필요는 없다).
이들 SOI웨이퍼(20)와 에피택셜웨이퍼(21)를 검사분석장치군(56)으로 반송하여 막두께분포측정, 이물질입자농도측정, 결함밀도측정 등을 행한 후, 출하용 포장장치군(57)에 의해 박스에 포장해서 출하한다. 참조부호 (58)은 보수영역, (59)는 반송해야 할 웨이퍼용의 청정영역이다.
도 16은 도 15의 시스템을 일부 변경한 것으로서, 얻어지는 SOI웨이퍼(20)와 에피택셜웨이퍼(21)를 각각 검사하고 박스에 포장하는 시스템이다.
도 17은 분리후의 제 1웨이퍼의 각종 용도를 결정하는 검사공정을 표시한 순서도이다.
도 17에 표시한 바와 같이, 분리후 먼저 제 1웨이퍼에 대해 표면이물질측정을 행한다(스텝 S50). 표면이물질이 측정되지 않거나, 기준치이하일 경우에는, 다음의 표면조도측정을 제 1표준(낮은 표준)에 의거해서 행한다(스텝 S51). 표면조도의 제 1표준을 충족할 경우에는, 표면조도측정을 제 2표준(제 1표준보다도 높은 표준)에 의거해서 행한다. 표면조도의 제 2표준을 충족할 경우에는, 가장자리부분에 대한 판정을 행한다(스텝 S53). 가장자리부분에 대해서 아무 문제가 없으면, 웨이퍼를 제품으로서 출력하고, 제 1웨이퍼를 디바이스웨이퍼, 에피-웨이퍼, 고품질 더미웨이퍼로서 사용한다(스텝 S54).
스텝 S50에서 표면이물질이 기준치를 초과할 경우나 스텝 S51에서 표면조도가 제 1표준을 충족시키지 않을 경우에는, 재세정, 재연마 등을 포함한 재표면처리를 행한다(스텝 S55). 재표면처리후, 필요에 따라, 스텝 S50 내지 스텝 S54에 있어서의 웨이퍼검사를 재차 행하거나, 또는 더미용 웨이퍼로서 사용한다(스텝 S56). 또한, 스텝 S52에서 표면조도가 제 2표준을 충족하지 않을 경우에는, 해당 웨이퍼를 더미용 웨이퍼로서 사용한다(스텝 S56).
스텝 S53에 있어서의 에지판정에 대해서 문제가 있다면, 에지연마 등의 재에지처리를 실시한다(스텝 S57). 에지에 대한 사양에 문제가 없다면, 해당 웨이퍼를 생산라인에 출력하여, 디바이스웨이퍼, epi-웨이퍼 및 고품질의 더미웨이퍼로서 사용한다(스텝 S54).
또한, 지금까지 설명한 실시예에 있어서는, 도 2의 스텝 S12의 분리층(4)상의 비다공질층(5)상에(또는 도 4의 스텝 S32의 분리층(14)상의 비다공질층(5)상에) 디바이스(MOS디바이스, 커패시터, 저항 등)를 형성해도 된다. 즉, 디바이스형성층을 제 2웨이퍼상으로 이설시켜도 된다. 또, 디바이스형성층상에 절연층을 형성한 후 제 2웨이퍼상으로 디바이스형성층을 이설시키는 것이 바람직하다.
이하, 본 발명의 각종 실례에 대해 설명한다.
(실례 1)
비저항이 0.01 내지 0.02Ω·㎝인 P-형의 제 1단결정 Si기판을 HF용액중에 있어서 양극화성처리하였다.
양극화성조건은 다음과 같았다:
전류밀도: 7(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 11(분)
다공질 Si의 두께: 12(㎛).
다공질 Si는 또한 고품질의 에피택셜 Si층을 형성하기 위해 분리층으로서도 사용되므로, 각각의 기능을 1개의 층이 공유한다. 또한, 다공질 Si층의 두께는 약 0.1㎛ 내지 약 600㎛범위로부터 적절하게 선택할 수 있다.
이어서, 이 기판을 산소분위기중에서 400℃에서 1시간 산화시켰다. 이 산화에 의해 다공질 Si의 구멍의 내벽은 열산화막으로 덮였다. 또, 다공질 Si상에 단결정 Si를 0.3㎛두께로 에피택셜성장시켰다.
그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.5/180 ℓ/min
가스압력: 80 Torr
온도: 950 ℃
성장속도: 0.15 ㎛/min.
또한, 에피택셜성장전에, 이미 설명한 (2) 수소베이킹공정, (3) 미량원료공급공정 및 (4) 고온베이킹공정을 수행해도 되는 것은 물론이다.
이것은 양극화성을 행하는 다른 예에도 적용할 수 있다.
또, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 100nm의 SiO2층을 형성하였다.
이어서, 이 웨이퍼를, 자연산화막이 제거된 동일한 직경의 다른 실리콘웨이퍼와 접촉시키고, 열처리를 행하여 접합시켜 다층구조체를 형성하였다.
다층구조체의 한쪽표면에 강체로 이루어진 쐐기를 삽입하여 다층구조체로부터 제 1기판을 박리해내었다. 박리제거후, 에피택셜층은 제 2기판상으로 이송되었다.
에피택셜층상의 잔류 다공질층을 습식 에칭에 의해 제거하고, 에피택셜층을 수소어닐링에 의해 처리하여 SOI웨이퍼를 얻었다.
한편, 박리된 제 1기판의 박리표면을 에칭 및/또는 연마해서 잔류 다공질층을 제거하여 벌크웨이퍼를 얻었다. 이 벌크웨이퍼를 제 1단결정 Si기판으로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 이와 같이 해서, SOI웨이퍼제작공정을 5회 반복해서 5매의 SOI웨이퍼를 얻는다. 예를 들면, 이 SOI웨이퍼를 사용해서, 완전결핍형 박막MOS트랜지스터를 제작할 수 있다.
5번째 박리후, 제 1기판(반도체기판)의 박리된 표면을 연마해서, 잔류하는 다공질층을 제거하여 벌크웨이퍼를 얻었다. 예를 들면, 이 벌크웨이퍼를 이용해서, CMOS논리회로를 제작할 수 있다.
물론, 디바이스를 형성하지 않고, 제작된 SOI웨이퍼의 판매이외에도, 상기 벌크웨이퍼의 판매를 행해도 된다. 또, 벌크웨이퍼에 의거해서 제작된 에피택셜웨이퍼를 판매해도 된다. 이것은 이하에 설명하는 다른 실례에도 마찬가지로 적용된다.
(실례 2)
비저항이 0.01 내지 0.02Ω·㎝인 P-형의 제 1단결정 Si기판을 HF용액중에 있어서 양극화성처리하였다.
양극화성조건(1) 및 (2)는 다음과 같았다:
(1):
전류밀도: 7(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 5(분)
다공질 Si의 두께: 5.5(㎛)
(2):
전류밀도: 30(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 10(초)
다공질 Si의 두께: 0.2(㎛).
다공질 Si층을 2층구조를 지니도록 하면서, 저전류에서 첫번째로 양극화성을 행한(1) 표면층의 다공질 Si층은 고품질의 에피택셜 Si층형성에 사용하고, 고전류에서 나중에 양극화성을 행한(2) 하부층의 다공질 Si층은 분리층으로서 사용하므로, 그들의 기능이 각각 분리되어 있다.
또, 저전류 다공질 Si층의 두께는 이것으로 한정되지 않고, 약 0.1㎛ 내지 약 600㎛를 사용할 수 있다. 또한, 제 2다공질 Si층을 형성한 후 미리 제 3층이상을 형성해도 된다.
이어서, 이 기판을 산소분위기중에서 400℃에서 1시간 산화시켰다. 이 산화에 의해 다공질 Si의 구멍의 내벽은 열산화막으로 덮였다. 또, 다공질 Si상에 CVD법에 의해 단결정 Si를 0.2㎛두께로 에피택셜성장시켰다.
그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.5/180 ℓ/min
가스압력: 80 Torr
온도: 950 ℃
성장속도: 0.3 ㎛/min
또, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 200nm의 SiO2층을 형성하였다.
이어서, 이 층을, 자연산화막이 제거된 동일한 직경의 실리콘웨이퍼와 접촉시키고, 산화성 분위기하에서 열처리를 행하여 접합시킴으로써 다층구조체를 형성하였다.
다층구조체의 한쪽표면에 워터제트장치를 이용해서 고압수를 분사함으로써, 해당 물을 유체로 이루어진 쐐기처럼 다층구조체로 삽입시켜 다층구조체로부터 제 1기판을 박리하였다.
박리제거후, 에피택셜층은 제 2기판상으로 이설되었다.
에피택셜층을 습식 에칭하여 그 위에 잔류하는 다공질층을 제거하고, 또 수소어닐링처리를 행하여 SOI웨이퍼를 얻었다.
한편, 분리된 제 1기판의 분리표면상에 잔류하는 다공질층을 제거하여 벌크웨이퍼를 얻었다. 이 벌크웨이퍼를 제 1단결정 Si기판으로서 또는 접합용의 대응부분의 실리콘웨이퍼로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 이와 같이 해서, SOI웨이퍼제작공정을 10회 반복해서 10매의 SOI웨이퍼를 얻는다. 이 SOI웨이퍼를 사용해서, 완전결핍형 박막트랜지스터를 제작할 수 있었다.
10번째 박리후의 제 1기판(반도체기판)의 분리표면상에 잔류하는 다공질층을 제거함으로써 벌크웨이퍼를 얻었다. 또한, 에피택셜성장을 행함으로써 에피택셜웨이퍼를 얻었다.
또, 에피택셜웨이퍼를 디바이스제조에 사용할 경우에는, 통상 에피택셜층쪽에 대응하는 반대면 및 그 측면상에 백실딩(back shielding)용의 배면산화막을 형성하므로, 웨이퍼로부터 외부로의 불순물의 확산이 방지된다.
본 실례에 있어서는, 다층구조체로부터의 분리가 일어날 때, 에피택셜웨이퍼의 배면 및 측면상에 이미 백실드가 형성되므로, 디바이스프로세스중에 백실(back seal)에 대한 형성공정을 생략해도 된다. 그 이유는, 접합공정전에 에피택셜층의 표면을 산화하는 공정과 접합의 경우에 있어서의 열처리로 인해 웨이퍼의 배면과 측면상에 백실드가 형성되기 때문이다. 다른 실례에 대해서도, 마찬가지 백실드효과를 얻을 수 있다.
이 에피택셜웨이퍼를 이용함으로써, CMOS논리회로를 제작하였다.
또한, 다공질 Si상의 에피택셜성장 및 분리공정후의 제 1기판상의 에피택셜성장은 동일한 CVD장치에 의해 수행해도 되므로, 매우 값비싼 CVD장치의 작동효율이 향상된다.
(실례 3)
제 1단결정 Si기판상에 CVD법에 의해 비저항이 0.015Ω·㎝인 P-형 단결정 Si를 15㎛두께로 에피택셜성장시켰다. 이 기판표면을 HF용액중에 있어서 양극화성처리하였다.
양극화성조건은 다음과 같았다:
(1):
전류밀도: 7(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 11(분)
다공질 Si의 두께: 12(㎛)
(2):
전류밀도: 22(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 2(분)
다공질 Si의 두께: 3(㎛).
다공질 Si층을 2층구조를 지니도록 하면서, 저전류에서 첫번째로 양극화성을 행한(1) 표면층의 다공질 Si층은 고품질의 에피택셜 Si층형성에 사용하고, 고전류에서 나중에 양극화성을 행한(2) 하부층의 다공질 Si층은 분리층으로서 사용하므로, 그들의 기능이 각각 분리되어 있다. 이어서, 이 기판을 산소분위기중에서 400℃에서 1시간 산화시켰다. 이 산화에 의해 다공질 Si의 구멍의 내벽은 열산화막으로 덮였다. 또, 다공질 Si상에 CVD법에 의해 단결정 Si를 0.3㎛두께로 에피택셜성장시켰다.
그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.5/180 ℓ/min
가스압력: 80 Torr
온도: 950 ℃
성장속도: 0.3 ㎛/min
또, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 200nm의 SiO2층을 형성하였다.
이어서, 이 층을, 자연산화막이 제거된 동일한 직경의 실리콘웨이퍼와 접촉시키고, 열처리를 행하여 접합시킴으로써 다층구조체를 형성하였다.
다층구조체의 한쪽표면에 워터제트장치를 이용해서 고압수를 분사함으로써, 해당 물을 유체로 이루어진 쐐기처럼 다층구조체로 삽입시켜 다층구조체로부터 제 1기판을 박리하였다.
박리후, 에피택셜층은 제 2기판상으로 이설되었다.
에피택셜층을 습식 에칭하여 그 위에 잔류하는 다공질층을 제거하고, 또 수소어닐링처리를 행하여 SOI웨이퍼를 얻었다.
한편, 분리된 제 1기판의 분리표면상에 잔류하는 다공질층을 제거하고, 수소어닐링을 행하여 벌크웨이퍼를 얻었다. 이 벌크웨이퍼를 제 1단결정 Si기판으로서 또는 접합용의 대응부분의 실리콘웨이퍼로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 이와 같이 해서, SOI웨이퍼제작공정을 20회 반복해서 20매의 SOI웨이퍼를 얻는다. 이 SOI웨이퍼를 사용해서, 부분결핍형 박막트랜지스터를 제작하였다.
20번째 박리후의 제 1기판(반도체기판)의 분리표면상에 잔류하는 잔류다공질층을 제거하고, 수소어닐링을 행함으로써 벌크웨이퍼를 얻었다.
얻어진 벌크웨이퍼를 이용해서, 태양전지도 형성할 수 있었다. 도 18(a)에 표시한 바와 같이, 우선, 본 실례로서는, 양극화성에 의해 다공질층(4)을 형성하고, 그 후, 에피택셜층(5)을 성장시켰다.
이 반도체막(5)의 에피택셜성장은 다음과 같이 행하였다. 대기압 Si에피택셜성장장치에서, SiH4가스와 B2H6가스를 이용해서 3분간 에피택셜성장을 행하여, 붕소(B)가 1019원자수/㎤ 도핑된 p+Si에 의해 제 1반도체층(503)을 형성하였다.
다음에, B2H6가스의 유량을 변화시켜 Si에피택셜성장을 10분간 행하여, 붕소(B)가 1016원자수/㎤ 도핑된 p-Si에 의해 제 2반도체층(502)을 형성하였다.
또한, B2H6가스대신에 PH3가스를 공급해서, 에피택셜성장을 4분간 행하여, P-에피택셜반도체층(502)상에 인이 1019원자수/㎤ 고농도로 도핑된 n+Si에 의해 제 3반도체층(501)을 형성하였다.
이와 같이 해서 제 1 내지 제 3에피택셜반도체층(501) 내지 (503)으로 이루어진 p+/p-/n+구조의 반도체막(5)이 형성되었다.
다음에, 본 실례에 있어서는, 반도체막(5)상에 SiO2막, 즉 투명절연막(80)을 표면열산화에 의해 형성하고, 포토리소그라피에 의해 패턴에칭을 수행함으로써 전극 또는 배선(81)과 접촉시켰다. 이 배선(81)은 필요한 간격을 유지하고 있어, 도면의 지면에 대해 수직인 방향으로 병렬로 배열되어 뻗은 스트라이프를 형성한다.
이 전극 또는 배선(81)을 형성하는 금속막은, 예를 들면, 두께 30nm의 Ti막, 두께 50nm의 Pd 및 두께 100nm의 Ag가 순차 증발되어 형성되고, 또 그 위에 Ag를 도금해서 이루어진 다층구조막으로 구성될 수 있다.
다음에, 스트라이프형상의 전극 또는 배선(81)에 대해서는, 각각, 이들을 따라 전도성 라인(82)으로서 금속배선을 접속하고, 여기에 투명접착제(84)에 의해 투명기판(83)을 접합시킨다. 전도성 라인(82)과 전극 또는 배선(81)과의 접합은 땜납에 의해 얻을 수 있다. 그리고, 이들 전도성 라인(82)의 한쪽 단부 또는 다른쪽 단부를 각각 전극 또는 배선(81)으로부터 연장해서 외부로 인출한다.
그 후, 벌크웨이퍼(1)에 외력을 가하여, 이들 사이에 설치된 투명기판(83)을 떼어 놓는다. 이와 같이 해서, 다공질층(4)에 의해 분리되고, 또 투명기판(83)상에 접합된 에피택셜반도체막(5)을 지닌 박막반도체(86)가 얻어진다(도 18(b)).
이 경우, 배면상에 다공질층(41)이 남고, 이 위에 은페이스트를 도장하고, 또한, 금속판을 접합시켜 다른 배면전극(85)을 형성한다. 따라서, 투명기판(83)상에 p+/p-/n+구조의 박막반도체(86)가 형성된 태양전지가 얻어진다. 이 금속전극(85)은 태양전극의 배면에 대한 소자보호막으로서도 기능한다.
또한, 다공질층(4)은 다공도가 상이한 이미 전술한 층일 수 있다.
(실례 4)
제 1단결정 Si기판상에 CVD법에 의해 비저항이 0.015Ω·㎝인 P-형 단결정 Si를 16㎛두께로 에피택셜성장시켰다.
이 기판표면을 HF용액중에 있어서 양극화성처리하였다.
양극화성조건은 다음과 같았다:
(1):
전류밀도: 7(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 11(분)
다공질 Si의 두께: 12(㎛)
(2):
전류밀도: 22(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 2(분)
다공질 Si의 두께: 3(㎛).
다공질 Si층을 2층구조를 지니도록 하면서, 저전류에서 첫번째로 양극화성을 행한(1) 표면층의 다공질 Si층은 고품질의 에피택셜 Si층형성에 사용하고, 고전류에서 나중에 양극화성을 행한(2) 하부층의 다공질 Si층은 분리층으로서 사용하므로, 그들의 기능이 각각 분리되어 있다.
이어서, 이 기판을 산소분위기중에서 400℃에서 1시간 산화시켰다. 이 산화에 의해 다공질 Si의 구멍의 내벽은 열산화막으로 덮였다. 또, 다공질 Si상에 CVD법에 의해 단결정 Si를 0.3㎛두께로 에피택셜성장시켰다.
그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.5/180 ℓ/min
가스압력: 80 Torr
온도: 950 ℃
성장속도: 0.3 ㎛/min
또, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 200nm의 SiO2층을 형성하였다.
이어서, 이 층을, 자연산화막이 제거된 동일한 직경의 실리콘웨이퍼와 접촉시키고, 열처리를 행하여 접합시킴으로써 다층구조체를 형성하였다.
다층구조체의 한쪽표면에 워터제트장치를 이용해서 고압수를 분사함으로써, 해당 물을 유체로 이루어진 쐐기처럼 다층구조체로 삽입시켜 다층구조체로부터 제 1기판을 박리하였다. 박리후, 에피택셜층이 제 2기판상으로 이전되었다.
에피택셜층을 습식 에칭하여 그 위에 잔류하는 다공질층을 제거하고, 또 수소어닐링처리를 행하여 SOI웨이퍼를 얻었다.
한편, 박리된 제 1기판상에 다공질화되지 않은 잔류하는 에피택셜층과 다공질층의 잔류부분이 존재하므로, 이 잔류하는 다공질층을 제거하고 수소어닐링을 행하여 표면을 평탄화시켰다. 이 벌크웨이퍼를 제 1단결정 Si기판으로서 또는 접합용의 대응부분의 실리콘웨이퍼로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 1㎛의 epi-층이 여전히 남아있으므로, 제 1기판으로서 이 웨이퍼를 사용할 경우에는, CVD법에 의한 0.015Ω·㎝의 epi-두께를 15㎛로 해도 된다. 이와 같이 해서, SOI웨이퍼제작공정을 20회 반복해서 20매의 SOI웨이퍼를 얻는다. 이 SOI웨이퍼를 사용해서, 완전결핍형 박막트랜지스터를 제작하였다.
20번째 박리후의 제 1기판(반도체기판)의 분리표면상에 잔류하는 다공질층을 제거하고, 수소어닐링을 행함으로써, 1㎛의 잔류하는 에피택셜층중의 붕소가 바같쪽으로 확산되어 에피택셜웨이퍼와 거의 동일한 성능을 보이는 벌크웨이퍼를 얻었다.
또한, 이 벌크웨이퍼를 이용함으로써, CMOS논리회로를 제작하였다.
(실례 5)
제 1단결정 Si기판에 열산화처리하여 두께 200nm의 SiO2층을 형성하였다.
이 때, 이온의 투사범위가 Si기판을 덮도록 제 1기판표면으로부터 40keV로 5×1016㎝-2의 H+의 이온주입을 행하였다. 이와 같이 해서, 고농도이온주입층인 변형층 또는 미소공동층으로서 투사범위의 깊이로 분리층으로서 동작하는 층이 형성되었다.
또한, 이 층을, 자연산화막이 제거된 동일한 직경의 실리콘웨이퍼와 접촉시키고, 500℃에서 열처리를 행하여 접합시켜 다층구조체를 형성하고, 이와 동시에제 1기판과 제 2기판을 분리하였다.
제 2기판상에 단결정반도체층이 이송되었다.
제 2기판상에 이송된 단결정반도체층의 표면상에 잔류하는 분리층을 수소어닐링처리하여 제거하고, 또, 평활화처리함으로써 SOI웨이퍼를 얻었다. 한편, 박리된 제 1기판상에 분리층의 잔류하는 부분이 존재하므로, 해당 웨이퍼를 수소어닐링처리하여 이들의 제거를 행하고, 또, 평활화처리함으로써 벌크웨이퍼를 얻었다. 이 벌크웨이퍼를 제 1단결정 Si기판으로서 또는 접합용의 대응부분의 실리콘웨이퍼로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 이와 같이 해서, SOI웨이퍼제작공정을 10회 반복해서 10매의 SOI웨이퍼를 얻는다. 이 SOI웨이퍼를 사용해서, 완전결핍형 박막트랜지스터를 제작하였다.
10번째 박리후의 제 1기판(반도체기판)상에 분리층의 잔류부분이 존재하므로, 해당 웨이퍼를 수소어닐링처리하여 이것을 제거하고, 평활화처리를 행함으로써, 벌크웨이퍼를 얻었다.
또한, 이 벌크웨이퍼를 이용함으로써, CMOS논리회로를 제작하였다.
(실례 6)
제 1단결정 Si기판상에 CVD법에 의해 단결정 Si를 1㎛두께로 에피택셜성장시켰다.
그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.5/180 ℓ/min
가스압력: 80 Torr
온도: 950 ℃
성장속도: 0.30 ㎛/min
또, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 200nm의 SiO2층을 형성하였다.
이 때, 이온의 투사범위가 에피택셜층을 덮도록 제 1기판표면으로부터 40keV로 5×1016㎝-2의 H+의 이온주입을 행하였다. 이와 같이 해서, 고농도이온주입층인 변형층 또는 미소공동층으로서 투사범위의 깊이로 분리층으로서 동작하는 층이 형성되었다.
또한, 자연산화막이 형성된 표면상에 동일한 직경을 지닌 실리콘웨이퍼의 접합표면을 질소플라즈마처리하고, 제 1 및 제 2기판을 접촉시켜 이들을 접합시킴으로써, 다층구조체를 형성하였다. 또, 이 다층구조체의 측면상에 워터제트를 분사하여, 제 1기판과 제 2기판을 측면으로부터 중앙부까지 분리하였다.
제 2기판상에 단결정반도체층이 이설되었다.
제 2기판상에 이설된 에피택셜층의 표면상에 잔류하는 분리층을 수소어닐링처리하여 제거하고, 평활화처리하여 SOI웨이퍼를 얻었다.
한편, 박리된 제 1기판에 있어서 에피택셜층과 이 에피택셜층상의 분리층의 잔류부분이 존재하므로, 해당 웨이퍼를 수소어닐링처리하여 이들의 제거를 행하고, 평활화처리함으로써 벌크웨이퍼를 얻었다. 이 벌크웨이퍼를 제 1단결정 Si기판으로서 또는 접합용의 대응부분의 실리콘웨이퍼로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 이와 같이 해서, SOI웨이퍼제작공정을 20회 반복해서 20매의 SOI웨이퍼를 얻는다. 이 SOI웨이퍼를 사용해서, 완전결핍형 박막트랜지스터를 제작하였다.
20번째 박리후의 제 1기판(반도체기판)상에 에피택셜층과 해당 에피택셜층상의 분리층의 잔류부분이 존재하므로, 해당 웨이퍼를 수소어닐링처리하여 이것을 제거하고, 평활화처리를 행함으로써, 벌크웨이퍼를 얻었다. 또한, 이 벌크웨이퍼의 표면에는 수소어닐링에 의해 처리된 에피택셜층이 있으므로, 에피택셜웨이퍼와 거의 동일한 성능을 보인다.
또한, 이 벌크웨이퍼를 이용함으로써, CMOS논리회로를 제작하였다.
(실례 7)
제 1단결정 Si기판에 열산화처리하여 두께 100nm의 SiO2층을 형성하였다.
이 때, 이온의 투사범위가 Si기판을 덮도록 제 1기판표면으로부터 30keV로 5×1016㎝-2의 H+의 이온주입을 행하였다. 이와 같이 해서, 고농도이온주입층인 변형층 또는 미소공동층으로서 투사범위의 깊이로 분리층으로서 동작하는 층이 형성되었다.
그 후, 표면산화막을 제거하고, 단결정 Si의 표면상에, CVD법 또는 스퍼터링법 등에 의해 비결정 혹은 다결정 Si 또는 비정질 Si를 0.30㎛두께로 성장시켰다.
예를 들면, 성장조건은 다음과 같았다:
소스가스: SiH4
가스압력: 760 Torr
온도: 400 ℃
이어서, 그 표면에 CVD법에 의해 SiO2를 200nm의 두께로 퇴적시켰다.
또한, 이 층을, 자연산화막이 제거된 동일한 직경을 지닌 실리콘웨이퍼와 접촉시키고, 600℃에서 열처리하여 접합시킴으로써, 다층구조체를 형성하였으며, 그 후, 제 1기판과 제 2기판을 분리하였다.
제 2기판상에 에피택셜성장의 결과로서의 단결정 또는 다결정반도체층이 이전되었다.
제 2기판상에 이설된 단결정반도체층의 표면상에 잔류하는 분리층을 수소어닐링처리하여 제거하고, 평활화처리함으로써 SOI웨이퍼를 얻었다.
한편, 박리된 제 1기판에 있어서 분리층의 잔류부분이 존재하므로, 해당 웨이퍼를 수소어닐링처리하여 이것의 제거를 행하고, 또 평활화처리함으로써 벌크웨이퍼를 얻었다. 물론, 본 발명에 있어서는, 수소어닐링전에, 상기 잔류부분의 일부 또는 전부를 연마 또는 에칭해서 제거해도 된다. 이 벌크웨이퍼를 제 1단결정 Si기판으로서 또는 접합용의 대응부분의 실리콘웨이퍼로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 이와 같이 해서, SOI웨이퍼제작공정을 10회 반복해서 10매의 SOI웨이퍼를 얻는다. 이 SOI웨이퍼를 사용해서, 완전결핍형 박막트랜지스터를 제작하였다.
10번째 박리후의 제 1기판(반도체기판)에 분리층의 잔류부분이 존재하므로, 해당 웨이퍼를 수소어닐링처리하여 이것을 제거하고, 평활화처리를 행함으로써, 벌크웨이퍼를 얻었다. 물론, 본 발명에 있어서는, 수소어닐링전에, 상기 잔류부분의 일부 또는 전부를 연마 또는 에칭해서 제거해도 된다.
또한, 이 벌크웨이퍼를 이용함으로써, CMOS논리회로를 제작하였다.
(실례 8)
비저항이 0.01 내지 0.02Ω·㎝인 P-형의 제 1단결정 Si기판을 HF용액중에 있어서 양극화성처리하였다.
양극화성조건은 다음과 같았다:
전류밀도: 7(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 11(분)
다공질 Si의 두께: 12(㎛).
이어서, 이 기판을 산소분위기중에서 400℃에서 1시간 산화시켰다. 이 산화에 의해 다공질 Si의 구멍의 내벽은 열산화막으로 덮였다.
이 때, 이온의 투사범위가 Si층(또는 다공질 Si/기판계면이어도 됨)을 덮도록 제 1기판표면으로부터 이온주입을 행하였다. 이와 같이 해서, 고농도이온주입층인 변형층 또는 미소공동층으로서 투사범위의 깊이로 분리층으로서 동작하는 층이 형성되었다.
또, 다공질 Si층상에 CVD법에 의해 단결정 Si를 0.2㎛두께로 에피택셜성장시켰다.
그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.5/180 ℓ/min
가스압력: 80 Torr
온도: 950 ℃
성장속도: 0.3 ㎛/min
또, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 200nm의 SiO2층을 형성하였다.
이어서, 이 층을, 자연산화막이 제거된 동일한 직경의 실리콘웨이퍼와 접촉시키고, 열처리를 행하여 접합시킴으로써 다층구조체를 형성하였다.
다층구조체의 한쪽표면에 워터제트장치를 이용해서 고압수를 분사함으로써, 해당 물을 유체로 이루어진 쐐기처럼 다층구조체로 삽입시켜 다층구조체로부터 제 1기판을 박리하였다.
박리후, 에피택셜층이 제 2기판상으로 이설되었다.
상기 에피택셜층을 습식 에칭하여 그 위에 잔류하는 다공질층을 제거하고, 또 수소어닐링처리를 행하여 SOI웨이퍼를 얻었다.
한편, 박리된 제 1기판의 박리표면상에 잔류하는 잔류다공질층을 제거하여벌크웨이퍼를 얻었다. 이 벌크웨이퍼를 제 1단결정 Si기판으로서 또는 접합용의 대응부분의 실리콘웨이퍼로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 이와 같이 해서, SOI웨이퍼제작공정을 5회 반복해서 5매의 SOI웨이퍼를 얻는다. 이 SOI웨이퍼를 사용해서, 완전결핍형 박막트랜지스터를 제작하였다.
5번째 박리후의 제 1기판(반도체기판)의 박리된 표면에 에피택셜성장을 행함으로써 벌크웨이퍼를 얻었다. 이 경우, 에피택셜성장은, 잔류 다공질층을 일단 제거한 후 행해도 된다. 또한, 이 에피택셜웨이퍼를 이용함으로써, CMOS논리회로를 제작하였다.
(실례 9)
비저항이 0.01Ω·㎝인 P-형의 제 1단결정 Si기판을 HF용액중에 있어서 양극화성처리하였다.
양극화성조건은 다음과 같았다:
전류밀도: 7(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 12(분)
다공질 Si의 두께: 11(㎛).
이어서, 이 기판을 산소분위기중에서 400℃에서 1시간 산화시켰다. 이 산화에 의해 다공질 Si의 구멍의 내벽은 열산화막으로 덮였다. 또, 다공질 Si상에 CVD법에 의해 단결정 Si를 0.2㎛두께로 에피택셜성장시켰다.
그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.5/180 ℓ/min
가스압력: 80 Torr
온도: 950 ℃
성장속도: 0.3 ㎛/min
또, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 200nm의 SiO2층을 형성하였다.
이 때, 이온의 투사범위가 에피택셜층/다공질 Si계면(또는 다공질 Si/기판계면 또는 다공질 Si층의 내부이어도 됨)을 덮도록 제 1기판표면으로부터 이온주입을 행하였다. 이와 같이 해서, 고농도이온주입층인 변형층 또는 미소공동층으로서 투사범위의 깊이로 분리층으로서 동작하는 층이 형성되었다.
이어서, 이 층을, 자연산화막이 제거된 동일한 직경의 실리콘웨이퍼와 접촉시키고, 1000℃에서 열처리를 행하여 접합시킴으로써 다층구조체를 형성하고, 그 후, 해당 다층구조체를 분리하였다.
박리후, 에피택셜층이 제 2기판상으로 이설되었다.
상기 에피택셜층상에 잔류하는 다공질층이 거의 없었으므로, 해당 웨이퍼는 습식에칭을 행하지 않고, 단지 수소어닐링처리만을 행하여 SOI웨이퍼를 얻었다.
한편, 박리된 제 1기판의 박리표면을 연마하여 벌크웨이퍼를 얻었다. 이벌크웨이퍼를 제 1단결정 Si기판으로서 또는 접합용의 대응부분의 실리콘웨이퍼로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 이와 같이 해서, SOI웨이퍼제작공정을 10회 반복해서 10매의 SOI웨이퍼를 얻는다. 이 SOI웨이퍼를 사용해서, 완전결핍형 박막트랜지스터를 제작하였다.
10번째 박리후의 제 1기판(반도체기판)의 박리된 표면을 연마함으로써 벌크웨이퍼를 얻었다. 이 벌크웨이퍼를 이용함으로써, CMOS논리회로를 제작하였다.
이들 실시예에 있어서 제 2기판의 접합대신에, 제 1기판의 최외표면상에, CVD법 등의 퇴적법에 의해 약 200㎛ 내지 약 800㎛의 다결정실리콘을 형성해도 된다. 이들 실시예이외에, 집적구조체를 복수의 부재로 분할함으로써, 전용해서, 각각 단일의 웨이퍼로서 기능시켜도 된다.
(실례 10)
비저항이 0.01 내지 0.02Ω·㎝인 소위 P+형의 제 1단결정 Si기판상에 CVD법에 의해 18Ω·㎝의 P-형 단결정 Si를 1㎛두께로 에피택셜성장시켰다.
그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.5/180 ℓ/min
가스압력: 80 Torr
온도: 950 ℃
성장속도: 0.3 ㎛/min
또, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 200nm의 SiO2층을 형성하였다.
이 때, 이온의 투사범위가 에피택셜층을 덮도록 제 1기판표면으로부터 40keV로 5×1016㎝-2의 H+의 이온주입을 행하였다. 이와 같이 해서, 고농도이온주입층인 변형층 또는 미소공동층으로서 투사범위의 깊이로 분리층으로서 동작하는 층이 형성되었다.
이어서, 표면에 산화막이 형성된 동일한 직경의 실리콘웨이퍼(제 2기판)의 접합표면에 질소플라즈마처리를 행하고, 제 1기판과 제 2기판을 접촉시켜서 이들을 접합시킴으로써 다층구조체를 형성하였다. 또, 이 다층구조체의 측면상에 워터제트를 분사하여, 제 1기판과 제 2기판을 측면으로부터 중앙부까지 분리하였다.
단결정반도체층이 제 2기판상으로 이설되었다. 또한, 접합된 기판은 약 400 내지 600℃에서 열처리를 행하여 분리시켜도 된다.
제 2기판상으로 이설된 에피택셜층의 표면상에 잔류하는 분리층을 수소어닐링처리하여 제거하고, 평활화처리함으로써 SOI웨이퍼를 얻었다.
한편, 박리된 제 1기판상에 에피택셜층과 분리층의 잔류부분이 존재하므로, 해당 웨이퍼를 수소어닐링처리하여 이들의 제거를 행하고, 제 1기판을 평활화처리함으로써 벌크웨이퍼를 얻었다. 이 벌크웨이퍼를 제 1단결정 Si기판으로서 또는 접합용의 대응부분의 실리콘웨이퍼로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 이와 같이 해서, SOI웨이퍼제작공정을 20회 반복해서 20매의 SOI웨이퍼를얻는다. 이 SOI웨이퍼를 사용해서, 완전결핍형 박막트랜지스터를 제작하였다. 또한, 전술한 이온주입방법에 의해, SOI기판을 제조할 경우에 있어서도 P+기판을 사용할 수 있었다.3
20번째 박리후의 제 1기판(반도체기판)상에 에피택셜층과 해당 에피택셜층상의 분리층의 잔류부분이 존재하므로, 해당 웨이퍼를 수소어닐링처리하여 이들을 제거하고, 평활화처리함으로써 벌크웨이퍼를 얻었다. 이 벌크웨이퍼의 표면에는, 수소어닐링처리된 에피택셜층이 있으므로, 에피택셜웨이퍼와 거의 동일한 성능을 보인다.
(실례 11)
P-형의 제 1단결정 Si기판의 표면상에, CVD법에 의해 두께 3㎛의 에피택셜성장층을 형성하였다. 이 때, 도펀트로서 첨가할 디보란의 농도를 가변시켜, 표면쪽에 비저항이 0.015Ω·㎝인 p++Si층을 2㎛ 형성하고, 그 바로밑에, 비저항이 0.5Ω·㎝인 p+Si층을 형성하였다.
이 에피택셜층이 형성된 층을 HF용액과 에탄올과의 혼합용액중에 있어서 양극화성처리하였다.
양극화성조건은 다음과 같았다:
전류밀도: 7(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 3(분).
고해상능을 지닌 주사형 전자현미경에 의한 단면관찰결과, 이 양극화성에 의하면, 그 밑의 p+Si층에 상당하는 층중에서 표면으로부터 2㎛깊이에 대략 20%의 저다공도를 지닌 다공질층과, 표면으로부터 0.5㎛깊이에 대략 50%의 다공도를 지닌 구조가 약한 얇은 다공질이 형성되어 있는 것이 확인되었다.
이 웨이퍼를 400℃의 산소분위기하에서 1시간 처리한 후, 1.25%의 HF용액중에 30초간 침지하여, 표면상에 형성된 매우 얇은 실리콘막을 제거하고, 해당 웨이퍼를 에피택셜성장장치로 반송하여, CVD(Chemical Vapor Deposition)법에 의해 단결정 Si를 0.3㎛두께로 에피택셜성장시켰다.
그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.2/180 ℓ/min
가스압력: 760 Torr
온도: 1060 ℃
성장속도: 0.15 ㎛/min.
또한, 에피택셜성장전에, 이미 설명한 (2) 수소베이킹공정, (3) 미량원료공급공정 및 (4) 고온베이킹공정을 수행해도 되는 것은 물론이다.
이어서, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 200nm의 SiO2층을 형성하였다.
이 SiO2층표면을 별도로 준비한 Si기판(지지기판)의 표면상에 중첩시켜서 이들을 접촉시킨 후, 1180℃에서 5분간 어닐링을 행함으로써, 그 접합을 강화시켰다.
접합된 웨이퍼를 분리한 경우, 고다공질층에서 분리가 일어났다. 분리방법으로서는, 가압, 인장, 전단, 쐐기 등에 의해 외압을 가하는 방법, 초음파를 인가하는 방법, 가열하는 방법, 다공질 Si를 외주부로부터 산화에 의해 팽창시켜 다공질 Si내부로 내압을 인가하는 방법, 워터제트를 분사하는 방법 및 펼스방식으로 가열해서 열응력을 인가하거나 연화를 일으키는 방법 등을 들 수 있다. 이들 방법은 어느 것이나 분리를 일으킬 수 있었다.
이어서, HF와 과산화수소수와 물과의 혼합용액에 지지기판쪽을 침지하고, 해당 기판의 표면상의 잔류 다공질실리콘층을 약 10분간 제거함으로써 SOI웨이퍼를 형성하였다.
또한, 수소분위기중에서, 1100℃에서 4시간 열처리를 행하였다.
원자력현미경에 의한 표면조도평가결과, 50㎛의 사각형영역에 있어서의 제곱평균제곱근조도는 0.2nm로, 통상 시판되고 있는 Si웨이퍼와 동등하였다. 마찬가지로 결정결함밀도를 측정한 바, 적층결함밀도는 50㎠였다.
즉, Si산화막상에 저결함밀도의 단결정 Si층을 형성할 수 있었다.
산화막이 에피택셜층표면상에 형성되지 않고, 제 2기판표면 또는 이들의 양쪽에 형성된 경우에도, 마찬가지 결과가 얻어졌다.
제 1기판쪽상의 잔류 다공질층을 HF와 과산화수소수와 물과의 혼합용액에 침지하고, 약 30분간 제거하여, 다공질화되지 않은 에피택셜층을 지닌 제 1기판을 얻었다. 이 기판상에, 필요에 따라, p+Si층을 형성한 후 p++Si층을 형성한다. 재차, SOI웨이퍼제작공정을 행한다. 이와 같이 해서, SOI웨이퍼제작공정을 20회 반복하여 20매의 SOI웨이퍼를 얻는다.
20번째 박리후의 제 1기판(반도체기판)의 박리된 표면상에 잔류하는 잔류다공질층을 제거함으로써 에피택셜웨이퍼를 얻었다.
이 에피택셜웨이퍼를 이용함으로써, CMOS논리회로를 제작하였다.
(실례 12)
제 1단결정 Si기판상에 CVD법에 의해 단결정 Si를 1㎛두께로 에피택셜성장시켰다.
그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.5/180 ℓ/min
가스압력: 80 Torr
온도: 950 ℃
성장속도: 0.30 ㎛/min.
도펀트로서의 B2H6으로 초기에는 0.5㎛두께로 1Ω·㎝의 P-층을 형성하고, 그 표면쪽에 도펀트로서의 PH3으로 1Ω·㎝의 N-층을 형성하였다.
이어서, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 200nm의 SiO2층을형성하였다.
이 때, 이온의 투사범위가 에피택셜층을 덮도록 제 1기판표면으로부터 70keV로 5×1016㎝-2의 H+의 이온주입을 행하였다. 이와 같이 해서, 이 경우에는, P-/N-계면근방에서, 고농도이온주입층인 변형층 또는 미소공동층으로서, 투사범위의 깊이로 분리층으로서 동작하는 층이 형성되었다.
또한, 표면상에 동일한 직경을 지닌 실리콘웨이퍼(제 2기판)의 접합표면에 질소플라즈마처리를 행하고, 제 1기판과 제 2기판을 접촉시켜서 접합시킴으로써 다층구조체를 형성하였다. 이 때, 200℃정도에서 열처리를 행해도 된다.
또, 이 다층구조체의 측면상에 워터제트를 분사하여, 제 1기판과 제 2기판을 측면으로부터 중앙부까지 분리하였다.
분리방법에 대해서는, 500℃에서의 열처리를 이용하는 것이외에도, 결정재배열조작이나 가압조작에 의해 미소공동내에서 분리가 일어났다.
N-형 단결정반도체층이 제 2기판상으로 이설되었다.
제 2기판상에 이송된 에피택셜층의 표면상의 잔류 분리층을 수소어닐링처리하여 제거하고, 평활화처리함으로써, SOI기판을 얻었다. 수소어닐링대신에, 접촉연마에 의해 마찬가지 SOI웨이퍼를 제작할 수 있었다. 이 SOI웨이퍼를 사용해서, 부분결핍형 박막트랜지스터를 제작하였다.
한편, 박리된 제 1기판의 표면상에 P-에피택셜층과 분리층의 잔류부분이 존재하므로, 이 잔류분리층을 제거하고, 재차 N-층을 에피택셜성장시키고, SOI웨이퍼제작공정을 수행하였다. 이 SOI웨이퍼제작공정을 5회 반복해서 5매의 SOI웨이퍼를 얻는다. 5번째 분리후에, 제 1단결정 Si기판의 분리표면상의 잔류분리층을 제거함으로써, P-에피택셜층을 지닌 epi-웨이퍼를 얻었다. 이 표면조도를 수소어닐링에 의해 제거하는 한편, 해당 표면을 평활화처리함으로써, epi-웨이퍼를 얻었다. 수소어닐링대신에, 접촉연마에 의해서도 마찬가지의 epi-웨이퍼를 얻을 수 있었다. 이 벌크웨이퍼의 표면에는 수소어닐링처리된 에피택셜층이 있으므로, 에피택셜웨이퍼와 거의 마찬가지 성능을 보인다. 이 epi-웨이퍼를 사용해서, DRAM 등을 형성하여 품질, 수율 및 신뢰성의 향상을 확인할 수 있었다. 여기서, 제 1 Si웨이퍼로서 P+기판을 사용할 경우, 생산된 제품은 P-에피택셜/P+에피택셜웨이퍼로서 가장 널리 사용되는 epi-웨이퍼로 될 것이다. 이 epi-웨이퍼를 이용함으로써, CMOS논리회로를 제작하였다.
(실례 13)
제 1단결정 Si기판의 표면을 HF용액중에 있어서 양극화성처리하였다. 양극화성조건은 다음과 같았다:
첫번째로 제작되는 제 1다공질층의 상부표면층의 형성조건:
전류밀도: 1(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 0.1(분)
다공질 Si의 두께: 0.2(㎛)
두번째로 제작되는 제 2다공질층의 형성조건:
전류밀도: 50(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 15(분)
다공질 Si의 두께: 0.3(㎛)
마지막으로 제작되는 제 3다공질층의 형성조건:
전류밀도: 7(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 1(분)
다공질 Si의 두께: 1(㎛)
상기 양극화성에 의해, 제 1다공질층보다도 두꺼운 제 2다공질 Si층의 다공도는 다른 다공질 Si층의 다공도보다도 커서, 구조에 있어서 약할 것이다.
이어서, 이 기판을 산소분위기중에서 400℃에서 1시간 산화시켰다. 이 산화에 의해 다공질 Si의 구멍의 내벽은 열산화막으로 덮였다. 또, 상기 웨이퍼를 에피택셜장치의 수소분위기중에 배치한 후, 해당 웨이퍼를 1040℃에서 5분간 소성하였다. 이 열처리(소성, 즉 베이킹)에 의해 다공질 Si의 표면공동이 채워졌다.또, 상부표면층, 즉 전류밀도 1mA·㎝-2하에 형성된 제 1다공질 Si층은 Si원자의 이동에 의해 비다공질로 되었다.
이어서, 비다공질표면을 지닌 다공질 Si상에, CVD법에 의해 단결정 Si를 0.3㎛두께로 에피택셜성장시켰다. 그 성장조건은 하기와 같았다. 또한, 단결정 Si의 성장전에, 이미 전술한 수소베이킹공정, 미량원료공급공정 및 고온베이킹공정을 행해도 된다.
소스가스: SiH2Cl2/H2
가스유량: 0.0083/3 L/S(0.5/180 ℓ/min)
가스압력: 1.07×104Pa(80 Torr)
온도: 950 ℃
성장속도: 0.30 ㎛/min.
또, 상기 조건하에 행한 에피택셜성장공정은 생략해도 된다.
또한, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 200nm의 SiO2층을 형성하였다.
이 SiO2층표면을 별도로 준비한 Si기판(제 2기판)의 표면상에 중첩시켜서 이들을 접촉시킨 후, 1180℃에서 5분간 열처리를 행함으로써, 그 접합을 강화시켰다.
이어서, 분리를 위해 접합된 기판상에 외력을 인가한 바, 다공도가 큰 제 2다공질층이 붕괴되어 비다공질층과 다공질층사이의 계면에서 분리가 일어났다.
따라서, 제 2기판의 Si산화막상에 두께 0.2㎛의 단결정 Si층을 지닌 SOI기판을 형성할 수 있었다. 전술한 바와 같이, 에피택셜성장공정이 생략된 경우, 단결정층의 두께는 0.1㎛이하로 된다. 또, 단결정 Si층의 표면(분리표면)상에는 다공질 Si는 남아있지 않았다. 이와 같이 해서, 비다공질층과 다공질층을 그 계면에서 분리하는 것이 가능하므로, 평활한 표면을 지닌 SOI층을 얻기 위한 각종 공정은 생략할 수 있다.
또, 계면근방에 응력을 집중시킬 수 있으므로 이와 같은 계면분리를 일으킬 수 있다. 다른 방법으로는, 실리콘상의 SiGe 등의 헤테로에피택셜막의 경우, 계면근방에 응력을 집중시킬 수 있다.
다음에, 49%불산과 30%과산화수소수와의 혼합용액중에서 해당 용액을 교반하면서 제 1기판상에 잔류하는 다공질 Si를 선택적으로 에칭하였다. 이 벌크웨이퍼는, 제 1단결정 Si기판으로서 3회 반복해서 사용하였다. 이와 같이 해서 4매의 SOI웨이퍼와 1매의 벌크웨이퍼를 얻었다.
또, 이 벌크웨이퍼상에 에피택셜층을 형성하여 epi-웨이퍼로서 사용하였다.
(실례 14)
비저항이 0.01 내지 0.02Ω·㎝인 P-형의 제 1단결정 Si기판을 HF용액중에 있어서 양극화성처리하였다.
양극화성조건은 다음과 같았다:
전류밀도: 7(mA·㎝-2)
양극화성용액: HF:H2O:C2H5OH=1:1:1
시간: 11(분)
다공질 Si의 두께: 12(㎛).
다공질 Si는, 또한 고품질의 에피택셜 Si층을 형성하는 기능이외에 분리층의 기능을 지니도록 사용되므로, 각각의 기능을 1개의 층이 공유한다. 또한, 다공질 Si층의 두께는 약 0.1㎛ 내지 약 600㎛범위로부터 적절하게 선택할 수 있다.
이어서, 이 기판을 산소분위기중에서 400℃에서 1시간 산화시켰다. 이 산화에 의해 다공질 Si의 구멍의 내벽은 열산화막으로 덮였다. 또, 다공질 Si상에 단결정 Si를 0.3㎛두께로 에피택셜성장시켰다. 그 성장조건은 다음과 같았다:
소스가스: SiH2Cl2/H2
가스유량: 0.5/180 ℓ/min
가스압력: 80 Torr
온도: 950 ℃
성장속도: 0.15 ㎛/min.
또한, 에피택셜성장전에, 이미 설명한 (2) 수소베이킹공정, (3) 미량원료공급공정 및 (4) 고온베이킹공정을 수행해도 되는 것은 물론이다.
이것은 양극화성을 행하는 다른 실시예에도 적용할 수 있다.
또, 이 에피택셜 Si층의 표면에 열산화를 행하여 두께 100nm의 SiO2층을 형성하였다.
이어서, 이 웨이퍼를, 자연산화막이 제거된 동일한 직경의 다른 실리콘웨이퍼와 접촉시키고, 열처리를 행하여 접합시킴으로써 다층구조체를 형성하였다.
다층구조체의 한쪽표면에 강체로 이루어진 쐐기를 삽입하여 다층구조체로부터 제 1기판을 박리해내었다. 박리제거후, 에피택셜층은 제 2기판상으로 이설되었다.
에피택셜층상의 잔류 다공질층을 습식 에칭에 의해 제거하고, 수소어닐링처리하여 SOI웨이퍼를 얻었다.
한편, 박리된 제 1기판의 박리표면을 연마해서 잔류 다공질층을 제거하여 벌크웨이퍼를 얻었다. 이 벌크웨이퍼를 제 1단결정 Si기판으로서 이용해서, 재차 SOI웨이퍼제작공정을 수행한다. 이와 같이 해서, SOI웨이퍼제작공정을 5회 반복해서 5매의 SOI웨이퍼를 얻는다.
5번째 박리후의 제 1기판(반도체기판)의 박리된 표면을 연마해서, 잔류 다공질층을 제거하여 벌크웨이퍼를 얻었다. 예를 들면, 이 벌크웨이퍼를 이용해서, 에피택셜웨이퍼를 제작하였다.
또한, epi-웨이퍼에 대한 수요가 급속히 증가할 경우, 상기 반복횟수를 2배로 설정해서, 에피택셜웨이퍼의 생산량을 조절함으로써, 그 양을 증가시켜도 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 반도체웨이퍼를 효율좋게 경제적으로 실제 이용할 수 있다.

Claims (78)

  1. 반도체기판상에 비다공질층을 가진 제 1부재를 준비하는 제 1공정; 및
    비다공질층을 제 1부재로부터 제 2부재상으로 이설하는 제 2공정을 포함하는 반도체부재의 제조방법에 있어서,
    제 2공정에서 비다공질층이 분리된 반도체기판을 제 1공정에서의 제 1부재의 구성재료로서 다시 사용하는 것을 (n-1)회(n은 2 이상의 자연수) 행하고, 상기 제 1 및 제 2공정을 n회 반복하고, 반도체기판은 제 2공정에서의 n번째 사용에서 분리되고, 그리고 분리된 반도체기판은 제 1 및 제 2공정의 용도 이외의 용도에 사용되는 것을 특징으로 하는 반도체 부재의 제조방법.
  2. 제 1항에 있어서, 제 1부재는 반도체기판상에 분리층을 개재해서 비다공질층을 가지며, 제 2공정은, 제 1 및 제 2 부재를 비다공질층을 그 사이에 두고 접합해서 다층구조체를 형성하고 분리층에서 이 다층구조체를 분리하는 공정을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  3. 제 1항에 있어서, 제 1 및 제 2공정의 용도 이외의 용도는 제 2공정에서 n번째 사용에서 분리된 반도체기판의 판매인 것을 특징으로 하는 반도체부재의 제조방법.
  4. 제 1항 또는 제 2항에 있어서, 반도체기판은 CZ웨이퍼, MCZ웨이퍼, FZ웨이퍼, 에피택셜웨이퍼, 수소어닐링에 의해 처리된 웨이퍼, 및 인트린식 게터링웨이퍼로 구성되는 군에서 선택되는 것을 특징으로 하는 반도체부재의 제조방법.
  5. 제 1항 또는 제 2항에 있어서, 반도체기판은 고농도 P형 실리콘웨이퍼인 것을 특징으로 하는 반도체부재의 제조방법.
  6. 제 4항에 있어서, 고농도 P형 실리콘웨이퍼는 0.001Ω·㎝ 내지 0.5Ω·㎝의 비저항을 가진 것을 특징으로 하는 반도체부재의 제조방법.
  7. 제 4항에 있어서, 고농도 P형 실리콘웨이퍼는 1×1017㎝-3내지 1×1020㎝-3의 붕소농도를 가진 것을 특징으로 하는 반도체부재의 제조방법.
  8. 제 1항 또는 제 2항에 있어서, 반도체기판은 그 표면상에 에피택셜층을 가진 것을 특징으로 하는 반도체부재의 제조방법.
  9. 제 8항에 있어서, 반도체기판은 에피택셜층과 비저항이 다른 것을 특징으로 하는 반도체부재의 제조방법.
  10. 제 1항 또는 제 2항에 있어서, 반도체기판은 그 표면상에 제 1 에피택셜층과제 2 에피택셜층을 이 반도체기판쪽으로부터 이 순서대로 가진 것을 특징으로 하는 반도체부재의 제조방법.
  11. 제 1항 또는 제 2항에 있어서, 반도체기판은 그 표면상에 도펀트로 도핑된 반도체층을 가진 것을 특징으로 하는 반도체부재의 제조방법.
  12. 제 11항에 있어서, 반도체층은 확산 또는 이온주입에 의해 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  13. 제 2항에 있어서, 분리층은 비다공질 영역의 양극화성에 의해 형성된 다공질층 또는 비다공질영역에의 이온주입에 의해 형성된 이온주입층인 것을 특징으로 하는 반도체부재의 제조방법.
  14. 제 1항 또는 제 2항에 있어서, 비다공질층은 비다공질 단결정실리콘층인 것을 특징으로 하는 반도체부재의 제조방법.
  15. 제 1항 또는 제 2항에 있어서, 비다공질층은 표면상에 산화실리콘층이 형성된 비다공질단결정실리콘층인 것을 특징으로 하는 반도체부재의 제조방법.
  16. 제 13항에 있어서, 제 1 부재는 다공질층상에 비다공질층을 형성함으로써 준비되고, 제 1 부재를 준비하는 공정은 비다공질층을 형성하기 전에 다공질층의 구멍벽상에 보호막을 형성하는 보호막형성공정을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  17. 제 13항에 있어서, 제 1 부재는 다공질층상에 비다공질층을 형성함으로써 준비되고, 제 1 부재를 준비하는 공정은 비다공질층을 형성하기 전에 수소를 함유하는 환원분위기속에서 다공질층을 열처리하는 수소베이킹공정을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  18. 제 13항에 있어서, 제 1 부재는 다공질층상에 비다공질층을 형성함으로써 준비되고, 제 1 부재를 준비하는 공정은 비다공질층이 형성되었을 때 비다공질층을 20nm/min 이하에서 성장시키는 저속성장공정을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  19. 제 17항 또는 제 18항에 있어서, 수소를 함유하는 환원분위기하에서의 수소베이킹공정 및/또는 저속성장공정에서의 처리온도보다 높은 온도에서 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  20. 제 2항에 있어서, 비다공질층상에 절연층을 형성한 후에 절연층과 제 2부재는 서로 접합되어 다층구조체를 형성하는 것을 특징으로 하는 반도체부재의 제조방법.
  21. 제 1항 또는 제 2항에 있어서, 디바이스가 비다공질층상에 형성되고, 이 디바이스는 제 2부재상에 이설되는 것을 특징으로 하는 반도체부재의 제조방법.
  22. 제 1항 또는 제 2항에 있어서, 비다공질층은 복수의 층으로 이루어지는 것을 특징으로 하는 반도체부재의 제조방법.
  23. 제 1항 또는 제 2항에 있어서, 비다공질층은 헤테로에피택셜성장층인 것을 특징으로 하는 반도체부재의 제조방법.
  24. 제 1항에 있어서, 반도체기판 및 비다공질층을 구성하는 재료는 실리콘인 것을 특징으로 하는 반도체부재의 제조방법.
  25. 제 2항에 있어서, 분리층은 다공질층인 것을 특징으로 하는 반도체부재의 제조방법.
  26. 제 25항에 있어서, 다공질층은 양극화성에 의해 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  27. 제 2항에 있어서, 분리층은 이온주입에 의해 형성된 이온주입층인 것을 특징으로 하는 반도체부재의 제조방법.
  28. 제 27항에 있어서, 이온주입층은 응집에 의해 형성된 미소공동을 가진 층인 것을 특징으로 하는 반도체부재의 제조방법.
  29. 제 27항에 있어서, 이온주입층은 수소, 질소 또는 희가스의 적어도 1종으로 이온주입에 의해 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  30. 제 27항에 있어서, 이온주입은 빔라인이온주입장치에 의해 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
  31. 제 27항에 있어서, 이온주입은 플라즈마침지이온주입공정을 사용해서 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
  32. 제 1항 또는 제 2항에 있어서, 제 1 부재를 준비하는 공정은: 반도체기판상에 제 1에피택셜반도체층을 형성하는 공정; 제 1 에피택셜반도체층의 적어도 일부를 다공질층으로 다공질화하는 공정; 및 다공질층상에 비다공질층을 형성하는 공정을 포함하고, 이에 의해 제 1 부재를 준비하는 것을 특징으로 하는 반도체부재의 제조방법.
  33. 제 32항에 있어서, 다공질층은 제 1 에피택셜반도체층에서 다공질화되지 않은 부분의 두께가 100nm 내지 20㎛의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  34. 제 32항에 있어서, 반도체기판은 고농도 P형반도체기판인 것을 특징으로 하는 반도체부재의 제조방법.
  35. 제 32항에 있어서, 제 1 에피택셜 반도체층은 1×1017cm-3내지 1×1020cm-3의 붕소농도를 가진 것을 특징으로 하는 반도체부재의 제조방법.
  36. 제 1항 또는 제 2항에 있어서, 제 1 부재를 준비하는 공정은: 반도체기판상에 에피택셜층인 제 1 반도체층, 제 1 반도체층과 불순물 농도 및/또는 전도형이 다른 제 2 반도체층을 이 반도체기판쪽으로부터 이 순서대로 형성하는 공정; 제 1 및 제 2 반도체층의 적어도 일부를 다공질화해서 다공질층을 형성하는 공정; 및 다공질층상에 비다공질층을 형성하는 공정을 포함하고, 이에 의해 제 1 부재를 준비하는 것을 특징으로 하는 반도체부재의 제조방법.
  37. 제 36항에 있어서, 반도체기판은 P형 반도체기판이고, 제 1반도체층은 반도체기판보다 낮은 P형 전도성을 제어하는 불순물농도를 가지며, 제 2 반도체층은 제1 반도체층보다 높은 P형 전도성을 제어하는 불순물 농도를 가진 것을 특징으로 하는 반도체 부재의 제조방법.
  38. 제 37항에 있어서, 반도체기판은 고농도 P형 반도체기판인 것을 특징으로 하는 반도체부재의 제조방법.
  39. 제 36항에 있어서, 다공질층은 서로 다른 다공도를 가진 복수의 층으로 이루어진 것을 특징으로 하는 반도체부재의 제조방법.
  40. 제 1항 또는 제 2항에 있어서, 제 1 부재를 준비하는 공정은: 반도체기판상에 제 1에피택셜반도체층을 형성하는 공정; 및 제 1에피택셜반도체층 내부에 이온주입층을 형성하는 공정을 포함하고, 이에 의해 제 1부재를 준비하는 것을 특징으로 하는 반도체부재의 제조방법.
  41. 제 40항에 있어서, 이온주입층은 응집에 의해 형성된 미소공동을 가진 층인 것을 특징으로 하는 반도체부재의 제조방법.
  42. 제 40항에 있어서, 이온주입층은 수소, 질소 또는 희가스의 적어도 1종으로 이온주입에 의해 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  43. 제 40항에 있어서, 이온주입층의 위치는 제 1에피택셜반도체층 내부에 반도체기판쪽으로부터 100nm 내지 20㎛ 떨어진 위치로 결정되는 것을 특징으로 하는 반도체부재의 제조방법.
  44. 제 40항에 있어서, 반도체기판은 고농도 P형 반도체기판인 것을 특징으로 하는 반도체부재의 제조방법.
  45. 제 40항에 있어서, 제 1 에피택셜 반도체층은 1×1017cm-3내지 1×1020cm-3의 붕소농도를 가진 것을 특징으로 하는 반도체부재의 제조방법.
  46. 제 1항 또는 제 2항에 있어서, 제 1 부재를 준비하는 공정은: 반도체기판상에 에피택셜층인 제 1반도체층, 이 제 1반도체층과는 불순물농도 또는 전도형이 다른 제 2반도체층을 이 반도체기판쪽으로부터 이 순서대로 형성하는 공정; 및 제 1 반도체층 및/또는 제 2반도체층 내부에 이온주입층을 형성하는 공정을 포함하고, 이에 의해 제 1부재를 준비하는 것을 특징으로 하는 반도체부재의 제조방법.
  47. 제 46항에 있어서, 반도체기판은 P형 반도체기판이고, 제 1반도체층은 반도체기판보다 낮은 P형 전도성을 제어하는 불순물농도를 가지며, 제 2 반도체층은 제 1 반도체층보다 높은 P형 전도성을 제어하는 불순물 농도를 가진 것을 특징으로 하는 반도체 부재의 제조방법.
  48. 제 1항 또는 제 2항에 있어서, 재 2부재는 CZ웨이퍼, MCZ웨이퍼, FZ웨이퍼, 에피택셜웨이퍼, 수소어닐링에 의해 처리된 웨이퍼, 인트린식게터링웨이퍼, 석영유리, 플라스틱, 세라믹스, 및 가요성막으로 구성된 군에서 선택되는 것을 특징으로 하는 반도체부재의 제조방법.
  49. 제 1항 또는 제 2항에 있어서, 제 2부재는 그 표면상에 절연층을 가지는 것을 특징으로 하는 반도체부재의 제조방법.
  50. 제 1항 도는 제 2항에 있어서, 제 2공정은 비다공질을 제 2부재에 접합하고 비다공질층을 제 1부재로부터 분리하는 공정을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  51. 제 2항에 있어서, 제 2공정은 다층구조체를 열처리하는 방법 또는 분리층의 측면 및/또는 그 근방을 산화하는 방법을 사용해서 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
  52. 제 2항에 있어서, 제 2공정은 다층구조체의 에지의 근방으로부터 분리층으로 쐐기를 삽입하는 방법, 다층구조체의 에지의 근방 또는 분리층에 유체를 분사하는 방법, 분리층에 인장력, 압축력 또는 전단력을 가하는 방법, 분리층에서 슬라이싱하는 방법, 또는 분리층에 초음파진동을 가하는 방법 중의 적어도 하나를 사용해서 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
  53. 제 1항 또는 제 2항에 있어서, 제 2공정은 다층구조체를 400℃ 내지 600℃ 범위에서 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  54. 제 2항에 있어서, 제 2공정에서 유체인 가스 또는 액체가 분리층의 에지의 근방에 분사되는 것을 특징으로 하는 반도체부재의 제조방법.
  55. 제 54항에 있어서, 가스는 공기, 질소가스, 2산화탄소가스 또는 희가스로부터 선택되는 것을 특징으로 하는 반도체부재의 제조방법.
  56. 제 54항에 있어서, 액체는 유기용제, 알카리용액 또는 산성용액으로부터 선택되는 것을 특징으로 하는 반도체부재의 제조방법.
  57. 제 1항 또는 제 2항에 있어서, 제 2공정에서는 이 제 2공정에서 제 1부재로부터 비다공질층을 분리해서 얻어진 반도체기판의 표면을 평탄화 및/또는 평활화하는 것을 특징으로 하는 반도체부재의 제조방법.
  58. 제 57항에 있어서, 평탄화 및/또는 평활화는 반도체기판의 표면연마, 에칭및 열처리에 의해서 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
  59. 제 58항에 있어서, 열처리는 수소어닐링인 것을 특징으로 하는 반도체부재의 제조방법.
  60. 제 59항에 있어서, 수소어닐링의 온도는 800℃ 이상 및 반도체기판을 구성하는 재료의 융점 이하인 것을 특징으로 하는 반도체부재의 제조방법.
  61. 제 57항에 있어서, 평탄화 및/또는 평활화된 반도체기판상에 에피택셜층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  62. 제 1항 또는 제 2항에 있어서, 반도체부재의 제조시에 n회 사용된 반도체기판의 표면 평탄화 및/또는 평활화처리 후에 표면입자검사, 두께분포, 결함밀도검사, 표면형상검사 또는 에지검사 중의 적어도 하나를 행하는 검사공정을 더 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  63. 제 62항에 있어서, 검사공정에서, 반도체기판은 더미웨이퍼, 모니터웨이퍼, 프라임웨이퍼, 또는 에피택셜웨이퍼의 사용을 위해 선택되는 것을 특징으로 하는 반도체부재의 제조방법.
  64. 제 1항에 있어서, n의 값은 제 2공정에서 제 1부재로부터 비다공질층을 분리함으로써 얻어지는 반도체기판에 표면입자검사, 두께분포, 결함밀도검사, 표면형상검사 또는 에지검사 중의 적어도 하나를 행하는 검사공정을 실시함으로써 결정할 수 있는 것을 특징으로 하는 반도체부재의 제조방법.
  65. 제 64항에 있어서, 반도체부재는 SOI웨이퍼이며, 반도체기판이 제 1 및 제 2공정에서 2회 이상 사용된 후에, 이 반도체기판은 반도체부재의 제조방법의 용도 이외의 용도를 위한 에피택셜웨이퍼를 제조하는데 사용되는 것을 특징으로 하는 반도체부재의 제조방법.
  66. 제 1항에 있어서, 제 1 및 제 2공정의 용도이외의 용도는 에피택셜웨이퍼의 제조를 위해 사용되고, n은 컴퓨터에 기록되는 에피택셜웨이퍼의 오더 매수에 의해 정의되는 것을 특징으로 하는 반도체부재의 제조방법.
  67. 제 66항에 있어서, 에피택셜웨이퍼는 고농도 P형 반도체기판상에 반도체기판보다 낮은 P형 전도성을 제어하는 불순물농도를 가진 에피택셜층을 가진 것을 특징으로 하는 반도체부재의 제조방법.
  68. 제 1항에 있어서, 반도체기판은 고농도 P형 반도체기판이고, 제 1 및 제 2공정의 용도 이외의 용도는 에피택셜웨이퍼인 것을 특징으로 하는 반도체부재의 제조방법.
  69. 제 68항에 있어서, 에피택셜웨이퍼는 고농도 P형 반도체기판상에 반도체기판보다 낮은 P형 전도성을 제어하는 불순물농도를 가진 에피택셜층을 가진 것을 특징으로 하는 반도체부재의 제조방법.
  70. 제 1항에 있어서, 제 1 및 제 2공정의 용도이외의 용도는 더미웨이퍼, 모니터웨이퍼, 또는 디바이스를 제조하기 위한 웨이퍼인 것을 특징으로 하는 반도체부재의 제조방법.
  71. 제 1항에 있어서, 제 1 및 제 2공정의 용도 이외의 용도는 태양전지의 제조인 것을 특징으로 하는 반도체부재의 제조방법.
  72. 삭제
  73. 삭제
  74. 삭제
  75. 삭제
  76. SOI웨이퍼를 제조하기 위하여, 반도체기판위에 비다공질층을 가진 제1반도체부재를 준비하는 제1단계와; 상기 비다공질층을 제1반도체부재로부터 제2반도체부재로 이설하는 제2단계로 이루어지고,
    제2공정에서 비다공질층이 분리된 반도체기판을 (n-1)회 재사용하고 (n은 2이상의 자연수), 상기 제 1단계 및 제 2단계를 n회 반복해서 최대 n매의 SOI웨이퍼를 제조하고, n번째 사용의 제 2단계이후에, 반도체기판을 사용해서 비SOI웨이퍼 (non-SOI웨이퍼)를 제조하고, 상기 n은 SOI웨이퍼에 대한 수요 또는 비SOI웨이퍼에 대한 수요에 따라 결정되거나, 또는 반도체기판의 검사결과에 근거해서 결정되는 것을 특징으로 하는 반도체부재의 제조의 조절방법.
  77. 삭제
  78. 제 2항에 있어서, 다층구조체를 산화분위기에서 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
KR10-2000-0015310A 1999-03-26 2000-03-25 반도체부재의 제조방법 KR100448423B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP1999-84613 1999-03-26
JP8461399 1999-03-26
JP8464699 1999-03-26
JP1999-84646 1999-03-26
JP2000085019A JP2000349266A (ja) 1999-03-26 2000-03-24 半導体部材の製造方法、半導体基体の利用方法、半導体部材の製造システム、半導体部材の生産管理方法及び堆積膜形成装置の利用方法
JP2000-85019 2000-03-24

Publications (2)

Publication Number Publication Date
KR20000076966A KR20000076966A (ko) 2000-12-26
KR100448423B1 true KR100448423B1 (ko) 2004-09-13

Family

ID=27304603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0015310A KR100448423B1 (ko) 1999-03-26 2000-03-25 반도체부재의 제조방법

Country Status (6)

Country Link
US (1) US6468923B1 (ko)
EP (1) EP1039513A3 (ko)
JP (1) JP2000349266A (ko)
KR (1) KR100448423B1 (ko)
CN (1) CN1269599A (ko)
TW (1) TW502305B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101163282B1 (ko) 2008-08-25 2012-07-05 실리콘 제너시스 코포레이션 레이스트랙 구조물 및 실리콘 태양 기판 웨이퍼 제조 방법
KR101447048B1 (ko) 2007-04-20 2014-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판 및 반도체장치의 제조방법

Families Citing this family (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002075917A (ja) * 2000-08-25 2002-03-15 Canon Inc 試料の分離装置及び分離方法
US8507361B2 (en) * 2000-11-27 2013-08-13 Soitec Fabrication of substrates with a useful layer of monocrystalline semiconductor material
JP3990575B2 (ja) * 2001-03-05 2007-10-17 三井造船株式会社 膜厚測定用モニタウェハ
US6537846B2 (en) * 2001-03-30 2003-03-25 Hewlett-Packard Development Company, L.P. Substrate bonding using a selenidation reaction
JP2003204048A (ja) * 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
AU2003215202A1 (en) * 2002-02-13 2003-09-04 The Regents Of The University Of California A multilayer structure to form an active matrix display having single crystalline drivers over a transmissive substrate
KR100476901B1 (ko) * 2002-05-22 2005-03-17 삼성전자주식회사 소이 반도체기판의 형성방법
US7008857B2 (en) * 2002-08-26 2006-03-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Recycling a wafer comprising a buffer layer, after having separated a thin layer therefrom
FR2843827B1 (fr) * 2002-08-26 2005-05-27 Recyclage mecanique d'une plaquette comprenant une couche tampon, apres y avoir preleve une couche mince
EP1532676A2 (en) * 2002-08-26 2005-05-25 S.O.I.Tec Silicon on Insulator Technologies Mechanical recycling of a wafer comprising a buffer layer, after having taken a layer therefrom
WO2004019404A2 (en) * 2002-08-26 2004-03-04 S.O.I.Tec Silicon On Insulator Technologies Recycling a wafer comprising a buffer layer, after having taken off a thin layer therefrom
FR2843826B1 (fr) * 2002-08-26 2006-12-22 Recyclage d'une plaquette comprenant une couche tampon, apres y avoir preleve une couche mince
US6833322B2 (en) * 2002-10-17 2004-12-21 Applied Materials, Inc. Apparatuses and methods for depositing an oxide film
AU2003289959A1 (en) * 2002-12-04 2004-06-23 Suss Mircro Tec Lithography Gmbh Method and device for pre-treating surfaces of substrates to be bonded
US20090325362A1 (en) * 2003-01-07 2009-12-31 Nabil Chhaimi Method of recycling an epitaxied donor wafer
JP5047609B2 (ja) * 2003-01-07 2012-10-10 ソワテク 除去構造を含んでなるウェハーの、その薄層を除去した後の、機械的手段による循環使用
JP2004247610A (ja) 2003-02-14 2004-09-02 Canon Inc 基板の製造方法
JP4794810B2 (ja) * 2003-03-20 2011-10-19 シャープ株式会社 半導体装置の製造方法
JP2005064188A (ja) * 2003-08-11 2005-03-10 Sumitomo Electric Ind Ltd 基板の回収方法および再生方法、ならびに半導体ウエハの製造方法
JP4438049B2 (ja) * 2003-08-11 2010-03-24 キヤノン株式会社 電界効果トランジスタ及びそれを用いたセンサ並びにその製造方法
US7446016B2 (en) 2003-09-08 2008-11-04 Sumco Corporation Method for producing bonded wafer
JP2005210062A (ja) * 2003-12-26 2005-08-04 Canon Inc 半導体部材とその製造方法、及び半導体装置
WO2005106933A1 (en) * 2004-04-28 2005-11-10 Iufc-Hyu Flexible single-crystal film and method of manufacturing the same
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
KR20120011095A (ko) * 2004-09-21 2012-02-06 소이텍 접합될 표면의 처리를 수반한 전달 방법
ATE420461T1 (de) * 2004-11-09 2009-01-15 Soitec Silicon On Insulator Verfahren zum herstellen von zusammengesetzten wafern
US7402520B2 (en) * 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
KR100601976B1 (ko) * 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
US7804100B2 (en) * 2005-03-14 2010-09-28 Philips Lumileds Lighting Company, Llc Polarization-reversed III-nitride light emitting device
FR2886051B1 (fr) * 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
JP2007059704A (ja) 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
DE102006002903A1 (de) * 2006-01-20 2007-08-02 Infineon Technologies Austria Ag Verfahren zur Behandlung eines Sauerstoff enthaltenden Halbleiterwafers und Halbleiterbauelement
FR2898430B1 (fr) * 2006-03-13 2008-06-06 Soitec Silicon On Insulator Procede de realisation d'une structure comprenant au moins une couche mince en materiau amorphe obtenue par epitaxie sur un substrat support et structure obtenue suivant ledit procede
CN101281912B (zh) 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
WO2008126706A1 (en) 2007-04-06 2008-10-23 Semiconductor Energy Laboratory Co., Ltd. Photovoltaic device and method for manufacturing the same
JP2008263087A (ja) * 2007-04-12 2008-10-30 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
KR101362688B1 (ko) * 2007-04-13 2014-02-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전 변환 장치 및 그 제조 방법
EP1993128A3 (en) * 2007-05-17 2010-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
US20090017292A1 (en) * 2007-06-15 2009-01-15 Henry Hieslmair Reactive flow deposition and synthesis of inorganic foils
US7763502B2 (en) * 2007-06-22 2010-07-27 Semiconductor Energy Laboratory Co., Ltd Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
JP5388500B2 (ja) 2007-08-30 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5255801B2 (ja) * 2007-09-07 2013-08-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5325404B2 (ja) * 2007-09-21 2013-10-23 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8101500B2 (en) * 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
JP5522917B2 (ja) * 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5527956B2 (ja) 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8163628B2 (en) * 2007-11-01 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
JP5315008B2 (ja) * 2007-11-16 2013-10-16 株式会社半導体エネルギー研究所 光電変換装置
US20090139558A1 (en) * 2007-11-29 2009-06-04 Shunpei Yamazaki Photoelectric conversion device and manufacturing method thereof
JP5248995B2 (ja) 2007-11-30 2013-07-31 株式会社半導体エネルギー研究所 光電変換装置の製造方法
JP5248994B2 (ja) * 2007-11-30 2013-07-31 株式会社半導体エネルギー研究所 光電変換装置の製造方法
JP5572307B2 (ja) * 2007-12-28 2014-08-13 株式会社半導体エネルギー研究所 光電変換装置の製造方法
WO2009091502A1 (en) * 2008-01-15 2009-07-23 First Solar, Inc. Plasma-treated photovoltaic devices
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
US20090223628A1 (en) * 2008-03-07 2009-09-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing apparatus of composite substrate and manufacturing method of composite substrate with use of the manufacturing apparatus
US8003483B2 (en) 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
DE102008014923A1 (de) * 2008-03-19 2009-09-24 Epcos Ag Foliensensor und Verfahren zur Herstellung eines Foliensensors
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
FR2929758B1 (fr) * 2008-04-07 2011-02-11 Commissariat Energie Atomique Procede de transfert a l'aide d'un substrat ferroelectrique
JP5289816B2 (ja) * 2008-04-25 2013-09-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4666189B2 (ja) * 2008-08-28 2011-04-06 信越半導体株式会社 Ｓｏｉウェーハの製造方法
SG159484A1 (en) 2008-09-05 2010-03-30 Semiconductor Energy Lab Method of manufacturing soi substrate
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US20100081251A1 (en) * 2008-09-29 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
US8871610B2 (en) * 2008-10-02 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
CN101752455B (zh) * 2008-12-15 2011-12-07 中芯国际集成电路制造(上海)有限公司 太阳能电池的制造方法
JP5413456B2 (ja) * 2009-04-20 2014-02-12 日立化成株式会社 半導体基板用研磨液及び半導体基板の研磨方法
SG183670A1 (en) 2009-04-22 2012-09-27 Semiconductor Energy Lab Method of manufacturing soi substrate
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
WO2011043178A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
FR2952224B1 (fr) * 2009-10-30 2012-04-20 Soitec Silicon On Insulator Procede de controle de la repartition des contraintes dans une structure de type semi-conducteur sur isolant et structure correspondante.
US8207047B2 (en) * 2009-12-11 2012-06-26 Twin Creeks Technologies, Inc. Apparatus and method for simultaneous treatment of multiple workpieces
US8334191B2 (en) * 2009-12-11 2012-12-18 Twin Creeks Technology, Inc. Two-chamber system and method for serial bonding and exfoliation of multiple workpieces
US8377799B2 (en) 2010-03-31 2013-02-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate
US9356172B2 (en) 2010-09-16 2016-05-31 Lg Innotek Co., Ltd. Solar cell and method for manufacturing same
KR101091375B1 (ko) * 2010-09-16 2011-12-07 엘지이노텍 주식회사 태양 전지 및 이의 제조 방법
US8196546B1 (en) * 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
FR2977075A1 (fr) * 2011-06-23 2012-12-28 Soitec Silicon On Insulator Procede de fabrication d'un substrat semi-conducteur, et substrat semi-conducteur
US8960657B2 (en) 2011-10-05 2015-02-24 Sunedison, Inc. Systems and methods for connecting an ingot to a wire saw
US20150243548A1 (en) * 2014-02-27 2015-08-27 Peregrine Semiconductor Corporation Control of FET Back-Channel Interface Characteristics
CN104078336B (zh) * 2014-07-02 2018-01-09 上海朕芯微电子科技有限公司 无衬底结构的功率器件制造工艺
KR102301501B1 (ko) * 2015-01-21 2021-09-13 삼성디스플레이 주식회사 가요성 표시 장치의 제조 방법
CN106409649B (zh) * 2015-07-30 2019-03-15 沈阳硅基科技有限公司 一种多层soi材料及其制备方法
CN106960793A (zh) * 2016-01-11 2017-07-18 中芯国际集成电路制造(上海)有限公司 鳍部的形成方法和鳍式场效应管的形成方法
US9905532B2 (en) * 2016-03-09 2018-02-27 Toyota Motor Engineering & Manufacturing North America, Inc. Methods and apparatuses for high temperature bonding and bonded substrates having variable porosity distribution formed therefrom
CN108493334B (zh) * 2018-03-15 2020-06-30 中国科学院上海微系统与信息技术研究所 一种薄膜异质结构的制备方法
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
CN110534474B (zh) * 2019-09-03 2020-11-24 中国科学院上海微系统与信息技术研究所 衬底上薄膜的制备方法
DE102020119953A1 (de) * 2020-07-29 2022-02-03 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
WO2022059473A1 (ja) * 2020-09-17 2022-03-24 ローム株式会社 半導体装置の製造方法およびウエハ構造物
FR3121275A1 (fr) * 2021-03-24 2022-09-30 Soitec Procede de fabrication d’une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic poly-cristallin

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69133359T2 (de) 1990-08-03 2004-12-16 Canon K.K. Verfahren zur Herstellung eines SOI-Substrats
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
EP0597428B1 (en) 1992-11-09 1997-07-30 Canon Kabushiki Kaisha Anodization apparatus with supporting device for substrate to be treated
JPH06338631A (ja) 1993-03-29 1994-12-06 Canon Inc 発光素子及びその製造方法
JP3257580B2 (ja) 1994-03-10 2002-02-18 キヤノン株式会社 半導体基板の作製方法
JP3293736B2 (ja) * 1996-02-28 2002-06-17 キヤノン株式会社 半導体基板の作製方法および貼り合わせ基体
US6107213A (en) * 1996-02-01 2000-08-22 Sony Corporation Method for making thin film semiconductor
JP3381443B2 (ja) * 1995-02-02 2003-02-24 ソニー株式会社 基体から半導体層を分離する方法、半導体素子の製造方法およびｓｏｉ基板の製造方法
EP0797258B1 (en) * 1996-03-18 2011-07-20 Sony Corporation Method for making thin film semiconductor, solar cell, and light emitting diode
SG54593A1 (en) * 1996-11-15 1998-11-16 Canon Kk Method of manufacturing semiconductor article
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
JP3257624B2 (ja) 1996-11-15 2002-02-18 キヤノン株式会社 半導体部材の製造方法
JP3962465B2 (ja) 1996-12-18 2007-08-22 キヤノン株式会社 半導体部材の製造方法
CA2290104A1 (en) 1997-05-12 1998-11-19 Silicon Genesis Corporation A controlled cleavage process
GB2343550A (en) * 1997-07-29 2000-05-10 Silicon Genesis Corp Cluster tool method and apparatus using plasma immersion ion implantation

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101447048B1 (ko) 2007-04-20 2014-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판 및 반도체장치의 제조방법
US8951878B2 (en) 2007-04-20 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and semiconductor device
KR101163282B1 (ko) 2008-08-25 2012-07-05 실리콘 제너시스 코포레이션 레이스트랙 구조물 및 실리콘 태양 기판 웨이퍼 제조 방법

Also Published As

Publication number Publication date
EP1039513A3 (en) 2008-11-26
JP2000349266A (ja) 2000-12-15
EP1039513A2 (en) 2000-09-27
KR20000076966A (ko) 2000-12-26
CN1269599A (zh) 2000-10-11
TW502305B (en) 2002-09-11
US6468923B1 (en) 2002-10-22

Similar Documents

Publication Publication Date Title
KR100448423B1 (ko) 반도체부재의 제조방법
US6656271B2 (en) Method of manufacturing semiconductor wafer method of using and utilizing the same
JP6637515B2 (ja) 半導体オン・インシュレータ構造の製造において使用するための熱的に安定した電荷トラップ層
CA2233096C (en) Substrate and production method thereof
KR100348513B1 (ko) 반도체기판의 제작방법
EP0843345B1 (en) Method of manufacturing a semiconductor article
US6653209B1 (en) Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
KR100402155B1 (ko) 반도체기판의 제조방법, 반도체박막의 제조방법 및 다층구조
KR100260832B1 (ko) 반도체기판 및 반도체기판의 제조방법
EP0843344A1 (en) Process for transferring a semiconductor layer using silicon on insulator (SOI) technology
JP2017538297A (ja) 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法
EP0843346B1 (en) Method of manufacturing a semiconductor article
EP0867919B1 (en) Semiconductor substrate and process for producing same
JP2002134375A (ja) 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法
JP4838504B2 (ja) 半導体装置の製造方法
JP2001168308A (ja) シリコン薄膜の製造方法、ｓｏｉ基板の作製方法及び半導体装置
JP3697052B2 (ja) 基板の製造方法及び半導体膜の製造方法
US20220364266A1 (en) Method for manufacturing a monocrystalline layer of gaas material and substrate for epitaxial growth of a monocrystalline layer of gaas material
JP3293767B2 (ja) 半導体部材の製造方法
JP2008205062A (ja) 半導体基板の製造方法および半導体基板
JP3754818B2 (ja) 半導体基板の作製方法
JP2000150839A (ja) 半導体基板の作製方法
KR20230070027A (ko) 접합 웨이퍼용의 지지 기판의 제조 방법 및, 접합 웨이퍼용의 지지 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090825

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee