JP2009111373A - Ｓｏｉ基板の作製方法 - Google Patents

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Abstract

【課題】ガラス基板など耐熱温度が低い基板を用いた場合にも、実用に耐えうる半導体層を備えたＳＯＩ基板の製造方法を提供することを目的の一とする。
【解決手段】表面に接合層が形成され、所定の深さに剥離層が形成された半導体基板と、歪点が７００℃以下のベース基板とを用意し、半導体基板の表面とベース基板の表面とを対向させ、接合層の表面とベース基板とを接合し、加熱処理を行うことにより接合層を境として半導体基板の一部を分離させ、ベース基板上に単結晶半導体層を形成する工程を含み、ベース基板として、少なくとも加熱処理の前後において等方的に収縮する基板を用いる。
【選択図】図１

Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に関する。また、ＳＯＩ基板を用いて製造される半導体装置に関する。
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層が存在するＳＯＩ基板を使った集積回路が開発されている。ＳＯＩ基板を使うことで、トランジスタのドレインと基板間における寄生容量が低減されるため、ＳＯＩ基板は半導体集積回路の性能を向上させるものとして注目されている。
ＳＯＩ基板を製造する方法の１つに、スマートカット法が知られている（例えば、特許文献１参照）。スマートカット法によるＳＯＩ基板の作製方法の概要を以下に説明する。まず、シリコンウエハにイオン注入法を用いて水素イオンを注入することによって表面から所定の深さにイオン注入層を形成する。次に、酸化シリコン膜を介して、水素イオンを注入したシリコンウエハを別のシリコンウエハに接合させる。その後、加熱処理を行うことで、イオン注入層が劈開面となり、水素イオンを注入したウエハが薄膜状に剥離し、接合させたシリコンウエハ上にシリコン膜を形成することができる。スマートカット法は水素イオン注入剥離法と呼ぶこともある。
一方、このようなスマートカット法を用いて単結晶シリコン薄膜をガラス基板上に形成する技術の一例として、本出願人によるものが知られている（例えば、特許文献２参照）。
特開２０００−１２４０９２号公報 特開平１１−１６３３６３号公報
ガラス基板はシリコンウエハよりも大面積でかつ安価な基板であり、主に、液晶表示装置の製造に用いられている。ガラス基板をベース基板に用いることで、大面積で安価なＳＯＩ基板を作製することが可能になる。しかし、基板コストを下げるために液晶パネルなどで使われる耐熱性が低いガラス基板に単結晶シリコンを接合させてＳＯＩ基板を形成する場合、熱処理前後においてガラス基板が収縮してしまうという問題が生じる。特に、特定の方向にガラス基板が収縮すると、ベース基板上に形成される単結晶シリコン層に歪みが生じることにより貼り合わせ不良が発生し、当該単結晶シリコン層でトランジスタを作製しても、十分な特性が得られないおそれがある。
上述した問題に鑑み、本発明は、ＳＯＩ基板において、ベース基板としてガラス基板等の耐熱温度が低い基板を用いる場合であっても、当該ベース基板の収縮により生じる貼り合わせ不良等の影響を低減することを目的の一とする。
本発明は、ベース基板と単結晶半導体基板を貼り合わせた後、単結晶半導体基板を分離してベース基板上に単結晶半導体層を形成するＳＯＩ基板の作製方法において、ベース基板として熱処理前後において等方的に収縮する基板を用いるものである。
本発明のＳＯＩ基板の作製方法の一は、表面に接合層が形成され、所定の深さに剥離層が形成された半導体基板と、歪点が７００℃以下のベース基板とを用意し、半導体基板の表面とベース基板の表面とを対向させ、接合層の表面とベース基板とを接合し、熱処理を行うことにより剥離層を境として半導体基板の一部を分離させ、ベース基板上に単結晶半導体層を形成する工程を含み、ベース基板として、少なくとも熱処理により等方的に収縮する基板を用いる。なお、本明細書において、収縮とは熱処理前後により基板が縮むことをいう。また、等方的に収縮するとは、ベース基板の表面と平行な面においてそれぞれ特定の方位における収縮率が同程度であることをいう。好ましくは、ベース基板の表面と平行な面においてそれぞれの特定の方位における収縮率が平均値（それぞれ特定の方位の収縮率を平均した値）から１０％以内であることをいう。
また、本発明のＳＯＩ基板の作製方法の一は、表面に絶縁層が形成され、絶縁層上に接合層が形成され、所定の深さに剥離層が形成された半導体基板と、歪点が７００℃以下のベース基板とを用意し、半導体基板の表面とベース基板の表面とを対向させ、接合層の表面とベース基板とを接合し、熱処理を行うことにより剥離層を境として半導体基板の一部を分離させ、ベース基板上に単結晶半導体層を形成する工程を含み、ベース基板として、少なくとも熱処理により等方的に収縮する基板を用いる。
また、本発明のＳＯＩ基板の作製方法の一は、上記構成において、絶縁層として、有機シランガスを用いて化学気相成長法により形成される酸化シリコン膜を用いる。また、接合層として、窒素含有層を用いる。
また、本発明のＳＯＩ基板の作製方法の一は、表面に接合層が形成され、所定の深さに剥離層が形成された半導体基板と、表面に絶縁層が形成され歪点が７００℃以下のベース基板とを用意し、半導体基板の表面とベース基板の表面とを対向させ、接合層の表面と絶縁層の表面とを接合し、加熱処理を行うことにより剥離層を境として半導体基板の一部を分離させ、ベース基板上に単結晶半導体層を形成する工程を含み、ベース基板として、熱処理により等方的に収縮する基板を用いる。この場合において、接合層として、有機シランガスを用いて化学気相成長法により形成される酸化シリコン膜を用い、絶縁層として、窒素含有層を用いることができる。
また、本発明のＳＯＩ基板の作製方法の一は、上記構成において、加熱処理を、４００℃以上７００℃以下で行うことを特徴としている。
また、本発明のＳＯＩ基板の作製方法の一は、上記構成において、ベース基板として、半導体基板と熱膨張係数が同等又は半導体基板より熱膨張係数が大きい基板を用いることを特徴としている。例えば、ベース基板の熱膨張係数を、半導体基板の熱膨張係数の０．８５倍〜２倍とすることができる。この場合、半導体基板としてシリコン基板を用い、ベース基板として熱膨張係数が、２．３×１０−６〜５．０×１０−６／℃である基板を用いることができる。なお、熱膨張率係数とは、温度の上昇によって物体の長さ、体積が膨張する割合を１Ｋ（℃）当たりで示したものである。
また、本発明のＳＯＩ基板の作製方法の一は、上記構成において、ベース基板として、ガラス基板を用いることを特徴としている。ガラス基板としては、表面粗さ（Ｒａ）が０．３ｎｍ以下のものを用いることが好ましい。また、表面が研磨されたガラス基板をベース基板として適用してもよい。
また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。
本発明により、ＳＯＩ基板において、ベース基板としてガラス基板など耐熱温度が低い基板を用いた場合であっても、当該ベース基板の収縮により生じる貼り合わせ不良等の影響を低減することができる。
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、ＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。
まず、半導体基板１０１を準備し、半導体基板１０１の表面に絶縁層１０２を形成する（図１（Ａ）参照）。
半導体基板１０１は、市販の半導体基板を用いることができ、例えば、単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。
絶縁層１０２は、平滑面を有する絶縁層を用いることが好ましく、酸化シリコン層が適している。好ましくは、酸化シリコン層の表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成する。
特に、有機シランを用いて化学気相成長法により作製される酸化シリコン層が好ましい。有機シランを用いて形成された酸化シリコン層を用いることによって、絶縁層１０２の表面を平坦にすることができるためである。
有機シランとしては、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
ここでは、有機シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン層を半導体基板１０１上に形成する。他にも、シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン層又は酸化窒化シリコン層を適用することもできる。
次に、絶縁層１０２を介して、電界で加速されたイオンでなるイオンビーム１２１を半導体基板１０１に照射して、半導体基板１０１の表面から所定の深さの領域に、剥離層１０３を形成する（図１（Ｂ）参照）。イオンビーム１２１は、ソースガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。
剥離層１０３が形成される領域の深さは、イオンビーム１２１の加速エネルギーとイオンビーム１２１の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に剥離層１０３が形成される。イオンを添加する深さで、半導体基板１０１から分離される半導体層の厚さが決定される。剥離層１０３が形成される深さは１０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下である。
イオンを半導体基板１０１に添加するには、質量分離を伴うイオン注入法を用いてもよいし、質量分離を伴わないイオンドーピング法を用いてもよい。
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２ ＋、Ｈ３ ＋を含むプラズマを生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。イオンビーム１２１に、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が５０％以上含まれるようにすることが好ましく、Ｈ３ ＋の割合は８０％以上がより好ましい。
Ｈ３ ＋は他の水素イオン種（Ｈ＋、Ｈ２ ＋）よりも、水素原子の数が多く、その結果質量が大きいので、同じエネルギーで加速される場合、Ｈ＋、Ｈ２ ＋よりも半導体基板１０１のより浅い領域に添加される。よって、イオンビーム１２１に含まれるＨ３ ＋の割合を高くすることにより、水素イオンの平均侵入深さのばらつきが小さくなるので、半導体基板１０１に水素の深さ方向の濃度プロファイルはより急峻になり、そのプロファイルのピーク位置を浅くすることができる。よって、イオンビーム１２１に含まれるＨ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が５０％以上含まれるようにすることが好ましく、Ｈ３ ＋の割合は８０％以上がより好ましい。
水素ガスを用いて、イオンドーピング法でイオン添加を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを添加することで、イオンビーム１２１に含まれるイオン種および、その割合にもよるが、剥離層１０３を半導体基板１０１の深さ１０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
また、イオンビーム１２１のソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種がＨｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主なイオンとして半導体基板１０１に添加することができる。よって、イオンドーピング法で、効率良く、微小な空孔を剥離層１０３に形成することができる。ヘリウムを用いて、イオンドーピング法でイオン添加を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることもできる。
次に、絶縁層１０２上に窒素含有層１０４を形成する（図１（Ｃ）参照）。
窒素含有層１０４は、ベース基板と貼り合わされる層（接合層）として機能する。また、後に半導体基板１０１の一部をベース基板に貼り合わせて単結晶構造を有する半導体層（以下、「単結晶半導体層」と記す）を設けた際に、ベース基板に含まれる可動イオンや水分等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。
窒素含有層１０４は、少なくとも窒素、珪素を含む膜であり、例えば、ＣＶＤ法等を用いて窒化シリコン層、窒化酸化シリコン層又は酸化窒化シリコン層を単層構造又は積層構造で形成する。窒素含有層１０４は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲で設けることが好ましい。また、窒素含有層１０４は、接合層として機能するため平滑面を有する絶縁層を用いることが好ましく、表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成することが好ましい。
例えば、窒素含有層１０４として、プラズマＣＶＤ法を用いて低温（１００℃以上〜３５０℃以下、好ましくは１５０℃以上〜３００℃以下）で成膜した窒化酸化シリコン層が適している。プラズマＣＶＤ法を用い低温で形成することによって、平滑面を有する窒化酸化シリコン層が得ることができる。また、窒素含有層１０４を低温で成膜することにより、膜中に含まれるＨの含有量を多くすることができ、ベース基板との貼り合わせを強固に行うことが可能になる。また、低温で行うことにより、半導体基板１０１に形成した剥離層１０３から脱ガスが起こることを防止することができる。なお、半導体基板１０１から単結晶半導体層を剥離する加熱処理は、窒素含有層の成膜温度よりも高い加熱処理温度が適用される。
また、本実施の形態では、絶縁層１０２として平滑面を有する酸化シリコン層を設けることにより、当該絶縁層１０２上に形成される窒素含有層１０４の表面を平坦とすることが可能となる。なお、半導体基板１０１の表面が平坦である場合には、絶縁層１０２を設けない構成としてもよく、例えば、半導体基板１０１側から酸化窒化シリコン層、窒化酸化シリコン層の単層、又は酸化窒化シリコン層と窒化酸化シリコン層を積層させて窒素含有層１０４とすることができる。
本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
次に、半導体基板１０１とベース基板１１０とを貼り合わせる（図１（Ｄ）参照）。半導体基板１０１上に形成された接合層として機能する窒素含有層１０４とベース基板１１０の表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、ベース基板１１０と半導体基板１０１を圧接することにより、Ｓｉ−ＨやＳｉ−ＯＨを結合種として、水素結合による強固な接合を形成することが可能となる。
なお、半導体基板１０１とベース基板１１０を貼り合わせる前に、メガソニック洗浄、又はメガソニック洗浄及びオゾン水洗浄を行うことにより、基板表面の有機物等のゴミを除去し、表面を親水化できるため好ましい。また、窒素含有層１０４の表面にプラズマ処理を行うことにより、基板表面の有機物等のゴミを除去してもよい。
ベース基板１１０は、絶縁表面を有する基板を用いる。具体的には、ベース基板１１０としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板を用いることができる。また、ベース基板１１０として、歪点が７００℃以下の基板を用いる。例えば、ベース基板１１０として、旭ガラス社製のガラス基板（商品名ＡＮ１００）を用いることができる。
一般的に、ベース基板１１０として大面積化が可能で安価なガラス基板を用いた場合には、低コスト化を図ることができる。しかし、ガラス基板は、半導体基板と比較して、熱処理前後により、シュリンクする（縮む）場合がある。また、ガラス基板の製法等に依存して、収縮率が異なる場合や、特定の方向によって収縮率が異なる場合（図１３参照）がある。
そのため、半導体基板１０１とベース基板１１０とを貼り合わせた後に熱処理を行う際に、熱処理によりベース基板１１０の縮み方が特定の方向によって異なる（異方性がある）場合には、ベース基板１１０上に形成される単結晶半導体層にも特定の方向に歪みが生じるおそれがある。その結果、特定の方向に応力が生じることにより貼り合わせ不良が発生し、当該単結晶半導体層を用いてトランジスタ等の素子を形成した場合には、素子の特性に影響が生じる可能性がある。
そのため、本実施の形態では、ベース基板１１０として、熱処理による収縮が特定の方向に依存せず、熱処理により等方的に収縮する基板を用いる。このようなベース基板を用いることにより、ベース基板１１０上に形成される単結晶半導体層に特定の方向に歪みが生じることを抑制することができる。なお、等方的に収縮するとは、ベース基板１１０の表面と平行な面においてそれぞれ特定の方位における収縮率が同程度であることをいう。好ましくは、ベース基板１１０の表面と平行な面においてそれぞれの特定の方位における収縮率が平均値（それぞれ特定の方位の収縮率を平均した値）から１０％以内であることをいう。例えば、収縮率の平均値が１５０ｐｐｍである場合には、それぞれ特定の方位（例えば、Ｘ軸方向、Ｙ軸方向（Ｘ軸と９０°異なる方向））における収縮率が１３５ｐｐｍ〜１６５ｐｐｍの範囲内であることをさす。
さらに、本実施の形態では、ベース基板１１０の熱膨張係数が半導体基板１０１と同程度か、又は当該半導体基板１０１より大きい基板を用いることが好ましい。このようなベース基板を用いることによって、熱処理の際に半導体基板１０１とベース基板１１０に生じる応力の差を低減し、半導体基板１０１とベース基板１１０が剥がれることを抑制することができる。ベース基板１１０の熱膨張係数を、半導体基板１０１の熱膨張係数の０．８５倍〜２倍とすることが好ましい。例えば、半導体基板１０１として単結晶シリコン基板を用いた場合には、シリコンの熱膨張係数が２．６×１０−６／℃（３００℃迄）であるため、ベース基板１１０（例えば、ガラス基板）として熱膨張係数が２．３×１０−６〜５．０×１０−６／℃（３００℃迄）の基板を用いることが好ましい。
また、ベース基板１１０の表面は平滑であることが好ましく、表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成することが好ましい。例えば、ベース基板１１０としてガラス基板を用いる場合には、あらかじめガラス基板の表面に研磨処理を行ってもよい。
ベース基板１１０として、ガラス基板を用いることにより、例えば、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）といわれる大面積のマザーガラス基板を用いることができる。大面積のマザーガラス基板をベース基板１１０として用い、複数の半導体基板と貼り合わせてＳＯＩ基板を製造することにより、ＳＯＩ基板の大面積化が実現できる。その結果、１枚の基板から製造できる表示パネルの数（面取り数）を増大させることが可能となり、生産性を向上させることができる。
また、ベース基板１１０と窒素含有層１０４との接合を良好に行うために、接合面を活性化しておいてもよい。例えば、接合を形成する面の一方又は双方に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行うことで接合面を活性化することもできる。このような表面処理により、４００℃以下の温度であっても異種材料間の接合を形成することが容易となる。
また、窒素含有層１０４を介してベース基板１１０と半導体基板１０１を貼り合わせた後（図２（Ａ）参照）に、加熱処理と加圧処理の一方又は両方を行うことが好ましい。加熱処理や加圧処理を行うことによりベース基板１１０と半導体基板１０１の接合強度を向上させることが可能となる。加熱処理の温度は、ベース基板１１０の耐熱温度以下で行う。例えば、本実施の形態では、２００℃で行えばよい。加圧処理は、接合面に垂直な方向に圧力が加わるように行い、ベース基板１１０及び半導体基板１０１の耐圧性を考慮して行う。
次に、加熱処理を行い剥離層１０３を劈開面として半導体基板１０１の一部をベース基板１１０から剥離する（図２（Ｂ）参照）。加熱処理の温度は絶縁層１０２の成膜温度以上、ベース基板１１０の耐熱温度以下で行うことが好ましい。例えば、４００℃乃至７００℃の加熱処理を行うことにより、剥離層１０３に形成された微小な空洞の体積変化が起こり、当該剥離層１０３に沿って劈開する。絶縁層１０２はベース基板１１０と接合しているので、ベース基板１１０上には半導体基板１０１と同じ結晶性の単結晶半導体層１２２が残存することとなる。なお、加熱処理としてＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等の急速加熱を行うことができる装置を用いる場合には、ベース基板１１０の歪点より高い温度で加熱処理を行ってもよい。
以上の工程により、ベース基板１１０上に絶縁層１０２及び窒素含有層１０４を介して単結晶半導体層１２２が設けられたＳＯＩ基板が得られる。
本実施の形態では、図２（Ａ）、（Ｂ）において、熱処理を行っているが、上述したようにベース基板１１０として熱処理により等方的に収縮する基板を用いることによって、特定方向に収縮することを防止できる。その結果、剥離後にベース基板１１０上に設けられた単結晶半導体層１２２において特定方向に生じる歪みを低減することができる。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、上述した方法に限られない。例えば、窒素含有層１０４の形成前でなく、窒素含有層１０４を形成した後に、絶縁層１０２及び窒素含有層１０４を介して水素等のイオンを導入することにより、半導体基板１０１の表面から所定の深さの領域に剥離層１０３を形成してもよい。イオン導入後に窒素含有層１０４の表層をエッチングし、イオンの添加により窒素含有層１０４の表面に形成された損傷層を除去してもよい。
また、窒素含有層１０４を介してイオンの導入を行った後、窒素含有層１０４の表面にシランを吸着させた後、大気に曝すことにより窒素含有層１０４上に薄い酸化膜（例えば、ＳｉＯｘ）を形成してもよい。この場合、イオンの導入後に窒素含有層１０４の表面を親水化でき、ベース基板１１０との結合を強固にすることができる。なお、酸化膜を形成後、表面にプラズマ照射若しくはラジカル処理を行うことで接合面を活性化してもよい。
また、絶縁層１０２の形成後でなく形成前に、水素等のイオンを導入することにより、半導体基板１０１の表面から所定の深さの領域に剥離層１０３を形成してもよい。なお、この場合、イオンの導入に伴い半導体基板１０１の表面に不純物等が付着することや、表面がエッチングされることを防止するために、半導体基板１０１の表面に保護層を形成し、当該保護層を介してイオンの導入を行うことが好ましい。
保護層としては、例えば、半導体基板１０１の表面にオゾン水、過酸化水素水、硫酸過水、オゾン雰囲気下で処理を行うことにより得られた酸化膜を用いることができる。また、他にも、保護層として酸化雰囲気中にハロゲン（例えば、塩素）を添加した酸化を行うことにより得られた酸化膜を用いることができる。酸化膜中にハロゲン元素を含ませた場合には、金属などの不純物を捕獲して半導体基板１０１の汚染を防止する保護層としての機能を発現させることができる。
その後、半導体基板１０１上に形成された保護層の上に絶縁層１０２及び窒素含有層１０４を形成してもよいし、イオンの導入後保護層を除去した後に半導体基板１０１上に絶縁層１０２及び窒素含有層１０４を形成してもよい。また、窒素含有層１０４を設けずに保護層を接合層としてベース基板１１０と接合させてもよい。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示した作製方法と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態と異なるＳＯＩ基板の作製方法に関して図面を参照して説明する。具体的には、表面に窒素含有層が設けられたベース基板と半導体基板とを貼り合わせる場合に関して説明する。
まず、半導体基板１０１を準備し、半導体基板１０１の表面に絶縁層２０２を形成する（図３（Ａ）参照）。
本実施の形態では、絶縁層２０２はベース基板との接合層として機能し、半導体基板１０１がベース基板と接合を形成する面に設ける。単層構造としても積層構造としてもよいが、ベース基板と接合する面（以下、「接合面」とも記す）が平滑面を有し親水性表面となる絶縁層を用いることが好ましい。平滑面を有し親水性表面を形成できる絶縁層としては、酸化シリコン層が適している。好ましくは、酸化シリコン層の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下とする。
特に、有機シランを用いて化学気相成長法により作製される酸化シリコン層が好ましい。有機シランを用いて形成された酸化シリコン層を用いることによって、ベース基板と単結晶半導体層との接合を強固にすることができるためである。
有機シランとしては、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳＩＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
ここでは、有機シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン層を半導体基板１０１上に形成する。他にも、シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン層又は酸化窒化シリコン層を適用することもできる。化学気相成長法による成膜では、半導体基板１０１に形成した剥離層１０３から脱ガスが起こらない程度の温度を適用する。例えば、成膜温度を３５０℃以下とすることが好ましい。なお、半導体基板１０１から単結晶半導体層を剥離する加熱処理は、化学気相成長法による成膜温度よりも高い加熱処理温度が適用される。
次に、絶縁層２０２を介して、電界で加速されたイオンでなるイオンビーム１２１を半導体基板１０１に照射して、半導体基板１０１の表面から所定の深さの領域に、剥離層１０３を形成する（図３（Ｂ）参照）。なお、剥離層１０３の形成方法の詳細については実施の形態１を参照できるため、ここでは省略する。
次に、表面に窒素含有層２０４が形成されたベース基板を用意し、半導体基板１０１とベース基板１１０とを貼り合わせる（図３（Ｃ）参照）。半導体基板１０１上に形成された接合層として機能する絶縁層２０２と、ベース基板１１０上に形成された窒素含有層２０４の表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、ベース基板１１０と半導体基板１０１を圧接することにより、Ｓｉ−ＨやＳｉ−ＯＨを結合種として、水素結合による強固な接合を形成することが可能となる。
なお、半導体基板１０１とベース基板１１０を貼り合わせる前に、メガソニック洗浄、又はメガソニック洗浄及びオゾン水洗浄を行うことにより、基板表面のゴミを除去し、表面を親水化できるため好ましい。また、窒素含有層２０４の表面にプラズマ処理を行うことにより、基板表面の有機物等のゴミを除去してもよい。
ベース基板１１０としては、上記実施の形態１で示したように、熱処理による収縮が特定の方向に依存せず、熱処理により等方的に収縮する基板を用いる。なお、ベース基板１１０については実施の形態１を参照できるため、ここでは省略する。
窒素含有層２０４は、半導体基板１０１上に形成された絶縁層２０２と貼り合わされる層となり、後にベース基板１１０上に単結晶半導体層を設けた際に、ベース基板１１０に含まれる可動イオンや水分等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として機能する。
窒素含有層２０４は、ＣＶＤ法やスパッタリング法等を用いて窒化シリコン層、窒化酸化シリコン層又は酸化窒化シリコン層を単層構造又は積層構造で形成する。窒素含有層２０４は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲で設けることが好ましい。また、窒素含有層２０４は、平滑面を有する絶縁層を用いることが好ましく、表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成することが好ましい。
例えば、窒素含有層２０４として、プラズマＣＶＤ法を用いて低温（１００℃以上〜３５０℃以下、好ましくは１５０℃以上〜３００℃以下）で成膜した窒化酸化シリコン層が適している。プラズマＣＶＤ法を用い低温で形成することによって、平滑面を有する窒化酸化シリコン層が得ることができる。また、窒素含有層２０４を低温で成膜することにより、膜中に含まれるＨの含有量を多くすることができ、ベース基板との貼り合わせを強固に行うことが可能になる。
また、本実施の形態では、ガラス等のベース基板１１０上に窒素含有層２０４を形成するため、ベース基板１１０の表面が平滑であることが好ましい。例えば、ベース基板１１０として、表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下のガラス基板を用いることが好ましい。従って、例えば、あらかじめ表面の研磨処理を行ったガラス基板上に、窒素含有層２０４を形成してもよい。
また、絶縁層２０２及び窒素含有層２０４を介してベース基板１１０と半導体基板１０１を貼り合わせた後（図４（Ａ）参照）は、加熱処理と加圧処理の一方又は両方を行うことが好ましい。加熱処理や加圧処理を行うことによりベース基板１１０と半導体基板１０１の接合強度を向上させることが可能となる。加熱処理の温度は、ベース基板１１０の耐熱温度以下で行う。例えば、本実施の形態では、２００℃で行えばよい。加圧処理は、接合面に垂直な方向に圧力が加わるように行い、ベース基板１１０及び半導体基板１０１の耐圧性を考慮して行う。
次に、加熱処理を行い剥離層１０３を劈開面として半導体基板１０１の一部をベース基板１１０から剥離する（図４（Ｂ）参照）。加熱処理の温度は絶縁層２０２の成膜温度以上、ベース基板１１０の耐熱温度以下で行うことが好ましい。例えば、４００℃乃至７００℃の加熱処理を行うことにより、剥離層１０３に形成された微小な空洞の体積変化が起こり、当該剥離層１０３に沿って劈開する。絶縁層２０２は窒素含有層２０４を介してベース基板１１０と接合しているので、ベース基板１１０上には半導体基板１０１と同じ結晶性の単結晶半導体層１２２が残存することとなる。
以上の工程により、ベース基板１１０上に絶縁層２０２及び窒素含有層２０４を介して単結晶半導体層１２２が設けられたＳＯＩ基板が得られる。
本実施の形態では、図４（Ａ）、（Ｂ）において、熱処理を行っているが、上述したようにベース基板１１０として熱処理により等方的に収縮する基板を用いることによって、特定方向に収縮することを防止できる。その結果、剥離後にベース基板１１０上に設けられた単結晶半導体層１２２において特定方向に生じる歪みを低減することができる。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示した作製方法と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で作製したＳＯＩ基板を用いて、半導体装置を作製する方法を説明する。
まず、図５および図６を参照して、半導体装置の作製方法として、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。
ＳＯＩ基板として、実施の形態１の方法で作製したＳＯＩ基板を用いることとする。図５（Ａ）は、図１を用いて説明した方法で作製されたＳＯＩ基板の断面図である。
エッチングにより、ＳＯＩ基板の単結晶半導体層１２２を素子分離して、図５（Ｂ）に示すように半導体層１５１、１５２を形成する。半導体層１５１はｎチャネル型のＴＦＴを構成し、半導体層１５２はｐチャネル型のＴＦＴを構成する。
図５（Ｃ）に示すように、半導体層１５１、１５２上に絶縁層１５４を形成する。次に、絶縁層１５４を介して半導体層１５１上にゲート電極１５５を形成し、半導体層１５２上にゲート電極１５６を形成する。
なお、単結晶半導体層１２２のエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのアクセプタとなる不純物元素、またはリン、ヒ素などのドナーとなる不純物元素を単結晶半導体層１２２添加することが好ましい。例えば、ｎチャネル型ＴＦＴが形成される領域にアクセプタを添加し、ｐチャネル型ＴＦＴが形成される領域にドナーを添加する。
次に、図５（Ｄ）に示すように半導体層１５１にｎ型の低濃度不純物領域１５７を形成し、半導体層１５２にｐ型の高濃度不純物領域１５９を形成する。まず、半導体層１５１にｎ型の低濃度不純物領域１５７を形成する。このため、ｐチャネル型ＴＦＴとなる半導体層１５２をレジストでマスクし、ドナーを半導体層１５１に添加する。ドナーとしてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法によりドナーを添加することにより、ゲート電極１５５がマスクとなり、半導体層１５１に自己整合的にｎ型の低濃度不純物領域１５７が形成される。半導体層１５１のゲート電極１５５と重なる領域はチャネル形成領域１５８となる。
次に、半導体層１５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体層１５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法によりアクセプタを半導体層１５２に添加する。アクセプタとして、ボロンを添加することができる。アクセプタの添加工程では、ゲート電極１５５がマスクとして機能して、半導体層１５２にｐ型の高濃度不純物領域１５９が自己整合的に形成される。高濃度不純物領域１５９はソース領域またはドレイン領域として機能する。半導体層１５２のゲート電極１５６と重なる領域はチャネル形成領域１６０となる。ここでは、ｎ型の低濃度不純物領域１５７を形成した後、ｐ型の高濃度不純物領域１５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域１５９を形成することもできる。
次に、半導体層１５１を覆うレジストを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁層を垂直方向の異方性エッチングすることで、図６（Ａ）に示すように、ゲート電極１５５、１５６の側面に接するサイドウォール絶縁層１６１、１６２を形成する。この異方性エッチングにより、絶縁層１５４もエッチングされる。
次に、図６（Ｂ）に示すように、半導体層１５２をレジスト１６５で覆う。半導体層１５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、半導体層１５１に高ドーズ量でドナーを添加する。ゲート電極１５５およびサイドウォール絶縁層１６１がマスクとなり、ｎ型の高濃度不純物領域１６７が形成される。次に、ドナーおよびアクセプタの活性化のための加熱処理を行う。
活性化の加熱処理の後、図６（Ｃ）に示すように、水素を含んだ絶縁層１６８を形成する。絶縁層１６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁層１６８中に含まれる水素を半導体層１５１、１５２中に拡散させる。絶縁層１６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体層１５１、１５２に水素を供給することで、半導体層１５１、１５２中および絶縁層１５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。
その後、層間絶縁層１６９を形成する。層間絶縁層１６９は、酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁層１６９にコンタクトホールを形成した後、図６（Ｃ）に示すように配線１７０を形成する。配線１７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。ＳＯＩ基板の作製過程で、チャネル形成領域を構成する半導体層の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制されたＴＦＴを作製することができる。
図５および図６を参照してＴＦＴの作製方法を説明したが、容量、抵抗などＴＦＴと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図７はマイクロプロセッサ５００の構成例を示すブロック図である。
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図７に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図８は、このような半導体装置の構成例を示すブロック図である。図８に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
図８に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０、電源管理回路５３０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
中央処理ユニット５２５は、ＣＰＵインターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。ＣＰＵインターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
次に、図９〜図１１を用いて、半導体装置として表示装置について説明する。
上記実施の形態１、２で説明したＳＯＩ基板の作製工程では、ガラス基板をベース基板１１０に適用することが可能となる。従って、ベース基板１１０にガラス基板を用い、複数の半導体層を貼り合わせることで、一辺が１メートルを超える大面積なＳＯＩ基板を製造することができる。
ＳＯＩ基板のベース基板に表示パネルを製造するマザーガラスと呼ばれる大面積ガラス基板を用いることができる。図９はベース基板１１０にマザーガラスを用いたＳＯＩ基板の正面図である。このような大面積なＳＯＩ基板に複数の半導体素子を形成することで、液晶表示装置、エレクトロルミネッセンス表示装置を作製することができる。また、このような表示装置だけでなく、ＳＯＩ基板を用いて、太陽電池、フォトＩＣ、半導体記憶装置など各種の半導体装置を製造することができる。
図９に示すように、１枚のマザーガラス３０１には、複数の半導体基板から剥離された単結晶半導体層３０２が貼り合わせられている。マザーガラス３０１から複数の表示パネルを切り出すために、単結晶半導体層３０２に表示パネルの形成領域３１０が含まれるようにすることが好ましい。表示パネルは、走査線駆動回路、信号線駆動回路、画素部を有する。そのため表示パネルの形成領域３１０には、これらが形成される領域（走査線駆動回路形成領域３１１、信号線駆動回路形成領域３１２、画素形成領域３１３）を含んでいる。
図１０は液晶表示装置を説明するための図面である。図１０（Ａ）は液晶表示装置の画素の平面図であり、図１０（Ｂ）は、Ｊ−Ｋ切断線による図１０（Ａ）の断面図である。
図１０（Ａ）に示すように、画素は、単結晶半導体層３２０、単結晶半導体層３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体層３２０を電気的に接続する電極３２８を有する。単結晶半導体層３２０は、ＳＯＩ基板に貼り合わせられた単結晶半導体層３０２から形成された層であり、画素のＴＦＴ３２５を構成する。
ＳＯＩ基板には実施の形態１の方法で作製したＳＯＩ基板が用いられている。図１０（Ｂ）に示すように、ベース基板１１０上に、窒素含有層１０４、絶縁層１０２及び単結晶半導体層３２０が積層されている。ベース基板１１０は分割されたマザーガラス３０１である。ＴＦＴ３２５の単結晶半導体層３２０は、ＳＯＩ基板の半導体層をエッチングにより素子分離して形成された層である。単結晶半導体層３２０には、チャネル形成領域３４０、ドナーが添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ベース基板１１０と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１１を参照して説明する。図１１（Ａ）はＥＬ表示装置の画素の平面図であり、図１１（Ｂ）は、Ｊ−Ｋ切断線による図１１（Ａ）の断面図である。
図１１（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体層４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体層４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体層４０３、４０４は、ＳＯＩ基板に貼り合わせられた単結晶半導体層３０２から形成された層である。
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１１（Ｂ）に示すように、半導体層４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、実施の形態１の方法で作製したＳＯＩ基板が用いられている。
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりベース基板１１０に固定されている。
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその基礎を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。ＳＯＩ基板の作製工程、およびゲッタリング工程を含む製造方法でＥＬ表示を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
つまり、ＳＯＩ基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置）などが含まれる。
図１２を用いて、電気機器の具体的な態様を説明する。図１２（Ａ）は携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図１０で説明した液晶表示装置または図１１で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部９０２とすることができる。
また、図１２（Ｂ）は、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図１０で説明した液晶表示装置または図１１で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても、高精細な画像および多量の文字情報を表示することができる。
また、図１２（Ｃ）は、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムを内蔵していてもよいし、図８のＲＦＣＰＵを内蔵させて、無線で情報を送受信できる構成としてもよい。表示部９２２には、図１０で説明した液晶表示装置、または図１１で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。
本実施例では、ガラス基板に熱処理を行った場合の収縮率について説明する。
まず、ガラス基板を用意し、当該ガラス基板上に所定の間隔を設けて複数のマーカーを形成した。続いて、ガラス基板に熱処理を行った後に、Ｘ軸方向とＹ軸方向の収縮した量（収縮量）をそれぞれ測定し、収縮率を求めた。
ガラス基板としては、旭ガラス社製のガラス基板（商品名ＡＮ１００）を用いた。また、ガラス基板として５インチ角の正方形状のものを用いた。なお、ガラス基板において、ある２辺に平行な方向をＸ軸方向とし、他の２辺に平行な方向をＹ軸方向とした。
マーカーとしては、ガラス基板上に１００ｎｍの酸化窒化シリコン膜と５０ｎｍのアモルファスシリコン膜を順に積層した後、アモルファスシリコン膜を選択的に除去してパターニングされたアモルファスシリコン膜をガラス基板の四隅に設けた。
Ｘ軸方向の収縮率は、マーカーに基づいて熱処理後のガラス基板のＸ軸方向における収縮量を測定した後に、当該収縮量をＸ軸方向における熱処理前のマーカー間距離で除して求めた。本実施例では、収縮率（ｐｐｍ）＝（収縮量（μｍ）／マーカー間距離（ｍｍ））×１０００として求めた。なお、Ｘ軸方向におけるガラス基板の両端部（右端と左端）で求めた収縮率の平均をＸ軸方向の収縮率とした。また、Ｙ軸方向の収縮率もＸ軸方向と同様に求めた。
熱処理は、６００℃で４時間行い、その後ガラス基板を冷却した。
本実施例では、同様のガラス基板を４枚用意し、４枚の基板（基板Ａ〜基板Ｄ）について同じ条件で実験を行った。表１に基板Ａ〜基板Ｄにおける収縮率の測定結果を示す。
Figure 2009111373
試料Ａ〜試料Ｄのいずれのガラス基板においても、Ｘ軸方向の収縮率とＹ軸方向の収縮率との差が小さく、Ｘ軸方向とＹ軸方向における収縮率が平均値（Ｘ軸方向の収縮率とＹ軸方向の収縮率を平均した値）から１０％以内であることが確認できた。
本発明のＳＯＩ基板の作製方法の一例を示す図。 本発明のＳＯＩ基板の作製方法の一例を示す図。 本発明のＳＯＩ基板の作製方法の一例を示す図。 本発明のＳＯＩ基板の作製方法の一例を示す図。 本発明のＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。 本発明のＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。 本発明のＳＯＩ基板を用いた半導体装置の一例を示す図。 本発明のＳＯＩ基板を用いた半導体装置の一例を示す図。 本発明のＳＯＩ基板を用いた表示装置の一例を示す図。 本発明のＳＯＩ基板を用いた表示装置の一例を示す図。 本発明のＳＯＩ基板を用いた表示装置の一例を示す図。 本発明のＳＯＩ基板を用いた電子機器を示す図である。 熱処理前後におけるベース基板の収縮を示す図。
符号の説明
１０１ 半導体基板
１０２ 絶縁層
１０３ 剥離層
１０４ 窒素含有層
１１０ ベース基板
１２１ イオンビーム
１２２ 単結晶半導体層
１５１ 半導体層
１５２ 半導体層
１５４ 絶縁層
１５５ ゲート電極
１５６ ゲート電極
１５７ 低濃度不純物領域
１５８ チャネル形成領域
１５９ 高濃度不純物領域
１６０ チャネル形成領域
１６１ サイドウォール絶縁層
１６５ レジスト
１６７ 高濃度不純物領域
１６８ 絶縁層
１６９ 層間絶縁層
１７０ 配線
２０２ 絶縁層
２０４ 窒素含有層
３０１ マザーガラス
３０２ 単結晶半導体層
３１０ 形成領域
３１１ 形成領域
３１２ 信号線駆動回路形成領域
３１３ 画素形成領域
３２０ 単結晶半導体層
３２２ 走査線
３２３ 信号線
３２４ 画素電極
３２５ ＴＦＴ
３２７ 層間絶縁膜
３２８ 電極
３２９ 柱状スペーサ
３３０ 配向膜
３３２ 対向基板
３３３ 対向電極
３３４ 配向膜
３３５ 液晶層
３４０ チャネル形成領域
３４１ 高濃度不純物領域
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０３ 半導体層
４０４ 半導体層
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４１０ 電極
４１１ 電極
４１２ ゲート電極
４１３ 電極
４２７ 層間絶縁膜
４２８ 隔壁層
４２９ ＥＬ層
４３０ 対向電極
４３１ 対向基板
４３２ 樹脂層
４５１ チャネル形成領域
４５２ 高濃度不純物領域
５００ マイクロプロセッサ
５０１ 演算回路
５０２ 演算回路制御部
５０３ 命令解析部
５０４ 制御部
５０５ タイミング制御部
５０６ レジスタ
５０７ レジスタ制御部
５０８ バスインターフェース
５０９ 専用メモリ
５１０ メモリインターフェース
５１１ ＲＦＣＰＵ
５１２ アナログ回路部
５１３ デジタル回路部
５１４ 共振回路
５１５ 整流回路
５１６ 定電圧回路
５１７ リセット回路
５１８ 発振回路
５１９ 復調回路
５２０ 変調回路
５２１ ＲＦインターフェース
５２２ 制御レジスタ
５２３ クロックコントローラ
５２４ ＣＰＵインターフェース
５２５ 中央処理ユニット
５２６ ランダムアクセスメモリ
５２７ 専用メモリ
５２８ アンテナ
５２９ 容量部
５３０ 電源管理回路
９０１ 携帯電話機
９０２ 表示部
９０３ 操作スイッチ
９１１ デジタルプレーヤー
９１２ 表示部
９１３ 操作部
９１４ イヤホン
９２１ 電子ブック
９２２ 表示部
９２３ 操作スイッチ

Claims (13)

  1. 表面に接合層が形成され、所定の深さに剥離層が形成された半導体基板と、歪点が７００℃以下のベース基板とを用意し、
    前記半導体基板の表面と前記ベース基板の表面とを対向させ、前記接合層の表面と前記ベース基板とを接合し、
    熱処理を行うことにより前記接合層を境として前記半導体基板の一部を分離させ、前記ベース基板上に単結晶半導体層を形成する工程を含み、
    前記ベース基板として、前記熱処理により等方的に収縮する基板を用いることを特徴とするＳＯＩ基板の作製方法。
  2. 表面に絶縁層が形成され、前記絶縁層上に接合層が形成され、所定の深さに剥離層が形成された半導体基板と、歪点が７００℃以下のベース基板とを用意し、
    前記半導体基板の表面と前記ベース基板の表面とを対向させ、前記接合層の表面と前記ベース基板とを接合し、
    熱処理を行うことにより前記接合層を境として前記半導体基板の一部を分離させ、前記ベース基板上に単結晶半導体層を形成する工程を含み、
    前記ベース基板として、前記熱処理により等方的に収縮する基板を用いることを特徴とするＳＯＩ基板の作製方法。
  3. 請求項２において、
    前記絶縁層として、有機シランガスを用いて化学気相成長法により形成される酸化シリコン膜を用いることを特徴とするＳＯＩ基板の作製方法。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記接合層として、窒素含有層を用いることを特徴とするＳＯＩ基板の作製方法。
  5. 表面に接合層が形成され、所定の深さに剥離層が形成された半導体基板と、表面に絶縁層が形成され歪点が７００℃以下のベース基板とを用意し、
    前記半導体基板の表面と前記ベース基板の表面とを対向させ、前記接合層の表面と前記絶縁層の表面とを接合し、
    熱処理を行うことにより前記接合層を境として前記半導体基板の一部を分離させ、前記ベース基板上に単結晶半導体層を形成する工程を含み、
    前記ベース基板として、前記熱処理により等方的に収縮する基板を用いることを特徴とするＳＯＩ基板の作製方法。
  6. 請求項５において、
    前記接合層として、有機シランガスを用いて化学気相成長法により形成される酸化シリコン膜を用い、
    前記絶縁層として、窒素含有層を用いることを特徴とするＳＯＩ基板の作製方法。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記熱処理を、４００℃以上７００℃以下で行うことを特徴とするＳＯＩ基板の作製方法。
  8. 請求項１乃至請求項７のいずれか一項において、
    前記ベース基板として、前記半導体基板と熱膨張係数が同等又は前記半導体基板より熱膨張係数が大きい基板を用いることを特徴とするＳＯＩ基板の作製方法。
  9. 請求項８において、
    前記ベース基板の熱膨張係数を、前記半導体基板の熱膨張係数の０．８５倍〜２．０倍とすることを特徴とするＳＯＩ基板の作製方法。
  10. 請求項８において、
    前記半導体基板としてシリコン基板を用い、
    前記ベース基板として熱膨張係数が、２．３×１０−６〜５．０×１０−６／℃である基板を用いることを特徴とするＳＯＩ基板の作製方法。
  11. 請求項１乃至請求項１０のいずれか一項において、
    前記ベース基板として、ガラス基板を用いることを特徴とするＳＯＩ基板の作製方法。
  12. 請求項１１において、
    前記ガラス基板として、表面が研磨されたものを用いることを特徴とするＳＯＩ基板の作製方法。
  13. 請求項１１又は請求項１２において、
    前記ガラス基板として、表面粗さが０．３ｎｍ以下のものを用いることを特徴とするＳＯＩ基板の作製方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054539A (ja) * 2010-08-05 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013008968A (ja) * 2011-06-23 2013-01-10 Soytec 一時的接着を利用して半導体構造を製造するためのプロセス
WO2014200827A1 (en) * 2013-06-13 2014-12-18 Yan Ye Methods and apparatuses for delaminating process pieces
WO2016039541A1 (ko) * 2014-09-12 2016-03-17 한양대학교 산학협력단 전자 소자, 및 그 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348227B1 (en) * 1995-03-23 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP2143146A1 (en) * 2007-04-13 2010-01-13 Semiconductor Energy Laboratory Co, Ltd. Photovoltaic device and method for manufacturing the same
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
JP5548395B2 (ja) * 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
WO2010109712A1 (ja) * 2009-03-25 2010-09-30 シャープ株式会社 半導体装置用の絶縁基板、及び、半導体装置
WO2011111505A1 (en) * 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101144840B1 (ko) * 2010-06-08 2012-05-14 삼성코닝정밀소재 주식회사 접합기판 제조방법
KR101144842B1 (ko) * 2010-06-08 2012-05-14 삼성코닝정밀소재 주식회사 접합기판 제조방법
JP5917036B2 (ja) 2010-08-05 2016-05-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8735263B2 (en) 2011-01-21 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
CN103155102A (zh) * 2011-02-15 2013-06-12 住友电气工业株式会社 具有保护膜的复合衬底和制造半导体器件的方法
US8497185B2 (en) * 2011-03-07 2013-07-30 Sumitomo Electric Industries, Ltd. Method of manufacturing semiconductor wafer, and composite base and composite substrate for use in that method
US9184228B2 (en) 2011-03-07 2015-11-10 Sumitomo Electric Industries, Ltd. Composite base including sintered base and base surface flattening layer, and composite substrate including that composite base and semiconductor crystalline layer
US9711744B2 (en) 2012-12-21 2017-07-18 3M Innovative Properties Company Patterned structured transfer tape
US20150202834A1 (en) 2014-01-20 2015-07-23 3M Innovative Properties Company Lamination transfer films for forming antireflective structures
WO2016064565A1 (en) 2014-10-20 2016-04-28 3M Innovative Properties Company Insulated glazing units and microoptical layer comprising microstructured diffuser and methods
US11908723B2 (en) * 2021-12-03 2024-02-20 International Business Machines Corporation Silicon handler with laser-release layers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2002261290A (ja) * 2001-03-01 2002-09-13 Sony Corp 半導体薄膜の形成方法及びそれを用いた薄膜トランジスタの製造方法
JP2004087606A (ja) * 2002-08-23 2004-03-18 Sharp Corp Ｓｏｉ基板およびそれを用いる表示装置ならびにｓｏｉ基板の製造方法
JP2005285850A (ja) * 2004-03-26 2005-10-13 Sharp Corp 半導体基板、半導体装置、及びそれらの製造方法
JP2008294417A (ja) * 2007-04-27 2008-12-04 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法、及び半導体装置の作製方法

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528397A (en) 1991-12-03 1996-06-18 Kopin Corporation Single crystal silicon transistors for display panels
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3237888B2 (ja) 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP2742747B2 (ja) 1992-05-29 1998-04-22 株式会社半導体エネルギー研究所 薄膜トランジスタを有する多層半導体集積回路
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JP3067949B2 (ja) 1994-06-15 2000-07-24 シャープ株式会社 電子装置および液晶表示装置
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH10284431A (ja) 1997-04-11 1998-10-23 Sharp Corp Ｓｏｉ基板の製造方法
US6191007B1 (en) 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
US6534380B1 (en) 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6388652B1 (en) 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
JP3324469B2 (ja) 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US6287941B1 (en) 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
JP4101409B2 (ja) 1999-08-19 2008-06-18 シャープ株式会社 半導体装置の製造方法
US6261957B1 (en) 1999-08-20 2001-07-17 Taiwan Semiconductor Manufacturing Company Self-planarized gap-filling by HDPCVD for shallow trench isolation
US6653209B1 (en) 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
WO2001042820A2 (en) 1999-12-02 2001-06-14 Teraconnect, Inc. Method of making optoelectronic devices using sacrificial devices
US6525415B2 (en) 1999-12-28 2003-02-25 Fuji Xerox Co., Ltd. Three-dimensional semiconductor integrated circuit apparatus and manufacturing method therefor
US20010053559A1 (en) 2000-01-25 2001-12-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating display device
US6475072B1 (en) 2000-09-29 2002-11-05 International Business Machines Corporation Method of wafer smoothing for bonding using chemo-mechanical polishing (CMP)
FR2894990B1 (fr) 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
JP4803884B2 (ja) 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
US7253032B2 (en) 2001-04-20 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Method of flattening a crystallized semiconductor film surface by using a plate
TW544938B (en) 2001-06-01 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
TW548860B (en) 2001-06-20 2003-08-21 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
TW594947B (en) 2001-10-30 2004-06-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP4182323B2 (ja) 2002-02-27 2008-11-19 ソニー株式会社 複合基板、基板製造方法
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4289837B2 (ja) 2002-07-15 2009-07-01 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法
JP4328067B2 (ja) 2002-07-31 2009-09-09 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法、並びにイオン注入装置
KR100511656B1 (ko) 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
US6818529B2 (en) 2002-09-12 2004-11-16 Applied Materials, Inc. Apparatus and method for forming a silicon film across the surface of a glass substrate
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US6759277B1 (en) 2003-02-27 2004-07-06 Sharp Laboratories Of America, Inc. Crystalline silicon die array and method for assembling crystalline silicon sheets onto substrates
JP4509488B2 (ja) 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
US7253040B2 (en) 2003-08-05 2007-08-07 Sharp Kabushiki Kaisha Fabrication method of semiconductor device
EP2259300B1 (en) 2003-10-28 2020-04-08 Semiconductor Energy Laboratory Co., Ltd. Manufacture of semiconductor device
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP4759919B2 (ja) 2004-01-16 2011-08-31 セイコーエプソン株式会社 電気光学装置の製造方法
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
JP2006049800A (ja) 2004-03-10 2006-02-16 Seiko Epson Corp 薄膜デバイスの供給体、薄膜デバイスの供給体の製造方法、転写方法、半導体装置の製造方法及び電子機器
JP4407384B2 (ja) 2004-05-28 2010-02-03 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
US7560361B2 (en) 2004-08-12 2009-07-14 International Business Machines Corporation Method of forming gate stack for semiconductor electronic device
US7179719B2 (en) 2004-09-28 2007-02-20 Sharp Laboratories Of America, Inc. System and method for hydrogen exfoliation
US7410882B2 (en) 2004-09-28 2008-08-12 Palo Alto Research Center Incorporated Method of manufacturing and structure of polycrystalline semiconductor thin-film heterostructures on dissimilar substrates
US7148124B1 (en) 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
US7193294B2 (en) 2004-12-03 2007-03-20 Toshiba Ceramics Co., Ltd. Semiconductor substrate comprising a support substrate which comprises a gettering site
KR100601976B1 (ko) 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
JP4934966B2 (ja) 2005-02-04 2012-05-23 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
US7387946B2 (en) 2005-06-07 2008-06-17 Freescale Semiconductor, Inc. Method of fabricating a substrate for a planar, double-gated, transistor process
KR20080042095A (ko) 2005-07-27 2008-05-14 실리콘 제너시스 코포레이션 제어된 클리빙 처리를 이용하여 플레이트 상에 다수의 타일영역을 제작하는 방법 및 구조
EP1760798B1 (en) 2005-08-31 2012-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101299604B1 (ko) 2005-10-18 2013-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
FR2892230B1 (fr) * 2005-10-19 2008-07-04 Soitec Silicon On Insulator Traitement d'une couche de germamium
US20070117287A1 (en) 2005-11-23 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
US7579654B2 (en) 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
US20070281440A1 (en) 2006-05-31 2007-12-06 Jeffrey Scott Cites Producing SOI structure using ion shower
CN101281912B (zh) 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
EP2140480A4 (en) 2007-04-20 2015-04-22 Semiconductor Energy Lab METHOD FOR PRODUCING AN SOI SUBSTRATE AND SEMICONDUCTOR ARRANGEMENT
KR101440930B1 (ko) 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법
EP1986230A2 (en) 2007-04-25 2008-10-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
EP1993128A3 (en) 2007-05-17 2010-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
KR101457656B1 (ko) 2007-05-17 2014-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법, 표시장치의 제조방법, 반도체장치,표시장치 및 전자기기
US7960262B2 (en) 2007-05-18 2011-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device by applying laser beam to single-crystal semiconductor layer and non-single-crystal semiconductor layer through cap film
EP1993127B1 (en) 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
US7745268B2 (en) 2007-06-01 2010-06-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device with irradiation of single crystal semiconductor layer in an inert atmosphere
WO2008156040A1 (en) 2007-06-20 2008-12-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7763502B2 (en) * 2007-06-22 2010-07-27 Semiconductor Energy Laboratory Co., Ltd Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device
US7795111B2 (en) 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
WO2009001836A1 (en) 2007-06-28 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5507063B2 (ja) 2007-07-09 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5367330B2 (ja) 2007-09-14 2013-12-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び半導体装置の作製方法
TWI437696B (zh) 2007-09-21 2014-05-11 Semiconductor Energy Lab 半導體裝置及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2002261290A (ja) * 2001-03-01 2002-09-13 Sony Corp 半導体薄膜の形成方法及びそれを用いた薄膜トランジスタの製造方法
JP2004087606A (ja) * 2002-08-23 2004-03-18 Sharp Corp Ｓｏｉ基板およびそれを用いる表示装置ならびにｓｏｉ基板の製造方法
JP2005285850A (ja) * 2004-03-26 2005-10-13 Sharp Corp 半導体基板、半導体装置、及びそれらの製造方法
JP2008294417A (ja) * 2007-04-27 2008-12-04 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法、及び半導体装置の作製方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054539A (ja) * 2010-08-05 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013008968A (ja) * 2011-06-23 2013-01-10 Soytec 一時的接着を利用して半導体構造を製造するためのプロセス
US8951887B2 (en) 2011-06-23 2015-02-10 Soitec Process for fabricating a semiconductor structure employing a temporary bond
WO2014200827A1 (en) * 2013-06-13 2014-12-18 Yan Ye Methods and apparatuses for delaminating process pieces
US9624597B2 (en) 2013-06-13 2017-04-18 Yan Ye Methods and apparatuses for delaminating process pieces
WO2016039541A1 (ko) * 2014-09-12 2016-03-17 한양대학교 산학협력단 전자 소자, 및 그 제조 방법

Also Published As

Publication number Publication date
KR20090037363A (ko) 2009-04-15
US8236668B2 (en) 2012-08-07
KR101561855B1 (ko) 2015-10-20
US20090098739A1 (en) 2009-04-16

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