KR101352483B1 - 절연체-상-반도체 유형의 구조 내 응력 분포의 조절을 위한 방법 및 상응하는 구조 - Google Patents
절연체-상-반도체 유형의 구조 내 응력 분포의 조절을 위한 방법 및 상응하는 구조 Download PDFInfo
- Publication number
- KR101352483B1 KR101352483B1 KR1020127011161A KR20127011161A KR101352483B1 KR 101352483 B1 KR101352483 B1 KR 101352483B1 KR 1020127011161 A KR1020127011161 A KR 1020127011161A KR 20127011161 A KR20127011161 A KR 20127011161A KR 101352483 B1 KR101352483 B1 KR 101352483B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- support substrate
- substrate
- insulator
- insulating layer
- Prior art date
Links
- 239000012212 insulator Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 22
- 238000009826 distribution Methods 0.000 title claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 239000000463 material Substances 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000009413 insulation Methods 0.000 claims abstract description 8
- 238000004026 adhesive bonding Methods 0.000 claims abstract description 4
- 239000000853 adhesive Substances 0.000 claims abstract 2
- 230000001070 adhesive effect Effects 0.000 claims abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 1
- 229910052698 phosphorus Inorganic materials 0.000 claims 1
- 239000011574 phosphorus Substances 0.000 claims 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 230000010070 molecular adhesion Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명은 지지 기판 (1) 상의 반전도성 물질 (3) 의 박층, 지지 기판 (1) 의 정면 및 후면 각각 상에 존재하는 절연층 (2, 4), 두꺼운 매립된 절연체 (BOX) 의 하나 이상의 부분을 형성하는 정면 상의 절연층을 포함하고, 이에 따른 제조 방법이 상기 지지 기판 (1) 상에 상기 박층 (3) 의 접착 결합을 진행하는, 제조 동안 절연체-상-반도체 유형의 구조 내 응력 분포를 조절하는 방법으로써, 접착 결합 전에, 지지 기판의 후면 상의 상기 절연층 (4) 과 조합하여 지지 기판 (1) 상의 매립된 절연체 (BOX) 에 의해 발휘되는 응력을 적어도 부분적으로 보상하는 물질인, 탈산을 견디는 구별되는 물질 (5) 로 상기 지지-기판의 후면 상의 절연층 (4) 을 피복하는 것을 특징으로 하는 방법에 관한 것이다.
Description
본 발명은 제조 동안 절연체-상-반도체 유형의 구조 내 응력 분포의 조절을 위한 방법에 관한 것이다.
본 발명은 또한 마이크로전자공학, 광전자공학, 통합 광통신 등의 분야에서 사용될 수 있는 구조에 관한 것이다.
분자 접착에 의한 결합으로, 기계적 지지 기판과 능동 반도체 층 사이에 절연층을 매립함으로써 SOI (Silicon On Insulator) 유형의 기판을 제조하는 것이 가능하다.
일반적으로, SOI 기판은 단일-결정 실리콘 내 능동층 및 기계적 지지 기판을 포함하며, 절연체는 종종 산화규소이다.
"Smart Cut" 이라는 브랜드 또는 "BESOI" 라는 머릿글자 ("Bonded and Etched-Back Silicon on Insulator") 로 각각 알려진 것과 같은 방법은 하나는 리시버 (향후 기계적 지지 기판) 이고 다른 하나는 도너 (이로부터 능동층이 추출됨) 인 2 개의 기판의 접착 결합을 수반한다. 매립된 절연체를 형성하기 위해, 절연체의 전부 또는 일부는 결합되는 2 개의 기판 중 하나 상에 형성되거나 증착될 수 있다.
현재, 절연체의 전체는 특히 최종 매립된 절연체가 얇은 (< 500 nm) 경우 도너 기판 상에 형성된다. 다른 경우에서, 특히 매립된 절연체가 두꺼운 (> 2000 nm) 경우, 도너 기판은 오직 향후 매립된 절연체의 적은 부분 (예를 들어, 200 nm) 을 가져올 수 있고, 나머지 (예를 들어: 1800 nm) 는 지지 기판에 의해 제공된다.
매립된 절연체의 존재는 완성된 SOI 의 변형을 초래한다. 게다가, 예를 들어, 두께 400-800 ㎛ 의 지지체와 10-10,000 nm 의 두께를 갖는 Si 의 능동층 사이의 매립된 Si 산화물 (100-1000 nm) 의 경우, 산화물이 규소와 동일한 열팽창 계수를 갖지 않기 때문에 구조는 대칭이 아니며 변형된다. 이것은 완성된 SOI 기판에 대한 "편향", 즉 변형을 제공하기 위해 이완되는 응력인 응력 하에서 또한 발견된다. 상기 편향은 절연체가 두껍기 때문에 모두 크다.
이 때문의 약한 변형은 사용자에 의해 웨이퍼를 용인가능하게 만든다. 한편, SOI 상에 제조된 부품의 분말도에 따른 특정 변형 (진폭 < 50 ㎛) 을 넘어서는, 문제는 포토리소그래피 단계 동안 일어나거나, 또는 심지어 가능한 한, 로봇에 의한 웨이퍼의 취급에서의 문제가 일어난다.
그러므로 SOI 의 변형은 크지 않으면서 원하는 매립된 절연체 두께를 갖는 SOI 웨이퍼를 제공하는 것이 필요하다. 그러므로 두꺼운 매립된 절연체 및 적은 편향을 갖는 SOI 의 제조는 어렵고, 특정의 예방책 및 방법에 대한 대책을 필요로 한다.
지금까지, 응력, 및 그러므로 편향을 제한하기 위해, 첫번째 해결책은 오직 소량의 산화물만을 제공하는 도너 기판과, 향후 매립된 산화물의 대부분, 또는 이의 전체를 포함하는 리시버를 접착하여 결합함으로써 두꺼운 매립된 절연체를 갖는 SOI 를 제조하는 것으로 이루어진다.
완성된 SOI 의 변형을 피하기 위해, 리시버는 정면 뿐 아니라, 후면 (이것은 예를 들어 열 산화로의 경우) 상에도 산화물을 포함해야만 한다.
상기 후면 산화물은 SOI 제조 방법의 종료시까지 보존되어야만 하는데, 상이한 탈산 단계 (안정화 단계, 가능하게는 박화 단계 후 두번째 단계 후 1 회ㅜ 이상의 탈산) 가 오직 정면 상에서 수행되어야만 하므로 이것은 제약이다.
상기 종류의 방법은 실현가능하나 비싸고, 특정 장비에 의한 두꺼운 매립된 산화물 SOI (오직 정면 상에서의 탈산 등) 의 제조를 강요한다.
게다가, 전자 부품의 제조를 위해 전달된 후면 상에 이러한 산화물이 있는 SOI 는, 또한 사용자로 하여금 오직 정면 상에서 탈산을 수행하도록 한다.
후면 상의 산화물 구조의 변형은 두꺼운 매립된 산화물 SOI 가 리시버 기판의 후면 상에 동일한 산화물 두께를 포함하는 경우 0 일 것이다.
SOI 또는 상기 SOI 상의 부품의 제조 방법 동안 후면 산화물이 부분적으로 제거된 경우, 변형은 다시 매립된 산화물과 후면 상의 산화물 사이의 두께의 차이에 따라 진폭으로 나타난다.
예를 들어, 두께 1,000 nm 의 매립된 산화물 (BOX) 을 갖는 SOI 는 후면 내에 산화물이 존재하지 않는 경우 약 85 ㎛ 의 변형 진폭을 특징으로 한다. 상기 진폭은 500 nm 의 산화물이 후면 내에 방치되는 경우 약 40 ㎛ 로 감소될 수 있다.
그러므로 본 발명은 적용하기에 간단하고 용이하며, 수득된 구조의 변형이 요구에 따라 "조절될" 수 있는, 제조 동안 절연체-상-반도체 유형의 구조 내 응력의 분포를 조절하기 위한 방법을 제안함으로써 상기 과제를 해결하고자 한다.
그러므로, 지지 기판 상의 반전도성 물질의 박층, 지지 기판의 정면 및 후면 각각 상에 존재하는 절연층, 두꺼운 매립된 절연체의 하나 이상의 부분을 형성하는 열연 정면을 포함하고, 이에 따른 제조 방법이 상기 지지 기판 상에 상기 박층의 접착 결합을 진행하는, 제조 동안 절연체-상-반도체 유형의 구조 내 응력 분포를 조절하는 방법은, 결합 전에, 지지 기판의 후면 상의 상기 절연층과 조합하여 지지 기판 상의 매립된 절연체에 의해 발휘되는 응력을 적어도 부분적으로 보상하는 물질인, 탈산을 견디는 구별되는 물질로 상기 지지-기판의 후면 상의 절연층을 피복하는 사실을 특징으로 한다.
이러한 식으로, 지지 기판의 후면 상에 절연층이 지지 기판 상의 매립된 절연체에 의해 발휘되는 응력을 적어도 부분적으로 보상할 뿐 아니라, 탈산을 견디는 물질에 의해 보호된다.
본 명세서 전체에서, 용어 및 표현은 관련된 정의를 가질 것이다:
- 두꺼운 매립된 절연체: 500 nm 이상, 또는 심지어 800 nm 이상의 두께를 갖는 매립된 절연체;
- 탈산을 견디는 물질: 불화수소산 (HF, 0.5% 내지 50%, 우선적으로는 10 내지 20% 의 농도, 및 일반적으로 20 내지 25℃ 의 온도) 에 의한 에칭 속도가 산화규소의 10 배 미만인 물질.
다른 유리하고 비제한적인 특징에 따르면:
- 상기 절연층은 특히 산화물을 포함하고;
- 상기 두꺼운 매립된 절연체는 박층 상에 부가된 절연체 층 및/또는 지지 기판 상에 부가된 절연체 층으로 이루어지고;
- 지지 기판의 후면 상의 절연층 및 두꺼운 매립된 절연체는 상기 기판 상에서 동일한 응력 수준을 발휘하고;
- 지지 기판의 후면 상의 절연층 및 두꺼운 매립된 절연체는 상기 기판 상에서 상이한 응력 수준을 발휘하고;
- 탈산을 견디는 상기 물질로, 상기 지지 기판의 후면을 피복할 뿐 아니라, 다른 면도 피복하여 전체를 캡슐화하도록 하여 진행되고;
- 상기 지지 기판의 정면 상에 탈산을 견디는 상기 물질의 층이 제거되고;
- 탈산을 견디는 상기 물질이 다결정 실리콘, 특히 붕소 또는 인으로 도핑된 것, 예를 들어, 가능하게는 도핑된, 무정형 실리콘 또는 질화규소로부터 선택되고;
- 탈산을 견디는 상기 물질이 다결정 실리콘이고, 상기 지지 기판의 후면 상에 절연층을 피복하기 전에, 상기 지지 기판의 정면 상에서 중간체 절연층의 제거가 진행되고;
- 상기 중간체 절연층은 상기 지지 기판의 후면 상에서 절연층의 형성 동안 수득된 층이고;
- 상기 지지 기판의 정면 상의 상기 절연층은 열 산화에 의해, 또는 다결정 실리콘 상에 및/또는 상기 박층이 통합된 도너 기판 상에 산화물의 증착에 의해 형성되고;
- 상기 지지 기판을 높은 저항률, 즉, 적어도 500 Ω.cm 초과, 우선적으로는 1,000 Ω.cm 초과의 저항률을 부여할 수 있는 처리에 적용한다.
게다가, 본 발명은 지지 기판 상의 반전도성 물질의 박층, 지지 기판의 정면 및 후면 각각 상에 존재하는 절연층, 두꺼운 매립된 절연체의 하나 이상의 부분을 형성하는 정면 상의 층을 포함하는 절연체-상-반도체 유형의 구조에 관한 것으로,
지지 기판의 후면 상의 상기 절연층과 조합하여 지지 기판 상의 매립된 절연체에 의해 발휘되는 응력을 적어도 부분적으로 보상하는 물질인, 탈산을 견디는 구별되는 물질로 이루어진 상기 지지 기판의 후면 상의 절연층을 피복하기 위한 층을 포함하는 사실을 특징으로 한다.
유리하게는, 지지 기판의 정면 및 후면 상의 절연체 층 사이의 두께 차이는 200 나노미터 이하이다.
본 발명의 다른 특징 및 장점은 하기 특정 구현예의 설명을 판독할 때 더욱 명백해 질 것이다. 본 설명은 첨부된 도면을 참조로 하여 참조될 것이다:
- 도 1-3 은 각각 3 가지 상이한 응력 조건으로 예증된 본 발명에 따른 구조의 단면도이고;
- 도 4 는 구조의 추가의 대안의 단면도이고;
- 도 5A-5J 는 도 1 의 구조가 수득될 수 있는 단계의 간략화된 도이다.
- 도 1-3 은 각각 3 가지 상이한 응력 조건으로 예증된 본 발명에 따른 구조의 단면도이고;
- 도 4 는 구조의 추가의 대안의 단면도이고;
- 도 5A-5J 는 도 1 의 구조가 수득될 수 있는 단계의 간략화된 도이다.
본 발명에 따른 구조는 도 1 에 시각화된다. 기계적 지지 기판 (1) 상에, SOI 는 두께 EBOX 의 매립된 절연체 (2) 및 반전도성 물질 층 (3) 을 포함한다.
지지 기판 아래에, 두께 EBS 의 캡슐화된 절연체 (4) 는 상기 지지체와 절연체 (4) 를 에칭 또는 탈산으로부터 보호하는 층 (5) 사이에 위치한다.
이렇게 형성된 SOI 의 변형은 절연체 (2) 및 (4) 의 층의 두께와 응력을 선택함으로써 조절된다. 응력이 동일한 경우에는, EBS = EBOX 인 경우 변형은 0 에 가깝다 (도 1).
SOI 상의 부품의 제조 방법에서 후속하여 일어나는 변형을 예측하기 위해, 작업자는 0 이 아닌 변형, 즉, 양성 편향 (EBS < EBOX, 도 2 에 제시되는 바와 같이 SOI 가 볼록한 경우) 또는 음성 편향 (EBS > EBOX, 도 3 에 제시되는 바와 같이 SOI 가 오목한 경우) 을 갖는 SOI 를 필요로 할 수 있다.
절연체 층 (2) 및 (4) 가 동일한 응력 수준을 갖지 않는 경우에는, 원하는 변형을 획득하기 위해 층 (4) 의 두께를 조절하기 위해 상기 응력을 고려할 수 있다. 또한, 후면 상의 절연체 내에 캡슐화된 층 (5) 가 SOI 의 변형에 기여하는 경우, 층 (4) 및 (5) 의 두께는 또한 교정될 수 있다.
도 1 에 예증된 구조가 수득될 수 있는 방법의 상이한 단계가 도 5A-5J 에 예증된다.
여기서, 이것은 지지 및 도너 기판 모두가 산화규소 절연체를 갖는 규소가 있는 구조이다.
실리콘 내 지지 기판 (1) 이 도 5A 에 예증되고, 이의 정면 및 후면은 참조 (10) 및 (11) 에 의해 명시된다.
절연체 (40) 의 형성 단계가 도 5B 에 예증되고, 이것은 전형적으로 지지 기판의 열 산화에 의해, 또는 추가로 특히 저압화학 기상증착 (Low chemical Pressure Vapor Deposition: LPCVD) 기술에 의해 박층을 증착시킴으로써 형성된다.
지지 기판 (1) 의 후면 상에 상기 단계에서 형성된 산화물은 향후 능동층 아래에 형성될 것인 향후 매립된 산화물과 동일한 두께를 갖는다.
도 5C 에 예증되는 바와 같이, 이것은 지지 기판 (1) 의 정면 (10) 상에서만 탈산으로 진행된다.
도 5D 에 제시되는 바와 같이, 그 다음 캡슐화 층 (50) 의 증착은 지지 기판의 모든 표면 상에서, 예를 들어 상기 LPCVD 기술로 수행되고, 그 다음 도 5E 에 제시된 바와 같이 지지 기판의 정면 상에서 상기 층을 제거하여 진행된다.
캡슐화 층 (50) 에 대해 사용된 물질은 예를 들어 다결정 실리콘, 무정형 실리콘의 층, 또는 추가의 질화규소의 층일 수 있다.
도너 기판 (30) 을 도 5F 에 예증한다.
도 5G 에 제시되는 바와 같이, 지지 기판 (1) 아래의 매립된 산화물과 동일한 두께를 갖는 산화물 (20) 을 형성하도록 열 산화를 진행하여, 유사-0 변형을 갖는 완성된 구조를 수득한다.
취성 영역 (300) 을 형성하기 위한 도너 기판 내 이온 주입 단계가 도 5H 에 예증된다.
그 다음, 도너 기판 (30) 의 턴-오버 및 지지 기판 (1) 상의 분자 부착에 의한 결합을 진행한다.
그 다음 이것을 지지 기판 (1), 반전도성 물질 층 (3) 및 이의 절연체 (20) 상에 수송하기 위해, 취성 영역 (300) 을 따라 도너 기판 (30) 의 균열을 진행한다.
마지막으로, 도 5J 에 예증된 구조를 수득하기 위해 불화수소산 (HF) 의 1 또는 여러 개의 팬 내 침지에 의해 특히 탈산을 적용함으로써 구조를 완성하는 단계를 진행한다.
SOI 를 완성하기 위한 상기 단계 동안 (박층 수송 후 단계), HF 배스를 포함하는 1 이상의 세정 작업이 지지 기판의 정면 상에서 산화물을 제거하기 위해 사용된다.
상기 침지 동안, 이의 후면은 또한 HF 에 의해 에칭에 노출된다.
그러나, 캡슐화 층의 존재로 인해, 이것은 전혀 또는 거의 에칭되지 않는다.
그러므로, LPCVD 에 의해 수득된 질화물 층의 HF 에 의한 에칭 속도는 열적 산화물의 속도보다 약 30 배 느리다. 무정질 또는 다결정 실리콘 층의 에칭 속도는 동일한 조건 하에서 유사-0 이다. 적어도 10 의 선택성으로부터, 상기 언급된 바와 같이, 물질이 탈산을 견디는 것으로 고려될 수 있다.
본 발명에 따른 구조에 대한 대안은 도 4 에 예증되고, 이것은 높은 저항률을 갖는다. 이것은 매립된 산화물 (2) 아래에 다결정 실리콘 층 (5') 을 포함하고, 1,000 nm 의 두께를 갖는 매립된 산화물에도 불구하고 0 변형을 갖고, 이것은 지지 기판 (1) 의 후면 상의 산화물 층 (4) 에 의한 것이고, 이것은 다결정 실리콘 (5) 의 층 아래에 캡슐화된다.
상기 구조에 대한 제조 기술은 상기 기재된 것과 실질적으로 동일하다.
그러나, 지지 기판을 고도로 저항적 (500 Ω.cm 초과, 우선적으로는 1,000 Ω.cm 초과의 저항률) 이 되도록 미리 열 처리에 적용하였다.
게다가, 이것은 이의 모든 면 상에 800 nm 의 두께를 갖는 산화물을 생성하도록 열 산화를 겪는다.
이의 정면의 탈산 후, 1 마이크로미터의 두께에 걸쳐, 모든 면 상의 다결정 실리콘의 LPCVD 증착을 진행한다.
유사-0 변형을 갖는 완성된 구조를 수득하도록, 800 nm 의 산화물 층, 즉, 지지 기판 아래에 이미 형성된 산화물과 동일한 두께를 갖는 산화물 층을 형성하도록 이에 의해 도너 기판의 열 산화가 달성된다.
그렇게 수득된 구조는 최소 변형을 확보하는 후면 상의 매립된 산화물 (4) 로부터 이점이 있고, 이것은 반전도성 물질 층 (3) 아래에 매립된 산화물 (2) 에 의해 야기될 것인 응력을 보상한다.
증착된 다결정 실리콘 (5) 및 (5') 은, 매립된 산화물 (2) 아래에 무선주파수 범위 내 구조의 전기 성능을 추가로 향상시키는 층 (5') 을 제공하도록 실질적으로 순수하다 (1 cm2 당 1 x 1015 원자 미만의 잔류 도핑층).
또한, 지지 기판의 후면 상의 다결정 실리콘 층 (5) 으로는, 구조의 완성 동안 산화물 층 (4) 을 에칭으로부터 보호하는 것 및 구조의 부품의 제조 방법의 종결시까지 이의 보호를 지속하는 것이 가능하다.
도면에 제시되지 않은 또다른 예시적 구현예에서, 1,800 nm 의 두께에 걸쳐 지지 기판의 열 산화를 진행한다.
그 다음 지지 기판의 모든 면 상에서 무정형 실리콘 (1 ㎛) 의 증착, 및 그 후 이의 정면 상에서 상기 무정형 실리콘의 제거를 진행한다.
200 nm 의 두께 상에 도너 기판의 열 산화를 적용한다.
최종적으로, 상기 기판 모두에 의해 상기 언급된 Smart-Cut 기술에 의한 SOI 의 제조를 진행한다.
이것은 총 두께 2 ㎛ 의 매립된 산화물 및 무정형 실리콘에 의해 캡슐화된 1.8 ㎛ 의 후면 상의 산화물에 의해 특징화된다. 이에 의해 수득된 SOI 는 전형적으로 20 ㎛ 의 편향 (약간 볼록함) 을 갖는다. 상기 변형은 산화물이 지지 기판의 후면 상에서 캡슐화되지 않은 경우 200 ㎛ 의 크기를 가질 것이다.
Claims (14)
- 지지 기판 (1) 상의 반전도성 물질의 박층 (3), 지지 기판 (1) 의 정면 (10) 및 후면 (11) 각각 상에 존재하는 절연층 (2, 4), 매립된 절연체 (BOX) 의 하나 이상의 부분을 형성하는 정면 상의 절연층 (2) 을 포함하고, 이에 따른 제조 방법이 상기 지지 기판 (1) 상에 상기 박층 (3) 의 접착 결합을 진행하는, 제조 동안 절연체-상-반도체 유형의 구조 내 응력 분포를 조절하는 방법으로써,
접착 결합 전에, 지지 기판의 후면 (11) 상의 상기 절연층 (4) 과 조합하여 지지 기판 (1) 상의 매립된 절연체 (BOX) 에 의해 발휘되는 응력을 적어도 부분적으로 보상하는 물질인, 탈산을 견디는 구별되는 물질 (5) 로 상기 지지-기판의 후면 상의 절연층 (4) 을 피복하며,
탈산을 견디는 상기 물질 (5) 은 다결정 실리콘이고, 상기 지지 기판 (1) 의 후면 (11) 상에 절연층 (4) 을 피복하기 전에, 상기 지지 기판 (1) 의 정면 (10) 상에서 중간체 절연층의 제거가 진행되는 것을 특징으로 하는 방법. - 제 1 항에 있어서, 상기 절연층 (2, 4) 은 산화물을 포함하는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 매립된 절연체 (BOX) 는 박층 (3) 상에 부가된 절연체 층 (2) 또는 지지층 (1) 상에 부가된 절연체 층으로 이루어지는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 지지 기판 (1) 의 후면 (11) 상의 절연층 (4) 및 매립된 절연체 (BOX) 는 상기 기판 (1) 상에 동일한 응력 수준을 발휘하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 지지 기판 (1) 의 후면 (11) 상의 절연층 (4) 및 매립된 절연체 (BOX) 는 상기 기판 (1) 상에 상이한 응력 수준을 발휘하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 탈산을 견디는 상기 물질 (5) 로, 상기 지지 기판 (1) 의 후면 (11) 을 피복할 뿐 아니라, 다른 면도 피복하여, 이를 전체적으로 캡슐화하도록 하여 진행되는 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 상기 지지 기판 (1) 의 정면 (10) 상의 탈산을 견디는 상기 물질 (5) 의 층이 제거되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 탈산을 견디는 상기 물질 (5) 은 붕소 또는 인으로 도핑된 것을 특징으로 하는 방법.
- 삭제
- 제 1 항에 있어서, 상기 중간체 절연층이 상기 지지 기판 (1) 의 후면 상의 절연층 (4) 의 형성 동안 수득된 층인 것을 특징으로 하는 방법.
- 제 10 항에 있어서, 상기 지지 기판 (1) 의 정면 상의 상기 절연층 (2) 은 열 산화에 의해 형성되거나, 또는 다결정 실리콘 상에서의 또는 상기 박층 (3) 이 통합된 도너 기판 (30) 상에서의 산화물의 증착에 의해 형성되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 지지 기판 (1) 을 높은 저항률 즉, 적어도 500 Ω.cm 초과의 저항률을 부여할 수 있는 처리에 적용하는 것을 특징으로 하는 방법.
- 지지 기판 (1) 상의 반전도성 물질의 박층 (3), 지지 기판 (1) 의 정면 (10) 및 후면 (11) 각각 상에 존재하는 절연층 (2, 4), 매립된 절연체 (BOX) 의 하나 이상의 부분을 형성하는 정면 (11) 상의 층을 포함하는 절연체-상-반도체 유형의 구조로써,
지지 기판 (1) 의 후면 상의 상기 절연층 (4) 과 조합하여 지지 기판 (1) 상의 매립된 절연체 (BOX) 에 의해 발휘되는 응력을 적어도 부분적으로 보상하는 물질인, 탈산을 견디는 구별되는 물질로 이루어진 상기 지지 기판 (1) 의 후면 (11) 상의 절연층 (4) 을 피복하기 위한 층을 포함하는 것을 특징으로 하는 구조. - 제 13 항에 있어서, 지지 기판 (1) 의 정면 (10) 및 후면 (11) 상의 절연체 (2) 의 층 사이의 두께 차이가 200 나노미터 이하인 것을 특징으로 하는 구조.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0957662A FR2952224B1 (fr) | 2009-10-30 | 2009-10-30 | Procede de controle de la repartition des contraintes dans une structure de type semi-conducteur sur isolant et structure correspondante. |
FR0957662 | 2009-10-30 | ||
PCT/EP2010/064604 WO2011051078A1 (en) | 2009-10-30 | 2010-09-30 | Method for controlling the distribution of stresses in a semiconductor-on-insulator type structure and corresponding structure. |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20120069753A KR20120069753A (ko) | 2012-06-28 |
KR101352483B1 true KR101352483B1 (ko) | 2014-01-17 |
Family
ID=41571700
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020127011161A KR101352483B1 (ko) | 2009-10-30 | 2010-09-30 | 절연체-상-반도체 유형의 구조 내 응력 분포의 조절을 위한 방법 및 상응하는 구조 |
Country Status (8)
Country | Link |
---|---|
US (1) | US20120223419A1 (ko) |
EP (1) | EP2494593B1 (ko) |
JP (1) | JP2013509697A (ko) |
KR (1) | KR101352483B1 (ko) |
CN (1) | CN102598243A (ko) |
FR (1) | FR2952224B1 (ko) |
TW (1) | TW201123282A (ko) |
WO (1) | WO2011051078A1 (ko) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103523738B (zh) | 2012-07-06 | 2016-07-06 | 无锡华润上华半导体有限公司 | 微机电系统薄片及其制备方法 |
FR2999801B1 (fr) | 2012-12-14 | 2014-12-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure |
CN105712286B (zh) * | 2014-12-02 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | Mems器件的制作方法 |
FR3064398B1 (fr) * | 2017-03-21 | 2019-06-07 | Soitec | Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure |
CN110544668B (zh) * | 2018-05-28 | 2022-03-25 | 沈阳硅基科技有限公司 | 一种通过贴膜改变soi边缘stir的方法 |
FR3091620B1 (fr) * | 2019-01-07 | 2021-01-29 | Commissariat Energie Atomique | Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture |
KR102055543B1 (ko) | 2019-04-30 | 2019-12-13 | 동빈 박 | 개폐 시스템을 포함하는 공기터널이 형성된 라이더 슈트 |
KR20220111965A (ko) | 2021-02-03 | 2022-08-10 | 최동민 | 오토바이 레이싱 에어백 전신 슈트 |
FR3132383A1 (fr) * | 2022-01-31 | 2023-08-04 | Soitec | Procédé de fabrication d’une structure de type double semi-conducteur sur isolant |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6468923B1 (en) * | 1999-03-26 | 2002-10-22 | Canon Kabushiki Kaisha | Method of producing semiconductor member |
JP2006179887A (ja) * | 2004-11-26 | 2006-07-06 | Applied Materials Inc | シリコン・オン・インシュレータ搬送ウエハのエッジ除去 |
JP2006270039A (ja) * | 2005-02-28 | 2006-10-05 | Shin Etsu Handotai Co Ltd | 貼り合わせウエーハの製造方法及び貼り合わせウエーハ |
JP2009088497A (ja) | 2007-09-14 | 2009-04-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3516803A (en) * | 1966-10-06 | 1970-06-23 | Texas Instruments Inc | Method for the purification of trichlorosilane |
US6057212A (en) * | 1998-05-04 | 2000-05-02 | International Business Machines Corporation | Method for making bonded metal back-plane substrates |
JPH11345954A (ja) * | 1998-05-29 | 1999-12-14 | Shin Etsu Handotai Co Ltd | 半導体基板及びその製造方法 |
US6331473B1 (en) * | 1998-12-29 | 2001-12-18 | Seiko Epson Corporation | SOI substrate, method for making the same, semiconductive device and liquid crystal panel using the same |
US6365465B1 (en) * | 1999-03-19 | 2002-04-02 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques |
US20030227057A1 (en) * | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
JP2004071939A (ja) * | 2002-08-08 | 2004-03-04 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2004193515A (ja) * | 2002-12-13 | 2004-07-08 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法 |
EP1677344B1 (en) * | 2003-10-21 | 2013-11-06 | SUMCO Corporation | Process for producing high resistivity silicon wafer, and process for producing epitaxial wafer and soi wafer |
DE102004048626B3 (de) * | 2004-10-06 | 2006-04-13 | X-Fab Semiconductor Foundries Ag | Oxidationsverfahren von Siliziumscheiben zur Reduzierung von mechanischen Spannungen |
WO2006092886A1 (ja) * | 2005-02-28 | 2006-09-08 | Shin-Etsu Handotai Co., Ltd. | 貼り合わせウエーハの製造方法及び貼り合わせウエーハ |
FR2928775B1 (fr) * | 2008-03-11 | 2011-12-09 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat de type semiconducteur sur isolant |
-
2009
- 2009-10-30 FR FR0957662A patent/FR2952224B1/fr active Active
-
2010
- 2010-09-30 JP JP2012535721A patent/JP2013509697A/ja active Pending
- 2010-09-30 WO PCT/EP2010/064604 patent/WO2011051078A1/en active Application Filing
- 2010-09-30 EP EP10762645.9A patent/EP2494593B1/en active Active
- 2010-09-30 CN CN2010800484866A patent/CN102598243A/zh active Pending
- 2010-09-30 KR KR1020127011161A patent/KR101352483B1/ko active IP Right Grant
- 2010-10-06 TW TW099133963A patent/TW201123282A/zh unknown
-
2012
- 2012-04-27 US US13/458,817 patent/US20120223419A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6468923B1 (en) * | 1999-03-26 | 2002-10-22 | Canon Kabushiki Kaisha | Method of producing semiconductor member |
JP2006179887A (ja) * | 2004-11-26 | 2006-07-06 | Applied Materials Inc | シリコン・オン・インシュレータ搬送ウエハのエッジ除去 |
JP2006270039A (ja) * | 2005-02-28 | 2006-10-05 | Shin Etsu Handotai Co Ltd | 貼り合わせウエーハの製造方法及び貼り合わせウエーハ |
JP2009088497A (ja) | 2007-09-14 | 2009-04-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
Also Published As
Publication number | Publication date |
---|---|
FR2952224A1 (fr) | 2011-05-06 |
WO2011051078A1 (en) | 2011-05-05 |
KR20120069753A (ko) | 2012-06-28 |
EP2494593A1 (en) | 2012-09-05 |
CN102598243A (zh) | 2012-07-18 |
US20120223419A1 (en) | 2012-09-06 |
JP2013509697A (ja) | 2013-03-14 |
FR2952224B1 (fr) | 2012-04-20 |
EP2494593B1 (en) | 2013-11-06 |
TW201123282A (en) | 2011-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101352483B1 (ko) | 절연체-상-반도체 유형의 구조 내 응력 분포의 조절을 위한 방법 및 상응하는 구조 | |
TWI823763B (zh) | 工程基板結構 | |
US8067298B2 (en) | Relaxation of a strained material layer with application of a stiffener | |
US8664084B2 (en) | Method for making a thin-film element | |
US11728207B2 (en) | Method for fabricating a strained semiconductor-on-insulator substrate | |
WO2005124865A1 (ja) | 貼り合わせウェーハの製造方法 | |
KR20160143693A (ko) | 접합 soi 웨이퍼의 제조방법 및 접합 soi 웨이퍼 | |
US8505197B2 (en) | Methods of fabricating multilayer substrates | |
KR101722401B1 (ko) | 접합 웨이퍼의 제조 방법 | |
EP3459106B1 (en) | Method for fabricating a strained semiconductor-on-insulator substrate | |
US20120280367A1 (en) | Method for manufacturing a semiconductor substrate | |
US20110165758A1 (en) | Method for making a structure comprising a step for implanting ions in order to stabilize the adhesive bonding interface | |
KR20120117843A (ko) | 다층 결정질 구조물의 제조 방법 | |
US20210366763A1 (en) | Semiconductor on insulator structure for a front side type imager | |
US7064072B1 (en) | Method for fabricating trench isolation | |
US20080268621A1 (en) | Method for manufacturing compound material wafer and corresponding compound material wafer | |
KR100751619B1 (ko) | 화학적 처리에 대한 보호층을 포함하는 구조체 제조방법 | |
EP1542275A1 (en) | A method for improving the quality of a heterostructure | |
EP2040285A1 (en) | Method for fabricating a mixed orientation substrate | |
US9799549B2 (en) | Process for manufacturing a composite structure | |
JP2008532328A (ja) | 半導体材料の少なくとも1つの厚い層を含むヘテロ構造の製造方法 | |
US20240030061A1 (en) | Donor substrate for the transfer of a thin layer and associated transfer method | |
CN112382559B (zh) | 一种异质薄膜结构及其制备方法 | |
US20230215760A1 (en) | Method for manufacturing a semiconductor-on-insulator substrate for radiofrequency applications | |
JP3079532B2 (ja) | 半導体基板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20190102 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20200102 Year of fee payment: 7 |