KR101530230B1 - Ｓｏｉ 기판의 제작 방법 및 반도체 장치의 제작 방법 - Google Patents

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Abstract

본 발명은, 유리 기판 등 내열 온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 단결정 반도체층을 구비한 SOI 기판의 제작 방법을 제공하는 것을 목적의 하나로 한다. 또한, 상술한 바와 같은 SOI 기판을 사용한 신뢰성이 높은 반도체 장치를 제작하는 것을 목적의 하나로 한다.
반도체 기판으로부터 분리되고, 절연 표면을 가지는 지지(支持) 기판에 접합(接合)된 반도체층에 전자파를 조사(照射)하고, 전자파가 조사된 반도체층 표면에 연마 처리를 행한다. 전자파의 조사에 의하여 반도체층의 적어도 일부분의 영역을 용해시켜, 반도체층 중의 결정 결함을 저감시킬 수 있다. 또한, 연마 처리에 의하여 반도체층 표면을 연마함으로써, 평탄화시킬 수 있다. 따라서, 전자파의 조사와 연마 처리에 의하여, 결정 결함이 저감되고, 또 평탄성도 높은 반도체층을 가지는 SOI 기판을 제작할 수 있다.
Figure 112008043898903-pat00001
SOI, 취화층, 조사, 연마, 결함

Description

ＳＯＩ 기판의 제작 방법 및 반도체 장치의 제작 방법{METHOD OF MANUFACTURING AN SOI SUBSTRATE AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 절연 표면에 반도체층이 형성된, 소위, SOI(Silicon on Insulator) 구조를 가지는 SOI 기판의 제작 방법 및 SOI 구조를 가지는 반도체 장치의 제작 방법에 관한 것이다.
단결정 반도체의 잉곳(ingot)을 얇게 슬라이스하여 제작되는 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체층을 형성한 실리콘 온 인슐레이터(silicon on insulator)(이하, 「SOI」라고 함)라고 불리는 반도체 기판을 사용한 집적 회로가 개발되고 있다. SOI 기판을 사용한 집적 회로는 트랜지스터의 드레인과 기판 사이에 있어서의 기생(寄生) 용량이 저감되어, 반도체 집적 회로의 성능을 향상시키는 것으로서 주목을 받고 있다.
SOI 기판을 제작하는 방법으로서는, 수소 이온 주입 박리법이 알려져 있다(예를 들어, 특허문헌 1 참조). 수소 이온 주입 박리법은, 실리콘 웨이퍼에 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 취약(脆弱)층을 형성하고, 상기 취약층을 분리 면으로 함으로써, 다른 실리콘 웨이퍼에 얇은 실리콘층(SOI층)을 접합한다. 또한, 실리콘층을 박리하기 위한 열 처리에 덧붙여, 산화성 분위기에서 실리콘층에 산화막을 형성한 후에 상기 산화막을 제거하고, 다음에 1000℃ 내지 1300℃의 열 처리를 행함으로써 접합 강도를 높일 필요가 있다고 한다.
또한, 고(高)내열성 유리 등의 절연 기판에 실리콘층을 형성한 반도체 장치가 개시된다(예를 들어, 특허문헌 2 참조). 이 반도체 장치는, 변형점(strain point)이 750℃ 이상인 결정화 유리의 전면을 절연성 실리콘막으로 보호하고, 수소 이온 주입 박리법에 의하여 얻어지는 실리콘층을 상기 절연성 실리콘막 위에 고착하는 구성을 가진다.
[특허문헌 1] 특개2000-124092호 공보
[특허문헌 2] 특개평11-163363호 공보
또한, 취화층(embrittlement layer)을 형성하기 위하여 행하는 이온 조사 공정에 있어서, 실리콘층은 조사되는 이온으로 인하여 데미지를 받는다. 상기 실리콘층과 지지 기판의 접합 강도를 높이는 열 처리에 있어서, 이온 조사 공정으로 인한 실리콘층의 데미지의 회복도 행한다.
그러나, 지지 기판에 유리 기판 등 내열 온도가 낮은 기판을 사용하는 경우, 1000℃ 이상의 열 처리를 행할 수 없어서, 상기 이온 조사 공정으로 인한 실리콘층의 데미지를 충분히 회복할 수 없었다.
이러한 문제점을 감안하여, 유리 기판 등 내열 온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 반도체층을 구비한 SOI 기판의 제작 방법을 제공하는 것을 목적의 하나로 한다. 또한, 상술한 바와 같은 SOI 기판을 사용한 신뢰성이 높은 반도체 장치를 제작하는 것을 목적의 하나로 한다.
SOI 기판의 제작에 있어서, 반도체 기판으로부터 분리되고, 절연 표면을 가지는 지지 기판에 접합된 반도체층에 전자파를 조사하고, 전자파가 조사된 반도체 표면에 연마 처리를 행한다.
전자파의 조사에 의하여 반도체층의 적어도 일부분의 영역을 용해시키고, 반도체층 중의 결정 결함을 저감시킬 수 있다. 전자파의 조사 처리를 사용함으로써, 지지 기판의 온도 상승이 억제되기 때문에, 유리 기판과 같은 내열성이 낮은 기판 을 지지 기판에 사용할 수 있게 된다. 따라서, 반도체층에의 이온 조사 공정에 의하여 야기되는 반도체층의 데미지를 충분히 회복시킬 수 있다.
또한, 연마 처리에 의하여 반도체층 표면을 연마함으로써, 평탄화시킬 수 있다. 따라서, 전자파의 조사와 연마 처리에 의하여, 결정 결함이 저감되고, 또 평탄성도 높은 반도체층을 가지는 SOI 기판을 제작할 수 있다.
또한, 전자파를 조사하기 전에도 반도체층 표면에 연마 처리를 행하여도 좋다. 연마 처리에 의하여, 반도체층 표면의 평탄화와 반도체층의 막 두께를 제어할 수 있다. 반도체층 표면을 평탄화함으로써, 전자파의 조사 공정에 있어서 반도체층의 열 용량을 균일화할 수 있고, 균일한 가열 냉각 과정, 또는 균일한 용해 및 응고 과정을 거침으로써, 모두 같은 질의 결정을 형성할 수 있다. 또한, 반도체층의 막 두께를, 전자파의 에너지를 흡수하는 적절한 값으로 함으로써, 효율 좋게 반도체층에 에너지를 줄 수 있다. 또한, 반도체층 표면은 결정 결함이 많기 때문에, 결정 결함이 많은 표면을 제거함으로써, 전자파를 조사한 후의 반도체층 중의 결정 결함을 저감할 수 있다.
전자파를 조사하기 전의 반도체층의 평탄화와 막 두께의 제어는, 연마 처리 대신에 에칭 처리에 의하여 행하여도 좋다. 또한, 본 명세서에 있어서, 연마 처리를 복수 행하는 경우, 전자파를 조사하기 전의 연마 처리를 제 1 연마 처리, 전자파를 조사한 후의 연마 처리를 제 2 연마 처리라고 부른다.
연마 처리로서는, 화학적 기계 연마(Chemical Mechanical Polishing: CMP)법이나 액체젯 연마법을 사용할 수 있다.
전자파는 반도체층에 높은 에너지를 줄 수 있는 것이라면 좋다. 바람직하게는, 레이저 광을 사용할 수 있다. 또한, 램프 광 등의 강한 광을 사용하여도 좋다. 램프 광을 사용하여 RTA법보다 짧은 시간인 1초 이하의 열 처리 방법, 예를 들어, 스파이크 어닐링, 플래시 어닐링을 행할 수 있다. 이 스파이크 어닐링 처리는, 가열 램프의 고열 출력에 의하여 기판을 급속히(급준하게) 가열하고, 소정의 온도에 도달한 후, 즉시 가열을 정지하고 기판을 급속히 냉각하는 방법이다. 전자파의 파장은 190nm 내지 600nm로 하면 좋다.
지지 기판에, 반도체층을 접합할 때, 접합을 형성하는 면의 한쪽 또는 양쪽에, 바람직하게는 유기 실란을 원재료로 하여 성막한 산화실리콘막을 형성하고, 접합면을 가지는(접합을 형성하는) 절연층(접합층(bonding layer)이라고도 한다)으로서 사용할 수 있다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 트리메틸실란(TMS: (CH3)3SiH), 테트라메틸실란(화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식 SiH(OC2H5)3), 트리스디메틸아미노실란(화학식 SiH(N(CH3)2)3) 등의 실리콘 함유 화합물이 적용된다. 즉, 지지 기판에 반도체층을 접합하는 구조에 있어서, 평활면(平滑面)을 가지고 친수성(親水性) 표면을 형성하는 층을 접합면으로서 형성한다.
또한, 본 명세서에 있어서의 화학 기상 성장(CVD; Chemical Vapor Deposition)법은, 플라즈마 CVD법, 열 CVD법, 광CVD법을 범주에 포함하는 것으로 한다.
또한, 접합면을 가지는 절연층이 되는 산화실리콘막은, 모노실란, 디실란, 또는 트리실란을 원료 가스에 사용하여 화학 기상 성장법에 의하여 형성할 수도 있다. 또한, 접합면을 가지는 절연층이 되는 산화실리콘막은 열 산화막이라도 좋고, 염소를 포함하면 바람직하다.
지지 기판에 접합되는 반도체층은, 반도체 기판에 형성된 취화층에서 벽개하고 박리함으로써 얻어진다. 취화층은 수소, 헬륨 또는 불소로 대표되는 할로겐의 이온을 조사함으로써 형성할 수 있다. 이 경우, 하나 또는 복수의 동일한 원자로 이루어지는 질량이 다른 이온을 조사하여도 좋다. 수소 이온을 조사하는 경우에는, H+ 이온, H2 + 이온, H3 + 이온을 포함시킴과 함께, H3 + 이온의 비율을 높이는 것이 바람직하다.
지지 기판에는, 지지 기판으로부터 불순물 원소가 확산하는 것을 방지하는 질화실리콘막 또는 질화산화실리콘막을 블로킹층(배리어층이라고도 함)으로서 형성하여도 좋다. 또한 응력을 완화하는 작용이 있는 절연막으로서 산화질화실리콘막을 조합하여도 좋다.
또한, 산화질화실리콘막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많고, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50atoms% 내지 70atoms%, 질소가 0.5atoms% 내지 15atoms%, Si 이 25atoms% 내지 35atoms%, 수소가 0.1atoms% 내지 10atoms%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화실리콘막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많고, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5atoms% 내지 30atoms%, 질소가 20atoms% 내지 55atoms%, Si이 25atoms% 내지 35atoms%, 수소가 10atoms% 내지 30atoms%의 범위로 포함되는 것을 가리킨다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100atoms%로 하였을 때, 질소, 산소, Si 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
또한, 반도체 기판과 접합면을 가지는 절연층 사이에, 보호층을 형성하여도 좋다. 보호층은, 질화실리콘층, 산화실리콘층, 질화산화실리콘층, 또는 산화질화실리콘층 중에서 선택된 한 층 또는 복수의 층으로 이루어지는 적층 구조에 의하여 형성할 수 있다. 이들 층은, 반도체 기판에 취화층이 형성되기 전에 반도체 기판 위에 형성할 수 있다. 또한, 반도체 기판에 취화층을 형성한 후에 반도체 기판 위에 형성하여도 좋다.
본 발명의 SOI 기판의 제작 방법의 일 형태는, 반도체 기판의 하나의 표면으로부터 이온을 조사함으로써, 반도체 기판의 하나의 표면으로부터 일정한 깊이에 취화층을 형성하고, 반도체 기판의 하나의 표면 위, 또는 지지 기판 위의 어느 한쪽에 절연층을 형성하고, 반도체 기판과 지지 기판이 절연층을 사이에 끼워 겹쳐진 상태에서, 취화층에 균열을 생기게 하여, 반도체 기판을 취화층에서 분리시키는 열 처리를 행함으로써, 반도체층을 지지 기판에 형성하고, 반도체층에 전자파를 조사 하고, 전자파를 조사한 반도체층 표면에 연마 처리를 행한다.
본 발명의 SOI 기판의 제작 방법에 일 형태는, 반도체 기판의 하나의 표면 위에 절연층을 형성하고, 반도체 기판에, 반도체 기판의 하나의 표면 위에 형성된 절연층으로부터 이온을 조사하고, 반도체 기판의 하나의 표면 위에 형성된 절연층으로부터 이온을 조사하여, 반도체 기판의 하나의 표면으로부터 일정한 깊이에 취화층을 형성하고, 반도체 기판과 지지 기판이 절연층을 사이에 끼워 겹쳐진 상태에서, 취화층에 균열을 생기게 하여, 반도체 기판을 취화층에서 분리시키는 열 처리는 행함으로써, 반도체층을 지지 기판 위에 형성하고, 반도체층에 전자파를 조사하고, 전자파를 조사한 반도체층 표면에 연마 처리를 행한다.
본 발명의 SOI 기판의 제작 방법의 일 형태는, 반도체 기판의 하나의 표면으로부터 이온을 조사함으로써, 반도체 기판의 하나의 표면으로부터 일정한 깊이에 취화층을 형성하고, 반도체 기판의 하나의 표면 위, 또는 지지 기판의 어느 한쪽에 절연층을 형성하고, 반도체 기판과 지지 기판이 절연층을 사이에 끼워 겹쳐진 상태에서, 취화층에 균열을 생기게 하여, 반도체 기판을 취화층에서 분리하는 열 처리를 행함으로써, 반도체층을 지지 기판 위에 형성하고, 반도체층 표면에 제 1 연마 처리를 행하고, 제 1 연마 처리를 행한 반도체층에 전자파를 조사하고, 전자파를 조사한 반도체층 표면에 제 2 연마 처리를 행한다.
본 발명의 SOI 기판의 제작 방법의 일 형태는, 반도체 기판의 하나의 표면 위에 절연층을 형성하고, 반도체 기판에, 반도체 기판의 하나의 표면 위에 형성된 절연층으로부터 이온을 조사하여, 반도체 기판의 하나의 표면으로부터 일정한 깊이 에 취화층을 형성하고, 반도체 기판과 지지 기판이 절연층을 사이에 끼워 겹쳐진 상태에서, 취화층에 균열을 생기게 하여, 반도체 기판을 취화층에서 분리하는 열 처리를 행함으로써, 반도체층을 지지 기판 위에 형성하고, 반도체층 표면에 제 1 연마 처리를 행하고, 제 1 연마 처리를 행한 반도체층에 전자파를 조사하고, 전자파를 조사한 반도체층 표면에 제 2 연마 처리를 행한다.
본 발명의 SOI 기판의 제작 방법의 일 형태는, 반도체 기판의 하나의 표면으로부터 이온을 조사하여, 반도체 기판의 하나의 표면으로부터 일정한 깊이에 취화층을 형성하고, 반도체 기판의 하나의 표면 위, 또는 지지 기판 위의 어느 한 쪽에 절연층을 형성하고, 반도체 기판과 지지 기판이 절연층을 사이에 끼워 겹쳐진 상태에서, 취화층에 균열을 생기게 하여, 반도체 기판을 취화층에서 분리하는 열 처리를 행함으로써, 반도체층을 지지 기판 위에 형성하고, 반도체층 표면에 에칭 처리를 행하고, 에칭 처리를 행한 반도체층에 전자파를 조사하고, 전자파를 조사한 반도체층 표면에 연마 처리를 행한다.
본 발명의 SOI 기판의 제작 방법의 일 형태는, 반도체 기판의 하나의 표면 위에 절연층을 형성하고, 반도체 기판에, 반도체 기판의 하나의 표면 위에 형성된 절연층으로부터 이온을 조사하여, 반도체 기판의 하나의 표면으로부터 일정한 깊이에 취화층을 형성하고, 반도체 기판과 지지 기판이 절연층을 사이에 끼워 겹쳐진 상태에서, 취화층에 균열을 생기게 하여, 반도체 기판을 취화층에서 분리하는 열 처리를 행함으로써, 반도체층을 지지 기판 위에 형성하고, 반도체층 표면에 에칭 처리를 행하고, 에칭 처리를 행한 반도체층에 전자파를 조사하고, 전자파를 조사한 반도체층 표면에 연마 처리를 행한다.
상기 SOI 기판의 제작 방법에 있어서 형성하는 반도체층을 사용하여 반도체 소자를 형성할 수 있고, 상기 반도체 소자와 전기적으로 접속하는 표시 소자를 형성할 수 있다.
또한, 본 발명에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 가리킨다. 본 발명을 사용하여 반도체 소자(트랜지스터, 메모리 소자, 다이오드 등)를 포함하는 회로를 가지는 장치나, 프로세서 회로를 가지는 칩 등의 반도체 장치를 제작할 수 있다.
본 발명은 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)에도 사용할 수 있고, 본 발명을 사용하는 반도체 장치에는, 일렉트로루미네선스(이하 「EL」이라고도 함)라고 불리는 발광을 발현하는 유기물, 무기물, 또는 유기물과 무기물의 혼합물을 포함하는 층을, 전극 사이에 개재시킨 발광 소자와 TFT가 접속된 반도체 장치(발광 표시 장치)나, 액정 재료를 가지는 액정 소자를 표시 소자로서 사용하는 반도체 장치(액정 표시 장치) 등이 있다. 본 명세서에 있어서, 표시 장치는 표시 소자를 가지는 장치를 가리키고, 표시 장치는 기판 위에 표시 소자를 포함하는 복수의 화소나 이 복수의 화소를 구동시키는 주변 구동회로가 형성된 표시 패널 본체도 포함한다. 또한, 플렉시블 프린트 회로(FPC)나 프린트 배선기반(PWB)이 장착된 장치(IC나 저항 소자나 용량 소자나 인덕터나 트랜지스터 등)도 포함하여도 좋다. 또한, 편광판이나 위상차판 등의 광학 시트를 포함하여도 좋다. 또한, 백 라이트 유닛(도광판, 프리즘시트, 확산시트, 반사시트, 광원(LED나 냉음극관 등)을 포함하 여도 좋다)을 포함하여도 좋다.
또한, 표시 소자나 반도체 장치는, 다양한 형태 및 다양한 소자를 사용할 수 있다. 예를 들어, EL 소자(유기EL 소자, 무기EL 소자 또는 유기물 및 무기물을 포함하는 EL 소자), 전자방출 소자, 액정 소자, 전자 잉크, 회절 광 밸브(Grating Light Valve; GLV), 플라즈마 디스플레이(PDP), 디지털 마이크로미러 디바이스(DMD), 압전 세라믹 디스플레이, 카본 나노튜브 등, 전기자기적 작용에 의하여 콘트라스트가 변화하는 표시 매체를 적용할 수 있다. 또한, EL 소자를 사용한 반도체 장치로서는 EL 디스플레이, 전자 방출 소자를 사용한 표시 장치로서는 필드 이미션 디스플레이(FED)나 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등, 액정소자를 사용한 반도체 장치로서는 액정 디스플레이, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 전자 잉크를 사용한 반도체 장치로서는 전자 종이가 있다.
전자파의 조사와 연마 처리에 의하여, 유리 기판 등 내열 온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 결정 결함이 저감되며, 또 평탄성도 높은 반도체층을 가지는 SOI 기판을 제작할 수 있다.
상술한 바와 같은 SOI 기판에 형성된 반도체층을 사용하여, 고성능 및 고신뢰성의 다양한 반도체 소자, 기억 소자, 집적회로 등을 포함하는 반도체 장치를 수율 좋게 제작할 수 있다.
본 발명의 실시형태에 대하여, 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 다른 도면간에서 공통적으로 사용하여, 그 반복 설명은 생략한다.
(실시형태 1)
본 발명의 반도체 장치의 제작 방법에 대하여, 도 1a 내지 도 4c를 참조하여 설명한다.
본 실시형태에서는, 반도체 기판으로부터 분리되고, 절연 표면을 가지는 지지 기판에 접합된 반도체층에 전자파를 조사하고, 전자파의 조사된 반도체층 표면에 연마 처리를 행한다. 반도체 기판으로서 단결정 반도체 기판을 적용하여, 지지 기판 위에 분리, 접합되는 반도체층으로서 단결정 반도체층을 형성하는 것이 바람직하다.
우선, 절연 표면을 가지는 기판인 지지 기판 위에, 반도체 기판으로부터 분리된 반도체층을 형성하는 방법을 도 3a 내지 도 4c를 사용하여 설명한다.
도 3a에 도시하는 반도체 기판(108)은 청정화되고, 그 표면으로부터 전계에 의하여 가속된 이온을 조사하여, 소정의 깊이에 취화층(110)을 형성한다. 이온의 조사는 지지 기판에 전치하는 반도체층의 두께를 고려하여 행해진다. 이온을 조사할 때의 가속 전압은 상술한 바와 같은 두께를 고려하여, 반도체 기판(108)에 조사 되도록 한다.
반도체 기판(108)으로서, 실리콘 기판이나 게르마늄 기판 등의 반도체 기판, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 적용한다. 반도체 기판(108)은 단결정 반도체 기판을 적용하는 것이 바람직하지만, 다결정 반도체 기판을 적용하여도 좋다. 지지 기판 위에 얻어지는 반도체층은 모체가 되는 반도체 기판을 선택함으로써 결정할 수 있다.
본 실시형태는, 반도체 기판의 소정의 깊이에 수소, 헬륨, 또는 불소를 이온 조사하고, 그 후, 열 처리를 행하여 표층의 반도체층을 박리하는 이온 조사 박리법으로 형성하지만, 다공성(porous) 실리콘 위에 단결정 실리콘을 에피택시얼 성장(epitaxial growth)시킨 후, 다공성 실리콘층을 워터젯(waterjet)으로 벽개하여 박리하는 방법을 적용하여도 좋다.
예를 들어, 반도체 기판(108)으로서 단결정 실리콘 기판을 사용하고, 희석된 플루오르화 수소산(dilute hydrofluoric acid)으로 표면을 처리함으로써, 자연 산화막의 제거와 표면에 부착되는 먼지 등의 오염물의 제거도 행하여 반도체 기판(108) 표면을 청정화한다.
취화층(110)은, 이온을 이온 도핑법이나 이온 주입법에 의하여 조사하면 좋다. 취화층(110)은 수소, 헬륨 또는 불소로 대표되는 할로겐의 이온을 조사함으로써 형성된다. 할로겐 원소로서 불소 이온을 조사하는 경우에는 소스 가스로서 BF3를 사용하면 좋다. 또한, 이온 주입이란 이온화된 가스를 질량 분리하여 반도체에 조사하는 방식을 가리킨다.
단결정 실리콘 기판에 불소 이온과 같은 할로겐 이온을 이온 조사법으로 조사한 경우, 조사된 불소가, 실리콘 결정격자 내의 실리콘 원자를 녹아웃(knock out)함(축출함)으로써 공백 부분을 효과적으로 만들어 내어, 취화층에 미소한 공동을 만든다. 이 경우, 비교적 저온의 열 처리에 의하여 취화층에 형성된 미소한 공동(空洞)의 체적 변화가 일어나, 취화층을 따라 벽개함으로써 얇은 단결정 반도체층을 형성할 수 있다. 불소 이온을 조사한 후에, 수소 이온을 조사하여 공동 내에 수소를 포함시키도록 하여도 좋다. 반도체 기판으로부터 얇은 반도체층을 박리하기 위하여 형성하는 취화층은, 취화층에 형성된 미소한 공동의 체적 변화를 이용하여 벽개하므로, 상술한 바와 같이, 불소 이온이나 수소 이온의 작용을 유효 이용하는 것이 바람직하다.
또한, 하나 또는 복수의 동일한 원자로 이루어지는 질량이 다른 이온을 조사하여도 좋다. 예를 들어, 수소 이온을 조사하는 경우에는, H+ 이온, H2 + 이온, H3 + 이온을 포함시킴과 함께, H3 + 이온의 비율을 높이는 것이 바람직하다. 수소 이온을 조사하는 경우에는, H+ 이온, H2 + 이온, H3 + 이온을 포함시킴과 함께, H3 + 이온의 비율을 높이면 조사 효율을 높일 수 있어, 조사 시간을 단축할 수 있다. 이러한 구성으로 함으로써, 박리를 용이하게 행할 수 있다.
취화층의 형성에 있어서는 이온을 고 도즈 조건으로 조사할 필요가 있고, 반 도체 기판(108)의 표면이 거칠해지는 경우가 있다. 따라서 이온이 조사되는 표면에 질화실리콘막, 질화산화실리콘막, 또는 산화실리콘막 등에 의하여 이온 조사에 대한 보호층을 50nm 내지 200nm 두께로 형성하여도 좋다.
예를 들어, 반도체 기판(108) 위에 보호막으로서 플라즈마 CVD법에 의하여 산화질화실리콘막(막 두께 5nm 내지 300nm, 바람직하게는 30nm 내지 150nm(예를 들어 50nm))과 질화산화실리콘막(막 두께 5nm 내지 150nm, 바람직하게는 10nm 내지 100nm(예를 들어 50nm))의 적층을 형성한다. 일례로서는, 반도체 기판(108) 위에 산화질화실리콘막을 막 두께 50nm로 형성하여, 상기 산화질화실리콘막 위에 질화산화실리콘막을 막 두께 50nm로 형성함으로써, 적층한다. 산화질화실리콘막은 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘막이라도 좋다.
또한, 반도체 기판(108)을 탈지 세정하여, 표면의 산화막을 제거하여 열 산화를 행하여도 좋다. 열 산화로서는 일반적인 드라이 산화라도 좋지만, 산화 분위기 중에 할로겐을 첨가하여 산화를 행하는 것이 바람직하다. 예를 들어, 산소에 대하여 HCl을 0.5부피% 내지 10부피%(바람직하게는 3부피%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도로 열 처리를 행한다. 바람직하게는 950℃ 내지 1100℃의 온도로 열 산화를 하면 좋다. 처리 시간은 0.1시간 내지 6시간, 바람직하게는 0.5시간 내지 1시간으로 하면 좋다. 형성되는 산화막의 두께로서는 10nm 내지 1000nm(바람직하게는 50nm 내지 200nm), 예를 들어 100nm의 두께로 한다.
할로겐을 포함하는 물질로서는 HCl 이외에, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등으로부터 선택된 1종 또는 복수종을 적용할 수 있다.
상술한 바와 같은 온도 범위에서 열 처리를 행함으로써, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링으로서는 특히 금속 불순물을 제거하는 효과가 있다. 즉, 염소의 작용에 의하여, 금속 등의 불순물이 휘발성의 염화물이 되어 기상 중으로 이탈하여 제거된다. 반도체 기판(108)의 표면을 화학적 기계연마(CMP) 처리한 것에 대해서는 유효하다. 또한, 수소는 반도체 기판(108)과 형성되는 산화막의 계면의 결함을 보상하여 계면의 국재 준위 밀도를 저감하는 작용을 가지고, 반도체 기판(108)과 산화막의 계면이 불활성화되어 전기적 특성이 안정화된다.
상술한 열 처리에 의하여 형성되는 산화막 중에 할로겐을 포함시킬 수 있다. 할로겐 원소는 1×1017/cm3 내지 5×1020/cm3의 농도로 포함됨으로써 금속 등의 불순물을 포획하여 반도체 기판(108)의 오염을 방지하는 보호층으로서의 기능을 발현시킬 수 있다.
취화층(110)을 형성할 때, 가속 전압과 이온의 총수(總數)는, 반도체 기판 위에 퇴적된 막의 두께와, 목적으로 하는 반도체 기판으로부터 분리되어 지지 기판 위에 전치되는 반도체층의 막 두께와, 조사하는 이온 종에 의하여 조절할 수 있다.
예를 들어, 이온 도핑법으로 원료로서 수소 가스를 사용하여, 가속 전압을 40kV, 이온의 총수 2 ×1016 ions/cm2로 이온을 조사하여 취화층을 형성할 수 있다. 보호층의 막 두께를 두껍게 하면, 동일 조건으로 이온을 조사하여 취화층을 형성한 경우, 목적으로 하는 반도체 기판으로부터 분리하여 지지 기판 위에 전치되는 반도체층으로서, 막 두께가 얇은 반도체층을 형성할 수 있다. 예를 들어, 이온종(H+ 이온, H2 + 이온, H3 + 이온)의 비율에 따라 다르지만, 상기 조건으로 취화층을 형성하는 것으로 하여, 보호층으로서 반도체 기판 위에 산화질화 실리콘막(막 두께 50nm)과 질화산화실리콘막(막 두께 50nm)을 보호층으로서 적층하는 경우, 지지 기판에 전치되는 반도체층의 막 두께는 약 120nm가 되고, 반도체 기판 위에 산화질화실리콘막(막 두께 100nm)과 질화산화실리콘막(막 두께 50nm)을 보호층으로서 적층하는 경우에는, 지지 기판에 전치되는 반도체층의 막 두께는 약 70nm가 된다.
헬륨(He)이나 수소를 원료 가스로 하는 경우, 가속 전압을 10kV 내지 200kV의 범위에서, 도즈량을 1 ×1016 ions/cm2 내지 6 ×1016 ions/cm2의 범위에서 조사하여 취화층을 형성할 수 있다. 헬륨을 원료 가스로 하면, 질량 분리를 행하지 않아도 He+ 이온을 주된 이온으로서 조사할 수 있다. 또한, 수소를 원료 가스로 하면 H3 +이온이나 H2 +이온을 주된 이온으로서 조사할 수 있다. 이온종은, 플라즈마의 생성 방법, 압력, 원료 가스 공급량, 가속 전압에 따라서도 변화한다.
취화층 형성의 예로서는, 반도체 기판 위에 산화질화실리콘막(막 두께 50nm), 질화산화실리콘막(막 두께 50nm), 및 산화실리콘막(막 두께 50nm)을 보호층으로서 적층한 후, 수소를 가속 전압 40kV, 도즈량 2 ×1016 ions/cm2로 조사함으로써 반도체 기판에 취화층을 형성하다. 그 후, 보호층의 최상층인 상기 산화 실리콘막 위에 접합면을 가지는 절연층으로서 산화실리콘막(막 두께 50nm)을 형성한다. 취화층 형성의 다른 예로서는, 반도체 기판 위에 산화실리콘막(막 두께 100nm), 및 질화산화실리콘막(막 두께 50nm)을 보호층으로서 적층하여, 수소를 가속 전압 40kV, 도즈량 2 ×1016 ions/cm2로 조사함으로써 반도체 기판에 취화층을 형성한다. 그 후, 보호층의 최상층인 상기 질화산화실리콘막 위에 절연층으로서 산화실리콘층(막 두께 50nm)을 형성한다. 또한, 상기 산화질화실리콘막 및 질화산화실리콘막은 플라즈마 CVD법에 의하여 형성하면 좋고, 상기 산화실리콘막은 유기 실란 가스를 사용하여 CVD법에 의하여 형성하면 좋다.
지지 기판(101)으로서, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자공업용에 사용되는 유리 기판을 적용하는 경우, 유리 기판 중에 나트륨 등의 알칼리 금속이 미량으로 포함되고, 이 미량의 불순물에 의하여 트랜지스터 등 반도체 소자의 특성에 악영향을 미칠 우려가 있다. 그러한 불순물에 대하여, 질화산화실리콘막은 지지 기판(101)에 포함되는 금속 불순물이 반도체 기판 측에 확산되는 것을 방지하는 효과가 있다. 또한, 질화산화실리콘막 대신에, 질화실리콘막을 형성하여도 좋다. 반도체 기판과 질화산화실리콘막 사이에 산화질화실리콘막이나 산화실리콘막 등의 응력 완화층을 형성하 면 좋다. 질화산화실리콘막과 산화질화실리콘막의 적층 구조를 형성함으로써, 반도체 기판에 불순물이 확산되는 것을 방지하면서, 응력 변형을 완화하는 구조로 할 수도 있다.
다음에, 도 3b에 도시하는 바와 같이 지지 기판과 접합을 형성하는 면에 절연층(104)으로서 산화실리콘막을 형성한다. 산화실리콘막으로서는 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘막이 바람직하다. 그 외에, 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘막을 적용할 수도 있다. 화학 기상 성장법에 의한 성막에서는, 단결정 반도체 기판에 형성한 취화층(110)에서 탈 가스가 일어나지 않는 온도로서, 예를 들어 350℃ 이하(구체적인 예로서는 300℃)의 성막 온도가 적용된다. 또한, 단결정 또는 다결정 반도체 기판으로부터 단결정 또는 다결정 반도체층을 박리하는 열 처리는, 성막 온도보다도 높은 열 처리 온도가 적용된다.
절연층(104)은 평활면을 가지고 친수성 표면을 형성한다. 이 절연층(104)으로서 산화실리콘막이 적합하다. 특히 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘막이 바람직하다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 트리메틸실란(TMS: (CH3)3 SiH), 테트라메틸실란(화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식 SiH(OC2H5)3), 트리스디메틸아미노실란(화학식 SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있 다. 또한, 원료 가스에 유기 실란을 사용하여 화학 기상 성장법에 의하여 산화실리콘층을 형성하는 경우, 산소를 부여하는 가스를 혼합시키는 것이 바람직하다. 산소를 부여하는 가스로서는, 산소, 아산화질소, 이산화질소 등을 사용할 수 있다. 또한, 아르곤, 헬륨, 질소 또는 수소 등의 불활성 가스를 혼합하여도 좋다. 또한, 절연층(104)으로서, 모노실란, 디실란, 또는 트리실란 등의 실란을 원료 가스에 사용하여 화학 기상 성장법에 의하여 형성되는 산화실리콘층을 적용할 수도 있다. 이 경우도, 산소를 부여하는 가스나 불활성 가스 등을 혼합시키는 것이 바람직하다. 화학 기상 성장법에 의한 성막에서는, 반도체 기판(108)에 형성한 취화층(110)으로부터 탈 가스가 일어나지 않는 온도로서, 예를 들어 350℃ 이하의 성막 온도가 적용된다. 또한, 단결정 또는 다결정 반도체 기판으로부터 반도체층을 박리하는 열 처리는, 성막 온도보다도 높은 열 처리 온도가 적용된다. 또한, 화학 기상 성장법은, 플라즈마 CVD법, 열 CVD법, 광 CVD법을 범주에 포함한다.
그 외에, 절연층(104)으로서, 산화성 분위기하에 있어서 열 처리함으로써 형성되는 산화실리콘, 산화라디칼의 반응에 의하여 성장하는 산화실리콘, 산화성 약액에 의하여 형성되는 케미컬 옥사이드 등을 적용할 수도 있다. 절연층(104)으로서, 실록산(Si-O-Si) 결합을 포함하는 절연층을 적용하여도 좋다. 또한, 상기 유기 실란 가스와, 산소 라디칼 또는 질소 라디칼을 반응시켜 절연층(104)을 형성하여도 좋다.
상기 평활면을 가지고 친수성 표면을 형성하는 절연층(104)은 5nm 내지 500nm, 바람직하게는 10nm 내지 200nm의 두께로 형성된다. 이 정도의 두께라면, 피성막 표면의 표면 거칠기를 평활화함과 함께, 상기 막의 성장 표면의 평활성을 확보할 수 있다. 또한, 접합하는 지지 기판과의 변형을 완화시킬 수 있다. 절연층(104)의 표면은, 산술 평균 거칠기 Ra가 0.8nm 미만, 제곱 평균 제곱근 거칠기 Rms가 0.9nm 미만인 것이 바람직하고, Ra가 0.4nm 이하, Rms가 0.5nm 이하인 것이 보다 바람직하고, 또한 Ra가 0.3nm 이하, Rms가 0.4nm 이하인 것이 보다 바람직하다. 예를 들어, Ra가 0.27nm, Rms가 0.34nm이다. 본 명세서에 있어서, Ra는 산술 평균 거칠기이며, Rms는 제곱 평균 제곱근 거칠기이며, 측정 범위는 2㎛2, 또는 10㎛2이다.
지지 기판(101)에도 절연층(104)과 마찬가지인 산화실리콘막을 형성하여도 좋다. 즉, 지지 기판(101)에 반도체층(102)을 접합할 때, 접합을 형성하는 면의 한쪽 또는 양쪽에, 바람직하게는 유기 실란을 원재료로 하여 성막한 산화실리콘막으로 이루어지는 절연층(104)을 형성함으로써 강고한 접합을 형성할 수 있다.
도 3c는 지지 기판(101)과 반도체 기판(108)의 절연층(104)이 형성된 면을 밀접하게 하여, 양자를 접합시키는 양태를 도시한다. 접합을 형성하는 면은, 충분히 청정화시킨다. 지지 기판(101)과 반도체 기판(108)의 절연층(104)이 형성된 면은, 메가소닉(megasonic) 세정 등에 의하여 청정화시키면 좋다. 또한, 메가소닉 세정한 후에 오존수로 세정함으로써, 유기물을 제거시키고 표면의 친수성을 향상시켜도 좋다.
지지 기판(101)과 절연층(104)을 대향시켜, 1개소를 외부로부터 밀면, 국소 적으로 접합면 사이의 거리가 줄어드는 것에 인한 반데르발스 힘(Van der Waal's forces)의 강화나 수소 결합의 기여에 의하여, 서로 끌어 당긴다. 또한, 인접한 영역에서도 대향하는 지지 기판(101) 위와 절연층(104) 사이의 거리가 줄어들기 때문에, 반데르발스 힘이 강하게 작용하는 영역과 수소 결합이 관여하는 영역이 확대됨으로써, 접합(본딩이라고도 한다)이 진행되어 접합면 전역에 접합이 확대된다. 예를 들어, 미는 압력은, 100kPa 내지 5000kPa 정도로 하면 좋다.
양호한 접합을 형성하기 위하여, 표면을 활성화시켜도 좋다. 예를 들어, 접합을 형성하는 면에 원자 빔 또는 이온 빔을 조사한다. 원자 빔 또는 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성원자 빔 또는 불활성 가스 이온 빔을 사용할 수 있다. 그 외에, 플라즈마 조사 또는 라디칼 처리를 행한다. 상술한 바와 같은 표면 처리에 의하여 200℃ 내지 400℃의 온도라도 이종(異種) 재료끼리의 접합을 형성하는 것이 쉬워진다.
또한, 지지 기판과 절연층의 접합 계면의 접합 강도를 향상시키기 위하여, 가열 처리를 행하는 것이 바람직하다. 예를 들어, 오븐이나 노(爐, furnace) 등으로 70℃ 내지 350℃(예를 들어 200℃로 2시간)의 온도 조건으로 열 처리를 행한다.
도 3d에 있어서, 지지 기판(101)과 반도체 기판(108)을 접합한 후, 가열 처리를 행하여 취화층(110)을 벽개면으로 하여 반도체 기판(108)을 지지 기판(101)으로부터 박리한다. 예를 들어, 400℃ 내지 700℃의 열 처리를 행함으로써, 취화층(110)에 형성된 미소한 공동의 체적 변화가 일어나, 취화층(110)을 따라 벽개할 수 있게 된다. 절연층(104)은 지지 기판(101)과 접합되므로, 지지 기판(101) 위에 는 반도체 기판(108)과 같은 결정성의 반도체층(102)이 잔존하게 된다.
400℃ 내지 700℃의 온도 영역에서의 열 처리는, 상술한 접합 강도를 향상시키기 위한 열 처리와 같은 장치로 연속하여 행하여도 좋고, 다른 장치로 행하여도 좋다. 예를 들어, 노(爐)를 사용하여 200℃로 2사간 열 처리한 후에, 600℃ 가까이까지 승온(昇溫)시켜 2시간 유지하고, 400℃에서 실온까지의 온도 영역으로 강온(降溫)시킨 후, 노에서 꺼낸다. 또한, 열 처리는 실온으로부터 승온시켜도 좋다. 또한, 노를 사용하여 200℃로 2시간 열 처리한 후에, 순간 열 어닐링(RTA) 장치에 의하여 600℃ 내지 700℃의 온도 영역에서, 1분간 내지 30분간(예를 들어, 600℃로 7분간, 650℃로 7분간) 열 처리를 행하여도 좋다.
400℃ 내지 700℃의 온도 영역에서의 열 처리에 의하여, 절연층과 지지 기판의 접합은 수소 결합에서 공유 결합으로 이행됨으로써, 취화층에 첨가된 원소가 석출되고 압력이 상승되어, 반도체 기판으로부터 반도체층을 박리할 수 있다. 열 처리를 행한 후에는 지지 기판과 반도체 기판은, 한 쪽이 다른 쪽에 실린 상태이고, 큰 힘을 가하지 않고 지지 기판과 반도체 기판을 분리할 수 있다. 예를 들어, 상방에 실린 기판을 진공척(vacuum chuck)으로 올림으로써 간단히 분리할 수 있다. 이 때, 아래 측의 기판의 진공척이나 메커니컬척(mechanical chuck)을 사용하여 고정하면 수평 방향으로 어긋나지 않고 지지 기판 및 반도체 기판의 양쪽 기판을 분리할 수 있다.
또한, 도 1a 내지 도 4c에 있어서는, 반도체 기판(108)의 크기가 지지 기판(101)보다 작은 예를 제시하지만, 본 발명은 그것에 한정되지 않고, 반도체 기 판(108)의 크기가 지지 기판(101)과 같아도 좋고, 반도체 기판(108)의 크기가 지지 기판(101)보다 커도 좋다.
도 4a 내지 도 4c는 지지 기판 측에 절연층을 형성하고 단결정 반도체층을 형성하는 공정을 나타낸다. 도 4a는 보호층(121)으로서 산화실리콘막이 형성된 반도체 기판(108)에 전계에 의하여 가속된 이온을 조사함으로써, 소정의 깊이에 취화층(110)을 형성하는 공정을 도시한다. 이온의 조사는, 도 3a의 경우와 마찬가지다. 반도체 기판(108)의 표면에 보호층(121)을 형성함으로써 이온 조사에 의하여 표면이 데미지를 받아, 평탄성을 유지할 수 없게 되는 것을 방지할 수 있다. 또한, 보호층(121)에 의하여, 반도체 기판(108)으로 형성되는 반도체층(102)에 대한 불순물의 확산 방지 효과를 발현한다.
도 4b는, 블로킹층(109) 및 절연층(104)이 형성된 지지 기판(101)과 반도체 기판(108)의 보호층(121)이 형성된 면을 밀착시켜 접합을 형성하는 공정을 나타낸다. 지지 기판(101) 위의 절연층(104)과 반도체 기판(108)의 보호층(121)을 밀착시킴으로써 접합이 형성된다.
그 후, 도 4c에 도시하는 바와 같이, 반도체 기판(108)을 박리한다. 단결정 반도체층을 박리하는 열 처리는 도 3d의 경우와 마찬가지로 행한다. 접합 박리 공정에 있어서의 가열 처리의 온도는, 지지 기판(101)에 미리 행해진 가열 처리 이하의 온도로 한다. 이렇게 하여 도 4c에 도시하는 반도체 기판을 얻을 수 있다.
지지 기판(101)으로서는, 절연성을 가지는 기판, 절연 표면을 가지는 기판을 사용할 수 있고, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 무알칼리 유리라고 불리는 전자 공업용에 사용되는 각종 유리 기판을 적용할 수 있다. 또한, 석영 기판, 세라믹스 기판, 사파이어 기판, 표면이 절연층으로 피복된 금속 기판 등을 적용할 수 있다.
상술한 공정에 의하여, 도 1a에 도시하는 바와 같이, 절연 표면을 가지는 기판인 지지 기판(101) 위에 절연층(104)이 형성되고, 반도체 기판(108)으로부터 분리된 반도체층(102)이 형성된다.
SOI 기판의 반도체층(102)은, 분리 공정 및 이온 조사 공정에 의하여, 결정 결함이 생기고, 또한, 그 표면은 평탄성을 유지할 수 없어, 요철(凹凸)이 형성된다. 반도체층(102)을 사용하여 반도체 소자로서 트랜지스터를 제작하는 경우, 이러한 요철이 있는 반도체층(102) 상면에, 절연 내압성(耐壓性)이 높은 게이트 절연층을 얇게 형성하기 어렵다. 또한, 반도체층(102)에 결정 결함이 있으면, 게이트 절연층과의 국재 계면 준위 밀도가 높아지는 등, 트랜지스터의 성능 및 신뢰성에 영향을 준다.
본 발명에서는 그러한 반도체층(102)에 전자파(125)를 조사함으로써, 결정 결함을 저감시킨 반도체층(122)을 얻는다(도 1b 참조). 전자파의 조사에 의하여 반도체층의 적어도 일부분의 영역을 용융시켜, 반도체층 중의 결정 결함을 저감시킬 수 있다. 또한, 전자파를 조사하기 전에 반도체층 표면에 형성된 산화막(자연 산화막, 또는 케미컬 산화막)을 희석된 플루오르화 수소산으로 제거하면 좋다.
전자파는 반도체층에 높은 에너지를 줄 수 있는 것이라면 좋고, 바람직하게는 레이저 광을 사용할 수 있다.
전자파의 파장은, 반도체층에 흡수되는 파장으로 한다. 그 파장은, 전자파의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들어, 전자파의 파장은 190nm 내지 600nm을 사용할 수 있다. 또한, 전자파의 에너지는, 전자파의 파장, 전자파의 표피 깊이, 조사하는 반도체층의 막 두께 등을 고려하여 결정할 수 있다.
레이저 광을 발진하는 레이저는, 연속 발진 레이저, 의사 연속 발진 레이저 및 펄스 발진 레이저를 사용할 수 있다. 부분 용융시키기 위한 펄스 발진 레이저가 바람직하다. 예를 들어, KrF 레이저 등의 엑시머 레이저, Ar 레이저, Kr 레이저 등의 기체 레이저가 있다. 그 외에, 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, Y2O3 레이저, 등이 있다. 또한, 엑시머 레이저는 펄스 발진 레이저이지만, YAG 레이저 등의 고체 레이저에는, 연속 발진 레이저, 의사 연속 발진 레이저, 펄스 발진 레이저가 될 수 있는 레이저가 있다. 또한, 고체 레이저에 있어서는, 기본파의 제 2 고조파 내지 제 5 고조파를 적용하는 것이 바람직하다. 또한, GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 레이저를 사용할 수도 있다.
또한, 전자파의 에너지를 반도체층에 조사할 수 있다면, 램프 광을 사용하여도 좋다. 예를 들어, 자외선 램프, 블랙 라이트, 할로겐 램프, 메탈핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프로 부터 사출된 빛을 사용하여도 좋다. 상기 램프 광을 사용한 플래시 어닐링을 사용하여도 좋다. 할로겐 램프나 크세논 램프 등을 바람직하게 사용하여 행하는 플래시 어닐링은 처리가 극히 짧은 시간에 끝나기 때문에, 지지 기판의 온도의 상승을 억제할 수 있다.
전자파의 형상이나 전자파의 진로를 조정하기 위하여, 셔터, 미러 또는 하프 미러 등의 반사체, 실린드리컬 렌즈나 볼록 렌즈 등에 의해서 구성되는 광학계가 설치되어도 좋다.
또한, 전자파의 조사 방법은, 선택적으로 전자파를 조사하여도 좋고, 빛(전자파)을 XY축 방향으로 주사하여 빛(전자파)을 조사할 수 있다. 이 경우, 광학계에 폴리곤 미러나 갈바노 미러를 사용하는 것이 바람직하다.
예를 들어, 전자파로서, 파장 308nm의 XeCl 엑시머 레이저를 사용하여, 조사하는 반도체층이 단결정 실리콘 층인 경우, 상기 실리콘 층의 막 두께가 50nm 내지 60nm에 있어서는, 상기 실리콘 층에 주는 에너지 밀도는 300J/cm2 내지 450J/cm2 의 범위에서 적절히 설정하면 좋고, 상기 실리콘 층의 막 두께가 60nm 내지 90nm에 있어서는, 상기 실리콘 층에 주는 에너지 밀도는 400J/cm2 내지 650J/cm2의 범위에서 적절히 설정하면 좋고, 상기 실리콘 층의 막 두께가 90nm 내지 150nm에 있어서는, 상기 실리콘 층에 주는 에너지 밀도는 450J/cm2 내지 850J/cm2의 범위에서 적절히 설정하면 좋다.
전자파의 조사는, 대기 분위기와 같은 산소를 포함하는 분위기하, 또는 질소 분위기와 같은 불활성 분위기하에서 행할 수 있다. 불활성 분위기 중에서 전자파를 조사하기 위해서는, 기밀성이 있는 챔버 내에서 전자파를 조사함으로써, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우에는, 전자파의 피조사면에 질소 가스 등 불활성 가스를 살포함으로써, 질소 분위기를 형성할 수도 있다.
산소를 10ppm 이하, 바람직하게는 6ppm 이하로 한 질소 분위기 중에서, 전자파 조사 처리를 행하면, 반도체층 표면을 비교적 평탄하게 할 수 있다. 한편, 산소를 10% 이상 포함하는 분위기, 예를 들어, 대기 분위기 중에서 전자파 조사 처리를 행하면, 상기 질소 분위기 중과 비교하여 낮은 에너지로 반도체층의 결정 결함을 저감할 수 있다.
또한, 연마 처리에 의하여, 반도체층(122) 표면을 연마함으로써 반도체층(122) 표면의 요철을 저감하여, 표면이 평탄화된 반도체층(130)을 얻는다(도 1c 참조). 따라서, 전자파의 조사와 연마 처리에 의하여, 결정 결함이 저감되고, 또한 평탄성도 높은 반도체층(130)을 가지는 SOI 기판을 제작할 수 있다. 연마 처리에 의하여 연마하는 막 두께는, 연마 처리를 행하기 전의 반도체층(122)의 막 두께와 그 표면 거칠기의 정도에 따라 적절히 설정하면 좋다.
전자파가 조사된 반도체층에 대한 연마 처리는, 반도체층(130) 표면의, 산술 편균 거칠기 Ra가 1nm 이하, 제곱 평균 제곱근 거칠기 Rms가 2nm 이하가 되도록 행한다. 반도체층(130) 표면은, Ra가 0.8nm 이하, Rms가 0.9nm 미만인 것이 바람직하고, Ra가 0.4nm 이하, Rms가 0.5nm 이하인 것이 보다 바람직하고, 또한, Ra가 0.3nm 이하, Rms가 0.4nm이하인 것이 보다 바람직하다.
연마 처리로서는, 화학적 기계 연마(Chemical Mechanical Polishing: CMP)법이나 액체젯 연마법을 사용할 수 있다. 또한, 연마 처리하기 전에 반도체층 표면을 세정함으로써, 청정화한다. 세정은, 메가소닉 세정이나 2류체 젯 세정(two-fluid jet cleaning) 등을 사용하면 좋고, 세정에 의하여 반도체층 표면의 먼지 등을 제거한다. 또한, 희석된 플루오르화 수소산을 사용하여 반도체층 표면 위의 자연 산화막 등을 제거하여 반도체층을 노출시키면 바람직하다. 연마 처리로서, CMP법을 사용하는 경우, 입자 직경이 10nm 내지 200nm인 실리카 등의 분체(pulverulent body)를, pH 10 내지 pH 14의 알칼리 용액 중에 분산시킨 슬러리(slurry)를 사용한다. CMP법에 있어서의 반도체층에 가하는 압력은 0.001MPa 내지 0.1MPa이면 좋고, 0.005MPa 0.05MPa인 것이 바람직하다. 스핀들(spindle) 회전 속도(회전 횟수)는 10rpm 내지 100rpm이면 좋고, 20rpm 내지 60rpm인 것이 바람직하다. 테이블 회전 속도(회전 횟수)는, 5rpm 내지 80rpm이면 좋고, 10rpm 내지 40rpm인 것이 바람직하다. CMP법의 처리 조건의 일례로서는, 입자 직경이 60nm인 실리카를 포함하는 pH 12의 슬러리 액을 사용하여, 압력 0.01MPa, 스핀들 회전 속도(회전 횟수) 20rpm, 테이블 회전 속도(회전 횟수)를 20rpm로 하면 좋다.
또한, 전자파를 조사하기 전에도 반도체층 표면에 연마 처리(또는 에칭 처리)를 행하여도 좋다. 전자파를 조사하기 전에 반도체층(102) 표면에 연마 처리(또는 에칭 처리)를 행하는 예를 도 2a 내지 도 2d에 도시한다.
도 2a는 도 1a와 대응하여, 지지 기판(101) 위에 절연층(104)이 형성되고, 반도체 기판(108)으로부터 분리된 반도체층(102)이 형성된다. 도 2a에 도시하는 바와 같이, 반도체층(102) 표면은 평탄성이 나쁘고 요철을 가진다. 또한 도 1a 내지 도 4c의 도면에 있어서 반도체층(102) 표면의 요철 형상은, 표면이 거칠하고, 평탄성이 나쁜 것을 특징적으로 도시할 뿐이고, 실제의 형상은 이것에 한정되지 않는다.
제 1 연마 처리에 의하여 반도체층(102) 표면을 연마하여 반도체층(102) 표면의 요철을 저감하고, 표면이 평탄화된 반도체층(124)으로 한다(도 2b 참조). 또한, 전치한 후의 반도체층에 대하여, 전자파 조사 공정의 전후에서 복수 횟수 연마 처리를 행하는 경우, 전자파를 조사하기 전의 연마 처리를 제 1 연마 처리, 전자파를 조사한 후의 연마 처리를 제 2 연마 처리라고 한다.
연마 처리에 의하여 연마하는 막 두께는, 연마 처리하기 전의 반도체층(102)의 막 두께와 그 표면 거칠기의 정도에 따라 적절히 설정하면 좋다. 예를 들어, 반도체층(102)의 막 두께가 120nm이면, 20nm 내지 80nm, 바람직하게는 40nm 내지 70nm 연마하면 좋고, 일례로서는, 65nm 연마함으로써, 연마한 후의 반도체층의 막 두께를 55nm로 한다. 또한, 반도체층(102)의 막 두께가 70nm이면, 5nm 내지 40nm, 바람직하게는 10nm 내지 30nm 연마하면 좋고, 일례로서는 20nm 연마하여, 연마한 후의 반도체층의 막 두께를 50nm로 한다.
전자파를 조사하기 전의 막 두께 제어 등을 행하는 연마 처리 대신에, 에칭 처리에 의하여 행하여도 좋다. 에칭 처리는 웨트 에칭법, 드라이 에칭법, 또는 웨트 에칭법 및 드라이 에칭법을 조합하여 행할 수 있다.
연마 처리(또는 에칭 처리)에 의하여 표면이 평탄화된 반도체층(124)에 전자파(125)를 조사함으로써, 반도체층(123)을 얻는다. 반도체층(123)은, 전자파의 조사에 의하여, 적어도 일부분이 용융되고, 재결정화함으로써 결정 결함이 저감된다.
도 2a 내지 도 2d와 같이, 전자파 조사 공정을 행하기 전에, 반도체층에 연마 처리를 행하면 이하와 같은 효과를 얻을 수 있다. 연마 처리에 의하여, 반도체층 표면의 평탄화와 반도체층의 막 두께의 제어를 행할 수 있다. 반도체층 표면을 평탄화함으로써, 전자파의 조사 공정에 있어서 반도체층 열 용량을 균일화할 수 있고, 균일한 가열 냉각 과정, 또는 용융 및 응고 과정을 거침으로써, 모두 같은 결정을 형성할 수 있다. 또한, 연마 처리(또는 연마 처리가 아니라, 에칭 처리)에 있어서도 반도체층의 막 두께를, 전자파의 에너지를 흡수하는 적절한 값으로 함으로써, 효율 좋게 반도체층에 에너지를 줄 수 있다. 또한, 반도체층 표면은 결정 결함이 많기 때문에, 결정 결함이 많은 표면을 제거함으로써, 전자파를 조사한 후의 반도체층 중의 결정 결함을 저감할 수 있다.
전자파의 조사에 의하여 결정성이 개선된 반도체층(123)에 대하여, 또한 표면을 연마 처리하는 제 2 연마 처리를 행함으로써, 반도체층(130)을 형성한다(도 2d 참조). 전자파를 조사한 후에 연마 처리를 행함으로써, 전자파의 조사에 의하여 생길 수 있는 반도체층(123) 표면의 요철도 저감할 수 있고, 평탄성이 보다 높은 반도체층(130)을 얻을 수 있다.
상술한 바와 같이, 본 실시형태에 있어서, 전자파의 조사와 연마 처리에 의하여, 결정 결함이 저감되고, 또 평탄성도 높은 반도체층을 가지는 SOI 기판을 제 작할 수 있다.
SOI 기판에 형성된 반도체층(130)으로 트랜지스터 등의 반도체 소자를 제작함으로써, 게이트 절연층의 박막화 및 게이트 절연층의 국재 계면 준위 밀도의 저감이 가능하게 된다. 또한 반도체층(130)의 막 두께를 얇게 함으로써, 지지 기판 위에, 단결정 반도체층으로 완전 공핍형의 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에 있어서, 반도체 기판(108)으로서 단결정 실리콘 기판을 적용한 경우는, 반도체층(130)으로서 단결정 실리콘층을 얻을 수 있다. 또한, 본 실시형태에 따른 SOI 기판의 제작 방법은, 프로세스 온도를 700℃ 이하로 할 수 있으므로, 지지 기판(101)으로서 유리 기판을 적용할 수 있다. 즉, 종래의 박막 트랜지스터와 마찬가지로 유리 기판 위에 형성할 수 있고, 또 단결정 실리콘층을 반도체층에 적용할 수 있게 된다. 상술한 바와 같이, 고속 동작이 가능하고, 서브 임계값이 낮고, 전계 효과 이동도가 높고, 저소비 전압으로 구동할 수 있는 고성능, 고신뢰성의 트랜지스터를 유리 기판 등의 지지 기판 위에 제작할 수 있다.
따라서, 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
(실시형태 2)
본 실시형태에서는, 고성능 및 고신뢰성의 반도체 소자를 가지는 반도체 장치를, 수율 좋게 제작하는 것을 목적으로 한 반도체 장치의 제작 방법의 일례로서 CMOS(상보형 금속 산화물 반도체: Complementary Metal Oxide Semiconductor)의 제작 방법에 관하여 도 5a 내지 도 6d를 사용하여 설명한다. 또한, 실시형태 1과 동일 부분 또는 같은 기능을 가지는 부분의 반복 설명은 생략한다.
도 5a는, 지지 기판(101) 위에 블로킹층(109), 절연층(104), 보호층(121), 반도체층(130)이 형성된다. 반도체층(130)은, 도 1c, 또는 도 2d와 대응하고, 블로킹층(109), 절연층(104), 보호층(121)은 도 4c와 대응한다. 또한, 여기서 도 5a에 도시하는 구성의 SOI 기판을 적용하는 예를 도시하지만, 본 명세서에서 제시하는 그 외의 구성의 SOI 기판도 적용할 수 있다.
반도체층(130)은, 반도체 기판(108)으로부터 분리되고, 전자파 조사 처리 및 연마 처리를 행하기 때문에, 결정 결함도 저감되고, 또 편탕성도 높은 반도체층이다.
반도체층(130)에는, n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터의 형성 영역에 맞추어, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 인, 비소 등의 n형 불순물을 첨가하는 것이 바람직하다. 즉, n채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 p형 불순물을 첨가하고, p채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 n형 불순물을 첨가함으로써, 소위 웰 영역을 형성한다. 불순물 이온의 도즈량은 1×1012/cm2 내지 1×1014/cm2 정도로 행하면 좋다. 또한, 전계 효과 트랜지스터의 임계값 전압을 제어하는 경우에는, 이들 웰 영역에 p형 또는 n형 불순물을 첨가하면 좋다.
반도체층(130)을 에칭함으로써, 반도체 소자의 배치에 맞추어 섬 형상으로 분리한 반도체층(205, 206)을 형성한다(도 5b 참조).
반도체층 위의 산화막을 제거하고, 반도체층(205, 206)을 덮는 게이트 절연 층(207)을 형성한다. 본 실시형태에 있어서의 반도체층(205, 206)은 평탄성이 높으므로, 반도체층(205, 206) 위에 형성되는 게이트 절연층이 박막의 게이트 절연층이라도 피복성 좋게 덮을 수가 있다. 따라서 게이트 절연층의 피복 불량을 방지할 수 있고, 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다. 게이트 절연층(207)의 박막화는, 박막 트랜지스터를 저전압으로 고속 동작시키는 효과가 있다.
게이트 절연층(207)은 산화규소, 또는 산화규소와 질화규소의 적층 구조로 형성하면 좋다. 게이트 절연층(207)은, 플라즈마 CVD법이나 감압 CVD법에 의하여 절연막을 퇴적함으로써 형성하여도 좋고, 플라즈마 처리에 의한 고상 산화 또는 고상 질화로 형성하여도 좋다. 반도체층을, 플라즈마 처리에 의하여 산화 또는 질화함으로써 형성하는 게이트 절연층은, 치밀하고 절연 내압이 높고 신뢰성이 우수하기 때문이다.
또한, 게이트 절연층(207)으로서, 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등의 고유전율 재료를 사용하여도 좋다. 게이트 절연층(207)에 고유전율 재료를 사용함으로써, 게이트 누설 전류를 저감할 수 있다.
게이트 절연층(207) 위에 게이트 전극층(208) 및 게이트 전극층(209)을 형성한다(도 5c 참조). 게이트 전극층(208, 209)은, 스퍼터링법, 증착법, CVD법 등의 수법에 의하여 형성할 수 있다. 게이트 전극층(208, 209)은, 스퍼터링법, 증착법, CVD법 등의 수법에 의하여 형성할 수 있다. 게이트 전극층(208, 209)은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오듐(Nd)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성하면 좋다. 또한, 게이트 전극층(208, 209)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu합금을 사용하여도 좋다.
반도체층(206)을 덮는 마스크(211)를 형성한다. 마스크(211) 및 게이트 전극층(208)을 마스크로 하여, n형을 부여하는 불순물 원소(210)를 첨가함으로써, 제 1 n형 불순물 영역(212a, 212b)을 형성한다(도 5d 참조). 본 실시형태에서는, 불순물 원소를 포함하는 도핑 가스로서 포스핀(PH3)을 사용한다. 여기서는, 제 1 n형 불순물 영역(212a, 212b)에, n형을 부여하는 불순물 원소가 1×1017/cm3 내지 5×1018/cm3 정도의 농도로 포함되도록 첨가한다. 본 실시형태에서는, n형을 부여하는 불순물 원소로서 인(P)을 사용한다.
다음에, 반도체층(205)을 덮는 마스크(214)를 형성한다. 마스크(214), 게이트 전극층(209)을 마스크로 하여 p형을 부여하는 불순물 원소(213)를 첨가하고, 제 1 p형 불순물 영역(215a), 제 1 p형 불순물 영역(215b)을 형성한다(도 5e 참조). 본 실시형태에서는, 불순물 원소로서 붕소(B)를 사용하기 때문에, 불순물 원소를 포함하는 도핑 가스로서는 디보란(B2H6) 등을 사용한다.
마스크(214)를 제거하고, 게이트 전극층(208, 209)측면에 사이드월 구조의 측벽 절연층(216a 내지 216d), 게이트 절연층(233a, 233b)을 형성한다(도 6a 참조). 측벽 절연층(216a 내지 216d)은, 게이트 전극층(208, 209)을 덮는 절연층을 형 성한 후, 이것을 RIE(Reactive Ion Etching: 반응성 이온 에칭)법을 사용한 이방성 에칭에 의하여 가공함으로써, 게이트 전극층(208, 209)의 측벽에 자기 정합적으로 사이드월 구조의 측벽 절연층(216a 내지 216d)을 형성하면 좋다. 여기서, 절연층은 특별히 한정되지 않고, TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 실란 등과, 산소 또는 아산화질소 등을 반응시켜 형성한 단차 피복성이 좋은 산화규소인 것이 바람직하다. 절연층은 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD, 스퍼터링 등의 방법에 의하여 형성할 수 있다. 게이트 절연층(233a, 233b)은 게이트 전극층(208, 209) 및 측벽 절연층(216a 내지 216d)을 마스크로 하여 게이트 절연층(207)을 에칭하여 형성할 수 있다.
또한, 본 실시 형태에서는, 절연층을 에칭할 때, 게이트 전극층 위의 절연층을 제거함으로써, 게이트 전극층을 노출시키지만, 절연층을 게이트 전극층 위에 남게 하는 형상으로 측벽 절연층(216a 내지 216d)을 형성하여도 좋다. 또한, 뒤의 공정에서 게이트 전극층 위에 보호막을 형성하여도 좋다. 상술한 바와 같이, 게이트 전극층을 보호함으로써, 에칭 가공할 때, 게이트 전극층의 막이 감소되는 것을 방지할 수 있다. 또한, 소스 영역 및 드레인 영역에 실리사이드를 형성하는 경우, 실리사이드를 형성할 때 성막하는 금속막과 게이트 전극층이 접하지 않으므로, 금속막의 재료와 게이트 전극층의 재료가 반응하기 쉬운 재료라도 좋고, 화학 반응이나 확산 등의 불량을 방지할 수 있다. 에칭 방법은, 드라이 에칭법이라도 웨트 에칭법이라도 좋고, 각종의 에칭 방법을 사용할 수 있다. 본 실시형태에서는, 드라 이 에칭법을 사용한다. 에칭용 가스로서는, Cl2, BCl3, SiCl4, 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, 또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절히 사용할 수 있다.
다음에 반도체층(206)을 덮는 마스크(218)를 형성한다. 마스크(218), 게이트 전극층(208), 측벽 절연층(216a, 216b)을 마스크로 하여 n형을 부여하는 불순물 원소(217)를 첨가함으로써, 제 2 n형 불순물 영역(219a, 219b), 제 3 n형 불순물 영역(220a, 220b)이 형성된다. 본 실시형태에서는, 불순물 원소를 포함하는 도핑 가스로서 PH3를 사용한다. 여기서는, 제 2 n형 불순물 영역(219a, 219b)에 n형을 부여하는 불순물 원소가 5×1019/cm3 내지 5×1020/cm3 정도의 농도로 포함되도록 첨가한다. 또한, 반도체층(205)에 채널 형성 영역(221)이 형성된다(도 6b 참조).
제 2 n형 불순물 영역(219a), 제 2 n형 불순물 영역(219b)은 고농도 n형 불순물 영역이며, 소스, 드레인으로서 기능한다. 한편, 제 3 n형 불순물 영역(220a, 220b)은 저농도 불순물 영역이며, LDD(Lightly Doped Drain) 영역이 된다. 제 3 n형 불순물 영역(220a, 220b)은 게이트 전극층(208)에 덮이지 않는 Loff 영역에 형성되기 때문에, 오프(off) 전류를 저감하는 효과가 있다. 결과적으로, 보다 신뢰성이 높고, 저소비 전력의 반도체 장치를 제작할 수 있다.
마스크(218)를 제거하고, 반도체층(205)을 덮는 마스크(223)를 형성한다. 마스크(223), 게이트 전극층(209), 측벽 절연층(216c, 216d)을 마스크로 하여, p형을 부여하는 불순물 원소(222)를 첨가함으로써, 제 2 p형 불순물 영역(224a, 224b), 제 3 p형 불순물 영역(225a, 225b)을 형성한다.
제 2 p형 불순물 영역(224a, 224b)에 p형을 부여하는 불순물 원소가 1×1020 /cm3 내지 1×1021 /cm3 정도의 농도로 포함되도록 첨가한다. 본 실시형태에서는, 제 3 p형 불순물 영역(225a, 225b)은, 측벽 절연층(216c, 216d)에 의하여, 자기 정합적으로 제 2 p형 불순물 영역(224a, 224b)보다 저농도가 되도록 형성한다. 또한, 반도체층(206)에 채널 형성 영역(226)이 형성된다(도 6c 참조).
제 2 p형 불순물 영역(224a, 224b)은 고농도 p형 불순물 영역이며, 소스, 드레인으로서 기능한다. 한편, 제 3 p형 불순물 영역(225a, 225b)은 저농도 불순물 영역이며, LDD(Lightly Doped Drain) 영역이 된다. 제 3 p형 불순물 영역(225a, 225b)은 게이트 전극층(209)에 덮이지 않는 Loff 영역에 형성되기 때문에, 오프 전류를 저감하는 효과가 있다. 결과적으로, 보다 신뢰성이 높고, 저소비 전력의 반도체 장치를 제작할 수 있다.
마스크(223)를 제거하고, 불순물 원소를 활성화하기 위하여 가열 처리, 강광(强光)의 조사, 또는 레이저 광의 조사를 행하여도 좋다. 활성화와 동시에 게이트 절연층에 대한 플라즈마 데미지나 게이트 절연층과 반도체층의 계면에 대한 플라즈마 데미지를 회복할 수 있다.
다음에, 게이트 전극층, 게이트 절연층을 덮는 층간 절연층을 형성한다. 본 실시형태에서는, 보호막이 되는 수소를 포함하는 절연층(227), 절연층(228)의 적층 구조로 한다. 절연층(227)과 절연층(228)은, 스퍼터링법, 또는 플라즈마 CVD를 사 용한 질화규소막, 질화산화규소막, 산화질화규소막, 산화규소막이라도 좋고, 다른 규소를 포함하는 절연층을 단층 또는 3층 이상의 적층 구조로 하여 사용하여도 좋다.
또한, 질소 분휘기 중에서, 300℃ 내지 550℃로 1시간 내지 12시간의 열 처리를 행하고, 반도체층을 수소화하는 공정을 행한다. 바람직하게는, 400℃ 내지 500℃로 행한다. 이 공정은 층간 절연층인 절연층(227)에 포함되는 수소에 의하여 반도체층의 댕글링 본드(dangling bond)를 종단하는 공정이다. 본 실시형태에서는, 410℃로 1시간 가열 처리를 행한다.
절연막(227), 절연층(228)으로서는 그 외에, 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질소함유량이 산소 함유량보다도 많은 질화산화알루미늄(AlNO) 또는 산화 알루미늄, 다이아몬드 라이크 카본(DLC), 질소함유 탄소(CN), 이 외의 무기 절연성 재료를 포함하는 물질 중으로부터 선택된 재료로 형성할 수 있다. 또한, 실록산 수지를 사용하여도 좋다. 또한, 실록산 수지란, Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산은, 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서는, 적어도 수소를 포함하는 유기기(예를 들어 알킬기, 아릴기)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용하여도 좋다. 또한, 유기 절연성 재료를 사용하여도 좋고, 유기 재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 폴리실라잔을 사용할 수 있다. 평탄성이 좋은 도포법에 의하여 형성되는 도포막을 사용하여도 좋다.
절연막(227), 절연층(228)은, 딥, 스프레이 도포, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터, CVD법, 증착법 등을 채용할 수 있다. 액적 토출법에 의하여 절연막(227), 절연층(228)을 형성하여도 좋다. 액적 토출법을 사용한 경우에는 재료액을 절약할 수 있다. 또한, 액적 토출법과 같이 패턴을 전사, 또는 묘사할 수 있는 방법, 예를 들어, 인쇄법(스크린 인쇄나 오프셋 인쇄 등 패턴이 형성되는 방법) 등도 사용할 수 있다.
다음에, 레지스트로 이루어지는 마스크를 사용하여 절연막(227), 절연층(228)에 반도체층에 도달하는 콘택트 홀(개구)을 형성한다. 에칭은, 사용하는 재료의 선택 비율에 따라, 한번 행하여도 좋고 복수회 행하여도 좋다. 에칭에 의하여, 절연층(227), 절연층(228)을 제거하고, 소스 영역 또는 드레인 영역인 제 2 n형 불순물 영역(219a, 219b), 제 2 p형 불순물 영역(224a, 224b)에 도달하는 개구를 형성한다. 에칭은, 웨트 에칭이라도 드라이 에칭이라도 좋고, 양쪽 모두를 사용하여도 좋다. 웨트 에칭의 에천트는, 불소수소암모늄 및 불화암모늄을 포함하는 혼합용액과 같은 불산계의 용액을 사용하면 좋다. 에칭용 가스로서는, Cl2, BCl3, SiCl4, 또는 CCl4 등으로 대표되는 염소계 가스, CF4, SF6, 또는 NF3 등으로 대표되는 불소계 가스 또는 O2를 적절히 사용할 수 있다. 또한 사용하는 에칭용 가스에 불활성 기체를 첨가하여도 좋다. 첨가하는 불활성 원소로서는, He, Ne, Ar, Kr, Xe 중으로부터 선택된 1종 또는 복수종의 원소를 사용할 수 있다.
개구를 덮도록 도전막을 형성하고, 도전막을 에칭하여 각 소스 영역 또는 드 레인 영역의 일부와 각각 전기적으로 접속하는 소스 전극층 또는 드레인 전극층으로서 기능하는 배선층(229a, 229b, 230a, 230b)을 형성한다. 배선층은, PVD법, CVD법, 증착법 등에 의하여 도전막을 성막한 후, 원하는 형상으로 에칭하여 형성할 수 있다. 또한, 액적 토출법, 인쇄법, 전계 도금법 등에 의하여, 소정의 부분에 선택적으로 도전층을 형성할 수 있다. 또한 리플로우법, 상감법(damascene method)을 사용하여도 좋다. 배선층의 재료는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, Ba 등의 금속, 및 Si, Ge, 또는 그 합금, 또는 그 질화물을 사용하여 형성한다. 또한, 이들의 적층 구조로 하여도 좋다.
상술한 공정에서 CMOS 구조의 n채널형 박막 트랜지스터인 박막 트랜지스터(231) 및 p채널형 박막 트랜지스터인 박막 트랜지스터(232)를 포함하는 반도체 장치를 제작할 수 있다(도 6d 참조). 도시하지 않지만, 본 실시형태는 CMOS 구조이므로, 박막 트랜지스터(231)와 박막 트랜지스터(232)는 전기적으로 접속된다.
본 실시형태에 한정되지 않고, 박막 트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조라도 좋고, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조라도 좋다.
상술한 바와 같이, 본 실시형태에 있어서, 전자파의 조사와 연마 처리에 의하여, 결정 결함이 저감되며, 또 평탄성도 높은 반도체층을 가지는 SOI 기판을 사용하여 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
(실시형태 3)
본 실시형태에서는, 고성능 및 고신뢰성이 부여된 반도체 장치로서 표시 기 능을 가지는 반도체 장치(액정 표시 장치라고도 함)를 수율 좋게 생산하는 것을 목적으로 한 반도체 장치의 제작 방법의 예를, 도 7a 및 도 7b를 사용하여 설명한다. 자세한 내용은 표시 소자에 액정 표시 소자를 사용하는 액정 표시 장치에 대하여 설명한다.
도 7a는, 본 발명의 일 형태인 반도체 장치의 상면도이고, 도 7b는 도 7a의 선C-D에 있어서의 단면도이다.
도 7a에 도시하는 바와 같이, 화소 영역(306), 주사선 구동 회로인 구동 회로 영역(304a, 304b)이, 씰재(392)에 의하여, 지지 기판(310)과 대향 기판(395) 사이에 밀봉되고, 지지 기판(310) 위에 드라이버 IC에 의하여 형성된 신호선 구동 회로인 구동 회로 영역(307)이 형성된다. 화소 영역(306)에는 트랜지스터(375) 및 용량 소자(376)가 형성되고, 구동 회로 영역(304b)에는 트랜지스터(373) 및 트랜지스터(374)를 가지는 구동 회로가 형성된다. 본 실시형태의 반도체 장치에 있어서도 실시형태 1에서 제시하는 본 발명을 사용한 고성능 및 고신뢰성의 SOI 기판을 적용한다.
화소 영역(306)에는, 블로킹층(311), 절연층(314), 보호층(313)을 통하여 스위칭 소자가 되는 트랜지스터(375)가 형성된다. 본 실시형태에서는, 트랜지스터(375)에 멀티 게이트형 박막 트랜지스터(TFT)를 사용하여, 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역을 가지는 반도체층, 게이트 절연층, 2층의 적층 구조인 게이트 전극층, 소스 전극층 및 드레인 전극층을 가지고, 소스 전극층 또는 드레인 전극층은, 반도체층의 불순물 영역과 화소 전극층이라고도 불리는 표시 소 자에 사용하는 전극층(320)에 접하여 전기적으로 접속한다.
반도체층 중의 불순물 영역은, 그 농도를 제어함으로써 고농도 불순물 영역 및 저농도 불순물 영역으로 할 수 있다. 상술한 바와 같이, 저농도 불순물 영역을 가지는 박막 트랜지스터를, LDD(Lightly doped drain) 구조라고 부른다. 또한, 저농도 불순물 영역은, 게이트 전극과 겹치도록 형성할 수 있고, 이러한 박막 트랜지스터를, GOLD(Gate Overlapped drain) 구조라고 부른다. 또한 박막 트랜지스터의 극성은, 불순물 영역에 인(P) 등을 사용함으로써 n형으로 한다. p형으로 하는 경우는, 붕소(B) 등을 첨가하면 좋다. 그 후, 게이트 전극 등을 덮는 절연막(317) 및 절연막(318)을 형성한다.
평탄성을 더 높이기 위하여, 층간 절연막으로서 절연막(319)을 형성한다. 절연막(319)에는, 유기 재료, 또는 무기 재료, 또는 이들의 적층 구조를 사용할 수 있다. 예를 들어, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 질화알루미늄, 산화질화알루미늄, 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄 또는 산화알루미늄, 다이아몬드라이크카본(DLC), 폴리실라잔, 질소 함유 탄소(CN), PSG(인 유리), BPSG(인 붕소 유리), 알루미나, 그 외의 무기 절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 유기 절연성 재료를 사용하여도 좋고, 유기 재료로서는, 감광성, 비감광성 어느 쪽이라도 좋고, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조사이클로부텐, 실록산 수지 등을 사용할 수 있다.
반도체 소자에 사용하는 반도체층을, 본 발명을 사용한 실시형태 1과 마찬가 지로 형성하기 때문에, 단결정 반도체 기판으로부터 분리한 단결정 반도체층으로 할 수 있고, 화소 영역과 구동 회로 영역을 동일 기판 위에 일체 형성할 수 있다. 그 경우, 화소 영역(306)의 트랜지스터와, 구동 회로 영역(304b)의 트랜지스터는 동시에 형성된다. 물론, 구동 회로 영역(307)도 마찬가지로 동일 기판 위에 일체 형성하여도 좋다. 구동 회로 영역(304b)에 사용하는 트랜지스터는, CMOS 회로를 구성한다. CMOS 회로를 구성하는 박막 트랜지스터는, GOLD 구조이지만, 트랜지스터(375)와 같은 LDD 구조를 사용할 수도 있다.
다음에, 표시 소자에 사용하는 전극층(320) 및 절연막(319)을 덮도록, 인쇄법이나 액적 토출법에 의하여, 배향막으로서 기능하는 절연층(381)을 형성한다. 또한, 절연층(381)은 스크린 인쇄법이나 오프셋 인쇄법을 사용하면, 선택적으로 형성할 수 있다. 그 후, 러빙 처리를 행한다. 이 러빙 처리는 액정의 모드, 예를 들어, VA 모드일 때에는 처리를 행하지 않을 때가 있다. 배향막으로서 기능하는 절연층(383)도 절연층(381)과 마찬가지다. 이어서, 씰재(392)를 액적 토출법에 의하여 화소를 형성한 주변의 영역에 형성한다.
그 후, 배향막으로서 기능하는 절연층(383), 대향 전극층이라고도 불리는 표시 소자에 사용하는 전극층(384), 컬러필터로서 기능하는 착색층(385), 및 편광자(391; 편광판이라고도 함)가 형성된 대향 기판(395)과, TFT 기판인 지지 기판(310)을 스페이서(387)를 통하여 접합하고, 그 공극(空隙)에 액정층(382)을 형성한다. 본 실시형태의 반도체 장치는 투과형이기 때문에, 지지 기판(310)의 소자를 가지는 면과 반대측에도 편광자(393; 편광판)를 형성한다. 편광자와 착색층의 적 층 구조도 도 7a 및 도 7b에 한정되지 않고, 편광자 및 착색층의 재료나 제작 공정의 조건에 따라 적절히 설정하면 좋다. 편광자는 접착층에 의하여 기판에 형성할 수 있다. 씰재에는 충전제가 혼입되어도 좋고, 또한 대향 기판(395)에는, 차폐막(블랙 매트릭스) 등이 형성되어도 좋다. 또한, 컬러 필터 등은, 액정표시 장치를 풀 컬러 표시로 하는 경우, 적색(R), 녹색(G), 청색(B)을 나타내는 재료로 형성하면 좋고, 모노 컬러 표시로 하는 경우, 착색층을 없애거나, 또는 적어도 하나의 색깔을 나타내는 재료로 형성하면 좋다. 또한, 반도체 장치의 시인측, 반사 방지 기능을 가지는 반사 방지막을 형성하여도 좋다. 편광판과, 액정층 사이에 위상차판을 가진 상태에서 적층하여도 좋다.
또한, 백 라이트에 RGB의 발광 다이오드(LED) 등을 배치하여, 시분할에 의하여 컬러 표시하는 계시가법혼색법(繼時加法混色法; 필드 시퀀셜법)을 채용할 때에는, 컬러필터를 형성하지 않는 경우가 있다. 블랙 매트릭스는 트랜지스터나 CMOS 회로의 배선에 의한 외광의 반사를 저감하기 위하여, 트랜지스터나 CMOS 회로와 겹치도록 형성하면 좋다. 또한, 블랙 매트릭스는 용량소자에 겹치도록 형성하여도 좋다. 용량소자를 구성하는 금속막에 의한 반사를 방지할 수 있기 때문이다.
액정층을 형성하는 방법으로서, 디스펜서식(적하식)이나, 소자를 가지는 지지 기판(310)과 대향기판(395)을 접합하고 나서 모세관 현상을 이용하여 액정을 주입하는 주입법을 사용할 수 있다. 적하법은 주입법을 적용하기 어려운 대형 기판을 취급할 때에 적용하면 좋다.
스페이서는 수 ㎛의 입자를 살포하여 형성하는 방법이라도 좋지만, 본 실시 형태에서는 기판의 전면에 수지막을 형성한 후 이것을 에칭 가공하여 형성하는 방법을 채용한다. 상술한 바와 같은 스페이서의 재료를, 스피너(spinner)로 도포한 후, 노광과 현상 처리에 의하여 소정의 패턴으로 형성한다. 그리고, 클린 오븐 등에서 150℃ 내지 200℃로 가열하여 경화시킨다. 상술한 바와 같이 제작되는 스페이서는 노광과 현상 처리의 조건에 따라 형상을 다르게 할 수 있지만, 바람직하게는, 스페이서의 형상은 기둥 형상이고 정상부가 평탄한 형상이 되도록 하면, 대향 측의 기판을 접합할 때 반도체 장치로서의 기계적인 강도를 확보할 수 있다. 스페이서의 형상은 원추형, 각뿔 형상 등을 사용할 수도 있고, 특별히 한정되지 않는다.
이어서, 화소 영역과 전기적으로 접속되는 단자 전극층(378)에, 이방성 도전체층(396)을 통하여, 접속용의 배선 기판인 FPC(394)를 형성한다. FPC(394)는, 외부로부터 보내지는 신호나 외부로부터 인가되는 전위를 전달하는 역할을 한다. 상술한 공정을 거쳐, 표시 기능을 가지는 반도체 장치를 제작할 수 있다.
본 실시형태의 반도체 장치에 있어서도, 실시형태 1에서 제시하는 바와 같이, 반도체 기판으로부터 분리하고, 지지 기판 위에 접합한 후, 전자파의 조사와 연마 처리에 의하여, 결정 결함이 저감되고, 또 편탕성도 높아진 반도체층을 가지는 SOI 기판을 사용할 수 있다.
따라서, 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
(실시형태 4)
본 발명을 적용하여 발광 소자를 가지는 반도체 장치를 형성할 수 있지만, 상기 발광 소자로부터 발해지는 빛은, 하면 방사, 상면 방사, 양면 방사 중의 어느 방사를 행한다. 본 실시형태에서는, 하면 방사형, 양면 방사형, 상면 방사형의 고성능 및 고신뢰성이 부여된 반도체 장치로서 표시 기능을 가지는 반도체 장치(표시 장치, 발광 장치라고도 함)를 수율 좋게 생산하는 것을 목적으로 한 반도체 장치의 제작 방법의 예를, 도 8a 내지 도 10을 사용하여 설명한다.
도 8a 및 도 8b의 반도체 장치는, 화살표의 방향으로 하면(下面) 사출하는 구조이다. 도 8a 및 도 8b에 있어서, 도 8a는 반도체 장치의 평면도이고, 도 8b는 도 8a에 있어서의 선 E-F의 단면도이다. 도 8a 및 도 8b에 있어서 반도체 장치는, 외부 단자 접속 영역(252), 밀봉 영역(253), 구동 회로 영역(254), 화소 영역(256)을 가진다.
도 8a 및 도 8b에 도시하는 반도체 장치는, 소자 기판(600), 박막 트랜지스터(655, 677, 667, 668), 제 1 전극층(685)과 발광층(688)과 제 2 전극층(689)을 포함하는 발광 소자(690), 충전재(693), 씰재(692), 블로킹층(601), 절연층(604), 산화막(603), 게이트 절연층(675), 절연막(607), 절연막(665), 절연층(686), 밀봉 기판(695), 배선층(679), 단자 전극층(678), 이방성 도전층(696), FPC(694)로 구성된다. 반도체 장치는, 외부 단자 접속 영역(252), 밀봉 영역(253), 구동 회로 영영(254), 화소 영역(256)을 가진다. 충전재(693)는, 액상의 조성물의 상태로, 적하법에 의하여 형성할 수 있다. 적하법에 의하여 충전재가 형성된 소자 기판(600)과 밀봉 기판(695)을 접합하여 반도체 장치(발광 표시 장치)를 밀봉한다.
도 8a 및 도 8b의 반도체 장치에 있어서, 제 1 전극층(685)은, 발광 소 자(690)로부터 사출되는 빛을 투과할 수 있도록, 투광성을 가지는 도전성 재료를 사용하고, 한편, 제 2 전극층(689)은 발광 소자(690)로부터 사출되는 빛을 반사하는, 반사성을 가지는 도전성 재료를 사용하여 형성한다.
제 2 전극층(689)으로서는, 반사성을 가지면 좋으므로, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰리브덴, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들 합금으로 이루어지는 도전막 등을 사용하면 좋다. 바람직하게는, 가시광의 영역에서 반사성이 높은 물질을 사용하는 것이 좋고, 본 실시형태에서는, 알루미늄막을 사용한다.
제 1 전극층(685)에, 구체적으로는 투광성을 가지는 도전성 재료로 이루어지는 투명 도전막을 사용하면 좋고, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등을 사용할 수 있다. 물론, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 첨가한 인듐주석산화물(ITSO) 등도 사용할 수 있다.
도 9의 반도체 장치는, 화살표의 방향으로 상면 사출하는 구조이다. 도 9에 도시하는 반도체 장치는, 소자 기판(1600), 박막 트랜지스터(1655, 1665, 1675, 1685), 배선층(1624), 제 1 전극층(1617), 발광층(1619), 제 2 전극층(1620), 충전재(1622), 씰재(1632), 블로킹층(1601), 절연층(1604), 산화막(1603), 게이트 절연층(1610), 절연층(1611), 절연막(1612), 절연층(1614), 밀봉 기판(1625), 배선층(1633), 단자 전극층(1681), 이방성 도전층(1682), FPC(1683)로 구성된다.
도 9에 있어서 반도체 장치는, 외부 단자 접속 영역(282), 밀봉 영역(283), 구동 회로 영역(284), 화소 영역(286)을 가진다. 도 9의 반도체 장치는, 제 1 전극층(1617) 아래에, 반사성을 가지는 금속층인 배선층(1624)을 형성한다. 배선층(1624) 위에 투명 도전막인 제 1 전극층(1617)을 형성한다. 배선층(1624)으로서는, 반사성을 가지면 좋으므로, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰리브덴, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들 합금으로 이루어지는 도전막 등을 사용하면 좋다. 바람직하게는, 가시광의 영역에서 반사성이 높은 물질을 사용하는 것이 좋다. 또한, 제 1 전극층(1617)에도 도전막을 사용하여도 좋고, 그 경우, 반사성을 가지는 배선층(1624)은 형성하지 않아도 좋다.
제 1 전극층(1617) 및 제 2 전극층(1620)에, 구체적으로는 투광성을 가지는 도전성 재료로 이루어지는 투명 도전막을 사용하면 좋고, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등을 사용할 수 있다. 물론, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 첨가한 인듐주석산화물(ITSO) 등도 사용할 수 있다.
또한, 투광성을 가지지 않는 금속막과 같은 재료라도 막 두께를 얇게(바람직하게는, 5nm 내지 30nm 정도의 막 두께) 하여, 빛을 투과할 수 있는 상태로 함으로써, 제 1 전극층(1617), 제 2 전극층(1620)으로부터 빛을 방사할 수 있게 된다. 또한, 제 1 전극층(1617), 제 2 전극층(1620)에 사용할 수 있는 금속 박막으로서는, 티타늄, 텅스텐, 니켈, 금, 백금, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들의 합금으로 이루어지는 도전막 등을 사용할 수 있다.
도 10에 도시하는 반도체 장치는, 소자 기판(1300), 박막 트랜지스터(1355, 1365, 1375, 1385), 제 1 전극층(1317), 발광층(1319), 제 2 전극층(1320), 충전재(1322), 씰재(1332), 블로킹층(1301), 절연층(1304), 산화막(1303), 게이트 절연층(1310), 절연층(1311), 절연막(1312), 절연층(1314), 밀봉 기판(1325), 배선층(1333), 단자 전극층(1381), 이방성 도전층(1382), FPC(1383)로 구성된다. 반도체 장치는, 외부 단자 접속 영역(272), 밀봉 영역(273), 구동 회로 영역(274), 화소 영역(276)을 가진다.
도 10의 반도체 장치는, 양면 방사형이고, 화살표의 방향으로 소자 기판(1300)측, 밀봉 기판(1325)측의 양쪽으로부터 빛을 방사하는 구조이다. 따라서, 제 1 전극층(1317) 및 제 2 전극층(1320)으로서 투광성 전극층을 사용한다.
본 실시형태에 있어서는, 투광성 전극층인 제 1 전극층(1317) 및 제 2 전극층(1320)에, 구체적으로는 투광성을 가지는 도전성 재료로 이루어지는 투명 도전막을 사용하면 좋고, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등을 사용할 수 있다. 물론, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 첨가한 인듐주석산화물(ITSO) 등도 사용할 수 있다.
또한, 투광성을 가지지 않는 금속막과 같은 재료라도 막 두께를 얇게(바람직하게는, 5nm 내지 30nm 정도의 두께) 하여 빛을 투과할 수 있는 상태로 함으로써, 제 1 전극층(1317) 및 제 2 전극층(1320)으로부터 빛을 방사할 수 있게 된다. 또한, 제 1 전극층(1317) 및 제 2 전극층(1320)에 사용할 수 있는 금속 박막으로서 는, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들 합금으로 이루어지는 도전막 등을 사용할 수 있다.
상술한 바와 같이, 도 10의 반도체 장치는, 발광 소자(1305)로부터 방사되는 빛이, 제 1 전극층(1317) 및 제 2 전극층(1320) 양쪽을 통과하여, 양면으로부터 빛을 방사하는 구성이다.
발광 소자를 사용하여 형성하는 반도체 장치의 화소는, 단순 매트릭스 방식, 또는 액티브 매트릭스 방식으로 구동할 수 있다. 또한, 디지털 구동, 아날로그 구동의 어느 쪽이라도 적용할 수 있다.
밀봉 기판에 컬러 필터(착색층)를 형성하여도 좋다. 컬러 필터(착색층)는, 증착법이나 액적 토출법에 의하여 형성할 수 있고, 컬러 필터(착색층)를 사용하면, 고정세한 표시를 행할 수도 있다. 컬러 필터(착색층)에 의하여, 각 RGB의 발광 스펙트럼에 있어서 완만한 피크가 날카로운 피크가 되도록 보정할 수 있기 때문이다.
단색의 발광을 나타내는 재료를 형성하고, 칼러 필터나 색 변환층을 조합함으로써 풀 칼러 표시를 행할 수 있다. 칼러 필터(착색층)나 색 변환층은, 예를 들어, 밀봉 기판에 형성하고, 소자 기판에 접합하면 좋다.
물론, 단색 발광의 표시를 행하여도 좋다. 예를 들어, 단색 발광을 사용하여 에어리어(area) 컬러형의 반도체 장치를 형성하여도 좋다. 에어리어 컬러형은, 패시브 매트릭스형의 표시부가 적합하고, 주로 문자나 기호를 표시할 수 있다.
단결정 반도체층을 사용함으로써, 화소 영역과 구동 회로 영역을 동일 기판 위에 일체 형성할 수 있다. 그 경우, 화소 영역의 트랜지스터와, 구동 회로 영역 의 트랜지스터는 동시에 형성된다.
도 8a 내지 도 10에 도시하는 본 실시형태의 반도체 장치에 형성되는 트랜지스터는, 실시형태 2에서 제시한 트랜지스터와 마찬가지로 제작할 수 있다.
본 실시형태의 반도체 장치에 있어서도, 실시형태 1에서 제시한 바와 같이, 반도체 기판으로부터 분리되고, 지지 기판 위에 접합한 후, 전자파의 조사와 연마 처리에 의하여, 결정 결함이 저감되며, 또 평탄성도 높아진 반도체층을 가지는 SOI 기판을 사용할 수 있다.
따라서, 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
본 실시형태는, 상기 실시형태 1과 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 고성능 및 고신뢰성이 부여된 반도체 장치로서 표시 기능을 가지는 반도체 장치(표시 장치, 발광 장치라고도 함)의 예에 대하여 설명한다. 표시 소자에 발광 소자를 사용하는 발광 표시 장치에 대하여 자세히 설명한다.
본 실시형태에서는, 본 발명의 표시 장치의 표시 소자로서 적용할 수 있는 발광 소자의 구성을 도 13a 내지 도 13d를 사용하여 설명한다.
도 13a 내지 도 13d는 발광 소자의 소자 구조이고, 제 1 전극층(870)과 제 2 전극층(850) 사이에, EL층(860)이 협치된 발광 소자이다. EL층(860)은, 도시한 대로, 제 1 층(804), 제 2층(803), 제 3 층(802)으로 구성된다. 도 13에 있어서 제 2층(803)은 발광층이고, 제 1 층(804) 및 제 3 층(802)은 기능층이다.
제 1 층(804)은, 제 2층(803)에 정공(홀)을 수송하는 기능을 하는 층이다. 도 13a 내지 도 13d에서는 제 1 층(804)에 포함되는 정공 주입층은, 정공 주입성이 높은 물질을 포함하는 층이다. 몰리브덴산화물이나 바나듐산화물, 루테늄산화물, 텅스텐산화물, 망간산화물 등을 사용할 수 있다. 이 외에 프탈로시아닌(약칭: H2Pc)이나 구리프탈로시아닌(CuPC) 등의 프탈로시아닌계의 화합물, 4,4'-비스[N-(4-디페닐아미노페닐)-N-페닐아미노]비페닐(약칭: DPAB), 4,4'-비스(N-{4-[N-(3-메틸페닐)-N-페닐아미노]페닐}-N-페닐아미노)비페닐(약칭: DNTPD) 등의 방향족 아민 화합물, 또는 폴리(에틸렌디옥시티오펜)/폴리(스티렌설폰산)(PEDOT/PSS) 등의 고분자 등에 의해서도 제 1 층(804)을 형성할 수 있다.
또한, 정공 주입층으로서, 유기 화합물과 무기 화합물을 복합하여 이루어지는 복합 재료를 사용할 수 있다. 특히, 유기 화합물과, 유기 화합물에 대하여 전자 수용성을 나타내는 무기 화합물을 포함하는 복합 재료는, 유기 화합물과 무기 화합물 사이에서 전자의 수수(授受)가 행해지고, 캐리어 밀도가 증대되기 때문에, 정공 주입성, 정공 수송성이 우수하다.
또한, 정공 주입층으로서 유기 화합물과 무기 화합물을 복합하여 이루어지는 복합 재료를 사용한 경우, 전극층과 옴 접촉을 할 수 있게 되므로, 일함수에 상관없이 전극층을 형성하는 재료를 선택할 수 있다.
복합 재료에 사용하는 무기 화합물로서는, 천이 금속의 산화물인 것이 바람직하다. 또한 원소 주기율표에 있어서의 제 4 족 내지 제 8 족에 속하는 금속의 산화물을 들 수 있다. 구체적으로는, 산화바나듐, 산화니오븀, 산화탄탈, 산화크롬, 산화몰리브덴, 산화텅스텐, 산화망간, 산화레늄은 전자 수용성이 높으므로 바람직하다. 이 중에서도 특히, 산화몰리브덴은 대기 중에서 안정적이고, 흡습성이 낮고, 취급하기 쉬우므로 바람직하다.
복합 재료에 사용하는 유기 화합물로서는, 방향족 아민 화합물, 카르바졸 유도체, 방향족 탄화수소, 고분자 화합물(올리고머, 덴드리머, 폴리머 등) 등, 각종 화합물을 사용할 수 있다. 또한, 복합 재료에 사용하는 유기 화합물로서는, 정공 수송성이 높은 유기 화합물인 것이 바람직하다. 구체적으로는, 10-6 cm2/Vs 이상의 정공 이동도를 가지는 물질인 것이 바람직하다. 다만, 전자 수송성보다도 정공 수송성이 높은 물질이면, 이들 이외의 물질을 사용하여도 좋다. 이하에, 복합 재료에 사용할 수 있는 유기 화합물을 구체적으로 열거한다.
예를 들어, 방향족 아민 화합물로서는, N,N'-디(p-톨릴)-N,N'-디페닐-p-페닐렌디아민(약칭: DTDPPA), 4,4'-비스[N-(4-디페닐아미노페닐)-N-페닐아미노]비페닐(약칭: DPAB), 4,4'-비스(N-{4-[N-(3-메틸페닐)-N-페닐아미노]페닐}-N-페닐아미노)비페닐(약칭: DNTPD), 1,3,5-트리스[N-(4-디페닐아미노페닐)-N-페닐아미노]벤젠(약칭: DPA3B) 등을 들 수 있다.
복합 재료에 사용할 수 있는 카르바졸 유도체로서는, 구체적으로는, 3-[N-(9-페닐카르바졸-3-일)-N-페닐아미노]-9-페닐카르바졸(약칭: PCzPCA1), 3,6-비스[N-(9-페닐카르바졸-3-일)-N-페닐아미노]-9-페닐카르바졸(약칭: PCzPCA2), 3-[N- (1-나프틸)-N-(9-페닐카르바졸-3-일)아미노]-9-페닐카르바졸(약칭: PCzPCN1) 등을 들 수 있다.
또한, 4,4'-디(N-카르바졸릴)비페닐(약칭: CBP), 1,3,5-트리스[4-(N-카르바졸릴)페닐]벤젠(약칭: TCPB), 9-[4-(N-카르바졸릴)]페닐-10-페닐안트라센(약칭: CzPA), 1,4-비스[4-(N-카르바졸릴)페닐]-2,3,5,6-테트라페닐벤젠 등을 사용할 수 있다.
또한, 복합 재료에 사용할 수 있는 방향족 탄화수소로서는, 예를 들어, 2-tert-부틸-9,10-디(2-나프틸)안트라센(약칭: t-BuDNA), 2-tert-부틸-9,10-디(1-나프틸)안트라센, 9,10-비스(3,5-디페닐페닐)안트라센(약칭: DPPA), 2-tert-부틸-9,10-비스(4-페닐페닐)안트라센(약칭: t-BuDBA), 9,10-디(2-나프틸)안트라센(약칭: DNA), 9,10-디페닐안트라센(약칭: DPAnth), 2-tert-부틸안트라센(약칭: t-BuAnth), 9,10-비스(4-메틸-1-나프틸)안트라센(약칭: DMNA), 2-tert-부틸-9,10-비스[2-(1-나프틸)페닐]안트라센, 9,10-비스[2-(1-나프틸)페닐]안트라센, 2,3,6,7-테트라메틸-9,10-디(1-나프틸)안트라센, 2,3,6,7-테트라메틸-9,10-디(2-나프틸)안트라센, 9,9'-비안트릴, 10,10'-디페닐-9,9'-비안트릴, 10,10'-비스(2-페닐페닐)-9,9'-비안트릴, 10,10'-비스[(2,3,4,5,6-펜타페닐)페닐]-9,9'-비안트릴, 안트라센, 테트라센, 루브렌, 페릴렌, 2,5,8,11-테트라(tert-부틸)페릴렌 등을 들 수 있다. 또한, 이 외에, 펜타센, 코로넨 등도 사용할 수 있다. 상술한 바와 같이, 1×10-6 cm2/Vs 이상의 정공 이동도를 가지고, 탄소수 14 내지 탄소수 42인 방향족 탄화수소를 사 용하는 것이 보다 바람직하다.
또한, 복합 재료에 사용할 수 있는 방향족 탄화수소는, 비닐 골격을 가져도 좋다. 비닐기를 가지는 방향족 탄화수소로서는, 예를 들어, 4,4'-비스(2,2-디페닐비닐)비페닐(약칭: DPVBi), 9,10-비스[4-(2,2-디페닐비닐)페닐]안트라센(약칭: DPVPA) 등을 들 수 있다.
또한, 폴리(N-비닐카르바졸)(약칭: PVK)이나 폴리(4-비닐트리페닐아민)(약칭: PVTPA) 등의 고분자 화합물을 사용할 수도 있다.
도 13a 내지 도 13d에서는 제 1 층(804)에 포함되는 정공 수송층을 형성하는 물질로서는, 정공 수송성이 높은 물질, 구체적으로는, 방향족 아민(즉, 벤젠 고리-질소의 결합을 가지는 물질)의 화합물인 것이 바람직하다. 널리 사용되는 재료로서, 4,4'-비스[N-(3-메틸페닐))-N-페닐아미노]비페닐, 그 유도체인 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(이하, NPB라고 기재함)이나 4,4',4''-트리스(N,N-디페닐-아미노)트리페닐아민, 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민 등의 스타 버스트(star burst)형 방향족 아민 화합물을 들 수 있다. 여기에 기재한 물질은 주로 10-6 cm2/Vs 이상의 정공 이동도를 가지는 물질이다. 다만, 전자 수송성보다도 정공 수송성이 높은 물질이면, 이들 이외의 물질을 사용할 수도 있다. 또한, 정공 수송층은, 단층뿐만 아니라, 상기 물질의 혼합층, 또는 2층 이상 적층한 것이라도 좋다.
제 3 층(802)은, 제 2층(803)에 전자를 수송, 주입하는 기능을 하는 층이다. 도 13a 내지 도 13d에서는 제 3 층(802)에 포함되는 전자 수송층에 대하여 설명한다. 전자 수송층은, 전자 수송성이 높은 물질을 사용할 수 있다. 예를 들어, 트리스(8-퀴놀리놀레이토)알루미늄(약칭: Alq), 트리스(4-메틸-8-퀴놀리놀레이토)알루미늄(약칭: Almq3), 비스(10-하이드록시벤조[h]퀴놀리네이토)베릴륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리놀레이토)(4-페닐페놀레이토)알루미늄(약칭: BAlq) 등, 퀴놀린 골격 또는 벤조퀴놀린 골격을 가지는 금속 착체 등으로 이루어지는 층이다. 또한, 이 외에 비스[2-(2-하이드록시페닐)벤즈옥사졸레이토]아연(약칭: Zn(BOX)2), 비스[2-(2-하이드록시페닐)벤조티아졸레이토]아연(약칭: Zn(BTZ)2) 등의 옥사졸계, 티아졸계 배위자를 가지는 금속 착체 등도 사용할 수 있다. 또한, 금속 착체 이외에도, 2-(4-비페니릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭: PBD)이나, 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭: OXD-7), 3-(4-비페니릴)-4-페닐-5-(4-tert-부틸페닐)-1,2,4-트리아졸(약칭: TAZ), 바소페난트롤린(약칭: BPhen), 바소쿠프로인(약칭: BCP) 등도 사용할 수 있다. 여기에 기재한 물질은 주로 10-6 cm2/Vs 이상의 정자 이동도를 가지는 물질이다. 다만, 정공 수송성보다도 전자 수송성이 높은 물질이면, 이들 이외의 물질을 전자 수송층으로서 사용하여도 좋다. 또한, 정자 수송층은, 단층뿐만 아니라, 상기 물질로 이루어지는 층이 2층 이상 적층한 것이라도 좋다.
도 13a 내지 도 13d에서는 제 3 층(802)에 포함되는 전자 주입층에 대하여 설명한다. 전자 주입층은, 전자 주입성이 높은 물질을 사용할 수 있다. 전자 주 입층으로서는, 플루오르화리튬(LiF), 플루오르화세슘(CsF), 플루오르화칼슘(CaF2) 등과 같은 알칼리 금속 또는 알칼리 토류 금속 또는 이들의 화합물을 사용할 수 있다. 또한, 전자 수송성을 가지는 물질로 이루어지는 층 중에 알칼리 금속 또는 알칼리 토류 금속 또는 이들의 화합물을 함유시킨 물질, 예를 들어, Alq 중에 마그네슘(Mg)을 함유시킨 물질 등을 사용할 수 있다. 또한, 전자 주입층으로서, 전자 수송성을 가지는 물질로 이루어지는 층 중에 알칼리 금속 또는 알칼리 토류 금속을 함유시킨 물질을 사용함으로써, 전극층으로부터의 전자 주입이 효율 좋게 행해지므로 보다 바람직하다.
다음에, 발광층인 제 2층(803)에 대하여 설명한다. 발광층은 발광 기능을 하는 층이고, 발광성의 유기 화합물을 포함한다. 또한, 무기 화합물을 포함하는 구성이라도 좋다. 발광층은, 각종 발광성 유기 화합물, 무기 화합물을 사용하여 형성할 수 있다. 다만, 발광층은, 막 두께 10nm 내지 100nm 정도가 바람직하다.
발광층에 사용되는 유기 화합물로서는, 발광성의 유기 화합물이면 특별히 한정되지 않고, 예를 들어, 9,10-디(2-나프틸)안트라센(약칭: DNA), 9,10-디(2-나프틸) 2-tert-부틸안트라센(약칭: t-BuDNA), 4,4'-비스(2,2-디페닐비닐)비페닐(약칭: DPVBi), 쿠마린30, 쿠마린6, 쿠마린545, 쿠마린545T, 페릴렌, 루브렌, 페리플란텐, 2,5,8,11-테트라(tert-부틸)페릴렌(약칭: TBP), 9,10-디페닐안트라센(약칭: DPA), 5,12-디페닐안트라센, 4-(디시아노메틸렌)-2-메틸-6-(p-(디메틸아미노)스티릴)-4H-피란(약칭: DCM1), 4-(디시아노메틸렌)-2-메틸-6-[2-(쥬롤리딘-9-일)에테닐]-4H-피 란(약칭: DCM2), 4-(디시아노메틸렌)-2,6-비스[p-(디메틸아미노)스티릴]-4H-피란(약칭: BisDCM) 등을 들 수 있다. 또한, 비스[2-(4',6'-디플루오르페닐)피리디나토-N,C2']이리듐(피콜리나토)(약칭: FIrpic), 비스{2-[3',5'-비스(트리플루오르메틸)페닐]피리디나토-N,C2'｝이리듐(피콜리나토)(약칭: Ir(CF3ppy)2(pic)), 트리스(2-페닐피리디네이토-N,C2')이리듐(아세틸아세토네이트)(약칭: Ir(ppy)3), 비스(2-페닐피리디네이토-N,C2')이리듐(아세틸아세토네이토)(약칭: Ir(ppy)2(acac)), 비스[2-(2'-티에닐)피리디네이토-N,C3']이리듐(아세틸아세토네이토)(약칭 : Ir(thp)2(acac)), 비스(2-페닐퀴놀리네이토-N,C2')이리듐(아세틸아세토네이토)(약칭 : Ir(pq)2(acac)), 비스[2-(2'-벤조티에닐)피리디나토-N, C3']이리듐(아세틸아세토네이트)(약칭: Ir(btp)2(acac)) 등의 인광을 방출할 수 있는 화합물을 사용할 수도 있다.
발광층을 1중항 여기 발광 재료 이외에, 금속 착체 등을 포함하는 3중항 여기 재료를 사용하여도 좋다. 예를 들어, 적색의 발광성의 화소, 녹색의 발광성의 화소 및 청색 발광성의 화소 중, 휘도 반감 시간이 비교적 짧은 적색 발광성 화소를 3중항 여기 발광 재료로 형성하고, 다른 발광성의 화소를 1중항 여기 발광 재료 로 형성한다. 3중항 여기 발광 재료는 발광 효율이 좋으므로, 같은 휘도를 적은 소비 전력으로 얻을 수 있다는 특징이 있다. 즉, 적색 화소에 적용한 경우, 발광 소자에 흐르는 전류량이 적어도 되므로, 신뢰성을 향상시킬 수 있다. 저소비 전력화를 위하여, 적색의 발광성 화소와 녹색 발광성의 화소를 3중항 여기 발광 재료로 형성하고, 청색의 발광성 화소를 1중항 여기 발광 재료로 형성하여도 좋다. 인간의 시감도가 높은 녹색의 발광 소자도 3중항 여기 발광 재료로 형성함으로써, 보다 저소비 전력화를 도모할 수 있다.
또한, 발광층에 있어서는, 상술한 발광을 나타내는 유기 화합물뿐만 아니라, 다른 유기 화합물이 더 첨가되어도 좋다. 첨가할 수 있는 유기 화합물로서는, 예를 들어, 상술한 TDATA, MTDATA, m-MTDAB, TPD, NPB, DNTPD, TCTA, Alq3, Almq3, BeBq2, BAlq, Zn(BOX)2, Zn(BTZ)2, BPhen, BCP, PBD, OXD-7, TPBI, TAZ, p-EtTAZ, DNA, t-BuDNA, DPVBi 등 이외에, 4,4'-비스(N-카르바졸릴)비페닐(약칭: CBP), 1,3,5-트리스[4-(N-카르바졸릴)페닐]벤젠(약칭: TCPB) 등을 사용할 수 있지만, 이들에 한정되지 않는다. 또한, 상술한 바와 같이, 유기 화합물 이외에 첨가하는 유기 화합물은, 유기 화합물을 효율 좋게 발광시키기 위하여, 유기 화합물의 여기 에너지보다도 큰 여기 에너지를 가지며, 또 유기 화합물보다도 많이 첨가되는 것이 바람직하다(이로써, 유기 화합물의 농도 소광(消光)을 방지할 수 있다). 또는, 다른 기능으로서, 유기 화합물과 함께 발광을 나타내도 좋다(이로써, 백색 발광 등도 가능하게 된다).
발광층은, 발광 파장대가 다른 발광층을 화소마다 형성하여, 컬러 표시를 행하는 구성으로 하여도 좋다. 전형적으로는, R(적색), G(녹색), B(청색)의 각 색깔에 대응한 발광층을 형성한다. 이 경우에도, 화소의 광 방사 측에 그 발광 파장대의 빛을 투과하는 필터를 형성한 구성으로 함으로써, 색 순도의 향상이나, 화소 영역의 경면화(눈부심)의 방지를 도모할 수 있다. 필터를 형성함으로써, 종래 필요하였던 원 편광판 등을 생략할 수 있게 되고, 발광층으로부터 방사되는 빛의 손실을 없앨 수 있다. 또한, 비스듬한 방향으로부터 화소 영역(표시 화면)을 보는 경우에 일어나는 색조의 변화를 저감할 수 있다.
발광층에 사용할 수 있는 재료는 저분자계 유기 발광 재료라도 좋고 고분자계 유기 발광 재료라도 좋다. 고분자계 유기 발광 재료는 저분자계와 비교하여 물리적 강도가 높고, 소자의 내구성이 높다. 또한 도포에 의하여 성막할 수 있으므로, 소자의 제작이 비교적 용이하다.
발광색은, 발광층을 형성하는 재료에 따라 결정되므로, 그 재료를 선택함으로써 원하는 발광을 나타내는 발광 소자를 형성할 수 있다. 발광층의 형성에 사용할 수 있는 고분자계의 전계 발광 재료는, 폴리파라페닐렌비닐겐계, 폴리파라페닐렌계, 폴리티오펜계, 폴리플루오렌계를 들 수 있다.
폴리파라페닐렌비닐렌계에는, 폴리(파라페닐렌비닐렌)[PPV]의 유도체, 폴리(2,5-디알콕시-1,4-페닐렌비닐렌)[RO-PPV], 폴리(2-(2'-에틸-헥속시)-5-메톡시-1,4-페닐렌비닐렌)[MEH-PPV], 폴리(2-(디알콕시페닐)-1,4-페닐렌비닐렌)[ROPh-PPV] 등을 들 수 있다. 폴리파라페닐렌계에는, 폴리파라페닐렌[PPP]의 유도체, 폴 리(2,5-디알콕시-1,4-페닐렌)[RO-PPP], 폴리(2,5-디헥속시(dihexoxy)-1,4-페닐렌) 등을 들 수 있다. 폴리티오펜계에는, 폴리티오펜[PT]의 유도체, 폴리(3-알킬티오펜)[PAT], 폴리(3-헥실티오펜)[PHT], 폴리(3-사이클로헥실티오펜)[PCHT], 폴리(3-사이클로헥실-4-메틸티오펜)[PCHMT], 폴리(3,4-디사이클로헥실티오펜)[PDCHT], 폴리[3-(4-옥틸페닐)-티오펜][POPT], 폴리[3-(4-옥틸페닐)-2,2비티오펜][PTOPT] 등을 들 수 있다. 폴리플루오렌계에는, 폴리플루오렌[PF]의 유도체, 폴리(9,9-디알킬플루오렌)[PDAF], 폴리(9,9-디옥틸플루오렌)[PDOF] 등을 들 수 있다
발광층에 사용되는 무기 화합물로서는, 유기 화합물의 발광을 소광하기 어려운 무기 화합물이라면 어떤 것이라도 좋고, 각종 금속 산화물이나 금속 질화물을 사용할 수 있다. 특히, 주기율표 제 13 족 또는 제 14 족의 금속 산화물은, 유기 화합물의 발광을 소광하기 어려우므로 바람직하고, 구체적으로는 산화알루미늄, 산화갈륨, 산화규소, 산화게르마늄이 바람직하다. 다만, 이들에 한정되지 않는다.
또한, 발광층은, 상술한 유기 화합물과 무기 화합물의 조합을 적용한 층을, 복수 적층하여 형성하여도 좋다. 또한, 다른 유기 화합물 또는 다른 무기 화합물을 더 포함하여도 좋다. 발광층의 층 구조는 변화될 수 있고, 특정한 전자 주입 영역이나 발광 영역을 구비하지 않는 대신에, 전자 주입용의 전극층을 구비하거나, 발광성의 재료를 분산시켜 구비하는 변형은, 본 발명의 취지를 벗어나지 않는 범위에 있어서 허용될 수 있다.
상술한 바와 같은 재료로 형성한 발광 소자는, 순 방향으로 바이어스를 가함으로써 발광한다. 발광 소자를 사용하여 형성하는 반도체 장치의 화소는, 단순 매 트릭스 방식, 또는 액티브 매트릭스 방식으로 구동할 수 있다. 어쨌든, 개개의 화소는, 어느 특정한 타이밍에 순 방향 바이어스를 인가하여 발광시키게 되지만, 어느 일정 기간은 비(非)발광 상태이다. 이 비발광 시간에 역 방향의 바이어스를 인가함으로써 발광 소자의 신뢰성을 향상시킬 수 있다. 발광 소자에서는, 일정 구동 조건하에서 발광 강도가 저하되는 열화나, 화소 내에서 비발광 영역이 확대되고 외관상 휘도가 저하되는 열화 모드가 있지만, 순 방향 및 역 방향으로 바이어스를 인가하는 교류적인 구동을 행함으로써, 열화의 진행을 느리게 할 수 있고, 발광 소자를 가지는 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 디지털 구동, 아날로그 구동의 어느 쪽이라도 적용할 수 있다.
따라서, 밀봉 기판에 컬러 필터(착색층)를 형성하여도 좋다. 컬러 필터(착색층)는, 증착법이나 액적 토출법에 의하여 형성할 수 있고, 컬러 필터(착색층)를 사용하면, 고정세의 표시를 행할 수 있다. 컬러 필터(착색층)에 의하여, 각 RGB의 발광스펙트럼에 있어서 완만한 피크가 날카로운 피크가 되도록 보정할 수 있기 때문이다.
단색의 발광을 나타내는 재료를 형성하고, 칼러 필터나 색 변환층을 조합함으로써 풀 칼러 표시를 행할 수 있다. 칼러 필터(착색층)나 색 변환층은, 예를 들어, 밀봉 기판에 형성하고, 소자 기판에 접합하면 좋다.
물론 단색 발광의 표시를 행하여도 좋다. 예를 들어, 단색 발광을 사용하여 에어리어 컬러형의 반도체 장치를 형성하여도 좋다. 에어리어 컬러형은, 패시브 매트릭형의 표시부가 적합하고, 주로 문자나 기호를 표시할 수 있다
제 1 전극층(870) 및 제 2 전극층(850)은 일함수를 고려하여 재료를 선택할 필요가 있고, 그리고 제 1 전극층(870) 및 제 2 전극층(850)은, 화소 구성에 따라 어느 쪽이나 양극(전위가 높은 전극층), 또는 음극(전위가 낮은 전극층)이 될 수 있다. 구동용 박막 트랜지스터의 극성이 p채널형인 경우, 도 13a와 같이, 제 1 전극층(870)을 양극, 제 2 전극층(850)을 음극으로 하면 좋다. 또한, 구동용 박막 트랜지스터의 극성이 n채널형인 경우, 도 13b와 같이, 제 1 전극층(870)을 음극, 제 2 전극층(850)을 양극으로 하면 바람직하다. 제 1 전극층(870) 및 제 2 전극층(850)에 사용할 수 있는 재료에 대하여 기재한다. 제 1 전극층(870) 및 제 2 전극층(850)이 양극으로서 기능하는 경우에는 일함수가 큰 재료(구체적으로는, 4.5eV 이상인 재료)가 바람직하고, 제 1 전극층(870), 제 2 전극층(850)이 음극으로서 기능하는 경우에는 일함수가 작은 재료(구체적으로는 3.5eV 이하의 재료)가 바람직하다. 그러나, 제 1 층(804)의 정공 주입, 정공 수송 특성이나, 제 3 층(802)의 전자 주입성, 전자 수송 특성이 우수하기 때문에, 제 1 전극층(870), 제 2 전극층(850) 양쪽 모두가 거의 일함수의 제한을 받지 않고, 각종 재료를 사용할 수 있다.
도 13a 및 도 13b에 있어서의 발광 소자는, 제 1 전극층(870)으로부터 빛을 추출하는 구조이므로, 제 2 전극층(850)은, 반드시 광 투광성을 가질 필요는 없다. 제 2 전극층(850)으로서는, Ti, Ni, W, Cr, Pt, Zn, Sn, In, Ta, Al, Cu, Au, Ag, Mg, Ca, Li 또는 Mo 중으로부터 선택된 원소, 또는 질화티타늄, TiSixNy, WSix, 질 화텅스텐, WSixNy, NbN 등의 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 주성분으로 하는 막 또는 이들 적층막을 총 두께 100nm 내지 800nm의 범위에서 사용하면 좋다.
또한, 제 2 전극층(850)에 제 1 전극층(870)에 사용하는 재료와 같은 투광성을 가지는 도전성 재료를 사용하면, 제 2 전극층(850)으로부터 빛을 추출하는 구조가 되고, 발광 소자로부터 방사되는 빛은, 제 1 전극층(870)과 제 2 전극층(850)의 양쪽으로부터 방사되는 양면 방사 구조로 할 수 있다.
또한, 제 1 전극층(870)이나 제 2 전극층(850)의 종류를 바꿈으로써, 본 발명의 발광 소자는 다양한 바리에이션을 가진다.
도 13b는 EL층(860)이, 제 1 전극층(870)측으로부터 제 3 층(802), 제 2층(803), 제 1 층(804)의 순서로 구성되는 케이스이다.
도 13c는 도 13a에 있어서, 제 1 전극층(870)에 반사성을 가지는 전극층을 사용하고, 제 2 전극층(850)에 투광성을 가지는 전극층을 사용함으로써, 발광 소자로부터 방사된 빛은 제 1 전극층(870)에서 반사되고, 제 2 전극층(850)을 투과하여 방사된다. 마찬가지로 도 13d는 도 13b에 있어서, 제 1 전극층(870)에 반사성을 가지는 전극층을 사용하고, 제 2 전극층(850)에 투광성을 가지는 전극층을 사용함으로써, 발광 소자로부터 방사된 빛은 제 1 전극층(870)에서 반사되고, 제 2 전극층(850)을 투과하여 방사된다.
또한, EL층(860)에 유기 화합물과 무기 화합물을 혼합시켜 형성하는 경우, 그 형성 방법으로서는 각종 수법을 사용할 수 있다. 예를 들어, 유기 화합물과 무기 화합물의 양쪽을 저항 가열에 의하여 증발시켜, 공증착하는 수법을 들 수 있다. 이 외에, 유기 화합물을 저항 가열에 의하여 증발시키는 한편, 무기화합물을 일렉트론빔(EB)에 의하여 증발시켜, 공증착하여도 좋다. 또한, 유기 화합물을 저항 가열에 의하여 증발시킴과 동시에, 무기화합물을 스퍼터링하여, 양쪽을 동시에 퇴적하는 수법도 들 수 있다. 이 외에, 습식법에 의하여 성막하여도 좋다.
제 1 전극층(870) 및 제 2 전극층(850)의 제작 방법으로서는, 저항 가열에 의한 증착법, EB 증착법, 스퍼터링법, CVD법, 스핀코팅법, 인쇄법, 디스펜서법 또는 액적 토출법 등을 사용할 수 있다.
본 실시형태는, 실시형태 1 및 실시형태 4와 적절히 조합할 수 있다.
본 실시형태의 반도체 장치에 있어서도, 실시형태 1에 제시한 바와 같이, 반도체 기판으로부터 분리되고 지지 기판 위에 접합한 후, 전자파의 조사와 연마 처리에 의하여, 결정 결함이 저감되고, 또 평탄성도 높아진 반도체 장치를 가지는 SOI 기판을 사용할 수 있다. 따라서, 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
(실시형태 6)
본 실시형태에서는, 고성능 및 고신뢰성이 부여된 반도체 장치로서 표시 기능을 가지는 반도체 장치의 다른 예를 설명한다. 본 실시형태에서는, 본 발명의 반도체 장치에 있어서의 발광 소자에 적용할 수 있는 다른 구성을, 도 11a 내지 도 12c를 사용하여 설명한다.
일렉트로 루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기EL 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의하여, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 전자는 발광 재료의 입자를 바인더 중에 분산시킨 전계 발광층을 가지고, 후자는 발광 재료의 박막으로 이루어지는 전계 발광층을 가지는 점에 차이는 있지만, 고전계에 의하여 가속된 전자를 필요로 하는 점에서는 공통적이다. 또한, 얻어지는 발광의 메커니즘으로서는, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광과, 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이 있다. 일반적으로, 분산형 무기 EL로서는 도너-억셉터 재결합형 발광, 박막형 무기 EL 소자로서는 국재형 발광인 경우가 많다.
본 발명에서 사용할 수 있는 발광 재료는 모체 재료와 발광 중심이 되는 불순물 원소로 구성된다. 함유시키는 불순물 원소를 변화시킴으로써, 다양한 색깔의 발광을 얻을 수 있다. 발광 재료의 제작 방법으로서는, 고상법이나 액상법(공침법) 등의 다양한 방법을 사용할 수 있다. 또한, 분무열분해법, 복분해법, 프리커서(precursor)의 열분해 반응에 의한 방법, 역 미셀(micelle)법이나 이들의 방법과 고온 소성을 조합한 방법, 동결 건조법 등의 액상법 등도 사용할 수 있다.
고상법은 모체 재료와, 불순물 원소 또는 불순물 원소를 포함하는 화합물을 칭량하고, 유발에서 혼합, 전기로에서 가열, 소성을 행하여 반응시킴으로써, 모체 재료에 불순물 원소를 함유시키는 방법이다. 소성 온도는 700℃ 내지 1500℃가 바 람직하다. 온도가 지나치게 낮은 경우는 고상 반응이 진행되지 않고, 온도가 지나치게 높은 경우는 모체 재료가 분해되기 때문이다. 또한, 분말 상태로 소성을 행하여도 좋지만, 펠릿 상태로 소성을 하는 것이 바람직하다. 비교적 고온에서의 소성을 필요로 하지만, 간단한 방법이기 때문에, 생산성 좋고 대량 생산에 적합하다.
액상법(공침법)은, 모체 재료 또는 모체 재료를 포함하는 화합물과, 불순물 원소 또는 불순물 원소를 포함하는 화합물을 용액 중에서 반응시키고, 건조시킨 후, 소성을 행하는 방법이다. 발광 재료의 입자가 균일하게 분포되고, 입자 직경이 작으므로 낮은 소성 온도라도 반응이 진행될 수 있다.
발광 재료에 사용하는 모체 재료로서는, 황화물, 산화물, 질화물을 사용할 수 있다. 황화물로서는, 예를 들어, 황화아연(ZnS), 황화카드뮴(CdS), 황화칼슘(CaS), 황화이트륨(Y2S3), 황화갈륨(Ga2S3), 황화스트론튬(SrS), 황화바륨(BaS) 등을 사용할 수 있다. 또한, 산화물로서는, 예를 들어, 산화아연(ZnO), 산화이트륨(Y2O3) 등을 사용할 수 있다. 또한, 질화물로서는, 예를 들어, 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN) 등을 사용할 수 있다. 또한, 셀렌화아연(ZnSe), 텔루루화아연(ZnTe) 등도 사용할 수 있고, 황화칼슘-갈륨(CaGa2S4), 황화스트론튬-갈륨(SrGa2S4), 황화바륨-갈륨(BaGa2S4) 등의 3원계의 혼정이라도 좋다.
국재형 발광의 발광 중심으로서, 망간(Mn), 구리(Cu), 사마륨(Sm), 테르븀(Tb), 에르븀(Er), 툴륨(Tm), 유로퓸(Eu), 세륨(Ce), 프라세오듐(Pr) 등을 사용할 수 있다. 또한, 불소(F), 염소(Cl) 등의 할로겐 원소가 첨가되어도 좋다. 상 기 할로겐 원소는 전하 보상으로서 기능할 수 있다.
한편, 도너-억셉터 재결합형 발광의 발광 중심으로서, 도너 준위를 형성하는 제 1 불순물 원소 및 억셉터 준위를 형성하는 제 2 불순물 원소를 포함하는 발광 재료를 사용할 수 있다. 제 1 불순물 원소는, 예를 들어, 불소(F), 염소(Cl), 알루미늄(Al) 등을 사용할 수 있다. 제 2 불순물 원소로서는, 예를 들어, 구리(Cu), 은(Ag) 등을 사용할 수 있다
도너-억셉터 재결합형 발광의 발광 재료를 고상법을 사용하여 합성하는 경우, 모체 재료와, 제 1 불순물 원소 또는 제 1 불순물 원소를 포함하는 화합물과, 제 2 불순물 원소 또는 제 2 불순물 원소를 포함하는 화합물을 각각 칭량하고, 유발에서 혼합한 후, 전기로에서 가열, 소성을 한다. 모체 재료로서는 상술한 모체 재료를 사용할 수 있고, 제 1 불순물 원소 또는 제 1 불순물 원소를 포함하는 화합물로서는, 예를 들어, 불소(F), 염소(Cl), 황화알루미늄(Al2S3) 등을 사용할 수 있고, 제 2 불순물 원소 또는 제 2 불순물 원소를 포함하는 화합물로서는, 예를 들어, 구리(Cu), 은(Ag), 황화구리(Cu2S), 황화은(Ag2S) 등을 사용할 수 있다. 소성 온도는 700℃ 내지 1500℃가 바람직하다. 온도가 지나치게 낮은 경우는 고상 반응이 진행되지 않고, 온도가 지나치게 높은 경우는 모체 재료가 분해되기 때문이다. 또한, 분말 상태로 소성을 하여도 좋지만, 펠릿 상태로 소성을 하는 것이 바람직하다.
또한, 고상 반응을 이용하는 경우의 불순물 원소로서, 제 1 불순물 원소와 제 2 불순물 원소로 구성되는 화합물을 조합하여 사용하여도 좋다. 이 경우, 불순물 원소가 확산되기 쉽고, 고상 반응이 진행되기 쉬워지기 때문에, 균일한 발광 재료를 얻을 수 있다. 또한, 여분의 불순물 원소가 들어가지 않기 때문에, 순도가 높은 발광 재료를 얻을 수 있다. 제 1 불순물 원소와 제 2 불순물 원소로 구성되는 화합물로서는, 예를 들어, 염화구리(CuCl), 염화은(AgCl) 등을 사용할 수 있다.
또한, 이들 불순물원소의 농도는 모체 재료에 대하여 0.01atom% 내지 10atom%이면 좋고, 바람직하게는 0.05atom% 내지 5atom%의 범위이다.
박막형 무기EL의 경우, 전계 발광층은 상기 발광 재료를 포함하는 층이고, 저항 가열 증착법, 전자빔 증착(EB 증착)법 등의 진공 증착법, 스퍼터링법 등의 물리 기상 성장법(PVD), 유기 금속 CVD법, 하이드라이드 수송 감압 CVD법 등의 화학 기상 성장법(CVD), 원자층 에피텍시법(ALE) 등을 사용하여 형성할 수 있다.
도 11a 내지 도 11c에 발광 소자로서 사용할 수 있는 박막형 무기EL 소자의 일례를 도시한다. 도 11a 내지 도 11c에 있어서, 발광 소자는 제 1 전극층(50), 전계 발광층(52), 제 2 전극층(53)을 포함한다.
도 11b 및 도 11c에 도시하는 발광 소자는 도 11a의 발광 소자에 있어서, 전극층과 전계 발광층 사이에 절연층을 형성하는 구조이다. 도 11b에 도시하는 발광 소자는, 제 1 전극층(50)과 전계 발광층(52) 사이에 절연층(54)을 가지고, 도 11c에 도시하는 발광 소자는, 제 1 전극층(50)과 전계 발광층(52) 사이에 절연층(54a), 제 2 전극층(53)과 전계 발광층(52) 사이에 절연층(54b)을 가진다. 상술한 바와 같이 절연층은 전계 발광층을 협지하는 한 쌍의 전극층 중 한쪽의 사이에 만 형성하여도 좋고, 양쪽 사이에 형성하여도 좋다. 또한, 절연층은 단층이라도 좋고 복수의 층으로 이루어지는 적층이라도 좋다.
또한, 도 11b에서는 제 1 전극층(50)에 접하도록 절연층(54)이 형성되지만, 절연층과 전계 발광층의 순서를 반대로 하여, 제 2 전극층(53)에 접하도록 절연층(54)을 형성하여도 좋다.
분산형 무기EL 소자의 경우, 입자 상태의 발광 재료를 바인더 중에 분산시킴으로써 막 형상의 전계 발광층을 형성한다. 발광 재료의 제작방법에 따라, 원하는 크기의 입자를 충분히 얻을 수 없는 경우는, 유발 등에서 분쇄 등에 의하여 입자 상태로 가공하면 좋다. 바인더란, 입상(粒狀)의 발광 재료를 분산시킨 상태로 고정함으로써, 전계 발광층으로서의 형상으로 유지하기 위한 물질이다. 발광 재료는 바인더에 의하여 전계 발광층 중에 균일하게 분산되어 고정된다.
분산형 무기EL 소자의 경우, 전계 발광층의 형성 방법은, 선택적으로 전계 발광층을 형성할 수 있는 액적 토출법이나, 인쇄법(스크린 인쇄나 오프셋 인쇄 등), 스핀코트법 등의 도포법, 디핑법, 디스펜서법 등을 사용할 수도 있다. 막 두께는 특별히 한정되지 않지만, 바람직하게는 10nm 내지 1000nm의 범위이다. 또한, 발광 재료 및 바인더를 포함하는 전계 발광층에 있어서, 발광 재료의 비율은 50wt% 이상 80wt% 이하로 하면 좋다.
도 12a 내지 도 12c에 발광 소자로서 사용할 수 있는 분산형 무기EL 소자의 일례를 도시한다. 도 12a에 있어서의 발광 소자는, 제 1 전극층(60), 전계 발광층(62), 제 2 전극층(63)의 적층 구조를 가지고, 전계 발광층(62) 중에 바인더에 의하여 유지된 발광 재료(61)를 포함한다.
본 실시형태에 사용할 수 있는 바인더로서는, 유기 재료나 무기 재료를 사용할 수 있고, 유기 재료나 무기 재료의 혼합 재료를 사용하여도 좋다. 유기 재료로서는, 시아노에틸셀룰로스계 수지와 같이, 비교적 유전율이 높은 중합체나, 폴리에틸렌, 폴리프로필렌, 폴리스티렌계 수지, 실리콘(silicone) 수지, 에폭시 수지, 플루오르화비닐리덴 등의 수지를 사용할 수 있다. 또한, 방향족 폴리아미드, 폴리벤조이미다졸(polybenzimidazole) 등의 내열성 고분자, 또는 실록산 수지를 사용하여도 좋다. 또한, 실록산 수지란, Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산은, 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들어 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용하여도 좋다. 또한, 폴리비닐알콜, 폴리비닐부티랄 등의 비닐수지, 페놀수지, 노볼락수지, 아크릴수지, 멜라민수지, 우레탄수지, 옥사졸수지(폴리벤조옥사졸) 등의 수지 재료를 사용하여도 좋다. 이들 수지에, 티타늄산바륨(BaTiO3)이나 티타늄산스트론튬(SrTiO3) 등의 고유전율의 미립자를 적절히 혼합하여 유전율을 조정할 수도 있다.
바인더에 포함되는 무기 재료로서는, 산화규소(SiOx), 질화규소(SiNx), 산소 및 질소를 포함하는 규소, 질화알루미늄(AlN), 산소 및 질소를 포함하는 알루미늄 또는 산화알루미늄(Al2O3), 산화티타늄(TiO2), BaTiO3, SrTiO3, 티타늄산납(PbTiO3), 니오브산칼륨(KNbO3), 니오브산납(PbNbO3), 산화탄탈(Ta2O5), 탄탈산바륨(BaTa2O6), 탄탈산리튬(LiTaO3), 산화이트륨(Y2O3), 산화지르코늄(ZrO2), ZnS, 그 외의 무기 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 유기 재료에, 유전율이 높은 무기 재료를 포함시킴(첨가 등에 의하여)으로써, 발광 재료 및 바인더로 이루어지는 전계 발광층의 유전율을 더 제어할 수 있고, 유전율을 더 크게 할 수 있다.
제작 공정에 있어서, 발광 재료는 바인더를 포함하는 용액 중에 분산되지만, 본 실시형태에 사용할 수 있는 바인더를 포함하는 용액의 용매로서는, 바인더 재료가 용해되며, 전계 발광층을 형성하는 방법(각종 웨트 프로세스) 및 원하는 막 두께에 적합한 점도의 용액을 제작할 수 있는 용매를 적절히 선택하면 좋다. 유기 용매 등을 사용할 수 있고, 예를 들어, 바인더로서 실록산 수지를 사용하는 경우는, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노메틸에테르아세테이트(PGMEA라고도 함), 3-메톡시-3메틸-1-부탄올(MMB라고도 함) 등을 사용할 수 있다.
도 12b 및 도 12c에 도시하는 발광 소자는, 도 12a의 발광 소자에 있어서, 전극층과 전계 발광층 사이에 절연층을 형성하는 구조이다. 도 12b에 도시하는 발광 소자는, 제 1 전극층(60)과 전계 발광층(62) 사이에 절연층(64)을 가지고, 도 12c에 도시하는 발광 소자는, 제 1 전극층(60)과 전계 발광층(62) 사이에 절연층(64a), 제 2 전극층(63)과 전계 발광층(62) 사이에 절연층(64b)을 가진다. 상술한 바와 같이 절연층은 전계 발광층을 협지하는 한 쌍의 전극층 중 한쪽 사이에만 형성하여도 좋고, 양쪽 사이에 형성하여도 좋다. 또한, 절연층은 단층이라도 좋고 복수의 층으로 이루어지는 적층이라도 좋다.
또한, 도 12b에서는 제 1 전극층(60)에 접하도록 절연층(64)이 형성되지만, 절연층과 전계 발광층의 순서를 반대로 하여, 제 2 전극층(63)에 접하도록 절연층(64)을 형성하여도 좋다.
도 11b와 도 11c에 있어서의 절연층(54, 54a, 54b), 도 12b와 도 12c에 있어서의 절연층(64, 64a, 64b)과 같은 절연층은, 특별히 한정되지 않지만, 절연 내압이 높고, 치밀한 막질인 것이 바람직하고, 또한, 유전율이 높은 것이 바람직하다. 예를 들어, 산화실리콘(SiO2), 산화이트륨(Y2O3), 산화티타늄(TiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화탄탈(Ta2O5), 티타늄산바륨(BaTiO3), 티타늄산스트론튬(SrTiO3), 티타늄산납(PbTiO3), 질화실리콘(Si3N4), 산화지르코늄(ZrO2) 등이나 이들의 혼합막 또는 2종 이상의 적층막을 사용할 수 있다. 이들 절연층은, 스퍼터링, 증착, CVD 등에 의하여 성막할 수 있다. 또한, 절연층은 이들 절연 재료의 입자를 바인더 중에 분산하여 성막하여도 좋다. 바인더 재료는, 전계 발광층에 포함되는 바인더와 같은 재료나 방법을 사용하여 형성하면 좋다. 막 두께는 특별히 한정되지 않지만, 바람직하게는 10nm 내지 1000nm의 범위이다.
본 실시형태에서 제시하는 발광소자는 전계 발광층을 협지하는 한 쌍의 전극층 사이에 전압을 인가함으로써 발광이 얻어지지만, 직류 구동 또는 교류 구동의 어느 쪽이든 동작할 수 있다.
본 실시형태는, 실시형태 1및 실시형태 4와 적절히 조합할 수 있다.
본 실시형태의 반도체 장치에 있어서도, 실시형태 1에서 제시한 바와 같이, 반도체 기판으로부터 분리되고, 지지 기판 위에 접합한 후, 전자파의 조사와 연마 처리에 의하여, 결정 결함이 저감되며, 또 평탄성도 높아진 반도체층을 가지는 SOI 기판을 사용할 수 있다. 따라서, 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
(실시형태 7)
본 발명에 따라 형성되는 표시 소자를 가지는 반도체 장치에 의하여, 텔레비전 장치를 완성시킬 수 있다. 고성능이며, 또 고신뢰성을 부여하는 것을 목적으로 한 텔레비전 장치의 예를 설명한다.
도 16은 텔레비전 장치(액정 텔레비전 장치, 또는 EL 텔레비전 장치 등)의 주요한 구성을 도시하는 블록도를 도시한다. 그 외의 외부 회로의 구성으로서, 영상 신호의 입력 측에서는, 튜너(1904)에서 수신한 신호 중, 영상 신호를 증폭하는 영상 신호 증폭 회로(1905)와, 거기로부터 출력되는 신호를 적색, 녹색, 청색의 각 색깔에 대응한 색 신호로 변환하는 영상 신호 처리 회로(1906)와, 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(1907) 등으로 이루어진다. 컨트롤 회로(1907)는, 주사선 측과 신호선 측에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선 측에 신호 분할 회로(1908)를 형성하고, 입력 디지털 신호를 m개로 분할하여 화소부(901)에 공급하는 구성으로 하여도 좋다.
튜너(1904)에서 수신한 신호 중, 음성 신호는, 음성 신호 증폭 회로(1909)에 송신되고, 그 출력은 음성 신호 처리 회로(1910)를 거쳐 스피커(1913)에 공급된다. 제어 회로(1911)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(1912)로부터 받고, 튜너(1904)나 음성 신호 처리 회로(1910)에 신호를 송출한다.
표시 모듈을, 도 20a 및 도 20b에 도시하는 바와 같이, 하우징에 내장함으로써, 텔레비전 장치를 완성시킬 수 있다. FPC까지 설치된 도 8a 및 도 8b와 같은 표시 패널을 일반적으로는 EL 표시 모듈이라고 한다. 따라서 도 8a 및 도 8b와 같은 EL 표시 모듈을 사용하면, EL 텔레비전 장치를 완성시킬 수 있고, 도 7a 및 도 7b와 같은 액정 표시 모듈을 사용하면, 액정 텔레비전 장치를 완성시킬 수 있다. 표시 모듈에 의하여 주화면(2003)이 형성되고, 그 외의 부속 설비로서 스피커부(2009), 조작 스위치 등이 구비된다. 이와 같이, 본 발명에 의하여 텔레비전 장치를 완성시킬 수 있다.
또한, 위상차판이나 편광판을 사용하여, 외부로부터 입사하는 빛의 반사광을 차단하도록 하여도 좋다. 또한 상면 방사형의 반도체 장치라면, 격벽이 되는 절연층을 착색하여 블랙 매트릭스로서 사용하여도 좋다. 이 격벽은 액적 토출법 등에 의해서도 형성할 수 있고, 안료계의 흑색 수지나, 폴리이미드 등의 수지 재료에, 카본 블랙 등을 혼합시켜도 좋고, 그 적층이라도 좋다. 액적 토출법에 의하여, 다른 재료를 같은 영역에 복수회 토출하여, 격벽을 형성하여도 좋다. 위상차판으로서는 1/4판과 1/2판을 사용하여, 빛을 제어할 수 있도록 설계하면 좋다. 구성으로서는 TFT 소자 기판 측으로부터 순차로, 발광소자, 밀봉 기판(밀봉재), 위상차판(1/4판, 1/2판), 편광판이라는 구성이 되고, 발광 소자로부터 방사된 빛은, 이들 을 통과하여 편광판 측으로부터 외부로 방사된다. 이 위상차판이나 편광판은 빛이 방사되는 측에 설치하면 좋고, 양면 방사되는 양면 방사형의 반도체 장치라면 양쪽에 설치할 수도 있다. 또한, 편광판의 외측에 반사 방지막을 가져도 좋다. 그렇게 함으로써, 보다 고(高)섬세하고 정밀한 화상을 표시할 수 있다.
도 20a에 도시하는 바와 같이, 케이스(2001)에 표시 소자를 이용한 표시용 패널(2002)이 내장되고, 수신기(2005)에 의하여 일반적인 텔레비전 방송의 수신을 비롯하여, 모뎀(2004)을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 1방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리)의 정보 통신을 행할 수도 있다. 텔레비전 장치의 조작은, 케이스에 내장된 스위치 또는 별도의 리모트 컨트롤 조작기(2006)에 의하여 행할 수 있고, 이 리모트 컨트롤 조작키(2006)에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어도 좋다.
또한, 텔레비전 장치에도, 주화면(2003) 이외에 서브 화면(2008)을 제 2 표시용 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어도 좋다. 이 구성에 있어서, 주화면(2003)을 시야각이 우수한 EL 표시용 패널로 형성하고, 서브화면(2008)을 저소비 전력으로 표시할 수 있는 액정 표시용 패널로 형성하여도 좋다. 또한, 저소비 전력화를 우선시키기 위해서는, 주화면(2003)을 액정 표시용 패널로 형성하고, 서브 화면(2008)을 EL 표시용 패널로 형성하고, 서브 화면(2008)은 점멸할 수 있는 구성으로 하여도 좋다. 본 발명을 사용하면, 상술한 바와 같은 대형 기판을 사용하여, 많은 TFT나 전자 부품을 사용하여도, 고성능이며 또 신뢰성이 높은 반도체 장치로 생산성 좋게 제작할 수 있다.
도 20b는 예를 들어, 20인치 내지 80인치의 대형 표시부를 가지는 텔레비전 장치이며, 케이스(2010), 조작부인 키보드부(2012), 표시부(2011), 스피커부(2013) 등을 포함한다. 본 발명은, 표시부(2011)의 제작에 적용된다. 도 20b의 표시부는, 만곡될 수 있는 물질을 사용하므로, 표시부가 만곡된 텔레비전 장치가 된다. 상술한 바와 같이 표시부의 형상을 자유로이 설계할 수 있으므로, 원하는 형상의 텔레비전 장치를 제작할 수 있다.
본 발명에 의하여, 표시 기능을 가지는 고성능 및 고 신뢰성의 반도체 장치를, 생산성 좋게 제작할 수 있다. 따라서, 고성능, 고신뢰성의 텔레비전 장치를 생산성 좋게 제작할 수 있다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도역이나 공항 등의 정보 표시반이나, 가두의 광고 표시반 등 대면적의 표시 매체로서도 다양한 용도에 적용할 수 있다.
(실시형태 8)
본 실시형태에서는, 고성능 및 높은 신뢰성을 부여하는 것을 목적으로 한 반도체 장치의 예에 대하여 설명한다. 자세한 내용은, 마이크로프로세서 및 비접촉으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체 장치의 일례에 대하여 설명한다.
도 17은, 반도체 장치의 일례로서, 마이크로프로세서(500)의 일례를 도시한다. 마이크로프로세서(500)는 상술한 바와 같이 본 발명에 따른 반도체 기판에 의 하여 제작된다. 이 마이크로프로세서(500)는 연산 회로(501; Arithmetic logic unit; ALU라고도 함), 연산 회로 제어부(502; ALU Controller), 명령 해석부(503; Instruction Decoder), 인터럽트 제어부(504; Interrupt Controller), 타이밍 제어부(505; Timing Controller), 레지스터(506; Register), 레지스터 제어부(507; Register Controller), 버스 인터페이스(508; Bus I/F), 판독 전용 메모리(509), 및 메모리 인터페이스(510; ROM I/F)를 가진다.
버스 인터페이스(508)를 통하여 마이크로프로세서(500)에 입력된 명령은, 명령 해석부(503)에 입력되고, 디코드된 후, 연산 회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산 회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는, 디코드된 명령에 의거하여 각종 제어를 행한다. 구체적으로는, 연산회로 제어부(502)는, 연산회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는, 마이크로프로세서(500)의 프로그램 실행 중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 제어부(507)는 레지스터(506)의 어드레스를 생성하여, 마이크로프로세서(500)의 상태에 따라 레지스터(506)의 판독이나 기록을 행한다. 타이밍 제어부(505)는, 연산회로(501), 연산 회로 제어부(502), 명령 해석부(503), 인터럽트 제어부(504), 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(505)는, 기준 클록 신호 CLK1을 바탕으로, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고, 클록 신호 CLK2를 상기 각종 회로에 공급한다. 또한, 도 17에 도시하는 마이크로프로세서(500)는 그 구성을 간략화하여 도시한 일례에 불과하고, 실제로는 그 용도에 따라 다종다양한 구성을 구비할 수 있다.
상술한 바와 같은 마이크로프로세서(500)는, 유리 기판 위에 접합된 결정 방위가 일정한 단결정 반도체층에 의하여 집적 회로가 형성되기 때문에, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다.
다음에, 비접촉으로 데이터를 송수신할 수 있는 연산 기능을 구비한 반도체 장치의 일례에 대하여 도 18을 참조하여 설명한다. 도 18은 무선 통신에 의하여 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, 「RFCPU」라고 함)의 일례를 도시한다. RFCPU(511)는 아날로그 회로부(512)와 디지털 회로부(513)를 가진다. 아날로그 회로부(512)로서, 공진 용량을 가지는 공진 회로(514), 정류 회로(515), 정전압 회로(516), 리셋 회로(517), 발진 회로(518), 복조 회로(519), 변조 회로(520), 전원 관리회로(530)를 가진다. 디지털 회로부(513)는 RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), CPU 인터페이스(524), 중앙 처리 유닛(225), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 가진다.
상술한 바와 같은 구성의 RFCPU(511)의 동작은 대략 이하와 같다. 안테나(528)가 수신한 신호는 공진 회로(514)에 의하여 유도 기전력이 생긴다. 유도 기전력은 정류 회로(515)를 거쳐 용량부(529)에 충전된다. 이 용량부(529)는 세라믹 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되는 것이 바람직하다. 용량부(529)는 RFCPU(511)와 일체 형성될 필요는 없고, 다른 부품으로서 RFCPU(511)를 구성하는 절연 표면을 가지는 기판에 장착되면 좋다.
리셋 회로(517)는 디지털 회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연되어 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(518)는 정전압 회로(516)에 의하여 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 로우 패스 필터로 형성되는 복조 회로(519)는, 예를 들어 진폭 변조(ASK) 방식의 수신 신호의 진폭의 변동을 2치화(値化)한다. 변조 회로(520)는 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신한다. 변조 회로(520)는, 공진 회로(514)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시킨다. 클록 컨트롤러(523)는 전원 전압 또는 중앙 처리 유닛(525)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(530)가 행한다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조 회로(519)에서 복조된 후, RF 인터페이스(521)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는 판독 전용 메모리(527)에 기억되는 데이터의 판독, 랜덤 액세스 메모리(526)에 대한 데이터의 기록, 중앙 처리 유닛(525)에 대한 연산 명령 등이 포함된다. 중앙 처리 유닛(525)은 CPU 인터페이스(524)를 통하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. CPU 인터페이스(524)는 중앙 처리 유닛(525)이 요구하는 어드레스에 의거하여, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)의 어느 것에 대한 액세스 신호를 생성하는 기능을 가진다.
중앙 처리 유닛(525)의 연산 방식은, 판독 전용 메모리(527)에 OS(operating system)를 기억시키고, 기동됨과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로에서 연산 회로를 구성하여, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식은, 전용 연산 회로에서 일부의 처리를 행하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(525)이 실행하는 방식을 적용할 수 있다.
상술한 바와 같은 RFCPU(511)는, 유리 기판 위에 접합된 결정 방위가 일정한 단결정 반도체층에 의하여 집적 회로가 형성되므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 이로써, 전력을 공급하는 용량부(529)를 소형화하여도 장시간의 동작을 보증할 수 있다.
(실시형태 9)
본 실시형태를 도 14a 및 도 14b를 사용하여 설명한다. 본 실시형태는, 실시형태 1 내지 실시형태 8에서 제작하는 반도체 장치를 가지는 패널을 사용한 모듈의 예를 제시한다. 본 실시형태에서는, 고성능이고, 또 고신뢰성을 부여하는 것을 목적으로 한 반도체 장치를 가지는 모듈의 예를 설명한다.
도 14a에 도시하는 정보 단말의 모듈은, 프린트 배선 기판(946)에, 컨트롤러(901), 중앙 처리 장치(CPU; 902), 메모리(911), 전원 회로(903), 음성 처리 회로(929) 및 송수신 회로(904)나, 그 외에, 저항, 버퍼, 용량 소자 등의 소자가 실장된다. 또한, 패널(900)이 플렉시블 배선 기판(FPC; 908)을 통하여 프린트 회로 기판(946)에 접속된다.
패널(900)에는, 발광 소자가 각 화소에 형성된 화소 영역(905)와, 상기 화소 영역(905)이 가지는 화소를 선택하는 제 1 주사선 구동 회로(906a), 제 2 주사선 구동 회로(906b)와, 선택된 화소에 비디오 신호를 공급하는 신호선 구동 회로(907)가 형성된다.
프린트 배선 기판(946)에 구비된 인터페이스(I/F)부(909)를 통하여, 각종 제어 신호의 입출력이 행해진다. 또한, 안테나와의 사이의 신호의 송수신을 행하기 위한 안테나용 포트(910)가 프린트 배선 기판(946)에 형성된다.
본 실시예에서는 패널(900)에 프린트 배선 기판(946)이 FPC(908)를 통하여 접속되지만, 반드시 이 구성에 한정되지 않는다. COG(Chip On Glass) 방식을 사용하여, 컨트롤러(901), 음성 처리 회로(929), 메모리(911), CPU(902) 또는 전원 회로(903)를 패널(900)에 직접 실장하여도 좋다. 또한, 프린트 배선 기판(946)에는, 용량 소자, 버퍼 등의 각종 소자가 설치됨으로써, 전원 전압이나 신호에 노이즈가 포함되거나, 신호의 상승이 느려지는 것을 방지한다.
도 14b는, 도 14a에 도시한 모듈의 블록도를 도시한다. 이 모듈(999)은, 메모리(911)로서 VRAM(932), DRAM(925), 플래시 메모리(926) 등을 포함한다. VRAM(932)에는 패널에 표시하는 화상 데이터가, DRAM(925)에는 화상 데이터 또는 음성 데이터가, 플래시 메모리에는 각종 프로그램이 기억된다.
전원 회로(903)에서는, 패널(900), 컨트롤러(901), CPU(902), 음성 처리 회로(929), 메모리(911), 송수신 회로(904)에 공급하는 전원 전압이 생성된다. 또한, 패널의 사양에 따라서는, 전원 회로(903)에 전류원이 구비되는 경우도 있다.
CPU(902)는, 제어 신호 생성 회로(920), 디코더(921), 레지스터(922), 연산 회로(923), RAM(924), CPU용 인터페이스(935) 등을 가진다. 인터페이스(935)를 통하여 CPU(902)에 입력된 각종 신호는, 일단 레지스터(922)에서 유지된 후, 연산 회로(923), 디코더(921) 등에 입력된다. 연산 회로(923)에서는, 입력된 신호에 의거하여 연산을 행하고, 각종 명령을 전달하는 장소를 지정한다. 한편, 디코더(921)에 입력된 신호는 디코드되고, 제어 신호 생성 회로(920)에 입력된다. 제어 신호 생성 회로(920)는 입력된 신호에 의거하여, 각종 명령을 포함하는 신호를 생성하고, 연산 회로(923)에 있어서 지정된 장소, 구체적으로는 메모리(911), 송수신 회로(904), 음성 처리 회로(929), 컨트롤러(901) 등에 송신된다.
메모리(911), 송수신 회로(904), 음성 처리 회로(929), 컨트롤러(901)는, 각각 전송된 명령에 따라 동작한다. 그 동작에 대하여 이하에 간단히 설명한다.
입력 수단(930)으로부터 입력된 신호는, 인터페이스(909)를 통하여 프린트 배선 기판(946)에 실장된 CPU(902)에 송신된다. 제어 신호 생성 회로(920)는, 포인팅 디바이스나 키보드 등의 입력 수단(930)으로부터 송신된 신호에 따라, VRAM(932)에 격납된 어느 화상 데이터를 소정의 포맷으로 변환하고, 컨트롤러(901)에 송신한다.
컨트롤러(901)는 패널의 사양에 맞추어 CPU(902)로부터 송신된 화상 데이터를 포함하는 신호에 데이터 처리를 실시하고, 패널(900)에 공급한다. 또한 컨트롤러(901)는 전원 회로(903)로부터 입력된 전원 전압이나 CPU(902)로부터 입력된 각종 신호에 의거하여, Hsync 신호, Vsync 신호, 클록 신호 CLK, 교류 전압(AC Cont), 전환 신호 L/R를 생성하고, 패널(900)에 공급한다.
송수신 회로(904)에서는, 안테나(933)에서 전파로서 송수신되는 신호가 처리되고, 구체적으로는 아이솔레이터, 밴드 패스 필터, VCO(Voltage Controlled Oscillator), LPF(LoｗPass Filter), 커플러, 바란 등의 고주파 회로를 포함한다. 송수신 회로(904)에 있어서 송수신되는 신호 중 음성 정보를 포함하는 신호가, CPU(902)의 명령에 따라, 음성 처리 회로(929)에 송신된다.
CPU(902)의 명령에 따라 송신된 음성 정보를 포함하는 신호는, 음성 처리회로(929)에서 음성 신호로 복조되고, 스피커(928)에 송신된다. 또한 마이크(927)로부터 송신된 음성 신호는, 음성 처리 회로(929)에서 변조되고, CPU(902)의 명령에 따라, 송수신 회로(904)에 송신된다.
컨트롤러(901), CPU(902), 전원 회로(903), 음성 처리 회로(929), 메모리(911)를, 본 실시형태의 패키지로서 설치할 수 있다. 본 실시형태는, 아이솔레이터, 밴드 패스 필터, VCO(Voltage Controlled Oscillator), LPF(LoｗPass Filter), 커플러, 밸런(balun) 등의 고주파 회로를 제외하면, 어떤 회로에나 응용할 수 있다.
(실시형태 10)
본 실시형태에 대하여 도 14a 내지 도 15를 사용하여 설명한다. 도 15는, 실시형태 9에서 제작하는 모듈을 포함하는 무선을 사용하여 가지고 다닐 수 있는 소형 전화기(휴대 전화)의 일 형태를 제시한다. 패널(900)은 하우징(1001)에 탈착을 자유로이 할 수 있도록 내장하여 모듈(999)과 용이하게 조합할 수 있게 한다. 하우징(1001)은 내장되는 전자기기에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
패널(900)을 고정한 하우징(1001)은 프린트 배선 기판(946)에 끼워져 모듈로서 조립된다. 프린트 배선 기판(946)에는, 컨트롤러, CPU, 메모리, 전원 회로, 그 외에, 저항, 버퍼, 용량 소자 등이 실장된다. 또한, 마이크로폰(994) 및 스피커(995)를 포함하는 음성 처리 회로, 송수신 회로 등의 신호 처리 회로(993)가 구비된다. 패널(900)은 FPC(908)를 통하여 프린트 배선 기판(946)에 접속된다.
상술한 바와 같은 모듈(999), 입력 수단(998), 배터리(997)는 케이스(996)에 수납된다. 패널(900)의 화소 영역은 케이스(996)에 형성된 개구창을 통하여 볼 수 있도록 배치된다.
도 15에 도시하는 케이스(996)는 전화기의 외관 형상을 일례로서 제시한다. 그러나, 본 실시형태에 따른 전자기기는, 그 기능이나 용도에 따라 다양한 양태로 변용될 수 있다. 이하에 제시하는 실시형태에서, 그 양태의 일례를 설명한다.
(실시형태 11)
본 발명을 적용하여, 다양한 표시 기능을 가지는 반도체 장치를 제작할 수 있다. 즉, 그 표시 가능들을 가지는 반도체 장치를 표시부에 내장한 다양한 전자기기에 본 발명을 적용할 수 있다. 본 실시형태에서는, 고성능이며 또 고신뢰성을 부여하는 것을 목적으로 한 표시 기능을 가지는 반도체 장치를 가지는 전자기기의 예를 설명한다.
상술한 바와 같은 본 발명에 따른 전자기기로서, 텔레비전 장치(단순히, 텔 레비, 또는 텔레비전 수신기라고도 부름), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 휴대 전화 장치(단순히, 휴대 전화기, 휴대 전화라고도 부름), PDA 등의 휴대 정보 단말, 휴대형 게임기, 컴퓨터용의 모니터, 컴퓨터, 카 오디오 등의 음향 재생 장치, 가정용 게임기 등의 기록 매체를 구비한 화상 재생 장치(구체적으로는 Digital Versatile Disc(DVD))등을 들 수 있다. 그 구체적인 예에 대하여, 도 19a 내지 도 19e를 참조하여 설명한다.
도 19a에 도시하는 휴대 정보 단말기기는, 본체(9201), 표시부(9202) 등을 포함한다. 표시부(9202)는, 본 발명의 반도체 장치를 적용할 수 있다. 결과적으로, 고성능이며 또 신뢰성이 높은 휴대 정보 단말기기를 제공할 수 있다.
도 19b에 도시하는 디지털 비디오 카메라는, 표시부(9701), 표시부(9702) 등을 포함한다. 표시부(9701)는 본 발명의 반도체 장치를 적용할 수 있다. 결과적으로, 고성능이며 또 신뢰성이 높은 디지털 비디오 카메라를 제공할 수 있다.
도 19c에 도시하는 휴대 전화기는, 본체(9101), 표시부(9102) 등을 포함한다. 표시부(9102)는, 본 발명의 반도체 장치를 적용할 수 있다. 결과적으로 고성능이며 또 신뢰성이 높은 휴대 전화기를 제공할 수 있다.
도 19d에 도시하는 휴대형 텔레비전 장치는, 본체(9301), 표시부(9302) 등을 포함한다. 표시부(9302)는, 본 발명의 반도체 장치를 적용할 수 있다. 결과적으로, 고성능이며 또 신뢰성이 높은 휴대형 텔레비전 장치를 제공할 수 있다. 또한 텔레비전 장치로서는, 휴대 전화기 등의 휴대 단말에 탑재하는 소형에서, 가지고 다닐 수 있는 중형, 또한 대형(예를 들어, 40인치 이상)까지, 폭넓게 본 발명의 반 도체 장치를 적용할 수 있다.
도 19e에 도시하는 휴대형 컴퓨터는, 본체(9401), 표시부(9402) 등을 포함한다. 표시부(9402)는, 본 발명의 반도체 장치를 적용할 수 있다. 결과적으로, 고성능이며 또 신뢰성이 높은 휴대형 컴퓨터를 제공할 수 있다.
또한, 본 발명의 반도체 장치는, 조명 장치로서 사용할 수도 있다. 본 발명을 적용한 반도체 장치는, 소형의 전기 스탠드나 실내의 대형 조명 장치로서 사용할 수도 있다. 또한, 본 발명의 반도체 장치를 액정 표시 장치의 백 라이트로서 사용할 수도 있다.
상술한 바와 같이, 본 발명의 반도체 장치에 의하여, 고성능이며, 또 신뢰성이 높은 전자기기를 제공할 수 있다.
실시예 1
본 실시예에서는, 본 발명을 사용하여 박막 트랜지스터를 제작하고, 그 전기 특성의 평가를 행한 결과를 제시한다.
실시예 A로서, 단결정 규소 기판으로부터 분리하고, 유리 기판에 접합한 규소층에 대하여 레이저 광 조사를 행하고, 또한 CMP법에 의하여 연마 공정을 행한 규소층을 사용하여 톱 게이트형의 평면(planar) 구조인 n채널형 박막 트랜지스터를 제작하였다.
실시예 B로서, 단결정 규소 기판으로부터 분리하고, 유리 기판에 접합한 규소층에 에칭 처리를 행하고, 레이저 광 조사 공정을 행하고, 또한 CMP법에 의하여 연마 공정을 행한 규소층을 사용하여 톱 게이트형의 평면 구조인 n채널형 박막 트 랜지스터를 제작하였다.
또한, 비교예로서, 단결정 규소 기판으로부터 분리하고, 유리 기판에 접합한 규소층에 대하여 레이저 광 조사만을 행한 규소층을 사용하여 톱 게이트형의 평면 구조인 n채널형 박막 트랜지스터를 제작하였다. 비교예, 실시예 A, 실시예 B에 있어서의 트랜지스터의 구조는, 유리 기판 위에, 유기 실란 가스로서 규산에틸을 사용하여 형성한 산화규소층(막 두께 50nm), 질화산화규소층(막 두께 50nm), 산화질화규소층(막 두께 50nm), 규소층(막 두께 55nm)이 순차로 적층되고, 규소층 위에 게이트 절연층(막 두께 10nm의 산화규소층과 10nm의 산화질화규소층의 적층), 게이트 절연층 위에 게이트 전극층(막 두께 30nm의 질화탄탈층과 막 두께 370nm의 텅스텐층의 적층), 규소층의 소스 영역 및 드레인 영역(n형을 부여하는 불순물 원소로서 인을 포함하는 불순물 영역)에 접속하는 소스 전극층 및 드레인 전극층(막 두께 60nm의 티타늄층, 막 두께 40nm의 질화티타늄층, 막 두께 300nm의 알루미늄층, 막 두께 100nm의 티타늄층의 순차로 적층)을 포함한다. 또한 트랜지스터 위에는 층간 절연층(막 두께 50nm의 산화질화규소층, 막 두께 100nm의 질화규소층, 막 두께 600nm의 산화규소층의 순서로 적층)이 형성된다.
제작 공정의 상세한 조건을 이하에 제시한다.
실시예 A, 실시예 B, 비교예에 있어서, 레이저 광 조사 공정에서 사용한 레이저의 사양은, XeCl 엑시머 레이저, 파장 308nm, 펄스 폭 25nsec, 반복 주파수 30 Hz로 하였다.
레이저 광은, 실린드리칼 렌즈 등을 포함한 광학계에 의하여, 레이저 광 스 폿이 선형인 선형 레이저 광으로 한다. 레이저 광에 대하여 반도체층을 가지는 기판을 상대적으로 이동시키면서, 레이저 광을 조사한다. 이때 레이저 광의 주사 속도는, 1.0mm/sec로 하고, 같은 영역에 레이저 광이 10샷 조사되도록 한다.
또한, 레이저 광의 분위기는 질소 분위기로 하고, 레이저 광의 에너지 밀도를 약 620mJ/cm2 내지 710mJ/cm2의 범위에서 행하였다.
실시예 A, 실시예 B에 있어서 연마 처리 공정에서 사용한 CMP법의 조건은, 연마포(Nitta Haas Inc.제조 IC1400), 슬러리액(Nitta Haas Inc.제조 NP8020, 입자 직경 60nm, 20배 희석), 슬러리 유량 100㎖/min, 연마압 0.01MPa, 스핀들 회전수 20rpm, 테이블 회전수 20rpm, 처리 시간 3.4min으로 하였다. 실시예 A 및 실시예 B에 있어서 규소층에 대하여 연마 처리 공정을 행함으로써, 규소층의 막 두께를 55nm로 하였다.
실시예 B에 있어서 에칭 공정에서 사용한 에칭 조건은, 코일형의 전극에 투입하는 전력 150W, 하부 전극에 투입하는 전력 40W, 반응 압력 1.0Pa, 에칭 가스(염소의 유량) 100sccm로 하였다. 실시예 B에 있어서 규소층에 대하여 드라이 에칭을 행함으로써, 규소층의 막 두께를 95nm로 하였다.
실시예 A, 실시예 B 및 비교예의 레이저 에너지 밀도와 S값(서브임계값 계수)의 관계를 도 21에 도시한다. 도 21에 있어서, 비교예는 마름모 형태의 도트, 실시예 A는 동그라미 표시의 도트, 실시예 B는 X표시의 도트로 각각 제시된다.
도 21에 제시하는 바와 같이, S값은 비교예가 가장 크고, 실시예 A, 실시예 B의 순서로 보다 작으므로, 본 발명을 사용함으로써 박막 트랜지스터의 전기적 특성이 향상되는 것을 확인할 수 있다.
상술한 바와 같은 본 실시예에 있어서, 전자파의 조사와 연마 처리에 의하여, 결정 결함이 저감되며, 또 평탄성도 높은 반도체 장치를 가지는 SOI 기판을 사용하여 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
도 1a 내지 도 1c는 본 발명의 SOI 기판의 제작 방법을 설명하는 도면.
도 2a 내지 도 2d는 본 발명의 SOI 기판의 제작 방법을 설명하는 도면.
도 3a 내지 도 3d는 본 발명의 SOI 기판의 제작 방법을 설명하는 도면.
도 4a 내지 도 4c는 본 발명의 SOI 기판의 제작 방법을 설명하는 도면.
도 5a 내지 도 5e는 본 발명의 반도체 장치의 제작 방법을 설명하는 도면.
도 6a 내지 도 6d는 본 발명의 반도체 장치의 제작 방법을 설명하는 도면.
도 7a 및 도 7b는 본 발명의 반도체 장치를 설명하는 도면.
도 8a 및 도 8b는 본 발명의 반도체 장치를 설명하는 도면.
도 9는 본 발명의 반도체 장치를 설명하는 도면.
도 10은 본 발명의 반도체 장치를 설명하는 도면,
도 11a 내지 도 11c는 본 발명에 적용할 수 있는 발광 소자의 구성을 설명하는 도면.
도 12a 내지 도 12c는 본 발명에 적용할 수 있는 발광 소자의 구성을 설명하는 도면.
도 13a 내지 도 13d는 본 발명에 적용할 수 있는 발광 소자의 구성을 설명하는 도면.
도 14a 및 도 14b는 본 발명이 적용되는 전자기기를 도시하는 도면.
도 15는 본 발명이 적용되는 전자기기를 도시하는 도면.
도 16은 본 발명이 적용되는 전자기기의 주요한 구성을 도시하는 블록도.
도 17은 반도체 기판을 사용하여 얻어지는 마이크로프로세서의 구성을 도시하는 블록도.
도 18은 반도체 기판을 사용하여 얻어지는 RFCPU의 구성을 도시하는 블록도.
도 19a 내지 도 19e는 본 발명이 적용되는 전자기기를 도시하는 도면.
도 20a 및 도 20b는 본 발명이 적용되는 전자기기를 도시하는 도면.
도 21은 비교예, 실시예 A, 실시예 B의 박막 트랜지스터에 있어서의 레이저 에너지 밀도와 S값의 관계를 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
101: 지지 기판 102: 반도체층
104: 절연층 122: 반도체층
125: 전자파 130: 반도체층

Claims (19)

  1. SOI 기판의 제작 방법에 있어서,
    반도체 기판의 하나의 표면으로부터 일정한 깊이에 취화층을 형성하기 위하여, 상기 반도체 기판의 상기 하나의 표면에 이온을 조사하는 단계와;
    상기 반도체 기판의 상기 하나의 표면 위 또는 지지 기판 위에 절연층을 형성하는 단계와;
    반도체층이 상기 지지 기판 위에 형성되기 위하여, 상기 반도체 기판과 상기 지지 기판이 상기 절연층을 사이에 끼워 겹쳐진 상태에서 상기 취화층에 크랙을 생기게 하고 상기 반도체 기판을 상기 취화층에서 분리하는 열 처리를 행하는 단계와;
    상기 반도체층에 전자파를 조사하는 단계와;
    상기 반도체층에 전자파를 조사한 후, 상기 반도체층의 표면에 연마 처리를 행하는 단계를 포함하고,
    상기 반도체층에 전자파를 조사하는 단계에 의해 상기 반도체층의 일부 또는 전부가 용융되고 상기 반도체층의 상기 표면의 요철이 생성되는, SOI 기판의 제작 방법.
  2. SOI 기판의 제작 방법에 있어서,
    반도체 기판의 하나의 표면 위에 절연층을 형성하는 단계와;
    상기 반도체 기판의 상기 하나의 표면으로부터 일정한 깊이에 취화층을 형성하기 위하여, 상기 반도체 기판의 상기 하나의 표면 위에 형성된 상기 절연층을 통하여 상기 반도체 기판에 이온을 조사하는 단계와;
    반도체층이 지지 기판 위에 형성되기 위하여, 상기 반도체 기판과 상기 지지 기판이 상기 절연층을 사이에 끼워 겹쳐진 상태에서 상기 취화층에 크랙을 생기게 하고 상기 반도체 기판을 상기 취화층에서 분리하는 열 처리를 행하는 단계와;
    상기 반도체층에 전자파를 조사하는 단계와;
    상기 반도체층에 전자파를 조사한 후, 상기 반도체층의 표면에 연마 처리를 행하는 단계를 포함하고,
    상기 반도체층에 전자파를 조사하는 단계에 의해 상기 반도체층의 일부 또는 전부가 용융되고 상기 반도체층의 상기 표면의 요철이 생성되는, SOI 기판의 제작 방법.
  3. SOI 기판의 제작 방법에 있어서,
    반도체 기판의 하나의 표면으로부터 일정한 깊이에 취화층을 형성하기 위하여, 상기 반도체 기판의 상기 하나의 표면에 이온을 조사하는 단계와;
    상기 반도체 기판의 상기 하나의 표면 위 또는 지지 기판 위에 절연층을 형성하는 단계와;
    반도체층이 상기 지지 기판 위에 형성되기 위하여, 상기 반도체 기판과 상기 지지 기판이 상기 절연층을 사이에 끼워 겹쳐진 상태에서 상기 취화층에 크랙을 생기게 하고 상기 반도체 기판을 상기 취화층에서 분리하는 열 처리를 행하는 단계와;
    상기 반도체층의 표면에 제 1 연마 처리를 행하는 단계와;
    상기 제 1 연마 처리가 행해진 상기 반도체층에 전자파를 조사하는 단계와;
    상기 반도체층에 전자파를 조사한 후, 상기 반도체층의 상기 표면에 제 2 연마 처리를 행하는 단계를 포함하고,
    상기 반도체층에 전자파를 조사하는 단계에 의해 상기 반도체층의 일부 또는 전부가 용융되고 상기 반도체층의 상기 표면의 요철이 생성되는, SOI 기판의 제작 방법.
  4. SOI 기판의 제작 방법에 있어서,
    반도체 기판의 하나의 표면 위에 절연층을 형성하는 단계와;
    상기 반도체 기판의 상기 하나의 표면으로부터 일정한 깊이에 취화층을 형성하기 위하여, 상기 반도체 기판의 상기 하나의 표면 위에 형성된 상기 절연층을 통하여 상기 반도체 기판에 이온을 조사하는 단계와;
    반도체층이 지지 기판 위에 형성되기 위하여, 상기 반도체 기판과 상기 지지 기판이 상기 절연층을 사이에 끼워 겹쳐진 상태에서 상기 취화층에 크랙을 생기게 하고 상기 반도체 기판을 상기 취화층에서 분리하는 열 처리를 행하는 단계와;
    상기 반도체층의 표면에 제 1 연마 처리를 행하는 단계와;
    상기 제 1 연마 처리가 행해진 상기 반도체층에 전자파를 조사하는 단계와;
    상기 반도체층에 전자파를 조사한 후, 상기 반도체층의 상기 표면에 제 2 연마 처리를 행하는 단계를 포함하고,
    상기 반도체층에 전자파를 조사하는 단계에 의해 상기 반도체층의 일부 또는 전부가 용융되고 상기 반도체층의 상기 표면의 요철이 생성되는, SOI 기판의 제작 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제 1 연마 처리와 상기 제 2 연마 처리는 화학적 기계 연마법에 의하여 행해지는, SOI 기판의 제작 방법.
  6. SOI 기판의 제작 방법에 있어서,
    반도체 기판의 하나의 표면으로부터 일정한 깊이에 취화층을 형성하기 위하여, 상기 반도체 기판의 상기 하나의 표면에 이온을 조사하는 단계와;
    상기 반도체 기판의 상기 하나의 표면 위 또는 지지 기판 위에 절연층을 형성하는 단계와;
    반도체층이 상기 지지 기판 위에 형성되기 위하여, 상기 반도체 기판과 상기 지지 기판이 상기 절연층을 사이에 끼워 겹쳐진 상태에서 상기 취화층에 크랙을 생기게 하고 상기 반도체 기판을 상기 취화층에서 분리하는 열 처리를 행하는 단계와;
    상기 반도체층의 표면에 에칭 처리를 행하는 단계와;
    상기 에칭 처리가 행해진 상기 반도체층에 전자파를 조사하는 단계와;
    상기 반도체층에 전자파를 조사한 후, 상기 반도체층의 상기 표면에 연마 처리를 행하는 단계를 포함하고,
    상기 반도체층에 전자파를 조사하는 단계에 의해 상기 반도체층의 일부 또는 전부가 용융되고 상기 반도체층의 상기 표면의 요철이 생성되는, SOI 기판의 제작 방법.
  7. SOI 기판의 제작 방법에 있어서,
    반도체 기판의 하나의 표면 위에 절연층을 형성하는 단계와;
    상기 반도체 기판의 상기 하나의 표면으로부터 일정한 깊이에 취화층을 형성하기 위하여, 상기 반도체 기판의 상기 하나의 표면 위에 형성된 상기 절연층을 통하여 상기 반도체 기판에 이온을 조사하는 단계와;
    반도체층이 지지 기판 위에 형성되기 위하여, 상기 반도체 기판과 상기 지지 기판이 상기 절연층을 사이에 끼워 겹쳐진 상태에서 상기 취화층에 크랙을 생기게 하고 상기 반도체 기판을 상기 취화층에서 분리하는 열 처리를 행하는 단계와;
    상기 반도체층의 표면에 에칭 처리를 행하는 단계와;
    상기 에칭 처리가 행해진 상기 반도체층에 전자파를 조사하는 단계와;
    상기 반도체층에 전자파를 조사한 후, 상기 반도체층의 상기 표면에 연마 처리를 행하는 단계를 포함하고,
    상기 반도체층에 전자파를 조사하는 단계에 의해 상기 반도체층의 일부 또는 전부가 용융되고 상기 반도체층의 상기 표면의 요철이 생성되는, SOI 기판의 제작 방법.
  8. 제 1 항, 제 2 항, 제 6 항, 제 7 항 중 어느 한 항에 있어서,
    상기 연마 처리는 화학적 기계 연마법에 의하여 행해지는, SOI 기판의 제작 방법.
  9. 제 1 항, 제 3 항, 제 6 항 중 어느 한 항에 있어서,
    보호층은 상기 반도체 기판의 상기 하나의 표면 위에 형성되고, 상기 반도체 기판에는 상기 반도체 기판의 상기 하나의 표면 위에 형성된 상기 보호층을 통하여 상기 이온이 조사되고, 상기 취화층은 상기 반도체 기판의 상기 하나의 표면으로부터 상기 일정한 깊이에 형성되는, SOI 기판의 제작 방법.
  10. 제 2 항, 제 4 항, 제 7 항 중 어느 한 항에 있어서,
    보호층은 상기 반도체 기판의 상기 하나의 표면 위에 형성되고, 상기 절연층은 상기 보호층 위에 형성되는, SOI 기판의 제작 방법.
  11. 제 9 항에 있어서,
    상기 보호층은 질화실리콘층, 산화실리콘층, 질화산화실리콘층, 산화질화실리콘층 중에서 선택된 단층 구조 또는 복수의 층으로 이루어지는 적층 구조를 포함하는, SOI 기판의 제작 방법.
  12. 제 10 항에 있어서,
    상기 보호층은 질화실리콘층, 산화실리콘층, 질화산화실리콘층, 산화질화실리콘층 중에서 선택된 단층 구조 또는 복수의 층으로 이루어지는 적층 구조를 포함하는, SOI 기판의 제작 방법.
  13. 제 1 항 내지 제 4 항, 제 6 항, 제 7 항 중 어느 한 항에 있어서,
    상기 전자파는 레이저 빔인, SOI 기판의 제작 방법.
  14. 제 1 항 내지 제 4 항, 제 6 항, 제 7 항 중 어느 한 항에 있어서,
    상기 전자파를 조사하는 분위기는 산소를 10% 이상 포함하는, SOI 기판의 제작 방법.
  15. 제 1 항 내지 제 4 항, 제 6 항, 제 7 항 중 어느 한 항에 있어서,
    상기 전자파를 조사하는 분위기는 산소를 10ppm 이하 포함하는, SOI 기판의 제작 방법.
  16. 반도체 장치의 제작 방법에 있어서,
    제 1 항 내지 제 4 항, 제 6 항, 제 7 항 중 어느 한 항에 있어서의 SOI 기판의 제작 방법으로 형성된 상기 반도체층을 사용하여 반도체 소자를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  17. 반도체 장치의 제작 방법에 있어서,
    제 1 항 내지 제 4 항, 제 6 항, 제 7 항 중 어느 한 항에 있어서의 SOI 기판의 제작 방법으로 형성된 상기 반도체층을 사용하여 반도체 소자를 형성하는 단계와;
    상기 반도체 소자에 전기적으로 접속되는 표시 소자를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  18. 제 17 항에 있어서,
    상기 표시 소자로서 액정 표시 소자가 형성되는, 반도체 장치의 제작 방법.
  19. 제 17 항에 있어서,
    상기 표시 소자로서 발광 소자가 형성되는, 반도체 장치의 제작 방법.
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