JP2005197524A - Soiウェーハの作製方法 - Google Patents

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Abstract

【課題】
スマートカット法によるSOIウェーハの作製で、剥離後の表面を平坦化し、SOI層を薄膜化して、SOI層の膜厚を均一化する。
【解決手段】
活性層用シリコンウェーハに酸化膜を介して水素ガスをイオン注入し、シリコンバルク中にイオン注入層を形成する。次いで、この活性層用ウェーハを絶縁膜を介して支持ウェーハに貼り合わせる。この貼り合わせウェーハを加熱することにより、イオン注入層を境界にその一部を剥離し、SOIウェーハを作製する。このイオン注入層を境界として剥離した後、SOIウェーハを酸化性雰囲気で酸化処理する。この酸化膜は例えばHF液により除去する。この後、SOIウェーハをアルゴンガス雰囲気で1100以上で略3時間熱処理する。この結果、SOIウェーハの表面の平均2乗粗さが0.1nm以下まで改善される。
【選択図】図1

Description

この発明はSOIウェーハの作製方法、詳しくはSOIウェーハの表面を平坦化するSOIウェーハの作製方法に関する。
SOIウェーハは、従来のシリコンウェーハに比べ、素子間の分離、素子と基板間の寄生容量の低減、3次元構造が可能といった優越性があり、高速・低消費電力のLSIに使用されている。
SOIウェーハの作製方法の1つに、シリコンウェーハ表面に水素イオンを注入した後、剥離熱処理により、イオン注入層を境界として剥離するスマートカット法がある。しかし、剥離した時のダメージにより、剥離後のSOIウェーハの表面(剥離面)が粗くなってしまう。この問題に対して、例えば、特許文献1に記載のSOIウェーハの作製方法には、気相エッチング法による平坦化処理が開示されている。
また、例えば、特許文献2に記載のSOIウェーハの作製方法には、剥離後のウェーハの表面を酸化処理した後に、水素を含む還元性雰囲気下で熱処理して、表面を平坦化する技術が提案されている。
特開平11−102848号公報 特開2000−124092号公報
しかし、特許文献1に記載の機械加工の方法では、研磨代が不均一であり、SOI層の膜厚分布を均一にするのは難しい。そのため、特許文献2のような高温熱処理により平坦化する技術が用いられる。しかし、特許文献2に記載のSOIウェーハの作製方法においては、水素ガスのエッチング効果を利用して平坦化処理を行うと、エッチングムラが生じやすくなる。そして、このエッチングムラにより、SOI層の膜厚が不均一となる。また、水素ガスを用いるための安全対策が必要となり、その設備費が高額となるなどコスト面の問題がある。
この発明は、スマートカット法によるSOIウェーハの作製において、剥離後の剥離面を平坦化するSOIウェーハの作製方法を提供することを目的とする。
また、この発明は、SOI層の膜厚を均一化して、SOI層を薄膜化するSOIウェーハの作製方法を提供することを目的とする。
請求項1に記載の発明は、活性層用ウェーハに絶縁膜を介して水素または希ガス元素をイオン注入してイオン注入層を形成し、次いで、この活性層用ウェーハを絶縁膜を介して支持ウェーハに貼り合わせて貼り合わせウェーハを形成し、この後、この貼り合わせウェーハを熱処理して、イオン注入層を境界として剥離するSOIウェーハの作製方法であって、貼り合わせウェーハを熱処理することにより、イオン注入層を境界として剥離しSOIウェーハを形成した後、SOIウェーハを酸化処理してSOI層表面に所定厚さの酸化膜を形成し、次いで、この酸化膜を除去し、この後、SOIウェーハを不活性ガス雰囲気で熱処理するSOIウェーハの作製方法である。
請求項1に記載のSOIウェーハの作製方法にあっては、スマートカット法によるSOIウェーハの作製方法において、活性層用ウェーハにイオン注入層を形成する。次いで、この活性層用ウェーハを絶縁膜を介して支持ウェーハに貼り合わせる。この結果、絶縁膜を介して2枚のウェーハが貼り合わされた貼り合わせウェーハが作製される。この後、この貼り合わせウェーハを剥離熱処理することにより、イオン注入層を境界として剥離する。このとき、剥離後のSOIウェーハの表面の平均2乗粗さrms(root mean square)は10nm以下である。
そして、このSOIウェーハを、例えば酸化性雰囲気で酸化処理をする。この結果、SOI層表面に所定厚さの酸化膜が形成される。このときの酸化膜の厚さは4000Åである。この後、SOIウェーハの酸化膜を例えばHFエッチングにより除去する。これにより、SOIウェーハのSOI層が剥離後よりも均一化され、かつ薄膜化が可能となる。
さらにこの後、例えばアルゴンガス雰囲気で1100℃の熱処理を略3時間行う。アルゴンガスはSOIウェーハの表面を再結晶化(マイグレーション)させる。
この結果、SOIウェーハの表面の平均2乗粗さrms(10μm×10μm)は0.1nm以下まで低減できる。
酸化処理は、剥離熱処理により完全に分離した場合、剥離熱処理と、同じ炉内で連続して行える。また、平坦化熱処理は、結合熱処理と兼用できる。
スマートカット法によるSOIウェーハの熱処理には、イオン注入層を境界として剥離する剥離熱処理と、剥離後の活性層用ウェーハと支持ウェーハとの結合を強化する強化結合熱処理とがある。剥離熱処理後、SOIウェーハは、剥離によるダメージを受け、その表面が粗くなっている。そこで、剥離熱処理後、不活性ガス雰囲気で所定の温度に保持して平坦化熱処理を行う。そして、さらにこの後、このSOIウェーハを酸化性雰囲気で酸化処理をする。そして、この酸化膜を例えばHF液により除去する。すると、SOI層を薄膜化することができる。
請求項2に記載の発明は、上記不活性ガス雰囲気での熱処理は、SOIウェーハをアルゴンガス雰囲気で、1100℃以上の温度に略3時間以上保持する請求項1に記載のSOIウェーハの作製方法である。
平坦化熱処理する温度は、1100℃以上である。1100℃未満であると、SOIウェーハの表面を再結晶化させることができない。よって、SOIウェーハの表面の平坦化が不十分となる。
請求項2に記載のSOIウェーハの作製方法にあっては、SOIウェーハは、温度が1100℃以上に略3時間保持されて熱処理される。アルゴンガスは、水素ガスのようにSOIウェーハの表面をエッチングする効果は少ない。しかし、剥離後のSOIウェーハの粗くなっている表面を、再結晶化(マイグレーション)により滑らかにする効果を有している。これにより、SOIウェーハの表面が再結晶化(マイグレーション)されるとともに、その表面が平坦化される。平坦化熱処理の温度が1100℃以上であれば、SOIウェーハの表面が十分に再結晶化される。また、この熱処理は、貼り合わせ強化のための熱処理を兼用することができる。
請求項3に記載の発明は、上記酸化処理は、600℃〜1000℃の温度で処理する請求項1または請求項2に記載のSOIウェーハの作製方法である。
スマートカット法によるSOIウェーハの作製方法において、イオン注入層を境界として剥離した後、SOIウェーハを、酸化性雰囲気で酸化処理する。酸化処理時の温度は600℃〜1000℃の範囲であり、酸化処理時間は限定されない。
請求項3に記載のSOIウェーハの作製方法にあっては、上記酸化性雰囲気での温度は、600℃〜1000℃の範囲であり、好ましくは600℃〜800℃である。600℃未満では、十分な酸化膜を形成させることが困難である。一方、1000℃を超えると、SOIウェーハの表面の粗さが維持できず、SOI層の均一性を悪化させることがある。
請求項4に記載の発明は、上記酸化膜の厚さは、4000Å以上である請求項1〜請求項3のいずれか1項に記載のSOIウェーハの作製方法である。
請求項4に記載のSOIウェーハの作製方法にあっては、剥離後のSOIウェーハの表面に形成される酸化膜の厚さは4000Å以上である。4000Å未満であると、その後のアルゴンガス雰囲気で熱処理しても十分にSOI層の表面を平坦化することができない。
この発明によれば、スマートカット法によるSOIウェーハの作製方法において、剥離後のSOIウェーハを酸化性雰囲気で酸化処理すると、SOI層表面に4000Å以上の酸化膜が形成される。この後、酸化膜を例えばHFエッチングにより除去する。これにより、SOI層が均一化され、かつ、薄膜化が可能となる。
この後、SOIウェーハを、アルゴンガスの不活性雰囲気で1100℃以上の温度に保持して平坦化熱処理する。これにより、SOIウェーハの表面(剥離面)が再結晶化され(マイグレーション)、その表面が平坦化される。
この結果、SOIウェーハの表面の平均2乗粗さrms(10μm×10μm)は0.1nm以下まで低減できる。
また、上記酸化処理は、剥離熱処理により完全に分離した場合、剥離熱処理と同じ炉内で連続して行える。
以下、この発明の一実施例を、図1および図2を参照して説明する。
ここでは、スマートカット法を用いて、SOI層を形成するSOIウェーハの作製方法について説明する。
本実施例に係るスマートカット法によるSOIウェーハの作製は、図1に示すような工程で行われる。
まず、CZ法により育成され、ボロンがドーパントとされたシリコンインゴットからスライスしたシリコンウェーハを2枚準備する。これらのシリコンウェーハを、一方を活性層用ウェーハとして、他方を支持用ウェーハとする。そして、図1(a)に示すように、活性層用ウェーハとなるシリコンウェーハの表面に酸化膜を形成する。酸化膜の形成は、酸化炉内にシリコンウェーハを挿入し、これを所定時間、所定温度に加熱することにより行われる。このとき、形成される酸化膜の厚さは150nmである。
次に、酸化膜が形成された活性層用ウェーハを、イオン注入装置の真空チャンバの中にセットする。そして、図1(b)に示すように、活性層用ウェーハの表面より酸化膜を介して加速電圧=50keV、ドーズ量=1.0E16atoms/cmの水素イオンを注入する。水素イオンは、活性層用ウェーハの表面から所定深さの位置まで注入され、この結果、活性層用ウェーハの所定深さ位置(シリコン基板中の所定深さ範囲)にイオン注入層が形成される。
次に、図1(c)に示すように、水素イオンが注入された活性層用ウェーハを、そのイオンが注入された面(酸化膜表面)を貼り合わせ面として、支持用ウェーハに貼り合わせる。この結果、貼り合わせ界面に絶縁膜(酸化膜)が介在された貼り合わせウェーハが形成される。
そして、図1(d)に示すように、貼り合わせウェーハを略500℃、窒素ガス雰囲気で熱処理する。すると、貼り合わせウェーハのイオン注入層において水素ガスのバブルが形成され、このバブルが形成されたイオン注入層を境界として、活性層用ウェーハの一部(貼り合わせウェーハの一部)が剥離する。すなわち、貼り合わせウェーハは、支持ウェーハに酸化膜を介してSOI層(活性層用ウェーハの一部)が積層されたSOIウェーハと、残りの活性層用ウェーハとに分離される。このときのSOIウェーハの表面の平均2乗粗さrms(10μm×10μm)は10nm以下である。
ここまでの工程は、一般的なスマートカット法によるSOIウェーハの作製方法での工程と同じである。
次に、図1(e)および図2に示すように、SOIウェーハについて、酸化性雰囲気中で、温度を650℃、1時間のウェット酸化処理を行う。この結果、SOI層表面に所定厚さの酸化膜が形成される。
そして、図1(f)に示すように、この酸化膜を例えばHFエッチングにより除去する。これにより、SOI層の厚さが均一化され、かつ、薄膜化される。
上記一連の工程(酸化処理およびHFエッチング)は、複数回行ってもよい。これにより、平坦化された粗さを維持したままで、SOI層の薄膜化がより可能である。すなわち、SOI層の取り代が大きい場合は、酸化処理して酸化膜を形成した後、例えばHFエッチングにより酸化膜を除去する工程を繰り返すことにより、SOI層がより薄膜化される。
ウェット酸化処理する理由は、ドライ酸化雰囲気で酸化処理すると、酸化レートが遅く、長時間の熱処理が必要となるからである。また、水素ガスの添加や、HCl酸化のような酸化レートの速いガス形態を用いても効果的である。
また、酸化膜の形成が異方性である低温領域で酸化処理が必要である。そのときの酸化性雰囲気の温度は、600℃〜1000℃の範囲であり、好ましくは600℃〜800℃である。
次に、図1(g)に示すように、剥離熱処理した後のSOIウェーハについて平坦化熱処理を行う。この平坦化熱処理は、SOIウェーハをアルゴンガス雰囲気中で1100℃以上の温度に略3時間保持することである。
上述の図1(a)〜(g)の工程を経て完成されたSOIウェーハの平均2乗粗さrms(10μm×10μm)は0.06nmまで改善されることが確認された。一方、上述の図1(a)〜(g)の工程の内、図1(e)に示す酸化処理および図1(f)に示すHF洗浄を実施せずに完成されたSOIウェーハの平均2乗粗さrms(10μm×10μm)は0.2nmまでしか改善されなかった。
酸化膜の厚さに関しては、例えば、上記水素イオン注入条件では、剥離後のSOI層の厚さは略4000Åである。このSOIウェーハに4000Åの酸化膜を形成し、これを除去した後のSOI層の厚さは2000Åとなる。よって、SOI層の直下にある酸化膜(BOX層)まで達することはない。しかし、水素イオンの加速電圧が低いと、剥離後のSOI層の厚さが薄くなってしまい、酸化膜がBOX層まで達してしまう。したがって、剥離直後のSOI層の厚さは、2000Å以上が必要である。
SOI層の最終的な厚さは500Å〜1000Åが一般的である。したがって、酸化処理および平坦化熱処理の条件を考慮すると、剥離直後のSOI層の厚さは、3000Å〜4000Åが好ましい。
平坦化熱処理の温度が1200℃以上であると、スリップ転移の発生するおそれがある。したがって、1100℃〜1150℃までの温度が好ましい。熱処理時間もスループットを考慮して略3時間が好ましい。
次に、上記酸化処理および平坦化熱処理についてそれぞれその条件を変更して行った実験の結果を報告する。
上述の図1(a)〜(d)を経て作製されたSOIウェーハについて平坦化熱処理温度を1050℃〜1300℃、時間を1時間〜4時間に変化させて保持した。また、酸化膜の厚さを3000Å〜5000Åまで変化させた。これらのSOIウェーハについて、SOI層の表面の平均2乗粗さrms(10μm×10μm)についてそれぞれ公知の方法で評価した。評価結果を表1に示す。
Figure 2005197524
以上の実験の結果より、剥離したSOIウェーハを、まず酸化処理し、この後この酸化膜を除去する。そして、アルゴンガス雰囲気で1100℃の温度で略3時間以上に保持して平坦化熱処理する。この結果、SOI層の表面の平均2乗粗さrms(10μm×10μm)は0.1nm以下にまで低減できることが確認された。
この発明の一実施例に係るSOIウェーハの作製方法を示す工程図である。 この発明の一実施例に係るSOIウェーハの作製方法における剥離熱処理から平坦化熱処理までの熱処理温度と時間との関係を示すグラフである。

Claims (4)

  1. 活性層用ウェーハに絶縁膜を介して水素または希ガス元素をイオン注入してイオン注入層を形成し、次いで、この活性層用ウェーハを絶縁膜を介して支持ウェーハに貼り合わせて貼り合わせウェーハを形成し、この後、この貼り合わせウェーハを熱処理して、イオン注入層を境界として剥離するSOIウェーハの作製方法であって、
    貼り合わせウェーハを熱処理することにより、イオン注入層を境界として剥離しSOIウェーハを形成した後、SOIウェーハを酸化処理してSOI層表面に所定厚さの酸化膜を形成し、次いで、この酸化膜を除去し、この後、SOIウェーハを不活性ガス雰囲気で熱処理するSOIウェーハの作製方法。
  2. 上記不活性ガス雰囲気での熱処理は、SOIウェーハをアルゴンガス雰囲気で、1100℃以上の温度に略3時間以上保持する請求項1に記載のSOIウェーハの作製方法。
  3. 上記酸化処理は、600℃〜1000℃の温度で処理する請求項1または請求項2に記載のSOIウェーハの作製方法。
  4. 上記酸化膜の厚さは、4000Å以上である請求項1〜請求項3のいずれか1項に記載のSOIウェーハの作製方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218579A (ja) * 2008-02-14 2009-09-24 Shin Etsu Chem Co Ltd Soi基板の表面処理方法
JP2012069927A (ja) * 2010-08-23 2012-04-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US8802540B2 (en) 2007-03-14 2014-08-12 Sumco Corporation Method of manufacturing bonded wafer

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5082299B2 (ja) * 2006-05-25 2012-11-28 株式会社Sumco 半導体基板の製造方法
JP2008016534A (ja) * 2006-07-04 2008-01-24 Sumco Corp 貼り合わせウェーハの製造方法
JP5183969B2 (ja) * 2007-05-29 2013-04-17 信越半導体株式会社 Soiウェーハのシリコン酸化膜形成方法
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Soi基板の作製方法及び該soi基板を用いた半導体装置
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び半導体装置の作製方法
JP5478199B2 (ja) * 2008-11-13 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
FR2987935B1 (fr) * 2012-03-12 2016-07-22 Soitec Silicon On Insulator Procede d'amincissement de la couche active de silicium d'un substrat du type "silicium sur isolant" (soi).
US8962224B2 (en) * 2012-08-13 2015-02-24 Applied Materials, Inc. Methods for controlling defects for extreme ultraviolet lithography (EUVL) photomask substrate
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH112848A (ja) 1997-06-12 1999-01-06 Mitsubishi Cable Ind Ltd 分極反転結晶の製造方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
FR2827078B1 (fr) * 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
FR2827423B1 (fr) * 2001-07-16 2005-05-20 Soitec Silicon On Insulator Procede d'amelioration d'etat de surface
US6884696B2 (en) 2001-07-17 2005-04-26 Shin-Etsu Handotai Co., Ltd. Method for producing bonding wafer
JP2003224247A (ja) * 2002-01-29 2003-08-08 Shin Etsu Handotai Co Ltd Soiウエーハ及びsoiウエーハの製造方法
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
US20070069335A1 (en) * 2003-09-08 2007-03-29 Akihiko Endo Bonded wafer and its manufacturing method
US7179719B2 (en) * 2004-09-28 2007-02-20 Sharp Laboratories Of America, Inc. System and method for hydrogen exfoliation
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Soiウェーハの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8802540B2 (en) 2007-03-14 2014-08-12 Sumco Corporation Method of manufacturing bonded wafer
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