CN101322229B - 半导体soi器件 - Google Patents

半导体soi器件 Download PDF

Info

Publication number
CN101322229B
CN101322229B CN200680045698.2A CN200680045698A CN101322229B CN 101322229 B CN101322229 B CN 101322229B CN 200680045698 A CN200680045698 A CN 200680045698A CN 101322229 B CN101322229 B CN 101322229B
Authority
CN
China
Prior art keywords
substrate
epitaxial loayer
semiconductor
thickness
electric insulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200680045698.2A
Other languages
English (en)
Other versions
CN101322229A (zh
Inventor
沃尔夫冈·奥伊恩
霍尔格·施里格滕霍斯特
赖纳·鲍尔
马克·范格芬
卡尔-海茵茨·克拉夫特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN101322229A publication Critical patent/CN101322229A/zh
Application granted granted Critical
Publication of CN101322229B publication Critical patent/CN101322229B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

本发明涉及一种制造具有基片(11)和含硅的半导体主体(12)的半导体器件(10)的方法，所述半导体主体提供有至少一个半导体元件(T)，其中在第一半导体基片(14)上面生长一个含硅的外延半导体层(1)，在所述外延层(1)中形成一个分离区域(2)，其中在提供有分离区域(2)的外延层(1)的一侧通过片结合而把一个第二基片(11)附接到所述第一基片(14)，同时在外延层(1)和第二基片(11)之间插入一个电绝缘区域(3)，由此形成的结构在所述分离区域(2)的位置被分开，其结果是第二基片(11)形成了在隔离区域(3)的上面具有所述外延层的一部分(1A)这样的基片(11)，所述外延层的一部分形成了其中形成有所述半导体元件(T)的所述半导体主体(12)。根据本发明，对于外延层(1)的厚度，选择大于约3μm的厚度。优选地，在5和15μm之间选择所述厚度。最好的结果是利用在7至13μm范围内的厚度获得的。器件(10)，尤其是高电压FET就被容易地获得，并具有高产率和一致的性能(比如漏电流)。本发明还包括一种制造SOI结构(12)的方法和由此获得的SOI结构(12)。

Description

半导体SOI器件
技术领域
本发明涉及一种制造具有基片和含硅的半导体主体的半导体器件的方法，所述半导体主体装备有至少一个半导体元件，其中一个含硅的外延半导体层被生长在第一半导体基片之上，其中在所述外延层中形成一个分离区域，其中在提供有所述分离区域的外延层的一侧通过片结合(wafer bonding)来把第二基片附接到所述第一基片，同时在外延层和第二基片之间插入一个电绝缘区域，由此形成的结构在所述分离区域的位置被分离开，其结果是所述第二基片形成了在所述绝缘区域上面具有所述外延层的一部分这样的基片，所述外延层的一部分形成了其中形成有所述半导体元件的所述半导体主体。
本发明还涉及一种利用这种方法获得的半导体器件，并涉及适用于这种方法的半导体主体的制造方法以及利用这种方法获得的半导体主体。
背景技术
这样一种方法非常适合于制造类似IC(＝集成电路)的半导体器件。然而，通过这种方法也可获得其它器件(例如分立器件)。
如在开头段落中提及的方法可从1999年7月13日公开的JP-11-191617已知。在该文献中，披露了一种制造所谓SOI(＝绝缘体上的半导体)晶圆结构形式的器件的方法。在第一实施例中，提出了这样一种方法，其中在第一硅基片上面提供一个硅外延层，其厚度在0.5至2.5μm的范围内。随后在所述外延层之上通过热氧化形成氧化层形式的绝缘区域。接着经所述氧化层并在所述氧化层下面通过将氢离子注入到所述外延层中而在所述外延层中形成一个分离区域。接着在所述第一基片上面的外延层之上将一个硅第二基片片结合至所述氧化层上。在其中把所述结构在所述分离区域处割裂开的分离处理 之后，所述第二基片形成了在所述隔离区域之上具有所述外延层的一部分这样的要被制造的半导体器件的基片，所述外延层的一部分形成了其中可形成一个或者多个半导体元件的含硅的半导体主体。
这种方法的一个缺点是适当的半导体器件的生产率在半导体器件包含某些半导体元件(例如FET，具体地说尤其是高压FETs(＝场效应晶体管))的情况下是相当低的。
发明内容
因此本发明目的是为了避免上述缺点并提供一种以高产出率产生器件，具体地说是包含高压FET的那些器件的方法。
为了实现这一目的，在开头段落中说明的那一类方法的特征在于对于外延层的厚度，选择大于3微米的厚度。本发明是基于下面的以外认识：尤其是高压FET的制造生产率受下面的事实的限制，即在外延层的一部分上面形成的这些FET的栅氧化层在横向上具有变化的厚度，这对于晶体管的电场和电荷容量性能例如会引起局部差别。这些差别例如会导致漏电流或击穿特性的差别，从而降低生产率。
本发明还基于下述认识：栅氧化层的这种变化的厚度起因于某些金字塔形的缺陷的小平面，这些小平面会引起外延层的表面产生不同的氧化速度。如果提高形成栅氧化层的温度，则栅氧化层，通常是热氧化层的厚度差别会减小乃至消失。然而，这种上升温度在高级处理中会干预低热预算的要求。最后，本发明基于这样的认识，即这种缺陷能够通过将外延层的厚度增加至3μm以上的值，优选的是提高至在5至15μm范围内的值而得以消除。
最好的结果是以7和13μm之间的厚度值获得的。虽然更高的厚度值也是适当的，但它们会增加处理时间并因此是被避免的。这是相当惊人地，因为正被讨论的缺陷在尺寸方面会从0.3至1.3μm变化，因此期望这种缺陷的影响会在外延层的通常厚度下已经消失。
利用根据本发明的方法，可以以高产出率获得具有高电压(即具有在20Volt和例如150Volt之间的工作电压)FET的半导体器件。
优选的是所述分离区域是通过从所述外延层的表面隔开介于0.05微米和2.0微米之间的一个距离进行氢注入而形成的。这意味着所述含硅的半导体主体具有大约相同的厚度。
在根据本发明的方法的一个重要实施例中，其中对于第二基片选择一个半导体基片并且其中通过一个电绝缘层形成所述电绝缘区域，在片结合之前将所述电绝缘层沉积或生长在第二基片上。已经发现这样就进一步改进了制造工艺的产出率。这能够通过这样的事实来解释：所述分离区域的位置能够以更加均匀和精确的方式形成，因为所述注入不会通过所述绝缘区域进行，这是由于在本优选实施例中所述区域存在于另一个(第二)基片上。
例如通过在所述硅层的上面形成热氧化层并在其顶部形成栅极区而在保持在所述绝缘层的顶部上的外延层的一部分中形成所述半导体元件，尤其是高电压FET，所述绝缘层在第二基片的上边，同时，通过适当的离子注入在所述半导体主体的表面中形成源极区和漏极区，在投影方向上看，所述源极区和漏极区与所述栅极区邻界。
本发明还包括一种利用根据本发明的方法获得的半导体器件。
此外，根据本发明提供一种制造包括硅和基片的半导体主体的方法，其中一个含硅的外延半导体层被形成在第一半导体基片之上，其中在所述外延层中形成一个分离区域，其中在提供有所述分离区域的外延层的一侧通过片结合来把第二基片附接至第一基片上，同时在所述外延层和第二基片之间插入一个电绝缘区域，由此形成的结构在所述分离区域的位置被分离，其结果是第二基片形成了在所述绝缘区域的上面具有所述外延层的一部分这样的基片，该基片用于形成所述半导体主体，所述方法的特征在于对于外延层的厚度，选择大于约3微米的厚度。就获得了具有所谓的SOI(＝在绝缘体上的半导体)结构的半导体主体，其可用于形成类似包含高电压FET的半导体器件。
以这种方法获得的半导体主体本身形成一个吸引人的产品，因为所述器件制造和半导体主体的制造并不需要在一个位置或通过单个制造者进行。
附图说明
本发明的这些和其它方面通过之后结合附图说明的实施例将是显而易见的，并将参照所述实施例对其进行阐释，其中：
图1至7是利用根据本发明的方法的在其制造过程中的不同阶段的半导体器件的剖面图。
所述各幅图是概略的并且不是按比例描绘的，厚度方向上的尺寸为了清楚起见被特别地放大了。相应的部分在各幅图中通常被给出相同的参考数字和相同的阴影线。
具体实施方式
图1至7是利用根据本发明的方法的在其制造过程中的不同阶段的半导体器件的剖面图。
在本示例中制造的半导体器件是高压场效应晶体管。
在制造器件10的第一步骤中(参见图1)，这里是硅的第一基片14被提供有(参见图2a)一个含硅(这里是纯硅)的外延层1，其厚度是12μm。在0.15至1atm的气压和1000至1200℃的温度下进行沉积。外延层1在这儿是p型掺杂的，其掺杂浓度大约为1015 at/cm3(大约13Ωcm的比电阻)。此外(参见图2b)，制备第二基片11，这里其也是由硅形成的并且具有标准厚度。两个基片11、14在这儿都是p型导电性的并且具有从本征材料的浓度至例如大约1015at/cm3的掺杂浓度。
接着(参见图3a)，在第一基片14上的硅外延层1中形成分离区域2。这是是通过在外延层1中执行氢的注入进行的。这样所述层被“分离”成两个部分1A、1B，前者具有0.05至2.0μm的厚度在，本示例中为1.5μm，而后者包括大约外延层1的其余厚度。所述注入能量在10和400keV之间变化并且在本示例中为200keV，而所述剂量在1016和1017at/cm2之间变化并且在本示例中是大约5×1016 at/cm2。
此外(参见图3b)，第二基片11被提供一个电绝缘层3，这里是热二氧化硅层3的形式，其是通过在大约1050℃的温度下暴露在 含氧的环境中提供的。所述获得的氧化层3具有0.1至1μm的厚度，在本示例中为1μm厚。
随后(参见图4)，提供有电绝缘层3的第二基片11在其提供有外延层1的一侧被片结合至第一基片14上，所述外延层在本阶段已经按次序提供了分离区域2。最后的结构在图5示出。
现在(参见图6)，对图5的结构进行分离处理，其包括在熔炉中和在N2氛围下、在1atm的压力下将所述结构加热至在500至600℃范围内的一个温度，在本示例中是以500℃加热。通过该处理，图5的结构在分离区域2的两边被分成两个部分，上部在该阶段形成将要制造的器件10，在图中是上端朝下示出的。
接着(参见图7)，器件10被上部向上的示出并且在绝缘层3上面的外延层1A中形成有一个晶体管T。晶体管T具有栅氧化层4，这里是30nm的热氧化层，在其之上形成例如多晶硅的栅极区5。与栅极区5对齐，在所述外延层部分1A的硅中形成N型源极和漏极区6、7。在本示例中以其工作电压在20至120伏范围之内这样的方式设计和按尺寸制作了MOS(＝金属氧化物半导体)FET晶体管T。栅极区5及源极和漏极区6、7都提供有适当的连接区，然而它们在图中并没有示出。
在应用类似蚀刻或锯的分离技术之后就获得了适合于安装的单独器件10。通过根据本发明的方法，能够以高产出率和一致的性能获得高电压MOSFET器件10。
很明显本发明并不限于此处说明的示例，并且在本发明的范围内本领域技术人员能够做出许多变化和修改。
例如，注意虽然是为了制造分立的MOSFET器件进行说明的，但本发明特别适合于制造类似(C)MOS或BI(C)MOS IC的(高电压)IC，而且还适合于制造双极IC。
此外注意关于各个步骤能够进行各种修改。例如，代替VPE(＝气相外延)而能够使用类似MBE(＝分子束外延)或ALE(原子层外延)的其它外延生长技术。对于绝缘层可以使用类似CVD(＝化学汽相淀积)的其它沉积技术，并且它可以由类似氮化硅的其它电介质材料构 成。所述包括硅的外延层可以包括其它材料，例如硅和锗的混合晶体。
也可以通过另一种方法形成所述分离区域，例如通过在外延层中注入氦离子代替氢离子。
最后，应当注意在示例中提及一个步骤同时发生时，这并不是必须的限制而仅仅是一个示例。

Claims (7)

1.一种制造半导体主体(12)的方法，该半导体主体包括硅和基片(11)，其中在第一半导体基片(14)上面形成一个含硅的外延半导体层(1)，其中在所述外延层(1)中形成一个分离区域(2)，其中在第二基片(11)上形成一个电绝缘区域(3)之后，在提供有分离区域(2)的外延层(1)的一侧通过片结合来把第二基片(11)附接到第一基片(14)，由此形成的结构在所述分离区域(2)的位置被分离，其结果是第二基片(11)形成了在所述电绝缘区域(3)的上面具有所述外延层(1)的一部分(1A)的基片，所述外延层的一部分形成了所述半导体主体(12)，其中外延层(1)的厚度介于5微米和15微米之间。
2.根据权利要求1所述的方法，其中所述外延层(1)的厚度介于7微米和13微米之间。
3.根据权利要求1或2所述的方法，其中所述分离区域(2)是通过在所述外延层的表面下面距该表面介于0.0微米和2.0微米之间的一个距离处进行氢注入而形成的。
4.根据权利要求1或2所述的方法，其中对于第二基片(11)，选择一个半导体基片，其中通过电绝缘层形成所述电绝缘区域(3)，以及其中在片结合之前在所述第二基片(11)上沉积或生长所述电绝缘层。
5.根据权利要求1或2所述的方法，还包括在半导体主体(12)中形成半导体元件。
6.根据权利要求5所述的方法，其中所述半导体元件包括场效应晶体管。
7.根据权利要求6所述的方法，其中所述场效应晶体管包括高电压场效应晶体管。
CN200680045698.2A 2005-10-06 2006-10-05 半导体soi器件 Expired - Fee Related CN101322229B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP05109284 2005-10-06
EP05109284.9 2005-10-06
PCT/IB2006/053642 WO2007039881A2 (en) 2005-10-06 2006-10-05 Semiconductor soi device

Publications (2)

Publication Number Publication Date
CN101322229A CN101322229A (zh) 2008-12-10
CN101322229B true CN101322229B (zh) 2010-12-22

Family

ID=37763809

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200680045698.2A Expired - Fee Related CN101322229B (zh) 2005-10-06 2006-10-05 半导体soi器件

Country Status (6)

Country Link
US (1) US20100001322A1 (zh)
EP (1) EP1943670B1 (zh)
JP (1) JP2009512185A (zh)
CN (1) CN101322229B (zh)
TW (1) TW200733244A (zh)
WO (1) WO2007039881A2 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102945795B (zh) * 2012-11-09 2015-09-30 湖南红太阳光电科技有限公司 一种宽禁带半导体柔性衬底的制备方法
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
US11232974B2 (en) * 2018-11-30 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication method of metal-free SOI wafer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1416159A (zh) * 2001-10-30 2003-05-07 夏普公司 硅锗/绝缘体上外延硅互补金属氧化物半导体及其制造方法
CN1489786A (zh) * 2000-09-29 2004-04-14 �Ҵ���˾ 绝缘体上缓和SiGe层的制备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4902633A (en) * 1988-05-09 1990-02-20 Motorola, Inc. Process for making a bipolar integrated circuit
US6909146B1 (en) * 1992-02-12 2005-06-21 Intersil Corporation Bonded wafer with metal silicidation
JPH11191617A (ja) * 1997-12-26 1999-07-13 Mitsubishi Materials Silicon Corp Ｓｏｉ基板の製造方法
JPH11307747A (ja) * 1998-04-17 1999-11-05 Nec Corp Ｓｏｉ基板およびその製造方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
DE69913731T2 (de) * 1998-10-14 2004-10-14 Memc Electronic Materials, Inc. Im wesentlichen defektfreie epitaktische siliziumscheiben
KR100796249B1 (ko) * 1999-12-24 2008-01-21 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼의 제조방법
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
US20020168802A1 (en) * 2001-05-14 2002-11-14 Hsu Sheng Teng SiGe/SOI CMOS and method of making the same
JPWO2003046993A1 (ja) * 2001-11-29 2005-04-14 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US7057234B2 (en) * 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
US20040262686A1 (en) * 2003-06-26 2004-12-30 Mohamad Shaheen Layer transfer technique
US7446016B2 (en) * 2003-09-08 2008-11-04 Sumco Corporation Method for producing bonded wafer
EP1519409B1 (en) * 2003-09-26 2008-08-20 S.O.I. Tec Silicon on Insulator Technologies S.A. A method of fabrication of a substrate for an epitaxial growth
US20050176252A1 (en) * 2004-02-10 2005-08-11 Goodman Matthew G. Two-stage load for processing both sides of a wafer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1489786A (zh) * 2000-09-29 2004-04-14 �Ҵ���˾ 绝缘体上缓和SiGe层的制备
CN1416159A (zh) * 2001-10-30 2003-05-07 夏普公司 硅锗/绝缘体上外延硅互补金属氧化物半导体及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开平11-191617A 1999.07.13

Also Published As

Publication number Publication date
WO2007039881A2 (en) 2007-04-12
US20100001322A1 (en) 2010-01-07
EP1943670B1 (en) 2012-12-19
TW200733244A (en) 2007-09-01
EP1943670A2 (en) 2008-07-16
JP2009512185A (ja) 2009-03-19
WO2007039881A3 (en) 2007-07-05
CN101322229A (zh) 2008-12-10

Similar Documents

Publication Publication Date Title
KR0167273B1 (ko) 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법
CN101335211B (zh) 侧向dmos器件及其制造方法
US20070069288A1 (en) Semiconductor device and method for manufacturing semiconductor device
KR0161611B1 (ko) 반도체 장치의 제조방법
US20070102773A1 (en) Semiconductor device and method of manufacturing same
US9343540B2 (en) Transistors with a gate insulation layer having a channel depleting interfacial charge
CN103681827B (zh) 具有嵌入式发射极短路触点的快速切换igbt及其制作方法
JPH1022500A (ja) 電界効果型トランジスタ及びその製造方法
JP2001516156A (ja) 半導体構成素子
US11031466B2 (en) Method of forming oxygen inserted Si-layers in power semiconductor devices
CN1219329C (zh) 具有分离栅的自对准双栅金属氧化物半导体场效应晶体管
CN109037333B (zh) 碳化硅金属氧化物半导体场效应晶体管及其制造方法
KR20170122188A (ko) 전력 반도체 소자
KR20160064194A (ko) 절연 게이트 바이폴러 트랜지스터 및 그 제조 방법
KR950014279B1 (ko) 반도체 장치 및 그 제조 방법
JP7054853B2 (ja) 炭化珪素半導体素子およびその製造方法
JP5319918B2 (ja) 高電圧半導体装置に対して用いられるウエハーを形成する方法及び高電圧半導体装置に対して用いられるウエハー
US20080029809A1 (en) Semiconductor device having a vertical transistor structure
US20110147764A1 (en) Transistors with a dielectric channel depletion layer and related fabrication methods
JP2007088334A (ja) 半導体装置およびその製造方法
CN101322229B (zh) 半导体soi器件
JP4458112B2 (ja) 半導体装置の製造方法、それを用いた半導体装置及びプラズマパネルディスプレイ
US11626325B2 (en) Method of making a silicon carbide integrated circuit
JPH10313116A (ja) 半導体装置
US20160276428A1 (en) High-voltage transistor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20101222

Termination date: 20151005

EXPY Termination of patent right or utility model