JP2016154202A - トンネル電界効果トランジスタおよび電界効果トランジスタの製造方法 - Google Patents

Abstract

【課題】横型構造のＴＦＥＴを、大幅なコスト増大を招くことなく製造する技術を提供する。【解決手段】基板と、前記基板の上に位置する積層半導体層と、前記積層半導体層に形成された第１伝導型を示すソース領域と、前記積層半導体層に形成された、前記第１伝導型とは逆の第２伝導型を示すドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域に電界を印加するゲート構造と、を有し、前記ソース領域、前記チャネル領域および前記ドレイン領域が、前記積層半導体層の表面に沿った方向に並んで位置するトンネル電界効果トランジスタであって、前記積層半導体層が、第１半導体からなる第１層と、前記第１層より前記基板から遠くに位置する、第２半導体からなる第２層とを有し、前記第２半導体のバンドギャップが、前記第１半導体のバンドギャップより小さいトンネル電界効果トランジスタを提供する。【選択図】図１

Description

本発明は、トンネル電界効果トランジスタおよび電界効果トランジスタの製造方法に関する。

半導体集積回路をより高性能かつ低消費電力にしようとすると、現在の中心的なデバイスであるＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）を小型化し低電圧動作を可能にする必要がある。しかし、ＭＯＳＦＥＴを小型化すると、短チャネル効果によるリーク電流の増大が生じ、電源電圧のさらなる低減が困難になる。この理由として、室温でのサブスレッショルド・スウィング（Ｓ．Ｓ．）が物理限界に近づき、６０ｍＶ／ｄｅｃ．以下に低減することが困難であることが挙げられる。よって、６０ｍＶ／ｄｅｃ．以下のＳ．Ｓ．を可能にする新たなデバイスが求められている。

６０ｍＶ／ｄｅｃ．以下のＳ．Ｓ．を可能にするデバイスとして、ソース領域とチャネル領域との接合領域におけるトンネル効果を利用する、トンネル電界効果トランジスタ（ＴＦＥＴ）が注目されている。たとえば非特許文献１には、分子線エピタキシー（ＭＢＥ）法により、炭素をソース領域に添加したＩｎＧａＡｓによるＴＦＥＴが記載され、Ｓ．Ｓ．が６０ｍＶ／ｄｅｃ．と報告されている。また、特許文献１には、横型ＴＦＥＴの構成において、トンネル領域およびチャネル領域を、それぞれ別の材料で形成し、各領域のエネルギーバンド構造の関係から横型ＴＦＥＴを実現する技術が開示されている。

特表２０１２−５１４３４５号公報

G.Dewey et al., IEDM, p785, 2011

しかし、非特許文献１に記載のＴＦＥＴは、縦型構造であることから、既存の相補型電界効果トランジスタ（ＣＭＯＳＦＥＴ）との親和性が低く、ＣＭＯＳ回路との集積化も困難である。その点、特許文献１に記載のＴＦＥＴは横型構造であることから、そのような問題は少ないものの、特許文献１に記載の横型ＴＦＥＴにおいては、ソース領域をＧａＡｓＳｂ、チャネル領域をＩｎＧａＡｓのように、異なる材料で構成することから、エッチング工程、マスク材の形成工程、再成長工程という追加工程を必要とし、大幅な製造コストの増大を招くという課題がある。

本発明の目的は、横型構造のＴＦＥＴを、大幅なコスト増大を招くことなく製造する技術を提供することにある。

また、ＴＦＥＴは、ソース領域とチャネル領域との間のトンネル現象を利用してドレイン電流を制御することから、オン電流を十分大きくできないという構造的な課題を有する。このため、本発明者らは、大きなトンネル電流を得ることが可能な材料として、バンド間遷移が直接遷移であり且つ狭バンドギャップのＩｎＧａＡｓが有望と考え、ＩｎＰ基板に格子整合するＩｎ_０．５３Ｇａ_０．４７Ａｓを用いたプレーナ構造のＴＦＥＴを検討し、ある程度のオン電流の増加が得られる至ったものの、より大きなオン電流が必要であることを認識した。より大きなオン電流は、ＩｎＧａＡｓのＩｎ組成を大きくしてバンドギャップを狭くすることで得られるものの、オフ電流が増大してしまうという問題があることを認識するに至った。

本発明の目的は、オフ電流を増加させることなく、オン電流を増加する技術を提供することにある。

さらに、ＴＦＥＴのデバイス特性、特にＳ．Ｓ．を６０ｍＶ／ｄｅｃ．以下に低減するには、トンネル確率の高いチャネル領域、低欠陥密度を有するソース領域、急峻な不純物濃度勾配を有するトンネル接合領域が必要である。

本発明の目的は、トンネル確率の高いチャネル領域、低欠陥密度を有するソース領域、急峻な不純物濃度勾配を有するトンネル接合領域を大幅なコスト増大を招くことなく製造する技術を提供することにある。

上記課題を解決するために、本発明の第１の態様においては、基板と、前記基板の上に位置する積層半導体層と、前記積層半導体層に形成された第１伝導型を示すソース領域と、前記積層半導体層に形成された、前記第１伝導型とは逆の第２伝導型を示すドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域に電界を印加するゲート構造と、を有し、前記ソース領域、前記チャネル領域および前記ドレイン領域が、前記積層半導体層の表面に沿った方向に並んで位置するトンネル電界効果トランジスタであって、前記積層半導体層が、第１半導体からなる第１層と、前記第１層より前記基板から遠くに位置する、第２半導体からなる第２層とを有し、前記第２半導体のバンドギャップが、前記第１半導体のバンドギャップより小さいトンネル電界効果トランジスタを提供する。

前記第１伝導型がｎ型である場合、前記第１半導体より前記第２半導体の価電子帯上端の電子エネルギーレベルが高く、前記第１伝導型がｐ型である場合、前記第１半導体より前記第２半導体の伝導帯下端の電子エネルギーレベルが低くてもよい。前記第１半導体および前記第２半導体が、ＩＩＩ−Ｖ族半導体であってもよい。前記第１半導体が、Ｉｎ_ｘ１Ｇａ_１−ｘ１Ａｓからなり、前記第２半導体が、Ｉｎ_ｘ２Ｇａ_１−ｘ２Ａｓからなり、前記第１半導体のＩｎ組成ｘ１が、前記第２半導体のＩｎ組成ｘ２より小さいものであってもよい。前記積層半導体層が、前記第２層より前記基板から遠くに位置する、第３半導体からなる第３層をさらに有し、前記第３半導体のバンドギャップが、前記第２半導体のバンドギャップとは異なるものであってもよい。前記第３半導体と前記第２半導体とは、価電子帯上端の電子エネルギーレベルまたは伝導帯下端の電子エネルギーレベルが相違するものであってもよい。前記第１半導体、前記第２半導体および前記第３半導体が、ＩＩＩ−Ｖ族半導体であってもよい。前記第１半導体が、Ｉｎ_ｘ１Ｇａ_１−ｘ１Ａｓからなり、前記第２半導体が、Ｉｎ_ｘ２Ｇａ_１−ｘ２Ａｓからなり、前記第３半導体が、Ｉｎ_ｘ３Ｇａ_１−ｘ３Ａｓからなり、前記第１半導体のＩｎ組成ｘ１が、前記第２半導体のＩｎ組成ｘ２より小さく、前記第３半導体のＩｎ組成ｘ３が、前記第２半導体のＩｎ組成ｘ２と異なるものであってもよい。前記ソース領域に導入された不純物原子の濃度が、１×１０^１９ｃｍ^−３以上であり、前記不純物原子の濃度勾配が、前記不純物原子の拡散方向において、１０ｎｍ／ｄｅｃ．以下であってもよい。

本発明の第２の態様においては、前記したトンネル電界効果トランジスタの製造方法であって、前記基板の上に、前記第１層および前記第２層を含む前記積層半導体層をエピタキシャル成長法により形成する工程と、前記積層半導体層の一部に前記ソース領域を形成する工程と、前記積層半導体層の上に絶縁層を形成する工程と、前記ソース領域を平面視した場合の前記ソース領域に隣接する位置であって前記絶縁層の上に、前記ゲート構造を形成する工程と、前記ソース領域および前記ゲート構造を平面視した場合の前記ゲート構造を挟んだ前記ソース領域に対向する位置であって前記積層半導体層の一部に、前記ドレイン領域を形成する工程と、を有するトンネル電界効果トランジスタの製造方法を提供する。前記ソース領域を形成する工程において、不純物原子を熱拡散することで前記ソース領域を形成し、前記不純物原子として、濃度の高い部分での拡散係数が濃度の低い部分の拡散係数より高い値を示す原子を用いてもよい。

ＴＦＥＴ１００の断面図である。 ＴＦＥＴ１００の積層半導体層１２０の断面構造を示す。 ＴＦＥＴ１００の製造方法を例示する工程図である。 ＴＦＥＴ１００の電流−電圧特性を説明するための図である。 ＴＦＥＴ１００のＳ．Ｓ．の電流に対する依存性を説明するための図である。

以下、実施の形態について、図面を用いて説明する。なお、図はあくまで発明の構成を説明するための概略図であり、各部材の大きさ、形状、数、異なる部材の大きさの比率等は図示するものに限定されない。

図１は、本実施形態のトンネル電界効果トランジスタ（ＴＦＥＴ）１００の断面図である。ＴＦＥＴ１００は、基板１０５を有し、基板１０５の上には、バッファ層１１０および積層半導体層１２０が形成されている。積層半導体層１２０には、チャネル領域１２５、ソース領域１３０およびドレイン領域１６０が形成され、ソース領域１３０に近い側のチャネル領域１２５の端部にはトンネル接合領域１４０が形成される。ソース領域１３０、チャネル領域１２５およびドレイン領域１６０は、積層半導体層１２０の表面に沿った方向に並んで位置する。すなわち、ＴＦＥＴ１００は横型構造を有する。

チャネル領域１２５に隣接してゲート構造１５０が形成され、ソース領域１３０およびドレイン領域１６０のそれぞれに接して、金属ソース電極１３５および金属ドレイン電極１６５のそれぞれが形成される。ゲート構造１５０は、ソース領域１３０とドレイン領域１６０との間のチャネル領域１２５に電界を印加する。ゲート構造１５０は、金属ゲート電極１５５およびゲート絶縁体１５１を含み、金属ゲート電極１５５は、ゲート絶縁体１５１により、ソース領域１３０、チャネル領域１２５およびドレイン領域１６０から電気的に絶縁される。

ソース領域１３０は第１伝導型を示し、ドレイン領域１６０は、第１伝導型とは逆の第２伝導型を示す。ソース領域１３０がｐ型にドープされた場合、ドレイン領域１６０はｎ型にドープされ、ＴＦＥＴ１００はｎチャネル型ＴＦＥＴ（ＮＴＦＥＴ）になる。ソース領域１３０がｎ型ドープされる場合、ドレイン領域１６０はｐ型にドープされ、ＴＦＥＴ１００はｐチャネル型ＴＦＥＴ（ＰＴＦＥＴ）になる。

基板１０５として、例えば、シリコン（Ｓｉ）ウエハ、シリコン・オン・インシュレーター（ＳＯＩ）ウエハ、ゲルマニウム（Ｇｅ）ウエハ、ゲルマニウム・オン・インシュレーター（ＧＯＩ）ウエハ、ガリウムヒ素（ＧａＡｓ）ウエハ、インジウムリン（ＩｎＰ）ウエハ、インジウムヒ素（ＩｎＡｓ）ウエハ、ガリウムアンチモン（ＧａＳｂ）ウエハ、ガリウムナイトライド（ＧａＮ）ウエハ等の半導体部材を例示することができる。例えばガラス部材や、プラスチック部材、セラミック部材等、半導体以外の部材からなる基板や、種々の部材からなる複数の層が積層された複層構造の基板を適用してもよい。

バッファ層１１０は、積層半導体層１２０の高品質化を図ることを目的に、基板１０５と積層半導体層１２０の間に形成される。バッファ層１１０として、積層半導体層１２０と同じ材料でも良く、あるいは異なる材料であっても良い。積層半導体層１２０がＩｎ_ｘＧａ_１−ｘＡｓ（０≦ｘ≦１）を含む材料の場合、バッファ層１１０として、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＡｓまたはＩｎＰ等を適用しても良い。なお、バッファ層１１０の形成は任意である。バッファ層１１０は本発明に必須ではない。

積層半導体層１２０は、基板１０５の上に位置する。積層半導体層１２０の材料として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｎＧｅ、ＳｉＳｎＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｌＡｓ、ＩｎＰ、ＧａＰ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＩｎＧａＳｂ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、およびその混晶化合物を含むことができる。

図２は、積層半導体層１２０の断面構造を示す。積層半導体層１２０は、第１半導体からなる第１層１２０ａと、第１層１２０ａより基板１０５から遠くに位置する、第２半導体からなる第２層１２０ｂとを有する。積層半導体層１２０は、第２層１２０ｂより基板１０５から遠くに位置する、第３半導体からなる第３層１２０ｃをさらに有してもよく、さらに図示しない第４半導体からなる第４層を有してもよい。

第１層１２０ａは、チャネル領域１２５の高品質化の機能を果たす材料である。第２層１２０ｂを構成する第２半導体のバンドギャップは、第１層１２０ａを構成する第１半導体のバンドギャップより小さい。また、第１伝導型がｎ型である場合、第１層１２０ａを構成する第１半導体より第２層１２０ｂを構成する第２半導体の価電子帯上端の電子エネルギーレベルが高く、第１伝導型がｐ型である場合、第１層１２０ａを構成する第１半導体より第２層１２０ｂを構成する第２半導体の伝導帯下端の電子エネルギーレベルが低い。これにより、トンネル障壁高さを低下させ、トンネリング確率を増大することができる。

第３層１２０ｃおよび必要に応じて設ける第４半導体からなる第４層（図示せず）は、チャネル領域１２５およびゲート構造１５０の高品質化の機能を果たす。第３層１２０ｃを構成する第３半導体のバンドギャップは、第２半導体のバンドギャップとは異なることが好ましい。また、第３半導体と第２半導体とは、価電子帯上端の電子エネルギーレベルまたは伝導帯下端の電子エネルギーレベルが相違することが好ましい。

第１半導体、第２半導体および第３半導体として、ＩＩＩ−Ｖ族半導体を挙げることができる。第１半導体として、Ｉｎ_ｘ１Ｇａ_１−ｘ１Ａｓを挙げることができ、第２半導体として、Ｉｎ_ｘ２Ｇａ_１−ｘ２Ａｓを挙げることができ、第３半導体として、Ｉｎ_ｘ３Ｇａ_１−ｘ３Ａｓを挙げることができる。ここで第１半導体のＩｎ組成ｘ１は、第２半導体のＩｎ組成ｘ２より小さい。また、第３半導体のＩｎ組成ｘ３は、第２半導体のＩｎ組成ｘ２と異なるものとすることができる。たとえば、第１半導体としてＩｎ_０．５３Ｇａ_０．４７Ａｓが例示でき、第２半導体としてＩｎ_０．７Ｇａ_０．３Ａｓが例示でき、第３半導体としてＩｎ_０．５３Ｇａ_０．４７Ａｓが例示できる。

第１層１２０ａの膜厚は１〜１０００ｎｍの範囲を有し、好ましくは５〜５００ｎｍの範囲を有し、さらに好ましくは１０〜１００ｎｍの範囲が良い。また、第１層１２０ａのバンドギャップは、０．１〜３．４ｅＶの範囲を有し、好ましくは０．１〜１．４ｅＶの範囲を有し、さらに好ましくは０．１〜１．０ｅＶの範囲を有する。特定の一実施形態において、第１層１２０ａがＩｎＧａＡｓの場合、そのＩｎ組成は、０．１〜１．０の範囲を有し、好ましくは０．３〜１．０の範囲を有する。

第２層１２０ｂの膜厚は１〜１００ｎｍの範囲を有し、好ましくは１〜５０ｎｍの範囲を有し、さらに好ましくは１〜２０ｎｍの範囲が良い。また、第２層１２０ｂのバンドギャップは、０．１〜１．０ｅＶの範囲を有し、好ましくは０．１〜０．７ｅＶの範囲を有し、さらに好ましくは０．１〜０．６ｅＶの範囲を有する。特定の一実施形態において、第２層１２０ｂがＩｎＧａＡｓの場合、そのＩｎ組成は、０．３〜１．０の範囲を有し、好ましくは０．５８〜１．０の範囲を有し、さらに好ましくは０．６８〜１．０の範囲を有する。

第３層１２０ｃ、第４層（図示せず）の材料は、第１層１２０ａあるいは第２層１２０ｂを構成する材料と同一でも良い。それらの膜厚は１〜１００ｎｍの範囲を有し、好ましくは１〜５０ｎｍの範囲を有し、さらに好ましくは１〜１０ｎｍの範囲が良い。また、バンドギャップは、０．１〜３．４ｅＶの範囲を有し、好ましくは０．１〜１．４ｅＶの範囲を有し、さらに好ましくは０．１〜１．０ｅＶの範囲を有する。特定の一実施形態において、第３層１２０ｃがＩｎＧａＡｓの場合、そのＩｎ組成は、０．１〜１．０の範囲を有し、好ましくは０．３〜１．０の範囲を有する。

ソース領域１３０は、積層半導体層１２０に不純物を添加することで形成できる。添加された不純物の絶対濃度が高い程、またその濃度勾配が急峻な程、良好なＴＦＥＴ特性を得ることができる。例えば、ＮＴＦＥＴとして、ｐ型伝導を示す不純物を添加することができる。ＩＩＩ−Ｖ族半導体に対するｐ型不純物原子の一例として、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｚｎ、Ｃｄ、Ｈｇが挙げられる。Ｂｅは軽元素でありイオン注入法による不純物添加、および活性化熱処理による工程により結晶に導入された欠陥回復が容易である特徴を有する。ＩｎＧａＡｓに対する別のｐ型不純物原子の一例として、Ｚｎを挙げることができる。ＩｎＧａＡｓに対しＺｎを固相拡散すると、Ｚｎの拡散係数がＺｎ濃度の２乗に比例することから、急峻なＺｎ濃度プロファイルが実現できる。これにより、良好なＴＦＥＴ特性を得ることができる。

ソース領域１３０の不純物の絶対濃度は、５×１０^１８〜１×１０^２１ｃｍ^−３の範囲であり、好ましくは１×１０^１９〜７×１０^２０ｃｍ^−３の範囲であり、より好ましくは４×１０^１９〜５×１０^２０ｃｍ^−３の範囲である。

ここで、ソース領域１３０の不純物の濃度勾配を、濃度が一桁変化する膜厚値と定義すると、ソース領域１３０における、不純物の基板１０５に垂直方向への濃度勾配は、０．１〜３０ｎｍ／ｄｅｃ．の範囲であり、好ましくは０．１〜１０ｎｍ／ｄｅｃ．の範囲を有し、さらに好ましくは０．１〜５ｎｍ／ｄｅｃ．の範囲を有する。

トンネル接合領域１４０は、ソース領域１３０とチャネル領域１２５との間に形成される接合領域である。ＴＦＥＴがオフのときにはキャリアのトンネル確率が低く、オンのときキャリアのトンネル確率が高くなる。トンネル接合領域１４０における、不純物の基板１０５に水平方向への濃度勾配は、０．１〜３０ｎｍ／ｄｅｃ．の範囲であり、好ましくは０．１〜１０ｎｍ／ｄｅｃ．の範囲を有し、さらに好ましくは０．１〜５ｎｍ／ｄｅｃ．の範囲を有する。

ゲート絶縁体１５１は、金属ゲート電極１５５を絶縁する絶縁層であり、金属ゲート電極１５５は、ゲート構造１５０に隣接するチャネル領域１２５に電界を印加し、トンネル接合領域１４０のキャリアトンネル確率を制御して、ＴＦＥＴのオンオフを制御する。ゲート絶縁体１５１として、たとえばＡｌ_２Ｏ_３、ＳｉＯ_２、ＡＩＮ、ＳｉＮ、ＳｉＯＮ，Ｔａ_２Ｏ_５、ＺｒＯ_２、ＨｆＯ_２、Ｌａ_２Ｏ_３のうちいずれか１種、或いはこれらを混合した絶縁体層を適用してもよい。金属ゲート電極１５５として、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ａｕ、ＴｉＮ、ＴａＮまたはこれらの積層体が挙げられる。

ＮＴＦＥＴである場合、ドレイン領域１６０にはｎ型伝導を示す不純物を添加することができる。ＩＩＩ−Ｖ族半導体に対するｎ型不純物原子の一例として、Ｓｉ、Ｓ、Ｓｅ、Ｇｅ、Ｔｅが挙げられる。

図３は、ＴＦＥＴ１００の製造方法の一例を例示するフローチャートである。図３に示す製造方法３００により、図１に示したＴＦＥＴ１００を形成することができる。

製造方法３００の工程３１０は、基板を準備する工程である。基板は、ＴＦＥＴ１００の基板１０５と同様のものであっても良く、別の基板であっても良い。図示しない別の基板を使用し、積層半導体層１２０を形成した後、公知の直接ウエハ接合技術を活用して、基板１０５に転写することもできる。基板１０５上に、バッファ層１１０を含んでもよい。バッファ層１１０は積層半導体層１２０と同じ材料でも良く、あるいは異なる材料であっても良い。

製造方法３００の工程３２０は、積層半導体層１２０を形成する工程である。図２に示した第１層１２０ａおよび第２層１２０ｂをこの順序で形成する工程を含む。必要に応じて第３層１２０ｃ、図示しない第４層等をこの順序に形成する工程を含んでも良い。

以下、積層半導体層１２０を形成する工程を具体的に説明する。たとえば、分子線エピタキシー（ＭＢＥ）法、あるいは気相成長（ＣＶＤ）法によるエピタキシャル成長により積層半導体層１２０を構成する第１層１２０ａ等の各層を形成できる。一例として、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、およびその混晶化合物からなる半導体層を形成して積層半導体層１２０を構成する各層とすることができる。

一実施形態において、ＩＩＩ−Ｖ族半導体結晶層をＣＶＤ法で形成する場合、ＩＩＩ族の原料として、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｌソースにはＴＭＡｌ（トリメチルアルミニウム）を、Ｖ族ソースとして、ＡｓソースにはＡｓＨ_３（アルシン）、ＰソースにはＰＨ_３（ホスフィン）、ＳｂソースにはＴＭＳｂ（トリメチルアンチモン）、ＮソースにはＮＨ_３（アンモニア）を用いることができる。キャリアガスには水素、あるいは窒素を用いることができる。反応温度は、３００〜９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。別の一実施形態において、ＩＶ族半導体結晶層をＣＶＤ法で形成する場合、ＳｉソースにはＳｉＨ_４（シラン）、またはＳｉ_２Ｈ_６（ジシラン）を、Ｇｅソースには、ＧｅＨ_４（ゲルマン）を、ＳｎソースにはＳｎＣｌ_４（四塩化スズ）やＴＢＶＳｎ（トリブチルビニルスズ）を用いることができ、またそれらの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。キャリアガスには水素、あるいは窒素を用いることができる。反応温度は、３００〜９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。ソースガス供給量や反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。

製造方法３００の工程３３０は、ソース領域１３０を形成する工程である。ＴＦＥＴ１００がＮＴＦＥＴである場合、ｐ型伝導を示す不純物を添加する工程を含む。ＩＩＩ−Ｖ族半導体に対するｐ型不純物原子として、Ｂｅ、Ｚｎを例示することができる。

以下、Ｚｎを固相拡散することでソース領域１３０を形成する例を説明する。まず、Ｚｎの不必要な拡散を防止するためにＡｌ_２Ｏ_３を形成し、ソース領域１３０に対してスピン・オン・グラス法によるＺｎ原料層の塗布および、その後の活性化熱処理行う。活性化熱処理温度は４００〜７００℃の範囲で行うことができ、欠陥を低減するためは、４５０〜７００℃の温度が望ましい。また活性化熱処理時間は、Ｚｎの拡散深さを必要なデバイスの要求に応じて、５秒から５００秒程度で決定することができる。

製造方法３００の工程３４０は、ゲート絶縁体１５１を形成する工程である。図１に示したＴＦＥＴ１００のゲート構造１５０の少なくとも一部の上に、絶縁層を堆積してゲート絶縁体１５１とする。たとえば、原子層堆積法（ＡＬＤ）を用いてＡｌ_２Ｏ_３層を堆積することにより、ゲート絶縁体１５１を形成できる。Ａｌ_２Ｏ_３の形成には、たとえばＴＭＡとＨ_２Ｏを原料に用いることができる。

製造方法３００の工程３５０は、ゲート絶縁体１５１の上に金属ゲート電極１５５を形成する工程である。金属ゲート電極１５５は、たとえば、蒸着法、スパッタ法により形成できる。

製造方法３００の工程３６０はドレイン領域１６０を形成する工程である。ドレイン領域１６０は、たとえばイオン注入法によりＳｉを注入することで形成できる。また特定の一実施形態においては、Ｎｉを添加したＩｎＧａＡｓを形成してドレイン領域１６０としてもよい。

製造方法３００の工程３７０は、金属ソース電極１３５、金属ドレイン電極１６５を形成する工程である。金属ソース電極１３５、金属ドレイン電極１６５は、たとえば、蒸着法、スパッタ法により形成できる。

以上説明したＴＦＥＴ１００およびその製造方法によれば、ソース領域１３０、チャネル領域１２５およびドレイン領域１６０が積層半導体層１２０の表面に沿った方向に並んで位置する所謂横型構造を有するため、大幅なコスト増大を招くことなく製造が可能になる。

また、積層半導体層１２０が第１層１２０ａおよび第２層１２０ｂを有し、第２層１２０ｂを構成する第２半導体のバンドギャップが第１層１２０ａを構成する第１半導体のバンドギャップより小さいため、オフ電流を増加させることなく、オン電流を増加することができる。すなわち、第２層１２０ｂとしてＩｎ組成の高い極薄のチャネル層あるいは量子井戸構造を導入することにより、トンネリングが起こる領域のみのバンドギャップを短縮し、トンネル電流が起こらない部分のバンドギャップを高く保つことができる。この結果、オフ電流を増やさずにオン電流を向上させることができる。なお、Ｉｎ組成を大きくすると一般に欠陥密度が増加するが、第１層１２０ａにおいて欠陥密度が十分小さくなる程度のＩｎ組成に留めているため、チャネル領域全体における欠陥密度を小さくすることもできる。

さらに、ソース領域１３０に導入された不純物原子の濃度を、１×１０^１９ｃｍ^−３以上とし、不純物原子の濃度勾配を、不純物原子の拡散方向において、１０ｎｍ／ｄｅｃ．以下とすることにより、急峻な不純物濃度勾配を実現できる。

以上の効果を総合すると、トンネル確率の高いチャネル領域、低欠陥密度を有するソース領域、および、急峻な不純物濃度勾配を有するトンネル接合領域を、大幅なコスト増大を招くことなく製造することが可能になる。

以下、実施例１、２と比較例のＴＦＥＴを作成し、特性を比較した。実施例１のＴＦＥＴは、積層半導体層１２０に第１層１２０ａ、第２層１２０ｂおよび第３層１２０ｃを有し、第２層１２０ｂとしてＩｎ_０．７Ｇａ_０．３Ａｓ層を形成した例である。実施例２のＴＦＥＴは、積層半導体層１２０に第１層１２０ａ、第２層１２０ｂおよび第３層１２０ｃを有し、第２層１２０ｂとしてＩｎＡｓ層を形成した例である。比較例のＴＦＥＴは、積層半導体層１２０に第２層１２０ｂを有さない例である。

（実施例１のＴＦＥＴの作成）
基板１０５としてＩｎＰウエハを使用し、積層半導体層１２０の第１層１２０ａとしてＩｎ_０．５３Ｇａ_０．４７Ａｓ層を、第２層１２０ｂとしてＩｎ_０．７Ｇａ_０．３Ａｓ層を、第３層１２０ｃとしてＩｎ_０．５３Ｇａ_０．４７Ａｓ層をＭＯＣＶＤ法を用いて形成した。第１層１２０ａ、第２層１２０ｂおよび第３層１２０ｃの各層の厚さは、それぞれ９４ｎｍ、３ｎｍ、３ｎｍとした。ＭＯＣＶＤ法における成長温度は５５０℃、反応圧力は１０ｋＰａ、成長速度は６０ｎｍ／ｍｉｎ、Ｖ族ガス／ＩＩＩ族ガス供給比は１００とした。ソース領域１３０の形成領域にスピン・オン・グラス法によりＺｎ原子を添加し、活性化熱処理を５００℃、１分の条件で行った。ゲート構造１５０のゲート絶縁体１５１としてＡＬＤ法によるＡｌ_２Ｏ_３層を３．５ｎｍの厚さで堆積し、金属ゲート電極１５５としてＴａ膜を蒸着法により形成した。ドレイン領域１６０としてＮｉ膜を形成し、ＩｎＧａＡｓに対して合金化処理を行った。金属ソース電極１３５、金属ドレイン電極１６５としてＰｔ膜を蒸着法により形成した。

（実施例２のＴＦＥＴの作成）
基板１０５としてＩｎＰウエハを使用し、積層半導体層１２０の第１層１２０ａとしてＩｎ_０．５３Ｇａ_０．４７Ａｓ層を、第２層１２０ｂとしてＩｎＡｓ層を、第３層１２０ｃとしてＩｎ_０．５３Ｇａ_０．４７Ａｓ層をＭＯＣＶＤ法を用いて形成した。第１層１２０ａ、第２層１２０ｂおよび第３層１２０ｃの各層の厚さは、それぞれ９４ｎｍ、３ｎｍ、３ｎｍとした。ＭＯＣＶＤ法における成長温度は５５０℃、反応圧力は１０ｋＰａ、成長速度は６０ｎｍ／ｍｉｎ、Ｖ族ガス／ＩＩＩ族ガス供給比は１００とした。ソース領域１３０、ゲート構造１５０のゲート絶縁体１５１および金属ゲート電極１５５、ドレイン領域１６０、金属ソース電極１３５、金属ドレイン電極１６５は実施例１と同じとした。

（比較例のＴＦＥＴの作成）
基板１０５としてＩｎＰウエハを使用し、積層半導体層１２０に相当する半導体としてＩｎ_０．５３Ｇａ_０．４７Ａｓ層をＭＯＣＶＤ法を用いて形成した。厚さは１００ｎｍとした。ＭＯＣＶＤ法における成長温度は５５０℃、反応圧力は１０ｋＰａ、成長速度は６０ｎｍ／ｍｉｎ、Ｖ族ガス／ＩＩＩ族ガス供給比は１００とした。ソース領域１３０、ゲート構造１５０のゲート絶縁体１５１および金属ゲート電極１５５、ドレイン領域１６０、金属ソース電極１３５、金属ドレイン電極１６５は実施例１と同じとした。

（実施例１および実施例２の結晶評価）
実施例１および実施例２で作成した積層半導体層１２０を透過型電子顕微鏡（ＴＥＭ）で観察し、結晶欠陥を評価した。また、周知の方法により組成および厚さの測定を行った。

実施例１における第１層１２０ａ（Ｉｎ_０．５３Ｇａ_０．４７Ａｓ）、第２層１２０ｂ（Ｉｎ_０．７Ｇａ_０．３Ａｓ）および第３層１２０ｃ（Ｉｎ_０．５３Ｇａ_０．４７Ａｓ）の膜厚およびＩｎ組成は、それぞれ設計通りであった。また、ＴＥＭ測定において、実施例１の第１層１２０ａ、第２層１２０ｂおよび第３層１２０ｃにおける結晶欠陥は観測されなかった。

実施例２における第１層１２０ａ（Ｉｎ_０．５３Ｇａ_０．４７Ａｓ）、第２層１２０ｂ（ＩｎＡｓ）および第３層１２０ｃ（Ｉｎ_０．５３Ｇａ_０．４７Ａｓ）の膜厚およびＩｎ組成は、それぞれ設計通りであった。また、ＴＥＭ測定において、実施例２の第１層１２０ａ、第２層１２０ｂおよび第３層１２０ｃにおける結晶欠陥は観測されなかった。

（実施例１および実施例２のソース領域における濃度勾配）
２次イオン質量分析法（ＳＩＭＳ）により、実施例１のソース領域１３０におけるＺｎ原子の濃度プロファイルを測定した。その結果、Ｚｎ原子の絶対濃度は４×１０^１９ｃｍ^−３であり、Ｚｎ原子の基板１０５に垂直方向の濃度勾配は、測定限界の３．５ｎｍ／ｄｅｃ．以下であった。同様に、実施例２のソース領域１３０におけるＺｎ原子の濃度プロファイルを測定した。その結果、Ｚｎ原子の絶対濃度は４×１０^１９ｃｍ^−３であり、Ｚｎ原子の基板１０５に垂直方向の濃度勾配は、測定限界の３．５ｎｍ／ｄｅｃ．以下であった。

（実施例１、実施例２および比較例のＴＦＥＴにおける電気特性）
実施例１、実施例２および比較例のそれぞれで作製した各ＴＦＥＴにおいて、Ｉ_ｄ−Ｖ_ｄ特性、Ｉ_ｄ−Ｖ_ｇ特性を測定した。図４は、Ｉ_ｄの（Ｖ_ｇ−Ｖ_ｔｈ）に対する依存性を示す。Ｖ_ｔｈは、便宜的に、Ｉ_ｄが１×１０^−１１Ａ／μｍとなるＶ_ｇと定義した。図５は、Ｓ．Ｓ．に対するＩ_ｄの依存性を示す。

実施例１、実施例２および比較例の何れのＴＦＥＴにおいても微分負性抵抗が観測され、トンネル現象によるＴＦＥＴの動作が確認された。

比較例のＴＦＥＴにおいて、Ｖ_ｄ＝５０ｍＶ、（Ｖ_ｇ−Ｖ_ｔｈ）＝１ＶにおけるＩ_ｄは、１．５×１０^−７Ａ／μｍであり、Ｉ_ｄ−Ｖ_ｇカーブは、ヒステリシス特性が十分小さことが確認された。Ｓ．Ｓ．の最小値は６４ｍＶ／ｄｅｃ．であった。

実施例１のＴＦＥＴにおいて、Ｖ_ｄ＝５０ｍＶ、（Ｖ_ｇ−Ｖ_ｔｈ）＝１ＶにおけるＩ_ｄは、１．９×１０^−７Ａ／μｍであり、Ｉ_ｄ−Ｖ_ｇカーブは、ヒステリシス特性が十分小さことが確認された。Ｓ．Ｓ．の最小値は５７ｍＶ／ｄｅｃ．であった。また、電流値Ｉ_ｄが１×１０^−１３〜１×１０^−７の範囲内で全てのＳ．Ｓ．の値は比較例よりも低い値となった。

実施例２のＴＦＥＴにおいて、Ｖ_ｄ＝５０ｍＶ、（Ｖ_ｇ−Ｖ_ｔｈ）＝１ＶにおけるＩ_ｄは、８×１０^−７Ａ／μｍであり、Ｉ_ｄ−Ｖ_ｇカーブは、ヒステリシス特性が十分小さことが確認された。Ｓ．Ｓ．の最小値は６４ｍＶ／ｄｅｃ．であった。また、電流値Ｉ_ｄが２×１０^−１１〜１×１０^−７の範囲内で全てのＳ．Ｓ．の値は比較例よりも低い値となった。

実施例１および実施例２において、比較例よりも高い電流値Ｉｄ、低いＳ．Ｓ．が得られた理由について考察する。

まず、比較例、実施例１、実施例２において、チャネル領域１２５における第２材料半導体１２０ｂのＩｎ組成のみを変化させており、第１層１２０ａ、および第３層１２０ｃのＩｎ組成、および膜厚は同じである。このことからチャネル領域１２５とゲート絶縁体１５１との、いわゆるＭＯＳ界面は比較例、実施例１、実施例２において、同じである。このため、実験で得られたＴＦＥＴの電気特性の違いは、チャネル領域１２５の構成の違いと考えることができる。

ＩｎＧａＡｓはＩｎ組成が高くなる程バンドギャップと電子の有効質量が小さくなる特性を有する。ＩｎＧａＡｓのＩｎ組成ｘにおける、室温でのバンドギャップＥｇは、Ｅｇ＝｛０．３６＋０．６３（１−ｘ）＋０．４３（１−ｘ）^２｝ｅＶで与えられる。この式から、Ｉｎ組成０．５３のＩｎＧａＡｓのバンドギャップは０．７５ｅＶであり、Ｉｎ組成０．７のＩｎＧａＡｓのバンドギャップは０．５９ｅＶであり、ＩｎＡｓのバンドギャップは０．３６ｅＶと計算できる。一方、ＩｎＧａＡｓのＩｎ組成ｘにおける、室温での有効質量ｍ_ｅは、ｍ_ｅ＝｛０．０２３＋０．０３７（１−ｘ）＋０．００３（１−ｘ）^２｝ｍ_０で与えられる。この式から、Ｉｎ組成０．５３のＩｎＧａＡｓの有効質量は０．０４１ｍ_０であり、Ｉｎ組成０．７のＩｎＧａＡｓの有効質量は０．０３４ｍ_０であり、ＩｎＡｓの有効質量は０．０２３ｍ_０と計算できる。ここで、ｍ_０は、電子静止質量である。

このため、実施例１あるいは実施例２に示すように、第２層１２０ｂのＩｎ組成が高いＩｎＧａＡｓあるいはＩｎＡｓを適用することで、バンドギャップと電子の有効質量が小さくなり、トンネル確率の高いチャネル領域が実現され、ＴＦＥＴにおいて高い動作電流が実現したと考えることができる。

第２層１２０ｂにおいて膜厚が薄すぎると、トンネル電流密度を多く得られず、十分な効果を発揮しない。一方、膜厚が厚すぎると、高いＩｎ組成のＩｎＧａＡｓあるいはＩｎＡｓと、第２層１２０ｂよりも第１層１２０ａの低いＩｎ組成のＩｎＧａＡｓとの格子緩和による欠陥生成のため、オフ電流およびＳ．Ｓ．を増大させる。そこで、トンネル接合領域１４０以外の第１層１２０ａにおいては、ＩｎＧａＡｓのＩｎ組成は低い方が望ましい。

このため、実施例１あるいは実施例２に示すような第１層１２０ａおよび第２層１２０ｂから構成される多層構造が有効である。

次に、第３層１２０ｃについて説明する。第３層１２０ｃはチャネル領域１２５およびゲート構造１５０の高品質化の機能を果たす材料である。第３層１２０ｃにおいて第２層１２０ｂよりもＩｎ組成の低いＩｎＧａＡｓを用いると、チャネル領域１２５（積層半導体層１２０）は、いわゆる量子井戸型の構成となる。このような構成では、キャリアは量子井戸内に局在することになり、トンネル電流密度の向上が期待できる。一方で、量子井戸型の構成において、第２層１２０ｂの膜厚が１〜２０ｎｍの範囲では、量子効果のために、実効的なバンドギャップの値はバルク半導体よりも増大するため、トンネル確率が低減する。このため種々影響を考慮し、第１層１２０ａ、第２層１２０ｂおよび第３層１２０ｃの構成を決定する必要がある。

実施例では、チャネル領域１２５がＩｎＧａＡｓで構成される場合についてのみ記述したが、他材料による構成も可能である。チャネル領域１２５がＩｎＧａＡｓ以外から構成されるＩＩＩ−Ｖ族材料、あるいはＩＶ−ＩＶ族材料においても、第１層１２０ａ、第２層１２０ｂ、を適切に設計することで同様の効果が期待できる。

具体的には、チャネル領域１２５における第１層１２０ａ／第２層１２０ｂの組み合わせとして、ＩｎＡｌＡｓ／ＩｎＧａＡｓ、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＰ／ＩｎＡｓ、ＧａＳｂ／ＩｎＳｂ、ＩｎＧａＳｂ／ＩｎＳｂ、ＧａＳｂ／ＩｎＡｓ、ＩｎＧａＳｂ／ＩｎＡｓ、ＡｌＡｂ／ＩｎＡｓ、ＩｎＧａＮ／ＩｎＧａＮ、ＩｎＧａＮ／ＩｎＮ、ＧａＮ／ＩｎＮ、Ｓｉ／ＳｉＧｅ、ＳｉＧｅ／ＳｉＧｅ、ＳｉＧｅ／Ｇｅ、Ｇｅ／ＳｎＧｅ、ＳｎＧｅ／ＳｎＧｅ、ＳｎＧｅ／Ｓｎ、ＳｉＳｎ／ＳｉＳｎ、ＳｉＧｅＳｎ／Ｇｅ／Ｓｎおよびこれらの混晶化合物が挙げられる。

また、実施例１および実施例２において、比較例よりも高い電流値Ｉｄ、低いＳ．Ｓ．が得られた別の理由について考察する。

ＺｎのＩｎＧａＡｓに対する不純物濃度勾配はＩｎＧａＡｓ特有にみられる現象である。このため、この不純物濃度勾配はＩｎ組成に依存すると十分考えられる。つまり、Ｉｎ組成が高い半導体材料の場合、ソース領域１３０におけるＺｎ不純物原子の基板１０５に垂直方向への濃度勾配は、Ｉｎ組成が低い場合よりも、より急峻である可能性がある。ＴＦＥＴにおいて、不純物原子の拡散は空間的に縦方向、横方向で等価と考え、ソース領域１３０とチャネル領域１２５の界面を形成するトンネル接合領域１４０における不純物の基板１０５に水平方向への濃度勾配は、ソース領域１３０におけるＺｎ不純物原子の基板１０５に垂直方向の濃度勾配と同じであると考えて良い。このため、Ｉｎ組成が高いＩｎＧａＡｓにおいて、トンネル接合領域１４０のトンネル距離の低減および低欠陥による低リーク電流が実現した。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、第１層が第２層の「上方」にあるとは、第１層が第２層の上面に接して設けられる場合と、第１層の下面および第２層の上面の間に他の層が介在している場合とを含む。また、「上」、「下」等の方向を指す語句は、半導体基板および半導体デバイスにおける相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を指すものではない。

１００…ＴＦＥＴ、１０５…基板、１１０…バッファ層、１２０…積層半導体層、１２０ａ…第１層、１２０ｂ…第２層、１２０ｃ…第３層、１２５…チャネル領域、１３０…ソース領域、１３５…金属ソース電極、１４０…トンネル接合領域、１５０…ゲート構造、１５１…ゲート絶縁体、１５５…金属ゲート電極、１６０…ドレイン領域、１６５…金属ドレイン電極。

Claims (11)

1. 基板と、
   前記基板の上に位置する積層半導体層と、
   前記積層半導体層に形成された第１伝導型を示すソース領域と、
   前記積層半導体層に形成された、前記第１伝導型とは逆の第２伝導型を示すドレイン領域と、
   前記ソース領域と前記ドレイン領域との間のチャネル領域に電界を印加するゲート構造と、を有し、
   前記ソース領域、前記チャネル領域および前記ドレイン領域が、前記積層半導体層の表面に沿った方向に並んで位置するトンネル電界効果トランジスタであって、
   前記積層半導体層が、第１半導体からなる第１層と、前記第１層より前記基板から遠くに位置する、第２半導体からなる第２層とを有し、
   前記第２半導体のバンドギャップが、前記第１半導体のバンドギャップより小さい
   トンネル電界効果トランジスタ。
2. 前記第１伝導型がｎ型である場合、前記第１半導体より前記第２半導体の価電子帯上端の電子エネルギーレベルが高く、
   前記第１伝導型がｐ型である場合、前記第１半導体より前記第２半導体の伝導帯下端の電子エネルギーレベルが低い、
   請求項１に記載のトンネル電界効果トランジスタ。
3. 前記第１半導体および前記第２半導体が、ＩＩＩ−Ｖ族半導体である
   請求項１または請求項２に記載のトンネル電界効果トランジスタ。
4. 前記第１半導体が、Ｉｎ_ｘ１Ｇａ_１−ｘ１Ａｓからなり、
   前記第２半導体が、Ｉｎ_ｘ２Ｇａ_１−ｘ２Ａｓからなり、
   前記第１半導体のＩｎ組成ｘ１が、前記第２半導体のＩｎ組成ｘ２より小さい
   請求項３に記載のトンネル電界効果トランジスタ。
5. 前記積層半導体層が、前記第２層より前記基板から遠くに位置する、第３半導体からなる第３層をさらに有し、
   前記第３半導体のバンドギャップが、前記第２半導体のバンドギャップとは異なる
   請求項１から請求項４の何れか一項に記載のトンネル電界効果トランジスタ。
6. 前記第３半導体と前記第２半導体とは、価電子帯上端の電子エネルギーレベルまたは伝導帯下端の電子エネルギーレベルが相違する
   請求項５に記載のトンネル電界効果トランジスタ。
7. 前記第１半導体、前記第２半導体および前記第３半導体が、ＩＩＩ−Ｖ族半導体である
   請求項５または請求項６に記載のトンネル電界効果トランジスタ。
8. 前記第１半導体が、Ｉｎ_ｘ１Ｇａ_１−ｘ１Ａｓからなり、
   前記第２半導体が、Ｉｎ_ｘ２Ｇａ_１−ｘ２Ａｓからなり、
   前記第３半導体が、Ｉｎ_ｘ３Ｇａ_１−ｘ３Ａｓからなり、
   前記第１半導体のＩｎ組成ｘ１が、前記第２半導体のＩｎ組成ｘ２より小さく、
   前記第３半導体のＩｎ組成ｘ３が、前記第２半導体のＩｎ組成ｘ２と異なる
   請求項７に記載のトンネル電界効果トランジスタ。
9. 前記ソース領域に導入された不純物原子の濃度が、１×１０^１９ｃｍ^−３以上であり、
   前記不純物原子の濃度勾配が、前記不純物原子の拡散方向において、１０ｎｍ／ｄｅｃ．以下である
   請求項１から請求項８の何れか一項に記載のトンネル電界効果トランジスタ。
10. 請求項１から請求項９の何れか一項に記載のトンネル電界効果トランジスタの製造方法であって、
    前記基板の上に、前記第１層および前記第２層を含む前記積層半導体層をエピタキシャル成長法により形成する工程と、
    前記積層半導体層の一部に前記ソース領域を形成する工程と、
    前記積層半導体層の上に絶縁層を形成する工程と、
    前記ソース領域を平面視した場合の前記ソース領域に隣接する位置であって前記絶縁層の上に、前記ゲート構造を形成する工程と、
    前記ソース領域および前記ゲート構造を平面視した場合の前記ゲート構造を挟んだ前記ソース領域に対向する位置であって前記積層半導体層の一部に、前記ドレイン領域を形成する工程と、
    を有するトンネル電界効果トランジスタの製造方法。
11. 前記ソース領域を形成する工程において、不純物原子を熱拡散することで前記ソース領域を形成し、
    前記不純物原子として、濃度の高い部分での拡散係数が濃度の低い部分の拡散係数より高い値を示す原子を用いる
    請求項１０に記載のトンネル電界効果トランジスタの製造方法。

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