JP7140287B2 - トンネル電界効果トランジスタおよびその製造方法 - Google Patents

トンネル電界効果トランジスタおよびその製造方法 Download PDF

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Description

本発明は、トンネル電界効果トランジスタおよびその製造方法に関する。
近年のＩｏＴ（Internet of Things）やクラウドコンピューティングなどの進展に伴い、総電力使用量に占める情報関連分野の割合が急増することが懸念されている。ネットワーク機器、サーバー、パーソナルコンピュータ、携帯端末などの情報関連機器では、多くの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が使用されている。このため、情報関連機器の電力使用量の増加を抑えるためには、ＭＯＳＦＥＴの消費電力を低減することが急務となっている。
電界効果トランジスタは、ゲート電圧によりドレイン電流を変化させることでオン状態とオフ状態を切り替えており、この駆動電圧を低減するには、ゲート電圧に対するドレイン電流の急激な立ち上がりが重要となる。この性能指標として、Ｉ－Ｖ曲線の立ち上がり時において、ドレイン電流を１桁増加させるために必要なゲート電圧であるＳ値（単位：ｍＶ／ｄｅｃａｄｅ）が用いられる。Ｓ値が小さいほど、駆動電圧の低減が期待できる。
しかしながら、ＭＯＳＦＥＴでは、原理的に室温でのＳ値を０．６ｍＶ／ｄｅｃａｄｅ以下にすることが難しい。これに対し、ＭＯＳＦＥＴと動作原理が異なるトンネル電界効果トランジスタ（ＴＦＥＴ）では、０．６ｍＶ／ｄｅｃａｄｅ以下のＳ値を実現可能である。このため、現在、トンネル電界効果トランジスタの研究・開発が活発に進められている。
トンネル電界効果トランジスタの性能指標としては、上記のＳ値に加えて、オン状態とオフ状態における電流の比が重要となる。具体的には、オン状態でのドレイン電流をオン電流、オフ状態でのドレイン電流をオフ電流とした場合、オフ電流に対するオン電流の比（ＩON／ＩOFF）が高いほど、デバイス特性が良いことになる。オン電流を増加させるためには、トンネル電流を増加させる必要があるが、このための有効な手段は、トンネル接合領域にバンドギャップの小さな材料を用いることである。
しかしながら、バンドギャップの小さな材料だけを用いたトンネル電界効果トランジスタでは、オフ電流も高いため、上記の電流比（ＩON／ＩOFF）を増加させることは難しい。この問題を解決するためには、トンネル電流が流れる層のみバンドギャップの小さな材料を用い、これ以外の層ではバンドギャップが大きな材料を用いることが求められる。
ＩｎＰのバンドギャップ（～１．３５ｅＶ）は、シリコン（～１．１２ｅＶ）より大きく、基板として高品質のものが市販されている。ＩｎＰ基板上にＩｎＰに格子整合するＩｎＧａＡｓを成長した構造は、バンドギャップをトンネル電流が流れる層付近ではシリコンより小さく、これ以外の領域ではシリコンより大きくでき、前述した要求を満たすためにトンネル電界効果トランジスタにとって有用な構造である。実際にこの構造を用いたトンネル電界効果トランジスタでは、良好なデバイス特性が報告されている（例えば、非特許文献１を参照）。
トンネル電界効果トランジスタのオン電流をさらに増加させるには、トンネル電流が流れる層のバンドギャップを、ＩｎＰに格子整合するＩｎＧａＡｓよりも小さくすることが有効である。このための方法として、ＩｎＰ基板上において、Ｉｎ組成比を大きくしたＩｎＧａＡｓ井戸層をＩｎＧａＡｓ障壁層（Ｉｎ組成比～０．５３）で挟んだ量子井戸構造や、ＩｎＧａＡｓよりもバンドギャップを小さくできるＩｎＧａＡｓＳｂを用いた構造の検討が進められている（例えば、非特許文献２を参照）。
M. Noguchi et al., "High Ion/Ioff and low subthreshold slope planar-type InGaAs tunnel field effect transistors with Zn-diffused source junctions", Journal of Applied Physics, vol. 118, no. 4, 045712, 2015. D.-H. Ahn et al., "Design and properties of planar-type tunnel FETs using In0.53Ga0.47As/InxGa1-xAs/In0.53Ga0.47As quantum well", Journal of Applied Physics, vol. 122, no. 13, 135704, 2017.
ＩｎＰ基板上の量子井戸構造を用いたトンネル電界効果トランジスタにおいて、オン電流を増加させるためには、井戸層のバンドギャップを小さくすることが有用である。この場合、一般的な井戸層の膜厚は１０ｎｍ以下と薄いため、井戸層のバンドギャップが多少小さくなってもオフ電流が顕著に増加することはないと考えられる。しかしながら、実際のＩｎＰ上のＩｎＧａＡｓ量子井戸を用いたトンネル電界効果トランジスタでは、井戸層のバンドギャップが小さくなるとオフ電流が急激に増加することが知られている（例えば、非特許文献２を参照）。この原因としては、以下に説明するトンネル電界効果トランジスタの層構造と製造方法が関係していると考えられる。
以下、トンネル電界効果トランジスタについて、図１１を参照して説明する。このトンネル電界効果トランジスタは、基板３０１の上に形成されたＩｎＰ層３０２と、ＩｎＰ層３０２の上に形成されたＩｎＧａＡｓからなる障壁層３０３と、ＩｎＧａＡｓからなる井戸層３０４と、ＩｎＧａＡｓからなる障壁層３０５とを備える。基板３０１は、Ｆｅをドープすることで半絶縁性とされたＩｎＰから構成されている。このトンネル電界効果トランジスタは、障壁層３０３、井戸層３０４、障壁層３０５により、量子井戸構造のチャネル層を構成している。
障壁層３０３、井戸層３０４、障壁層３０５には、所定の間隔を開けてソース領域３０６およびドレイン領域３０７が形成されている。ソース領域３０６は、ｐ型とされ、ドレイン領域３０７は、ｎ型とされている。ソース領域３０６は、この領域に対する選択的なｐ型ドーピングにより形成され、これにはＺｎ拡散が用いられる（例えば、非特許文献１、非特許文献２を参照）。また、ドレイン領域３０７は、この領域に対するｎ型ドーピングにより形成され、これには、イオン注入法や拡散法を応用した方法が用いられる。また、ソース領域３０６には、ソース電極３１６が電気的に接続して形成され、ドレイン領域３０７には、ドレイン電極３１７が電気的に接続して形成されている。
また、ソース領域３０６とドレイン領域３０７との間には、意図的にドーピングを行わない領域を設け、この上にゲート絶縁膜３０８を介してゲート電極３０９を形成する。ソース領域３０６、意図的にドーピングを行わない領域（チャネル領域）、ドレイン領域３０７は、ゲート長方向にこれらの順に配列されている。
このトンネル電界効果トランジスタは、上述した意図的にドーピングを行わない領域とソース領域３０６との界面がトンネル接合界面３１０となる。トンネル電界効果トランジスタでは、トンネル接合界面３１０において、電子が価電子帯から伝導帯へとトンネルする確率をゲート電圧で制御することにより、オンとオフを切り替えている。このため、トンネル電界効果トランジスタのオン電流とオフ電流は、トンネル接合界面付近のバンド配列に大きく依存する。
図１２は、上述したトンネル電界効果トランジスタにおいて、トンネル接合界面３１０の付近を拡大して示している。図１２において、トンネル接合界面３１０を挟んで右側はノンドープの領域であり、左側はｐ型にドーピングされたソース領域３０６である。図１３は、図１２のトンネル接合界面３１０のノンドープ側のＺ１で示した線に沿ったバンド配列を模式的に示したものである。量子井戸構造は、バンドギャップが異なる井戸層３０４と障壁層３０３，３０５とを積層させた構造であり、井戸層３０４と障壁層３０３，３０５との界面には、バンド不連続が発生する。
ノンドープ状態では、井戸層３０４と障壁層３０３，３０５との、伝導帯の底と価電子帯の頂上のエネルギーは、結晶表面からの距離（図１２におけるＺ軸）によらず、井戸層３０４、障壁層３０３，３０５でそれぞれ一定の値を取る。図１４は、図１２のトンネル接合界面３１０のｐ型ドーピングした側（ソース領域３０６）のＺ２で示した線に沿ったバンド配列を模式的に示したものである。この場合、ｐ型ドーピングによりバンドが湾曲するため、井戸層３０４と障壁層３０３，３０５における伝導帯の底と価電子帯の頂上のエネルギーは、結晶表面からの距離により変化する。
このバンドの湾曲のために、井戸層３０４と障壁層３０３，３０５との界面において、価電子帯にそれぞれスパイクと窪みが発生する。このうち、トンネル電流への影響が大きいのは、実際に電流が流れる井戸層３０４のスパイクである。このスパイクは、基本的に井戸層３０４と障壁層３０３，３０５とのバンドギャップの差が大きくなるほど大きくなる。以下に、井戸層３０４の価電子帯のスパイクがトンネル電界効果トランジスタの動作に与える影響について説明する。
上述したトンネル電界効果トランジスタでは、井戸層３０４においてｐ型ドープした左側（ソース領域３０６）の価電子帯から、ノンドープの右側の伝導帯へと電子がトンネリングすることで電流が流れる。前述したｐ型ドーピングによるバンドの湾曲がある場合、井戸層３０４における電子のトンネリングは、井戸層３０４の中央部付近と障壁層３０３，３０５との界面付近で、ゲート電圧に対する依存性が異なる。
図１５、図１６は、それぞれ井戸層３０４において、中央部付近（図１２のＸ－１）、および障壁層３０５との界面付近（図１２のＸ－２）において、ゲート電圧を印加した際に、電子のトンネリングが起きる様子を模式的に示したものである。トンネル電界効果トランジスタでは、ゲート電圧の印加によりノンドープ層における伝導帯の位置が下がることで、ｐ型ドープ領域の価電子帯からノンドープ領域における伝導帯へと電子がトンネリングする。
この際、電子のトンネリングが起きるために必要なゲート電圧は、ｐ型ドープ領域の価電子帯の位置がエネルギー的に高いほど低くなる。図１４に示したように、量子井戸構造をｐ型ドーピングした場合、井戸層３０４の価電子帯は、障壁層３０３，３０５との界面付近でエネルギーが持ち上がるため、井戸層３０４の中央部付近に比べて小さなゲート電圧でも電子のトンネリングが起きる。このため、井戸層３０４における電子のトンネリングは、障壁層３０３，３０５との界面付近で優先的に起きることになるが、これは電界効果トランジスタのオフ電流を低減する上では課題となる。
以下に、上述した課題について説明する。上述した井戸層と障壁層との界面は、ＩＩＩ族組成やＶ族組成が異なる材料を接合させたヘテロ接合界面である。ヘテロ接合界面では、結晶成長表面における原子どうしの結合状態が、井戸層や障壁層の内部とは異なるため、結晶欠陥が発生しやすい。また、ヘテロ接合界面を形成するためには、この界面で原料供給量を変える必要があり、ＩＩＩ族原料を供給しない成長中断の設置や基板温度の調整を行う。このため、結晶表面の平坦性が悪化しやすく、結晶欠陥も発生しやすい。
ヘテロ接合界面に結晶欠陥があると、ｐｎ接合であるトンネル接合を介してリーク電流が流れやすくなり、結果としてオフ電流を増加させる。前述したように、井戸層における価電子帯のスパイクは、基本的に井戸層と障壁層のバンドギャップの差が大きくなるほど大きくなる。このため、オン電流を増加させるために井戸層のバンドギャップを小さくすると、井戸層の価電子帯のスパイクも大きくなり、この結果としてオフ電流が増加する。結果として、オン電流と、オフ電流に対するオン電流の比をともに増加させることは難しいという課題があった（例えば、非特許文献２を参照）。
本発明は、以上のような問題点を解消するためになされたものであり、量子井戸構造のチャネル層を量子井戸構造としたトンネル電界効果トランジスタのオフ電流の低減を目的とする。
本発明に係るトンネル電界効果トランジスタは、ＩｎＧａＡｓまたはＩｎＧａＡｓＳｂから構成された量子井戸構造のチャネル層と、チャネル層を構成する井戸層と障壁層との間に形成され、Ｉｎ組成比が障壁層より多く井戸層より小さいＩｎＧａＡｓまたはＩｎＧａＡｓＳｂから構成された中間層と、チャネル層に形成されたｐ型のソース領域と、ソース領域と所定の間隔を開けてチャネル層に形成されたｎ型のドレイン領域と、ソース領域に接続して形成されたソース電極と、ドレイン領域に接続して形成されたドレイン電極と、ソース領域とドレイン領域との間のチャネル領域の上に形成されたゲート電極とを備える。
上記トンネル電界効果トランジスタの一構成例において、中間層のＩｎ組成比は、井戸層の側ほど高い。
上記トンネル電界効果トランジスタにおいて、中間層のＩｎ組成比は、井戸層から障壁層にかけて連続的に減少している。
本発明に係る電界効果トランジスタの製造方法は、上記トンネル電界効果トランジスタの製造方法であって、ソース領域は、Ｚｎ拡散によりｐ型とする。
以上説明したように、本発明によれば、チャネル層を構成する井戸層と障壁層との間に、Ｉｎ組成比が障壁層より多く井戸層より小さいＩｎＧａＡｓまたはＩｎＧａＡｓＳｂから構成された中間層を設けるので、量子井戸構造のチャネル層を量子井戸構造としたトンネル電界効果トランジスタのオフ電流が低減できる。
図１は、本発明の実施の形態に係るトンネル電界効果トランジスタの構成を示す断面図である。 図２は、本発明の実施の形態に係るトンネル電界効果トランジスタの一部構成を示す断面図である。 図３は、実施の形態に係るトンネル電界効果トランジスタの、中間層１１１，１１２を組成傾斜層とした場合の、チャネル層１０３のソース領域１０４における厚さ方向のバンド配列を示すバンド図である。 図４は、本発明の実施の形態に係る他のトンネル電界効果トランジスタの一部構成を示す断面図である。 図５は、図４を用いて説明したトンネル電界効果トランジスタの、ソース領域１０４におけるバンド状態を示すバンド図である。 図６は、実施の形態に係るトンネル電界効果トランジスタの積層構造における表面側からのＩｎＧａＡｓのＩｎ組成比とＧａ組成比の変化を示す特性図である。 図７は、実施の形態に係るトンネル電界効果トランジスタの積層構造のＸ線回折パターンの実験（実線）と、シミュレーション（点線）の結果を比較した特性図である。 図８Ａは、ＥＤＳを用いて、実施の形態に係るトンネル電界効果トランジスタの積層構造の結晶表面付近のＩｎの分布状態を調べた結果を示す写真である。 図８Ｂは、ＥＤＳを用いて、実施の形態に係るトンネル電界効果トランジスタの積層構造の結晶表面付近のＧａの分布状態を調べた結果を示す写真である。 図９は、図８Ａ、図８Ｂに示すＥＤＳのスペクトルを解析することで得られた、積層構造におけるＩｎ、Ｇａ、Ａｓの割合を示す特性図である。 図１０は、実施の形態に係るトンネル電界効果トランジスタの積層構造の室温でのフォトルミネセンススペクトルを示す特性図である。 図１１は、トンネル電界効果トランジスタの構成を示す断面図である。 図１２は、トンネル電界効果トランジスタの一部構成を示す断面図である。 図１３は、トンネル接合界面３１０のノンドープ側のＺ１で示した線に沿ったバンド配列を示すバンド図である。 図１４は、トンネル接合界面３１０のｐ型ドーピングした側（ソース領域３０６）のＺ２で示した線に沿ったバンド配列を示すバンド図である。 図１５は、井戸層３０４の中央部付近（図１２のＸ－１）における、ゲート電圧を印加した際の電子のトンネリングが起きる様子を示すバンド図である。 図１６は、井戸層３０４の障壁層３０５との界面付近（図１２のＸ－２）における、ゲート電圧を印加した際の電子のトンネリングが起きる様子を示すバンド図である。
以下、本発明の実施の形態に係るトンネル電界効果トランジスタについて図１、図２を参照して説明する。このトンネル電界効果トランジスタは、基板１０１の上に形成されたＩｎＰからなるＩｎＰ層１０２と、ＩｎＰ層１０２の上に形成されたチャネル層１０３とを備える。また、チャネル層１０３に形成されたｐ型のソース領域１０４と、ソース領域１０４と所定の間隔を開けてチャネル層１０３に形成されたｎ型のドレイン領域１０５とを備える。
また、ソース領域１０４に電気的に接続して形成されたソース電極１０６と、ドレイン領域１０５に電気的に接続して形成されたドレイン電極１０７と、ソース領域１０４とドレイン領域１０５との間の、ドーピングを行わない領域（チャネル領域）の上に形成されたゲート電極１０９を備える。ゲート電極１０９は、ゲート絶縁層１０８を介してチャネル領域の上に形成されている。なお、ゲート電極は、ショットキー接続する構成とすることもできる。
ここで、チャネル層１０３は、ＩｎＧａＡｓまたはＩｎＧａＡｓＳｂから構成された量子井戸構造とされている。量子井戸構造は、例えば、基板１０１の側から積層された、障壁層１３１，井戸層１３２，障壁層１３３から構成されている。
また、実施の形態に係るトンネル電界効果トランジスタは、障壁層１３１，１３３と、井戸層１３２との間の各々に形成された中間層１１１，１１２を備える。中間層１１１，１１２は、Ｉｎ組成比が、障壁層１３１，１３３より大きく、井戸層１３２より小さい、ＩｎＧａＡｓまたはＩｎＧａＡｓＳｂから構成されている。
例えば、中間層１１１，１１２のＩｎ組成比は、井戸層１３２の側ほど高い状態とすることができる。また、中間層１１１，１１２は、バンド不連続がないように、Ｉｎ組成比が、井戸層１３２から障壁層１３１，１３３にかけて連続的に減少する組成傾斜層とすることもできる。
このトンネル電界効果トランジスタは、ソース領域１０４とドーピングを行わない領域（チャネル領域）との界面がトンネル接合領域１１０となる。このトンネル電界効果トランジスタは、トンネル接合領域１１０に加わる電界を、ゲート電圧によって制御することで、ドレイン領域１０５へと流れる電流を変化させ、オン・オフ動作を実現している。
実施の形態における量子井戸構造を用いたプレーナ型のトンネル電界効果トランジスタは、井戸層１３２と障壁層１３１，１３３との間のヘテロ接合界面におけるバンドの湾曲の影響を、中間層１１１，１１２を設けて小さくすることで、ヘテロ接合界面に起因したオフ電流の増大を抑制できるようにしたものである。
以下、図１，図２を用いて説明したトンネル電界効果トランジスタの、ソース領域１０４におけるバンド状態について図３を参照して説明する。以下では、中間層１１１，１１２を組成傾斜層とした場合の、チャネル層１０３のソース領域１０４における厚さ方向のバンド配列について説明する。
井戸層１３２と障壁層１３１，１３３との界面には、ノンドープ状態においてバンド不連続がないため、これをｐ型にドーピングしたソース領域１０４においても、基本的に井戸層１３２の価電子帯にはスパイクは発生しない。このため、この量子井戸構造をチャネル層１０３として用いたトンネル電界効果トランジスタでは、ソース領域１０４において、井戸層１３２と障壁層１３１，１３３との界面での結晶欠陥に起因したリーク電流の増大を抑制することができる。また、中間層１１１，１１２を挿入した量子井戸構造では、井戸層１３２におけるスパイクがないため、界面付近だけなく井戸層１３２全体での電子のトンネリングを利用することができ、トンネル電流を増加させる上でも有効である。
井戸層１３２の価電子帯にスパイクを作らないためには、上述したように井戸層１３２と障壁層１３１，１３３の間で組成（Ｉｎ組成）を連続的に変化させることが望ましい。しかし、結晶成長方法や井戸層１３２と障壁層１３１，１３３の組成によっては、組成を連続的に変化させることが困難な場合がある。この場合、次に説明する示す方法を用いれば、上記のスパイクを小さくすることができる。
井戸層１３２の価電子帯におけるスパイクは、基本的に井戸層１３２と障壁層１３１，１３３との組成が違うほど大きくなる。このため、このスパイクを小さくするには、井戸層１３２の近傍に井戸層１３２と近い組成を持つ層を近接させれば良い。さらに、井戸層１３２と障壁層１３１，１３３の組成が大きく異なる場合は、井戸層１３２と障壁層１３１，１３３の間で、ステップ状に何回かに分けて中間の組成を持つ層を挿入すれば良い。何層の中間層を挿入するかは、井戸層１３２と障壁層１３１，１３３の組成の違いや中間層の膜厚、結晶成長の容易さなどを考慮して、設計段階で決めれば良い。
例えば、図４に示すように、障壁層１３１と井戸層１３２との間に、第１中間層１１１ａ，第２中間層１１１ｂを設け、井戸層１３２と障壁層１３３との間に、第１中間層１１２ａ，第２中間層１１２ｂを設ける。第１中間層１１１ａ,１１２ａは、第２中間層１１１ｂ,１１２ｂより、Ｉｎ組成比が、高い状態とされている。この構成においては、井戸層１３２と障壁層１３１，１３３の間で、Ｉｎ組成を階段状に（段階的に）変化させている。
以下、図４を用いて説明したトンネル電界効果トランジスタの、ソース領域１０４におけるバンド状態について図５を参照して説明する。以下では、第１中間層１１１ａ,１１２ａは、第２中間層１１１ｂ,１１２ｂを用いた場合の、チャネル層１０３のソース領域１０４における厚さ方向のバンド配列について説明する。
井戸層１３２とこれに接する第１中間層１１１ａ、１１２ａとのバンドギャップの差を小さくすることで、井戸層１３２の価電子帯におけるスパイクを小さくできる。この結果として、前述した組成傾斜層とした場合の量子井戸構造と同様、オフ電流を低減し、オフ電流に対するオン電流の比を大きくすることができる。
次に、図１，図２を用いて説明したトンネル電界効果トランジスタの製造方法について説明する。まず、ＩｎＰ層１０２、障壁層１３１、中間層１１１、井戸層１３２、中間層１１２、障壁層１３３からなる積層構造の作製について述べる。積層構造の作製には、ＩＩＩ族原料ガスにトリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）、Ｖ族原料ガスにホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）、トリスジメチルアミノアンチモン（ＴＤＭＡＳｂ）を用いた有機金属分子線エピタキシー（ＭＯＭＢＥ）法を用いる。
まず、半絶縁ＩｎＰからんる基板１０１上に、層厚３０ｎｍのＩｎＰ層１０２、ＩｎＧａＡｓからなる層厚９０ｎｍの障壁層１３１、ＩｎＧａＡｓの組成を連続的に変化させた層厚１．５ｎｍの中間層１１１、ＩｎＧａＡｓからなる層厚７ｎｍの井戸層１３２、ＩｎＧａＡｓの組成を連続的に変化させた層厚１．５ｎｍの中間層１１２、ＩｎＧａＡｓからなる層厚３ｎｍの障壁層１３３を、これらの順に成長し、積層構造を作製した。障壁層１３１、障壁層１３３におけるＩｎ組成比は０．５３であり、井戸層１３２におけるＩｎＧａＡｓのＩｎ組成比は０．７８である。
図６は、上述した積層構造における表面側からのＩｎＧａＡｓのＩｎ組成比とＧａ組成比の変化を示している。結晶表面から離れるに従って、中間層１１２ではＩｎ組成比を０．５３から０．７８まで連続的に増加させ、中間層１１１では、Ｉｎ組成比を０．７８から０．５３まで連続的に減少させる。比較のために、中間層１１１，１１２を形成せず、これらに対応する部分として、障壁層の厚さを増加させた場合の積層構造（比較積層構造）も作製した。
上述した積層構造、比較積層構造の各々に対し、ドレイン領域１０５とする領域にシリコンをイオン注入した後、必要な熱処理を施してシリコンを活性化させ、ｎ型のドレイン領域１０５を形成する。この後、原子層堆積（ＡＬＤ）法を用いて、基板全域にＡｌ2Ｏ3を堆積して絶縁膜を形成した後、ソース領域１０４とする領域のＡｌ2Ｏ3を除去して絶縁膜に開口を形成し、マスクパターンとする。マスクパターンを形成した基板表面を洗浄した後、基板１０１を有機金属気相エピタキシー（ＭＯＶＰＥ）装置内において、ホスフィンとジエチルジンク（ＤＥＺｎ）を供給しながら昇温させることにより、マスクパターンの開口において、露出している障壁層１３３の表面から、障壁層１３１の途中までにＺｎをドーピング（Ｚｎ拡散）し、ソース領域１０４とする。
この後、素子分離のために、素子を作製する領域以外の積層構造を除去した後、ゲートとなる領域に原子層堆積法を用いて絶縁材料を堆積し、ゲート絶縁層１０８を形成する。次いで、電子ビーム蒸着装置によりゲート電極１０９とする金属を蒸着し、リフトオフプロセスを用いて、ゲート電極１０９となる領域以外に蒸着した金属を除去する。ゲート電極１０９は、ゲート長１μｍ程度に形成する。
次に、ソース電極、ドレイン電極を形成する領域の絶縁材料（ゲート絶縁層１０８）を除去し、リフトオフプロセスを用い、ソース電極１０６、ドレイン電極１０７を形成する。最後に、ソース電極１０６、ドレイン電極１０７のオーミック接続を得るためなどの電極形成に必要な熱処理を施し、実施の形態に係るトンネル電界効果トランジスタのサンプル、および比較サンプルを作製した。
ここで、作製した積層構造の結晶評価結果について説明する。図７は、上述した、ＩｎＰ層１０２、障壁層１３１、中間層１１１、井戸層１３２、中間層１１２、障壁層１３３による積層構造の、Ｘ線回折パターンの実験（実線）と、シミュレーション（点線）の結果を比較した特性図である。シミュレーションは、上述した積層構造を仮定して計算したものである。実験結果はシミュレーション結果とよく一致しており、井戸層１３２と障壁層１３１，１３３の各層厚および組成は、ほぼ設計通りであることが分かった。
一方、組成傾斜として中間層１１１，１１２は、層厚が１．５ｎｍと薄いためＸ線回折では評価が困難である。このため、空間分解能が高いエネルギー分散型Ｘ線分析（ＥＤＳ）を用いて積層構造の結晶評価を実施した。
図８Ａ、図８Ｂは、ＥＤＳを用いて、上述した積層構造の結晶表面付近のＩｎとＧａの分布状態を調べた結果である。Ｉｎ、Ｇａとも明るいほど組成が高く、暗いほど組成が少ないことを示している。図８Ａ、図８Ｂにおいて、明暗が急激に変化する領域がないことから、井戸層１３２と障壁層１３１，１３３との間で、ＩｎおよびＧａ組成が連続して変化していることが分かる。ＥＤＳでは、そのスペクトルにおける各原子からの特性Ｘ線の強度を解析することで、大まかな割合を調べることができる（ＩｎＧａＡｓでは観察試料作製時の不純物等の影響で精密な定量分析は困難）。
図９は、このＥＤＳのスペクトルを解析することで得られた、積層構造のＩｎ、Ｇａ、Ａｓの割合である。図９において、障壁層１３１，１３３と井戸層１３２との間で、Ｇａの割合およびＩｎの割合は、深さ方向に対して、連続的に変化しており、設計通りの組成傾斜による中間層１１１，１１２が挿入されていることが分かる。
図１０は、上述した積層構造の室温でのフォトルミネセンススペクトルを示している。フォトルミネッセンスの発光ピークのエネルギーは、０．６１６ｅＶである。量子井戸構造のチャネル層１０３では、発光ピークのエネルギーと井戸層１３２のバンドギャップがほぼ一致する。したがって、このトンネル電界効果トランジスタに用いる量子井戸構造のチャネル層１０３におけるバンドギャップは、ＩｎＰに格子整合するＩｎＧａＡｓ（０．７４ｅＶ）よりも小さいことが分かった。
次に、作製したトンネル電界効果トランジスタのサンプル、および比較サンプルに対する評価について説明する。中間層を設けたサンプルは、ソース電圧が６０ｍＶの時のドレイン電流は、ゲート電圧が０Ｖで８×１０-7μＡ／μｍ（オフ電流）であり、ゲート電圧が０．６Ｖで８×１０-1μＡ／μｍ（オン電流）である。従って、オフ電流に対するオン電流の比は１×１０6となる。
中間層を設けない比較積層構造から作製した比較サンプルでは、ソース電圧が６０ｍＶの時のドレイン電流は、ゲート電圧が０Ｖで１×１０-6μＡ／μｍ（オフ電流）であり、ゲート電圧が０．６Ｖで７×１０-1μＡ／μｍ（オン電流）である。このため、オフ電流に対するオン電流の比は７×１０5となる。
上述したサンプルと比較サンプルとの比較より明らかなように、中間層を挿入することでオフ電流が下がり、オン電流が増加し、この結果としてオフ電流に対するオン電流の比が増加する。
以上より、量子井戸構造としたチャネル層の、障壁層と井戸層との間に中間層を設けることで、オン電流とオフ電流に対するオン電流の比をともに増加できることが分かる。
なお、上述では、井戸層、障壁層、中間層を、ＩｎＧａＡｓから構成した例について説明したが、ＩｎＧａＡｓをＩｎＧａＡｓＳｂに変えても、上述した積層構造の作製やトンネル電界効果トランジスタの作製プロセスが大きく変わることはない。このため、井戸層、障壁層、中間層のいずれかの層にＩｎＧａＡｓＳｂを用いた場合でも、上記と同様にデバイス特性が改善されることは明らかである。
また、井戸層と障壁層の間で何層かに分けて、厚さ方向に均一な中間の組成を持つ中間層を挿入することは、組成を連続的に変化させた組成傾斜による中間層を挿入することよりも容易である。このため、井戸層と障壁層の間に、何層かに分けて、各々が厚さ方向に均一な中間の組成を持つ中間層を挿入した量子井戸構造をチャネル層として用いたトンネル電界効果トランジスタでも、上記と同様にデバイス特性が改善されることは明らかである。
また、上述では、積層構造の結晶成長方法として、有機金属分子線エピタキシー（ＭＯＭＢＥ）法を用いた例について説明したが、分子線エピタキシー（ＭＢＥ）法、有機金属気相エピタキシー（ＭＯＶＰＥ）法、ガスソース分子線エピタキシー（ＧＳＭＢＥ）法等の量子井戸構造を結晶成長により作製できる方法であれば良く、有機金属分子線エピタキシー法に限られるものではない。
以上に説明したように、本発明によれば、チャネル層を構成する井戸層と障壁層との間に、Ｉｎ組成比が障壁層より多く井戸層より小さいＩｎＧａＡｓまたはＩｎＧａＡｓＳｂから構成された中間層を設けるので、量子井戸構造のチャネル層を量子井戸構造としたトンネル電界効果トランジスタのオフ電流が低減できるようになる。
本発明によれば、量子井戸構造を用いたトンネル電界効果トランジスタにおいて、オフ電流に対するオン電流の比を大きくすることができ、デバイス特性の向上を図ることができる。この結果として、電子部品にこのトンネル電界効果トランジスタに用いることでＩＴ機器の消費電力を低減できるという効果がある。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
１０１…基板、１０２…ＩｎＰ層、１０３…チャネル層、１０４…ソース領域、１０５…ドレイン領域、１０６…ソース電極、１０７…ドレイン電極、１０８…ゲート絶縁層、１０９…ゲート電極、１１０…トンネル接合領域、１１１,１１２…中間層、１３１,１３３…障壁層、１３２…井戸層。

Claims (4)

  1. ＩｎＧａＡｓまたはＩｎＧａＡｓＳｂから構成された量子井戸構造のチャネル層と、
    前記チャネル層を構成する井戸層と障壁層との間に形成され、Ｉｎ組成比が前記障壁層より多く前記井戸層より小さいＩｎＧａＡｓまたはＩｎＧａＡｓＳｂから構成された中間層と、
    前記チャネル層に形成されたｐ型のソース領域と、
    前記ソース領域と所定の間隔を開けて前記チャネル層に形成されたｎ型のドレイン領域と、
    前記ソース領域に接続して形成されたソース電極と、
    前記ドレイン領域に接続して形成されたドレイン電極と、
    前記ソース領域と前記ドレイン領域との間のチャネル領域の上に形成されたゲート電極と
    を備えるトンネル電界効果トランジスタ。
  2. 請求項１記載のトンネル電界効果トランジスタにおいて、
    前記中間層のＩｎ組成比は、前記井戸層の側ほど高いことを特徴とするトンネル電界効果トランジスタ。
  3. 請求項２記載のトンネル電界効果トランジスタにおいて、
    前記中間層のＩｎ組成比は、前記井戸層から前記障壁層にかけて連続的に減少している
    ことを特徴とするトンネル電界効果トランジスタ。
  4. 請求項１～３のいずれか１項に記載のトンネル電界効果トランジスタの製造方法であって、
    前記ソース領域は、Ｚｎ拡散によりｐ型とすることを特徴とするトンネル電界効果トランジスタの製造方法。
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