KR20230032751A - 반도체 소자 및 이의 제조방법 - Google Patents

반도체 소자 및 이의 제조방법 Download PDF

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윤영준
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한국원자력연구원
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Abstract

본 발명은 기판; 상기 기판 상에 배치된 결정핵 생성층; 상기 결정핵 생성층의 상부에 배치된 버퍼층; 상기 버퍼층 상부에 배치된 채널층; 상기 채널층 상부에 배치된 장벽층; 및 상기 장벽층의 상부에 각각 배치되는 게이트 전극, 소스 전극 및 드레인 전극;을 포함하고, 상기 버퍼층에는 상기 기판 방향에서 조사되는 양성자 빔에 의해 양성자가 분포되어 있는 것인, 반도체 소자 및 이의 제조방법에 관한 것이다.

Description

반도체 소자 및 이의 제조방법{Semiconductor and preparation method thereof}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것이다.
질화갈륨(GaN) 기반의 고주파 및 대전력 전자소자(High Frequency & High Voltage/Power Electronics)는 넓은 밴드갭 에너지(wide bandgap energy)(Eg=3.4 eV) 및 높은 항복 전기장(high breakdown electric field)(3 MV/cm), 높은 전자 농도를 갖는 이차원전자채널(2-dimensional electron gas, 2DEG) 등 질화갈륨 소재의 우수한 물성을 가지기 때문에 SiC 기반의 전력소자와 더불어 차세대 전력반도체로 각광을 받고 있다.
일반적으로 MOCVD 또는 MBE 성장법을 이용하여 사파이어(Sapphire, Al2O3), 실리콘(Silicon, Si), 실리콘 카바이드(Silicon Carbide, SiC) 기판 위에 GaN 기반의 에피탁시(epitaxy) 박막을 성장시키고, 성장된 박막을 이용하여 전력소자를 제작한다.
이러한 전력소자는 위와 같이 우수한 물성에도 불구하고, 박막 성장 도중에 발생하는 박막 내 결함(defects)으로 인하여 전자소자의 동작 조건에 따라 특성이 변하기 때문에 안정적인 동작이 요구되는 시스템에 적용하기 어려운 문제점이 있다.
예를 들어, GaN 전자소자는 off 상태 일 때 일정한 드레인 전압(drain voltage)와 음의 값을 가진 게이트 전압(gate voltage)을 인가된 상태에서 대기하고 있으며, 계속적으로 인가된 전압에 의하여 소자 내 있는 전자들이 박막 내 결함에 트랩핑(trapping)될 수 있다. 결함에 트랩된 전자는 음의 전하를 띄게 되고 AlGaN/GaN 계면의 채널층의 전자농도를 줄여 소자의 전류 특성을 저하시키게 된다.
이러한 문제점을 해결하고자, 박막 내 결함을 최소화하는 고품질의 박막을 성장하거나, 전자소자 구조 또는 공정 기술 최적화를 통해 동작 특성의 신뢰성을 확보하고자 하는 노력이 있었으나, 아직까지 위와 같은 문제가 효과적으로 해결되지 못한 한계점이 있다.
전자소자의 동작 신뢰성에 대한 직접적인 평가 방법인 펄스 전류-전압 측정(pulsed I-V characteristics: gate lag와 drain lag 특성)에 대하여 양성자 조사를 통해 펄스 특성이 향상되는 기술이 보고된 바 있으나, 해당 기술은 특정의 박막 구조에 국한되어 있어서 박막 구조를 달리하였을 때 펄스 특성의 향상이 나타나지 않는 문제도 보고되고 있을 뿐만 아니라, 소자의 표면에 대하여 양성자를 조사하기 때문에 소자의 기본 성능이 저하(degradation, 열화)되는 문제점이 있다.
이와 같이 GaN 전자소자의 동작 신뢰성을 높이는 방법(예컨대 펄스 특성을 향상시키는 방법)에는 크게 드레인 레그(drain lag) 특성과 밀접하게 연관된 박막 내 결함을 최소화하는 방법과, 게이트 레그(gate lag) 특성과 밀접하게 연관된 소자 표면의 결함을 최소화하는 방법이 있다. 소자 표면의 결함을 최소화하는 방법은 패시베이션(passivation) 공정을 통해 쉽게 개선할 수 있으나, 박막 내 결함을 최소화하는 방법에는 상술한 바와 같이 고품질 박막의 성장 기술이 요구되는데 이러한 방법은 전자소자의 누설전류와 항복전압과 트레이드 오프(trade-off) 관계에 있어서 결함을 무작정 최소화하는 것은 어려운 실정이다.
상술한 방법 이외에도 Fe 또는 C 이온의 도핑법을 이용하여 소자의 항복 전압을 증가시키는 방법도 소개된 바 있으나, 이러한 방법에 의해서도 박막의 성장 도중에 생성되는 결함이 상대적으로 더 많아지기 때문에 드레인 레그 특성을 완전히 개선시키지는 못하는 것으로 알려져 있다.
따라서 본 소자의 기본 성능의 저하 없이 동작 신뢰성이 향상된 소자 및 이의 제조방법의 개발은 여전히 필요한 실정이다.
본 발명은 위와 같은 문제점을 해결하기 위한 것으로서, 동작 신뢰성이 향상된 반도체 소자, 예를 들어 GaN 기반의 전자소자 및 이의 제조방법을 제공하고자 한다.
구체적으로, 본 발명은 박막 내 결함을 줄여 소자의 기본적인 전류 성능과 항복전압 특성에 악영향을 미치지 않으면서, 드레인 레그 펄스 특성 또한 효율적으로 개선된 전자소자 및 이의 제조방법을 제공하고자 한다.
위와 같은 문제 해결을 위해서,
본 발명의 일 측면은 기판; 상기 기판 상에 배치된 결정핵 생성층; 상기 결정핵 생성층의 상부에 배치된 버퍼층; 상기 버퍼층 상부에 배치된 채널층; 상기 채널층 상부에 배치된 장벽층; 및 상기 장벽층의 상부에 각각 배치되는 게이트 전극, 소스 전극 및 드레인 전극;을 포함하고,상기 버퍼층에는 상기 기판 방향에서 조사되는 양성자 빔에 의해 양성자가 분포되어 있는 것인, 반도체 소자를 제공한다.
본 발명의 다른 측면은 기판 상부에 결정핵 생성층을 형성하는 단계; 상기 결정핵 생성층의 상부에 버퍼층을 형성하는 단계; 상기 버퍼층 상부에 채널층을 형성하는 단계; 상기 채널층의 상부에 장벽층을 형성하는 단계; 상기 장벽층의 상부에 게이트 전극, 소스 전극 및 드레인 전극 각각을 임의의 순서로 형성하는 단계; 및 상기 기판 방향에서 양성자 빔을 조사하여 상기 버퍼층 내부에 양성자를 주입하는 단계;를 포함하는, 반도체 소자의 제조방법을 제공한다.
본 발명의 반도체 소자는 소자의 기본 특성을 변화시키지 않으면서 펄스 특성(drain lag 및 gate lag)이 개선되는 우수한 물성을 나타내는 효과가 있다.
또한, 본 발명의 반도체 소자의 제조방법은 소자의 엔드(end) 공정에 적용될 수 있으며 소자의 표면 결함을 야기하지 않고서 소자의 물성을 향상시킬 수 있는 장점이 있다. 또한, 본 발명에 따르면 대면적 조사가 가능한 시스템이기 때문에 대량의 웨이퍼 처리에도 이용할 수 있는 장점이 있을 뿐만 아니라, 부분적인 빔 조사를 통해 성장된 박막의 variation으로 인해 저하된 소자의 특성을 개선시키는 방법으로도 활용될 수 있다.
이와 같이, 본 발명은 간단한 방법으로 소자의 특성을 우수하게 개선하므로 반도체 소자, 특히 GaN 전자소자의 상용화에 크게 기여할 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 및 양성자 빔 조사 과정의 모식도이다.
도 2는 본 발명의 일 실시예에 따라 양성자 빔이 조사된 GaN 전자소자의 동작 특성을 나타낸 결과이다.
도 3은 본 발명의 일 실시예에 따라 양성자 빔이 조사된 GaN 전자소자의 펄스 특성 중 게이트 레그(gate lag)를 나타낸 결과이다.
도 4는 본 발명의 일 실시예에 따라 양성자 빔이 조사된 GaN 전자소자의 펄스 특성 중 드레인 레그(drain lag)를 나타낸 결과이다.
본 발명은 다양한 변경을 가할 수 있고, 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서 사용된 용어는 단지 특정한 실시예를 설명하기 위하여 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 “~상”이라는 표현은 부재와 부재가 직접적으로 접합되어 붙어있는 것을 의미할 수도 있고, 부재와 부재가 서로 인접하게 위치하는 것을 의미할 수도 있다.
따라서, 본 명세서에 기재된 실시예에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과한 것이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있다.
이하, 본 발명을 상세히 설명한다.
1. 반도체 소자
본 발명은 반도체 소자를 제공한다.
상기 반도체 소자는, 기판; 상기 기판 상에 배치된 결정핵 생성층; 상기 결정핵 생성층의 상부에 배치된 버퍼층; 상기 버퍼층 상부에 배치된 채널층; 상기 채널층 상부에 배치된 장벽층; 및 상기 장벽층의 상부에 각각 배치되는 게이트 전극, 소스 전극 및 드레인 전극;을 포함하고, 상기 버퍼층에는 상기 기판 방향에서 조사되는 양성자 빔에 의해 양성자가 분포되어 있는 것이다.
상기 반도체 소자는 기판 방향에서 조사되는 양성자 빔에 의해 양성자가 버퍼층 내에 분포되어 있는 것으로서, 이를 위해 상기 양성자 빔은 수십 MeV의 에너지의 크기로 조사되는 것일 수 있다. 종래 반도체 소자의 표면 방향(즉, 버퍼층을 중심으로 기판 방향의 배향)에서 이온빔을 조사하는 방법에 의하면 소자의 표면 결함을 생성하는 반면, 본 발명에 따른 상기 반도체 소자는 기판 방향에서 양성자 빔을 조사하기 때문에 소자의 표면 결함이 유도되지 않을 수 있다.
본 발명의 일 실시예에 따르면, 상기 버퍼층에 양성자를 분포시키기 위해 상기 양성자 빔은 5 MeV 내지 50 MeV의 에너지, 구체적으로 10.2 MeV 내지 10.5MeV의 에너지(두께 430㎛인 사파이어 기판 기준)로 조사되는 것일 수 있다. 상기 양성자 빔을 상기 범위의 에너지로 조사하는 경우 채널층 및/또는 장벽층에 대한 손상 등의 문제가 없이 양호한 소자 특성이 구현될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 버퍼층에는 상기 기판 방향에서 조사되는 양성자 빔에 의해 양성자가 분포되어 있는 것으로서, 상기 양성자는 상기 양성자는 상기 버퍼층에 1016개/cm3 내지 1020개/cm3, 구체적으로 1017개/cm3 내지 1019개/cm3의 양으로 분포되는 것일 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는 버퍼층에 분포되는 양성자의 구성 이외에 기판, 결정핵 생성층, 버퍼층, 채널층, 장벽층, 게이트 전극, 소스 전극 및 드레인 전극의 구성은 통상적인 반도체 소자에 포함되는 구조를 갖는 것일 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판의 소재는 반도체 소자에 사용되는 기판이라면 특별히 제한되지 않고 사용될 수 있으며, 예를 들어 절연성 소재 또는 도전성 소재로 구성되는 것일 수 있으나, 이에 한정되는 것은 아니다.
상기 절연성 또는 도전성 소재는 실리콘(Si), 실리콘카바이드(SiC), 사파이어(Al2O3), 다이아몬드, 및 질화갈륨(GaN)으로 이루어진 군으로부터 선택되는 하나 이상을 포함하는 것일 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 사파이어 소재를 포함하는 것일 수 있다.
상기 기판은 후술하는 결정핵 생성층, 버퍼층, 채널층 및 장벽층 각각과 동종의 재료를 포함할 수도 있고, 이종의 재료를 포함할 수도 있다. 상기 기판과 상기 결정핵 생성층, 버퍼층, 채널층 및 장벽층이 동종의 재료를 포함하는 경우에는 접합 계면에서의 결함 발생이 상대적으로 줄어들어서 이종의 재료를 포함하는 경우보다 박막 품질이 향상되는 효과가 있을 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 양성자 빔의 조사에 의해 버퍼층에 양성자를 분포시키기 위해서, 상기 기판의 두께는 예를 들어 수백 ㎛, 구체적으로 400 ㎛ 내지 500 ㎛일 수 있으며, 바람직하게는 430 ㎛일 수 있다.
상기 양성자 빔이 조사되어 버퍼층에 양성자가 분포된 반도체 소자에 있어서, 조사된 양성자는 상기 기판 내에 1016 개/cm3 내지 1020 개/㎤의 양으로 존재하는 것이 바람직할 수 있다.
본 발명의 일 실시예에 있어서, 상기 양성자 빔의 조사에 의해 버퍼층에 양성자를 분포시키기 위해서, 상기 결정핵 생성층의 두께는 예를 들어 수 ㎚ 내지 수백 ㎚, 구체적으로 10 ㎚ 내지 100 ㎚일 수 있다. 상기 결정핵 생성층의 두께가 상기 수치범위보다 낮으면 결정핵이 제대로 형성되지 않을 수 있고, 상기 수치범위보다 높으면 박막화가 진행되어 결정핵 생성층의 역할을 제대로 하지 못함으로써 결정핵 생성층상에 형성되는 버퍼층이 정상적으로 성장되지 않을 수도 있다.
본 발명의 일 실시예에 있어서, 상기 양성자 빔의 조사에 의해 버퍼층에 양성자를 분포시키기 위해서, 상기 버퍼층의 두께는 예를 들어 수백 ㎚ 내지 수십 ㎛, 구체적으로 100 ㎚ 내지 10 ㎛ 일 수 있다. 상기 버퍼층의 두께가 상기 수치범위보다 낮으면 형성된 버퍼층의 품질이 저하될 수 있고, 상기 수치범위보다 높으면 버퍼층이 가진 스트레스가 풀리면서 그 위에 성장되는 박막들이 제대로 형성되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 조사된 양성자의 95% 이상이 상기 버퍼층의 기판 방향의 하부를 깊이 0%로 하였을 때 0% 내지 100%의 깊이에 존재하는 것일 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자의 전류 특성 개선을 위해서, 상기 채널층의 두께는 예를 들어 수십 ㎚ 내지 수백 ㎚, 구체적으로 20 ㎚ 내지 200 ㎚일 수 있다. 상기 채널층의 두께가 상기 수치범위보다 낮으면 형성된 채널층의 품질이 저하될 수 있으며, 상기 수치범위보다 높으면 버퍼층의 영향을 적게 받게 되는 결과, 이차원전자채널 아래로 누설전류 경로가 생길 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자의 전류 특성 개선을 위해서, 상기 장벽층의 두께는 예를 들어 수 ㎚ 내지 수십 ㎚, 구체적으로 2 ㎚ 내지 50 ㎚일 수 있다. 상기 장벽층의 두께가 상기 수치범위를 벗어나는 경우에는 이차원전자채널이 제대로 형성되지 않을 수 있다.
상기 반도체 소자에 있어서, 상기 결정핵 생성층, 상기 버퍼층, 상기 채널층 및 상기 장벽층은 각각 독립적으로 질화물 소재를 포함하는 것일 수 있다.
상기 질화물 소재는 예를 들어 GaN계 물질, AlN계 물질, AlGaN계 물질, InGaN계 물질 및 AlInGaN계 물질 중에서 선택되는 적어도 하나의 물질을 포함하는 것일 수 있으며, 상기 결정핵 생성층, 상기 버퍼층, 상기 채널층 및 상기 장벽층의 소재는 동종 또는 이종의 것일 수 있으며, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 기판은 사파이어 소재, 상기 결정핵 생성층은 GaN 소재, 상기 버퍼층은 GaN 소재, 상기 채널층은 GaN 소재, 및 상기 장벽층은 AlGaN 소재를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
2. 반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법을 제공한다.
상기 반도체 소자의 제조방법은 기판 상부에 결정핵 생성층을 형성하는 단계; 상기 결정핵 생성층의 상부에 버퍼층을 형성하는 단계; 상기 버퍼층 상부에 채널층을 형성하는 단계; 상기 채널층의 상부에 장벽층을 형성하는 단계; 상기 장벽층의 상부에 게이트 전극, 소스 전극 및 드레인 전극 각각을 임의의 순서로 형성하는 단계; 및 상기 기판 방향에서 양성자 빔을 조사하여 상기 버퍼층 내부에 양성자를 주입하는 단계;를 포함한다.
본 발명에 따르면, 상기 기판 방향에서 양성자를 조사하므로 반도체 소자의 표면의 결함을 유도하지 않고서, 버퍼층에 양성자를 분포시키게 하여 소자의 펄스 특성을 개선하는 효과를 나타낼 수 있다.
상기 기판 방향에서 양성자 빔을 조사하여 상기 버퍼층 내부에 양성자를 주입하는 단계는, 상술한 “반도체 소자”의 항목에서 설명한 바와 같이, 5 MeV 내지 50 MeV의 에너지, 구체적으로 10.2 MeV 내지 10.5 MeV의 에너지(두께 430㎛인 사파이어 기판 기준)로 양성자를 조사하는 것일 수 있다.
상기 에너지로 양성자를 조사하여서 상기 버퍼층에 상기 양성자를 1016 개/cm3 내지 1020 개/cm3, 구체적으로 1017 개/cm3 내지 1019 개/cm3의 양으로 분포시키는 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 양성자 빔은 조사된 양성자의 95% 이상이 상기 버퍼층의 기판 방향의 하부를 깊이 0%로 하였을 때 0% 내지 100%의 깊이에 존재하도록 조사하는 것이 바람직할 수 있다.
상기 기판, 상기 결정핵 생성층, 상기 버퍼층, 상기 채널층 및 상기 장벽층을 형성하는 단계는 각각 MOCVD, MBE 성장법 및 HYPE 성장법 중에서 선택되는 하나 이상의 방법을 이용하여 수행하는 것일 수 있으며, 각 층의 형성 방법에 특별히 제한되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 양성자 빔의 조사에 의해 버퍼층에 양성자를 분포시키기 위해서, 상기 기판은 예를 들어 수십 μm 내지 수천 μm, 구체적으로 400 ㎛ 내지 500 ㎛일 수 있으며, 바람직하게는 430 ㎛ 일 수 있다.
상기 결정핵 생성층의 두께는 예를 들어 수 nm 내지 수백 nm, 구체적으로 10 nm 내지 100 nm일 수 있고, 상기 결정핵 생성층의 두께가 상기 수치범위보다 낮으면 결정핵이 제대로 형성되지 않을 수 있고, 상기 수치범위보다 높으면 박막화가 진행되어 결정핵 생성층의 역할을 제대로 하지 못함으로써 결정핵 생성층상에 형성되는 버퍼층이 정상적으로 성장되지 않을 가능성이 높다.
상기 버퍼층의 두께는 예를 들어 수백 ㎚ 내지 수십 ㎛, 구체적으로 100 ㎚ 내지 10 ㎛ 일 수 있다. 상기 버퍼층의 두께가 상기 수치범위보다 낮으면 형성된 버퍼층의 품질이 저하되고, 상기 수치범위보다 높으면 버퍼층이 가진 스트레스가 풀리면서 그 위에 성장되는 박막들이 제대로 형성되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자의 전류 특성 개선을 위해서, 상기 채널층의 두께는 예를 들어 수십 nm 내지 수백 nm, 구체적으로 20 nm 내지 200 nm일 수 있고, 상기 채널층의 두께가 상기 수치범위보다 낮으면 형성된 채널층의 품질이 저하되며, 상기 수치범위보다 높으면 버퍼층의 영향을 적게 받게 되는 결과, 이차원전자채널 아래로 누설전류 경로가 생길 가능성이 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자의 전류 특성 개선을 위해서, 상기 장벽층의 두께는 예를 들어 수 nm 내지 수십 nm, 구체적으로 2 nm 내지 50 nm일 수 있고, 상기 장벽층의 두께가 상기 수치범위를 벗어나는 경우에는 이차원전자채널이 제대로 형성되지 않을 수 있다.
상기 반도체 소자의 제조방법에 있어서, 상기 결정핵 생성층, 상기 버퍼층, 상기 채널층 및 상기 장벽층은 각각 독립적으로 질화물 소재를 포함하도록 형성하는 것일 수 있다.
상기 질화물 소재는 예를 들어 GaN계 물질, ALN계 물질, AlGaN계 물질, InGaN계 물질 및 AlInGaN계 물질 중에서 선택되는 적어도 하나의 물질을 포함하는 것일 수 있으며, 상기 결정핵 생성층, 상기 버퍼층, 상기 채널층 및 상기 장벽층의 소재는 동종 또는 이종의 것일 수 있으며, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 기판은 사파이어 소재, 상기 결정핵 생성층은 GaN 소재, 상기 버퍼층은 GaN 소재, 상기 채널층은 GaN 소재, 및 상기 장벽층은 AlGaN 소재를 포함하도록 형성하는 것일 수 있으나, 이에 제한되는 것은 아니다.
이하에서, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다.
그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로서, 본 발명의 범위가 이에 의하여 한정되는 것은 아니다.
<실시예 1>
GaN 기반의 전자소자는 MOCVD 장치를 이용하여 430 um 두께의 사파이어 기판 위에 30 nm 두께의 저온 GaN 결정핵 생성층, 2 um 두께의 GaN 버퍼층, 100 nm 두께의 GaN 채널층, 30 nm 두께의 AlGaN 장벽층을 순차적으로 증착한 웨이퍼에서 반도체 공정과정을 통하여 제작하고, 사이클로트론을 이용하여 전자소자의 하부, 즉 기판 방향에서 1014 /㎠ 선량, 10.3 MeV 에너지로 양성자를 조사하였다.
<실험예 1>
상기 실시예 1과 같이 양성자를 조사한 후 반도체소자 전류측정장치(Keysight B1500A)를 이용하여 동작 특성을 측정한 결과를 도 2에 나타내었다.
상기 실시예 1과 같이 양성자를 조사한 후 반도체소자 전류측정장치(Keysight B1500A)를 이용하여 펄스 특성을 측정한 결과를 각각 도 3(gate lag) 및 도 4(drain lag)에 나타내었다.
상기의 결과로부터 본 발명에 따른 반도체 소자는 동작 특성과 펄스 특성이 개선된 것을 확인하였으며, 본 발명에 따른 반도체 소자의 제조방법에 따르면 소자의 표면 결함 없이 소자의 특성을 개선할 수 있음을 확인하였다.

Claims (18)

  1. 기판;
    상기 기판 상에 배치된 결정핵 생성층;
    상기 결정핵 생성층의 상부에 배치된 버퍼층;
    상기 버퍼층 상부에 배치된 채널층;
    상기 채널층 상부에 배치된 장벽층; 및
    상기 장벽층의 상부에 각각 배치되는 게이트 전극, 소스 전극 및 드레인 전극;을 포함하고,
    상기 버퍼층에는 상기 기판 방향에서 조사되는 양성자 빔에 의해 양성자가 분포되어 있는 것인, 반도체 소자.
  2. 청구항 1에 있어서,
    상기 양성자 빔은 5 MeV 내지 50 MeV의 에너지로 조사되는 것인, 반도체 소자.
  3. 청구항 1에 있어서,
    상기 기판은 절연성 소재 또는 도전성 소재로 구성되는 것인, 반도체 소자.
  4. 청구항 3에 있어서,
    상기 절연성 소재는 실리콘(Si), 실리콘카바이드(SiC), 사파이어(Al2O3), 다이아몬드, 질화갈륨(GaN)으로 이루어진 군으로부터 선택되는 하나 이상을 포함하는 것인, 반도체 소자.
  5. 청구항 1에 있어서,
    상기 기판의 두께는 400 ㎛ 내지 500 ㎛인 것인, 반도체 소자.
  6. 청구항 1에 있어서,
    상기 결정핵 생성층의 두께는 10 ㎚ 내지 100 ㎚인 것인, 반도체 소자.
  7. 청구항 1에 있어서,
    상기 버퍼층의 두께는 100 ㎚ 내지 10 ㎛인 것인, 반도체 소자.
  8. 청구항 1에 있어서,
    상기 채널층의 두께는 20 nm 내지 200 nm인 것인, 반도체 소자.
  9. 청구항 1에 있어서,
    상기 장벽층의 두께는 2 nm 내지 50 nm 인 것인, 반도체 소자.
  10. 청구항 1에 있어서,
    상기 결정핵 생성층, 상기 버퍼층, 상기 채널층 및 상기 장벽층은 각각 독립적으로 질화물 소재를 포함하는 것인, 반도체 소자.
  11. 청구항 10에 있어서,
    상기 질화물 소재는 GaN계 물질, AlN계 물질, AlGaN계 물질, InGaN계 물질 및 AlInGaN계 물질 중에서 선택되는 적어도 하나의 물질을 포함하는 것인, 반도체 소자.
  12. 기판 상부에 결정핵 생성층을 형성하는 단계;
    상기 결정핵 생성층의 상부에 버퍼층을 형성하는 단계;
    상기 버퍼층 상부에 채널층을 형성하는 단계;
    상기 채널층의 상부에 장벽층을 형성하는 단계;
    상기 장벽층의 상부에 게이트 전극, 소스 전극 및 드레인 전극 각각을 임의의 순서로 형성하는 단계; 및
    상기 기판 방향에서 양성자 빔을 조사하여 상기 버퍼층 내부에 양성자를 주입하는 단계;를 포함하는, 반도체 소자의 제조방법.
  13. 청구항 12에 있어서,
    상기 양성자 빔은 5 MeV 내지 50 MeV의 에너지로 조사하는 것인, 반도체 소자의 제조방법.
  14. 청구항 12에 있어서,
    상기 기판은 절연성 소재 또는 도전성 소재로 구성되는 것인, 반도체 소자.
  15. 청구항 12에 있어서,
    상기 기판은 400 ㎛ 내지 500 ㎛의 두께로 형성하는 것인, 반도체 소자의 제조방법.
  16. 청구항 12에 있어서,
    상기 버퍼층의 두께는 100 ㎚ 내지 10 ㎛인 것인, 반도체 소자의 제조방법.
  17. 청구항 12 있어서,
    상기 기판, 상기 결정핵 생성층, 상기 버퍼층, 상기 채널층 및 상기 장벽층은 각각 독립적으로 질화물 소재를 포함하는 것인, 반도체 소자의 제조방법.
  18. 청구항 17에 있어서,
    상기 질화물 소재는 GaN계 물질, AlN계 물질, AlGaN계 물질, InGaN계 물질 및 AlInGaN계 물질 중에서 선택되는 적어도 하나의 물질을 포함하는 것인, 반도체 소자의 제조방법.
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