WO2013179700A1 - 半導体装置、トランジスタ、半導体装置の製造方法、及び、トランジスタの製造方法 - Google Patents

半導体装置、トランジスタ、半導体装置の製造方法、及び、トランジスタの製造方法 Download PDF

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田邊　顕人
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独立行政法人産業技術総合研究所
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Definitions

  • the present invention relates to a semiconductor device, a transistor, a method for manufacturing a semiconductor device, and a method for manufacturing a transistor.
  • a heterojunction TFET (TUNNELING FIELD EFFECT TRANSISTOR) using a III-V group compound between the source and channel is considered promising.
  • the energy difference between the valence band edge and the conduction band edge between the source and the channel is an important parameter, and it is desired to design to an optimum value.
  • x 0.6 is optimal for the S value in an InAs / Al x Ga 1-x Sb heterojunction TFET.
  • the lattice constants of InAs and Al x Ga 1-x Sb are different, defects such as misfit dislocations are formed at the heterojunction interface. For this reason, the trap assist current becomes dominant, and there is a problem that the S value is bad in an actual device.
  • Non-Patent Document 5 describes GaAs 0.5 Sb 0.5 / In 0.53 Ga 0.47 As and GaAs 0.35 Sb 0.65 / In 0.7 Ga 0.3 As heterojunction, Shown as a lattice matched junction. In this case, misfit dislocations are not formed, but the energy difference ⁇ Ec ⁇ v between the valence band edge and the conduction band edge between the source and the channel, which is an important parameter, is fixed to 0.5 eV and 0.25 eV, respectively. Value.
  • Non-Patent Document 4 shows that the optimal ⁇ Ec-v for the S value and the on-current is 0.094 eV and 0.074 eV, respectively.
  • a GaAs 0.5 Sb 0.5 / In 0.53 Ga 0.47 As heterojunction can be formed on an InP substrate because of lattice matching with InP, but other combinations of compositions such as GaAs 0.35 Since the lattice constant of Sb 0.65 / In 0.7 Ga 0.3 As heterojunction is different from that of InP, it is necessary to form a lattice relaxation buffer layer (Al 1-x in Non-Patent Document 5). In x As) is required.
  • the heterojunction is formed of a lattice-matched first material and a second material, and carriers are between the conduction band of the first material and the valence band of the second material.
  • a semiconductor device including a transistor that includes a tunnel barrier that tunnels at a point where an energy difference ⁇ Ec ⁇ v between a conduction band edge Ec of the first material and a valence band edge Ev of the second material is 0.2 eV or less Is provided.
  • the carrier includes a heterojunction formed of a lattice-matched first material and a second material, and carriers are the conduction band of the first material and the valence band of the second material.
  • a transistor that includes a tunnel barrier that tunnels between them and has an energy difference ⁇ Ec ⁇ v of 0.2 eV or less between a conduction band edge Ec of the first material and a valence band edge Ev of the second material Is done.
  • the method includes designing a transistor including a tunnel barrier formed of a heterojunction formed of a lattice-matched material.
  • the step by adjusting the composition of at least one of the first material and the second material having the same lattice constant, the conduction band edge of the first material is maintained while keeping the lattice constant constant.
  • the energy difference between the valence band edges of the second material is continuously changed so that the energy difference between the conduction band edge of the first material and the valence band edge of the second material becomes a predetermined value.
  • the method includes designing a transistor including a tunnel barrier formed of a heterojunction formed of a lattice-matched material.
  • the step by adjusting the composition of at least one of the first material and the second material having the same lattice constant, the conduction band edge of the first material is maintained while keeping the lattice constant constant.
  • the energy difference between the valence band edges of the second material is continuously changed so that the energy difference between the conduction band edge of the first material and the valence band edge of the second material becomes a predetermined value.
  • a method of manufacturing a transistor is provided for designing a transistor including a tunnel barrier comprising a junction.
  • a heterojunction TFET having steep switching characteristics can be obtained.
  • Ga x In 1-x As y Sb 1-y of x is lattice matched with GaSb and unstrained, is a diagram showing the relationship y composition.
  • Ga x In 1-x As y Sb 1-y of x is lattice matched with InAs and unstrained, is a diagram showing the relationship y composition.
  • Ga x In 1-x As y Sb 1-y of x is lattice matched with AlSb and unstrained, is a diagram showing the relationship y composition.
  • Al x Ga 1-x As y Sb 1-y of x is lattice matched with GaSb and unstrained, is a diagram showing the relationship y composition.
  • Al x Ga 1-x As y Sb 1-y of x is lattice matched with InAs and unstrained, is a diagram showing the relationship y composition.
  • InP x As y Sb 1-x -y of x is lattice matched with GaSb and unstrained, is a diagram showing the relationship y composition.
  • InP x As y Sb 1-x -y of x is lattice matched with InAs and unstrained, is a diagram showing the relationship y composition.
  • InP x As y Sb 1-x -y of x is lattice matched with AlSb and unstrained, is a diagram showing the relationship y composition. It is a figure which shows the band design of the source
  • Ga x In 1-x As y Sb 1-y of Ec lattice matched with GaSb and unstrained a diagram showing the relationship between Ev and x composition.
  • Ga x In 1-x As y Sb 1-y of Ec lattice matched with AlSb and unstrained a diagram showing the relationship between Ev and x composition.
  • Al x Ga 1-x As y Sb 1-y of Ec lattice matched with GaSb and unstrained a diagram showing the relationship between Ev and x composition.
  • Al x Ga 1-x As y Sb 1-y of Ec lattice matched with InAs and unstrained a diagram showing the relationship between Ev and x composition.
  • InP x As y Sb 1-x -y of Ec lattice matched with GaSb and unstrained a diagram showing the relationship between Ev and x composition.
  • Ec of InP x As y Sb 1-x -y that is lattice matched with InAs and unstrained a diagram showing the relationship between Ev and x composition.
  • InP x As y Sb 1-x -y of Ec lattice matched with AlSb and unstrained a diagram showing the relationship between Ev and x composition. It is process sectional drawing which shows an example of the manufacturing method of the semiconductor device of this embodiment. It is process sectional drawing which shows an example of the manufacturing method of the semiconductor device of this embodiment. It is process sectional drawing which shows an example of the manufacturing method of the semiconductor device of this embodiment. It is process sectional drawing which shows an example of the manufacturing method of the semiconductor device of this embodiment.
  • FIG. 1 is a schematic cross-sectional view of a vertical heterojunction TFET included in the semiconductor device of this embodiment.
  • FIG. 1 shows an N-type channel.
  • the source is formed of a high concentration P + GaSb region
  • the channel is formed of Ga x In 1-x As y Sb 1-y .
  • Ga x In 1-x As y Sb 1-y (channel) can be lattice-matched with GaSb for an arbitrary composition x by adjusting the composition y.
  • the composition x and the composition y of the Ga x In 1-x As y Sb 1-y (channel) are adjusted so as to lattice match with the GaSb (source). That is, no misfit dislocation occurs between Ga x In 1-x As y Sb 1-y (channel) and GaSb (source).
  • “Lattice matching” refers to a state in which the lattice constants are equal in the plane of each crystal layer forming the interface in two stacked crystal layers.
  • the purpose of the lattice matching of the source and the channel in the present invention is to prevent misfit dislocations from being formed on the heterojunction surface in order to obtain steep switching characteristics.
  • the lattice constants at the interface coincide with each other because the lattice is distorted below the critical film thickness that does not relax the strain, and misfit dislocations are not formed.
  • the source and the channel are included in a lattice-matched state.
  • the channel thickness of the present embodiment is 10 nm to 300 nm and the drain thickness is 50 nm to 300 nm, but the stacked film thickness is equal to or less than the critical thickness, and there is no strain constant crystal.
  • Layer heterojunctions are included within the scope of the present invention. If the ratio ⁇ a / a of the lattice constant difference without strain (a is the lattice constant without strain, and ⁇ a is the lattice constant difference without strain) is 5E-3 or less, the lattice is distorted and laminated. However, since the influence of the strain on the band structure is small, a design similar to the design of the band alignment without strain described later is possible. In addition, when the lattice constant difference is large, it is possible to design by the same method by considering the change in band alignment due to distortion.
  • Ga x In 1-x As y Sb 1-y (channel) and GaSb (source) are type II type band alignment, and Ga x In important for TFET operation.
  • 1-x As y Sb The energy difference ⁇ Ec ⁇ v between the conduction band edge Ec of 1-y and the valence band edge Ev of GaSb can be adjusted by the compositions x and y. In this embodiment, ⁇ Ec ⁇ v is adjusted to be 0.2 eV or less, preferably 0.15 eV or less, and more preferably 0.1 eV or less.
  • ⁇ Ec-v is adjusted to be larger than 0 eV, preferably 3 ⁇ or more, more preferably 6 ⁇ or more, where ⁇ is a standard deviation of variation of ⁇ Ec-v.
  • ⁇ Ec-v is adjusted to be larger than 0 eV, preferably 3 ⁇ or more, more preferably 6 ⁇ or more, where ⁇ is a standard deviation of variation of ⁇ Ec-v.
  • type II heterojunction in the band alignment of two semiconductors forming a junction, the energy positions of Ec and Ev of one semiconductor are shifted in the same direction from Ec and Ev of the other semiconductor, respectively, and 2 It is a junction where there is an overlap in the band gap of two semiconductors.
  • a heterojunction TFET having a steep switching characteristic can be realized without causing a defect and making ⁇ Ec ⁇ v a desired value.
  • the heterojunction is one of Ga x In 1-x As y Sb 1-y , Al x Ga 1-x As y Sb 1-y , and InP x As y Sb 1-xy .
  • Any two kinds of materials can be used.
  • the values of x of the two types of materials constituting the heterojunction may be different or the same.
  • the y values of the two types of materials constituting the heterojunction may be different or the same.
  • GaSb and Ga x In 1-x As y combination of Sb 1-y, a combination of InAs and Ga x In 1-x As y Sb 1-y, AlSb and Ga x In 1-x As y Sb 1-y A combination of GaSb and Al x Ga 1-x As y Sb 1-y, a combination of InAs and Al x Ga 1-x As y Sb 1-y , AlSb and Al x Ga 1-x As y Sb 1- y , GaSb and InP x As y Sb 1-xy , InAs and InP x As y Sb 1-xy , or AlSb and InP x As y Sb 1-xy It may be.
  • ternary compounds lattice-matched with GaSb there are InAs 0.91 Sb 0.09 , AlAs 0.08 Sb 0.92 , and InP 0.63 Sb 0.37 , and ternary compounds lattice-matched with InAs , GaAs 0.08 Sb 0.92 , AlAs 0.16 Sb 0.84 , InP 0.69 Sb 0.31 , and InAs 0.82 Sb 0.18 , Ga as ternary compounds lattice-matched with AlSb.
  • the lattice constant is set to the value of the material used for the substrate, and the lattice relaxation buffer is unnecessary, so the control of the lattice constant is higher, and the influence of band alignment modulation due to strain introduction. Is suppressed, and ⁇ Ec ⁇ v can be controlled with high accuracy.
  • Each manufacturing method includes a step of designing a transistor including a tunnel barrier made of a heterojunction formed of a lattice-matched material.
  • the conduction band edge of the first material and the second material are maintained while keeping the lattice constant constant.
  • the lattice constant of an arbitrary (x, y) quaternary compound can be obtained by the Vegard rule (see Formula (1) described in Non-Patent Document 1). If the lattice constant of the material to be lattice matched is given, the relational expression of x and y can be obtained.
  • a heterojunction formed of a lattice-matched material with a GaSb substrate, an InAs substrate, and an AlSb substrate is realized.
  • FIGS. 10A and 10B show an N-type channel
  • FIGS. 10C and 10D show a P-type channel
  • 10A and 10C show Ec and Ev of the material itself that does not connect the source, channel, and drain (therefore, Ec is electron affinity X and Ev is X + band gap Eg), and FIG. ) And (d) show the energy positions of Ec and Ev in the device structure to which they are connected.
  • E f represents Fermi energy.
  • FIGS. 10B and 10D show a state in which the voltage Vds is applied between the drain and the source, an on voltage is applied to the gate voltage, and an off voltage is applied.
  • an important characteristic value is a difference ⁇ Ec ⁇ v between the conduction band edge energy Ec and the valence band edge energy Ev of the source and channel.
  • ⁇ Ec ⁇ v is the difference between the source Ev and the channel Ec for the N-type channel, and the difference between the channel Ev and the source Ec for the P-type channel.
  • the value of ⁇ Ec ⁇ v is positive for both the N-type channel and the P-type channel in the type II state shown in FIG.
  • FIG. 11 shows the Id-Vg characteristics of the N-type channel.
  • ⁇ Ec-v 0.08 eV
  • the drain current Id is larger than 0.16 eV. This is because the threshold voltage Vt increases as ⁇ Ec ⁇ v increases, and the bending of the band of the source in contact with the channel increases at the time of threshold application, so that the source-drain voltage Vds is distributed to the inner channel. This is probably because the potential difference is small and the change in channel potential with respect to the gate voltage when Vg> Vt is small.
  • ⁇ Ec ⁇ v is 0.2 eV or less, preferably 0.15 eV or less, and more preferably 0.1 eV or less.
  • ⁇ Ec ⁇ v is designed to be larger than 0 eV, preferably 3 ⁇ or more, more preferably 6 ⁇ or more, where ⁇ is a standard deviation of variation of ⁇ Ec ⁇ v.
  • the diagrams on the left and right of the Ec and Ev diagrams of these materials are examples of Ec and Ev of binary and ternary compounds that are lattice-matched with GaSb, InAs, or AlSb without distortion.
  • Ga x In 1-x As y Sb 1-y shown in FIG. 12 and FIG. 13 displays literature values (see Non-Patent Document 3), but Ga x In 1 shown in FIG. 14 to FIG. -X As y Sb 1-y , Al x Ga 1-x As y Sb 1-y , and InP x As y Sb 1-xy are the materials at the ends of the lines shown in FIGS. A line in which Ec and Ev are interpolated is shown for the compound indicated by the name indicated by a solid black circle).
  • GaSb and Ga x In 1-x As y Sb 1-y (0.1 ⁇ x ⁇ 0.6) form a type II heterojunction, and each source of the N type channel And can be used for channels.
  • Ev of Ga x In 1-x As y Sb 1-y (x> 0.6) is approximately the same as that of GaSb, it can be used as a source.
  • Ga x In 1-x As y Sb 1-y (0 ⁇ x ⁇ 0.4) and InAs 0.91 Sb 0.09 form a type II heterojunction and can be used for the source and channel, respectively.
  • ⁇ Ec ⁇ v 0.1 eV
  • x 0.23 is good.
  • slightly different x compositions form a type II heterojunction. Therefore, if only a type II type is formed, there are infinite combinations of source and channel x compositions.
  • FIG. 12 shows the case of no distortion, but when the amount of distortion is small, it is possible to design the same as no distortion.
  • the lattice constant without strain is a and the difference between lattice constants without strain is ⁇ a
  • the lattice constant difference ratio ⁇ a / a is 5E-3 or less
  • the lattice is distorted and laminated. Since the influence on the band structure is small, it is possible to design a band similar to no distortion.
  • the lattice constant difference is large, it is possible to design by the same method by considering the change in band alignment due to distortion.
  • Al x Ga 1-x As y Sb 1-y and InP x As y Sb 1-xy have slopes of Ec and Ev with respect to the x composition of each other. Since the opposite is true, a combination of materials having slightly different x compositions becomes a type I heterojunction. Therefore, in the case of Al x Ga 1-x As y Sb 1-y that is lattice-matched with GaSb without distortion (see FIG. 15), the type II type combination is, for example, InAs 0.91 Sb 0.09 and Al x Ga 1-x As y Sb 1-y is (0.2 ⁇ x ⁇ 0.89).
  • the type II type combination is, for example, GaSb and InP x As y Sb 1-xy. (0.13 ⁇ x ⁇ 0.63).
  • ⁇ Ec ⁇ v 0.1 eV
  • InP x As y Sb 1 ⁇ xy (x 0.28).
  • the value of this x composition naturally depends on the design value of ⁇ Ec ⁇ v, but as described above, the drawings of Ec and Ev are simple interpolations and may be different from actual ones.
  • the value of x composition is a reference value.
  • GaSb is the source
  • InP x As y Sb 1-xy (0.13 ⁇ x ⁇ 0.63) is the channel.
  • the source and channel materials are the opposite of those for an N-type channel. Note that the case of InP x As y Sb 1- xy that is lattice-matched without distortion with InAs or AlSb is the same (see FIGS. 18 and 19), and thus the description thereof is omitted.
  • Ga x In 1-x As y Sb 1-y , Al x Ga 1-x As y Sb 1-y , and InP x As y are lattice-matched with GaSb shown in FIGS. Any two types of materials of Sb 1-xy can be used for the heterojunction, and Ga x In 1-x that lattice-matches with InAs shown in FIGS. 13, 16, and 18 without distortion.
  • any two types of materials among As y Sb 1-y , Al x Ga 1-x As y Sb 1-y , and InP x As y Sb 1-xy can be used for the heterojunction, Arbitrary two kinds of materials of Ga x In 1-x As y Sb 1-y and InP x As y Sb 1- xy that are lattice-matched with AlSb shown in FIGS. It can also be used for bonding. All of these materials lattice match with GaSb, InAs, or AlSb, so that defects such as misfit dislocations are not formed in the heterojunction using them.
  • the design method for making these heterojunctions type II and the design method for making a desired ⁇ Ec-v value are the same as the method described with reference to FIGS.
  • a GaSb buffer region of about 300 to 500 nm, a P + GaSb region of about 50 to 300 nm serving as a source, and 10 to 10 serving as a channel are sequentially formed.
  • a non-doped Ga x In 1-x As y Sb 1-y region of about 300 nm and an N + Ga x In 1-x As y Sb 1-y region of about 50 to 300 nm serving as a drain are formed.
  • a metal organic chemical vapor epitaxy method (MOVPE) or a molecular beam epitaxy method (MBE) is used as a crystal growth method.
  • MOVPE metal organic chemical vapor epitaxy method
  • MBE molecular beam epitaxy method
  • an Al 2 O 3 film of about 5 nm is formed by atomic layer deposition (ALD) as a gate insulating film.
  • ALD atomic layer deposition
  • the gate electrode is patterned by lithography and dry etching.
  • an SiO 2 film having a thickness of about 200 nm is formed as an interlayer film by chemical vapor deposition (CVD), and then contacts are opened in the source region and the drain region by lithography and dry etching. To do.
  • a metal is deposited by a sputtering method, and a source electrode and a drain electrode are formed by a lithography method and a dry etching method.
  • a GaSb substrate is used in the case of a heterojunction lattice-matched with GaSb
  • an InAs substrate is used in a heterojunction lattice-matched with InAs
  • an AlSb substrate is used in a heterojunction lattice-matched with AlSb.
  • Lattice matching with a binary III-V compound substrate eliminates the need to form a lattice relaxation buffer layer between the substrate and the heteroepitaxial layer, provides good control of the lattice constant, and simplifies the process. There is an advantage that it can be manufactured with high yield and low cost.
  • a transistor including a tunnel barrier formed of a type II heterojunction and a semiconductor device including the transistor have been described.
  • a tunnel barrier formed of a type I heterojunction is additionally provided.
  • a transistor including the transistor and a semiconductor device including the transistor can also be used.
  • the important point in the present invention is that the energy difference ⁇ Ec ⁇ v between the valence band edge and the conduction band edge between the source and the channel is designed to a desired value, and if it can be designed, it is type I or type II. This is because there is no relationship.
  • This manufacturing method can be realized according to the above-described method for manufacturing a transistor including a tunnel barrier formed of a type II heterojunction and a semiconductor device having the transistor.

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Abstract

格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、第１の材料の伝導帯端と第２の材料の価電子帯端のエネルギー差を連続的に変化させ、当該エネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計することで、格子整合した第１の材料及び第２の材料により形成されたヘテロ接合からなり、キャリアが第１の材料の伝導帯と、第２の材料の価電子帯の間でトンネルするトンネル障壁を含み、第１の材料の伝導帯端Ｅｃと第２の材料の価電子帯端Ｅｖのエネルギー差ΔＥｃ－ｖは、０．２ｅＶ以下であるトランジスタを実現する。

Description

半導体装置、トランジスタ、半導体装置の製造方法、及び、トランジスタの製造方法
　本発明は、半導体装置、トランジスタ、半導体装置の製造方法、及び、トランジスタの製造方法に関する。
　高いオン電流と、急峻なスイッチング特性を得るために、ソース－チャネル間にIII－Ｖ族化合物を用いたヘテロ接合ＴＦＥＴ（TUNNELING FIELD EFFECT TRANSISTOR）が有望と考えられている。ソースとチャネル間の価電子帯端と伝導帯端のエネルギー差が重要なパラメータであり、最適値に設計することが望まれる。
Rita Magri,外２名, "Evolution of the band-gap and band-edge energies of the lattice-matched GaInAsSb/GaSb and GaInAsSb/InAs alloys as a function of composition", Journal of Applied Physics 98, 043701(2005); doi: 10.1063/1.2010621, published by the American Institute of Physics Sadao Adachi, "Band gaps and refractive indices of AlGaAsSb, GaInAsSb, and InPAsSb: Key properties for a variety of the 2-4μm optoelectronic device applications ", Journal of Applied Physics 61, 4869(1987); doi: 10.1063/1.338352, published by the American Institute of Physics Handbook series on semiconductor parameters, vol.2, edited by M. Levinshtein, S. Rumyantsev, and M. Shur, World Scientific, Singapore, 1999, pp. 181-184 Joachim Knoch and Joerg Appenzeller, "Modeling of high-performance p-type III-V heterojunction tunnel FETs", IEEE Electron Device Letters 31, 305(2010) D. K. Mohata, 外１０名, "Demonstration of MOSFET-like on-current performance in arsenide/antimonide tunnel FETs with staggered hetero-junctions for 300mV logic applications", IEEE IEDM Technical Digest 781(2011)
　例えば、ＩｎＡｓ／ＡｌｘＧａ１－ｘＳｂヘテロ接合ＴＦＥＴにおいて、Ｓ値に対してｘ＝０．６が最適であることが非特許文献４にシミュレーションで示されている。しかし、ＩｎＡｓとＡｌｘＧａ１－ｘＳｂの格子定数が異なるため、ヘテロ接合界面にミスフィット転位等の欠陥が形成される。このためトラップアシスト電流が支配的となり、実際のデバイスではＳ値が悪いという問題がある。
　これに対し、非特許文献５にＧａＡｓ０．５Ｓｂ０．５／Ｉｎ０．５３Ｇａ０．４７ＡｓやＧａＡｓ０．３５Ｓｂ０．６５／Ｉｎ０．７Ｇａ０．３Ａｓヘテロ接合が、格子整合する接合として示されている。この場合には、ミスフィット転位は形成されないが、重要なパラメータであるソースとチャネル間の価電子帯端と伝導帯端のエネルギー差ΔＥｃ－ｖは、それぞれ０．５ｅＶ、０．２５ｅＶに固定された値である。非特許文献４によると、Ｓ値及びオン電流に対して最適のΔＥｃ－ｖが、それぞれ０．０９４ｅＶ、０．０７４ｅＶであることが示されている。この値を外れると、Ｓ値の増大やオン電流の低下となる。この最適値に比べ、非特許文献５での０．５ｅＶ、０．２５ｅＶというΔＥｃ－ｖの値は大きく、Ｓ値やオン電流の特性が悪いという不都合がある。
　また、上記値を変化させるためには、（Ａｓ，Ｓｂ）の組成の組と（Ｉｎ，Ｇａ）の組成の組を調整する必要があるが、格子定数も変わってしまう。ＧａＡｓ０．５Ｓｂ０．５／Ｉｎ０．５３Ｇａ０．４７Ａｓヘテロ接合は、ＩｎＰと格子整合するためＩｎＰ基板上に形成可能であるが、これ以外の組成の組合せ、例えばＧａＡｓ０．３５Ｓｂ０．６５／Ｉｎ０．７Ｇａ０．３Ａｓヘテロ接合は、ＩｎＰと格子定数が異なるため、ＩｎＰ基板上に形成するためには、格子緩和バッファ層（非特許文献５ではＡｌ１－ｘＩｎｘＡｓを使用）の形成が必要である。格子緩和バッファ層を用いた格子定数の制御性は、２元化合物基板より当然低いため、格子定数の設計値とのずれによる格子歪みが導入され易い。歪みの導入により半導体のバンド構造が変化するため、ソースとチャネル間の価電子帯端と伝導帯端のエネルギー差も変化する。つまり、ＧａＡｓｘ１Ｓｂ１－ｘ１／Ｉｎｘ２Ｇａ１－ｘ２Ａｓのヘテロ接合において、ソースとチャネル間の価電子帯端と伝導帯端のエネルギー差の連続的制御には、ヘテロ接合を形成する２種類の半導体の組成制御以外に、格子緩和バッファ層の格子定数制御が必要であり、制御が難しい。また、格子緩和バッファ層を形成することによる、コスト増大の問題もある。
　本発明によれば、格子整合した第１の材料及び第２の材料により形成されたヘテロ接合からなり、キャリアが前記第１の材料の伝導帯と、前記第２の材料の価電子帯の間でトンネルするトンネル障壁を含み、前記第１の材料の伝導帯端Ｅｃと、前記第２の材料の価電子帯端Ｅｖのエネルギー差ΔＥｃ－ｖは、０．２ｅＶ以下であるトランジスタを有する半導体装置が提供される。
　また、本発明によれば、格子整合した第１の材料及び第２の材料により形成されたヘテロ接合からなり、キャリアが前記第１の材料の伝導帯と、前記第２の材料の価電子帯の間でトンネルするトンネル障壁を含み、前記第１の材料の伝導帯端Ｅｃと、前記第２の材料の価電子帯端Ｅｖのエネルギー差ΔＥｃ－ｖは、０．２ｅＶ以下であるトランジスタが提供される。
　また、本発明によれば、格子整合した材料により形成されたヘテロ接合からなるトンネル障壁を含むトランジスタを設計する工程を有し、
　前記工程では、格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差を連続的に変化させ、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計する半導体装置の製造方法が提供される。
　また、本発明によれば、格子整合した材料により形成されたヘテロ接合からなるトンネル障壁を含むトランジスタを設計する工程を有し、
　前記工程では、格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差を連続的に変化させ、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計するトランジスタの製造方法が提供される。
　本発明によれば、急峻なスイッチング特性を有するヘテロ接合ＴＦＥＴが得られる。
　上述した目的、および、その他の目的、特徴および利点は、以下に述べる好適な実施の形態、および、それに付随する以下の図面によって、さらに明らかになる。
本実施形態の半導体装置の一例を示す断面模式図である。 ＧａＳｂと無歪で格子整合するＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙのｘ、ｙ組成の関係を示す図である。 ＩｎＡｓと無歪で格子整合するＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙのｘ、ｙ組成の関係を示す図である。 ＡｌＳｂと無歪で格子整合するＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙのｘ、ｙ組成の関係を示す図である。 ＧａＳｂと無歪で格子整合するＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙのｘ、ｙ組成の関係を示す図である。 ＩｎＡｓと無歪で格子整合するＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙのｘ、ｙ組成の関係を示す図である。 ＧａＳｂと無歪で格子整合するＩｎＰｘＡｓｙＳｂ１－ｘ－ｙのｘ、ｙ組成の関係を示す図である。 ＩｎＡｓと無歪で格子整合するＩｎＰｘＡｓｙＳｂ１－ｘ－ｙのｘ、ｙ組成の関係を示す図である。 ＡｌＳｂと無歪で格子整合するＩｎＰｘＡｓｙＳｂ１－ｘ－ｙのｘ、ｙ組成の関係を示す図である。 ヘテロ接合ＴＦＥＴのソース、チャネルのバンド設計を示す図である。 Ｎ型チャネルのＩｄ－Ｖｇ特性のΔＥｃ－ｖ依存を示す図である。 ＧａＳｂと無歪で格子整合するＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。 ＩｎＡｓと無歪で格子整合するＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。 ＡｌＳｂと無歪で格子整合するＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。 ＧａＳｂと無歪で格子整合するＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。 ＩｎＡｓと無歪で格子整合するＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。 ＧａＳｂと無歪で格子整合するＩｎＰｘＡｓｙＳｂ１－ｘ－ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。 ＩｎＡｓと無歪で格子整合するＩｎＰｘＡｓｙＳｂ１－ｘ－ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。 ＡｌＳｂと無歪で格子整合するＩｎＰｘＡｓｙＳｂ１－ｘ－ｙのＥｃ、Ｅｖとｘ組成の関係を示す図である。 本実施形態の半導体装置の製造方法の一例を示す工程断面図である。 本実施形態の半導体装置の製造方法の一例を示す工程断面図である。 本実施形態の半導体装置の製造方法の一例を示す工程断面図である。
　以下、本発明のトランジスタおよび当該トランジスタを有する半導体装置の実施形態について図面を用いて説明する。なお、図はあくまで発明の構成を説明するための概略図であり、各部材の大きさ、形状、数、異なる部材の大きさの比率などは図示するものに限定されない。
　図１に、本実施形態の半導体装置が有する縦型ヘテロ接合ＴＦＥＴの断面模式図を示す。図１は、Ｎ型チャネルを示している。図示するように、ソースは高濃度Ｐ＋ＧａＳb領域、チャネルはＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙで形成されている。ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ（チャネル）は、組成ｙを調整することで、任意の組成ｘに対してＧａＳbと格子整合させることができる。そして、本実施形態においては、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ（チャネル）は、ＧａＳｂ（ソース）と格子整合するよう組成ｘ及び組成ｙが調整されている。すなわち、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ（チャネル）と、ＧａＳｂ（ソース）との間には、ミスフィット転位が発生しない。
　格子整合しているとは、積層された２つの結晶層において、その界面を形成するそれぞれの結晶層の面で、格子定数が等しくなっている状態をいう。本発明でソースとチャネルを格子整合させる趣旨は、急峻なスイッチング特性を得るため、ヘテロ接合面にミスフィット転位を形成させないことである。格子定数が異なる２層の結晶層を積層する場合、歪が緩和しない臨界膜厚以下では、格子が歪むことで界面での格子定数が一致し、ミスフィット転位が形成されないことから、当該状態は、本実施形態でいうソースとチャネルが格子整合した状態に含まれる。例えば、本実施形態のチャネルの膜厚は１０ｎｍ以上３００ｎｍ以下、ドレインの膜厚は５０ｎｍ以上３００ｎｍ以下であるが、上記積層膜厚が臨界膜厚以下である、無歪での格子定数差の結晶層のヘテロ接合が、本発明の範囲に含まれる。また、無歪での格子定数差の割合Δａ／ａ（ａは無歪での格子定数、Δａは無歪での格子定数差）が５Ｅ－３以下であれば、格子が歪んだ状態で積層されるが、歪みのバンド構造への影響は小さいため、後述する無歪でのバンドアライメントの設計と同様の設計が可能である。更に格子定数差が大きい場合は、歪みによるバンドアライメントの変化を考慮することで、同様の手法で設計することが可能である。
　また、本実施形態では、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ（チャネル）と、ＧａＳｂ（ソース）とは、タイプII型のバンドアライメントとなっており、ＴＦＥＴ動作に重要なＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙの伝導帯端ＥｃとＧａＳｂの価電子帯端Ｅｖのエネルギー差ΔＥｃ－ｖは、組成ｘ、ｙで調整できる。本実施形態では、ΔＥｃ－ｖが０．２ｅＶ以下、好ましくは０．１５ｅＶ以下、さらに好ましくは０．１ｅＶ以下となるように調整する。また、ΔＥｃ－ｖが０ｅＶより大きく、好ましくはΔＥｃ－ｖのばらつきの標準偏差をσとすると３σ以上、さらに好ましくは６σ以上となるように調整する。タイプII型ヘテロ接合とは、接合を形成する２つの半導体のバンドアライメントにおいて、一方の半導体のＥｃとＥｖのエネルギー位置が、もう一方の半導体のＥｃとＥｖから、それぞれ同じ方向にずれ、かつ２つの半導体のバンドギャップに重なりがある状態の接合のことである。
　本実施形態の構造では、欠陥を発生させず、ΔＥｃ－ｖを所望の値にすることができ、急峻なスイッチング特性を有するヘテロ接合ＴＦＥＴが実現される。
　なお、ヘテロ接合は、上記例の他、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ、ＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙ、ＩｎＰｘＡｓｙＳｂ１－ｘ－ｙの中の何れか２種類の材料で構成することができる。ヘテロ接合を構成する２種類の材料のｘの値は異なっていてもよいし、同じであってもよい。また、ヘテロ接合を構成する２種類の材料のｙの値は異なっていてもよいし、同じであってもよい。例えば、ＧａＳｂとＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙの組み合わせ、ＩｎＡｓとＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙの組み合わせ、ＡｌＳｂとＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙの組み合わせ、ＧａＳｂとＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙの組み合わせ、ＩｎＡｓとＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙの組み合わせ、ＡｌＳｂとＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙの組み合わせ、ＧａＳｂとＩｎＰｘＡｓｙＳｂ１－ｘ－ｙの組み合わせ、ＩｎＡｓとＩｎＰｘＡｓｙＳｂ１－ｘ－ｙの組み合わせ、または、ＡｌＳｂとＩｎＰｘＡｓｙＳｂ１－ｘ－ｙの組み合わせであってもよい。また、ＧａＳｂと格子整合する３元化合物として、ＩｎＡｓ０．９１Ｓｂ０．０９、ＡｌＡｓ０．０８Ｓｂ０．９２、ＩｎＰ０．６３Ｓｂ０．３７があり、ＩｎＡｓと格子整合する３元化合物として、ＧａＡｓ０．０８Ｓｂ０．９２、ＡｌＡｓ０．１６Ｓｂ０．８４、ＩｎＰ０．６９Ｓｂ０．３１があり、ＡｌＳｂと格子整合する３元化合物として、ＩｎＡｓ０．８２Ｓｂ０．１８、Ｇａ０．９Ｉｎ０．１Ｓｂ、ＩｎＰ０．５６Ｓｂ０．４４があり、これらと、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ、ＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙ、ＩｎＰｘＡｓｙＳｂ１－ｘ－ｙとの組み合わせであってもよい。なお、これらの組み合わせに限定されない。但し、課題の欄で説明した様に、格子定数を基板に用いる材料の値にした方が、格子緩和バッファが不要なことから、格子定数の制御性が高く、歪導入によるバンドアライメント変調の影響が抑制され、ΔＥｃ－ｖを高精度に制御できるという利点がある。
　次に、本実施形態の半導体装置の製造方法、及び、トランジスタの製造方法について説明する。いずれの製造方法も、格子整合した材料により形成されたヘテロ接合からなるトンネル障壁を含むトランジスタを設計する工程を有する。
　当該工程では、格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、第１の材料の伝導帯端と第２の材料の価電子帯端のエネルギー差を連続的に変化させ、第１の材料の伝導帯端と第２の材料の価電子帯端のエネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計する。以下、詳細に説明する。
　非特許文献１に記載されている通り、Vegard則により、任意の（ｘ、ｙ）の組の４元化合物の格子定数を求めることができ（非特許文献１に記載の式（１）参照）、格子整合させる材料の格子定数を与えれば、ｘとｙの関係式を求めることができる。
　図２乃至９に、ＧａＳｂ、ＩｎＡｓ及びＡｌＳｂ各々と無歪で格子整合するＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ、ＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙ、又は、ＩｎＰｘＡｓｙＳｂ１－ｘ－ｙのｘ、ｙ組成の関係を示す。ここで無歪で格子整合するとは、界面を形成するそれぞれの結晶層の面で、無歪状態の格子定数が等しくなっていることを意味する。当該ｘ、ｙ組成の関係は、Vegard則により求めた。本実施形態では、このような関係に基づき、ｘ及びｙの値を調整することで、特にＧａＳｂ基板、ＩｎＡｓ基板及びＡｌＳｂ基板と、格子整合した材料により形成されたヘテロ接合を実現する。
　ここで、ｘ及びｙの値の調整について一例を説明する。
　まず、図１０を用いて、ヘテロ接合ＴＦＥＴでのバンド設計について説明する。図１０（ａ）、（ｂ）はＮ型チャネル、図１０（ｃ）、（ｄ）はＰ型チャネルを示す。また、図１０（ａ）、（ｃ）は、ソース、チャネル、ドレインを接続しない材料そのもののＥｃ、Ｅｖ（従って、Ｅｃは電子親和力Ｘ、ＥｖはＸ＋バンドギャップＥｇとなる）、図１０（ｂ）、（ｄ）は、それらを接続したデバイス構造でのＥｃ、Ｅｖのエネルギー位置を示す。ここで、Ｅｆはフェルミエネルギーを示す。図１０（ｂ）、（ｄ）は、ドレイン－ソース間に電圧Ｖｄｓを印加し、ゲート電圧にオン電圧を印加した状態とオフ電圧を印加した状態をそれぞれ示す。
　ここで重要な特性値が、ソースとチャネルの伝導帯端エネルギーＥｃと価電子帯端エネルギーＥｖの差ΔＥｃ－ｖである。ΔＥｃ－ｖは、Ｎ型チャネルの場合はソースのＥｖとチャネルのＥｃの差となり、Ｐ型チャネルの場合はチャネルのＥｖとソースのＥｃの差となる。ここでΔＥｃ－ｖの値は、Ｎ型チャネル、Ｐ型チャネルとも、図１０の状態のタイプII型の時に正とする。
　ゲート電圧にしきい値電圧を越える電圧を印加したオン状態（実線）では、図１０の矢印で示したトンネルが発生し、そのトンネル電流を、ゲート電圧で制御する。一方、ゲート電圧にしきい値電圧を下回る電圧を印加したオフ状態（点線）では、このようなトンネルは発生しない。白抜きの丸印は正孔を、黒塗りの丸印は電子を示し、Ｎ型チャネルの場合は、ソースの価電子帯の電子が、チャネルの伝導帯にトンネルする（ソースの価電子帯には正孔が形成される）ことを表している。
　図１１にＮ型チャネルのＩｄ－Ｖｇ特性を示すが、ΔＥｃ－ｖが０．０８ｅＶの方が０．１６ｅＶよりも、ドレイン電流Ｉｄが大きくなっている。これは、ΔＥｃ－ｖが大きいほどしきい値電圧Ｖｔが大きく、しきい値印加時点で、チャネルと接するソースのバンドの曲がりが大きくなるため、ソース－ドレイン間電圧Ｖｄｓの内チャネルに配分される電位差が小さくなっており、Ｖｇ＞Ｖｔでのゲート電圧に対するチャネル電位の変化が小さくなるためと考えられる。つまり、しきい値印加時点では、トンネル距離は同じであるが、Ｖｇ＞ＶｔではＶｇ－Ｖｔが同じでも、ΔＥｃ－ｖが小さい方がチャネル電位の変化が大きく、トンネル距離が小さいため、ドレイン電流が高くなる。ΔＥｃ－ｖは小さい方が、ドレイン電流が大きくなるが、ΔＥｃ－ｖが負になると、タイプIII型ヘテロ接合となり、障壁がなくなり、トンネル接合ではなくなるので、ΔＥｃ－ｖのばらつきも考慮して、ばらついてもΔＥｃ－ｖが正となるように、最適なΔＥｃ－ｖを設計する必要がある。従って、ΔＥｃ－ｖは任意の所望の値に設計出来ることが望まれる。本実施形態では、ΔＥｃ－ｖが０．２ｅＶ以下、好ましくは０．１５ｅＶ以下、さらに好ましくは０．１ｅＶ以下となるように設計する。また、ΔＥｃ－ｖが０ｅＶより大きく、好ましくはΔＥｃ－ｖのばらつきの標準偏差をσとすると３σ以上、さらに好ましくは６σ以上となるように設計する。
　図１２乃至１９に、ＧａＳｂ、ＩｎＡｓ及びＡｌＳｂと無歪で格子整合するＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ、ＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙ、及び、ＩｎＰｘＡｓｙＳｂ１－ｘ－ｙにおける、ｘ組成とＥｃ（電子親和力Ｘ）、Ｅｖ（Ｅｇ＋Ｘ）の関係をそれぞれ示す。ここで、Ｅｃ、Ｅｖは真空準位からのエネルギーの値として示し、図面上ＥｃがＥｖの上に来る軸の向きで示してある。これらの材料のＥｃ、Ｅｖの図の左右にある図は、ＧａＳｂまたはＩｎＡｓまたはＡｌＳｂと無歪で格子整合する２元および３元化合物の一例のＥｃ、Ｅｖを示す図である。図１２及び図１３に示したＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙは、文献値（非特許文献３参照）を表示しているが、図１４乃至図１９に示したＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ、ＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙ、及び、ＩｎＰｘＡｓｙＳｂ１－ｘ－ｙは、図４乃至９で示した線の両端の材料（図中黒丸で示した、名称を記載した化合物）の、Ｅｃ、Ｅｖを内挿した線を示している。
　まず、Ｎ型チャネルの場合を説明する。図１２に示す例の場合、ＧａＳｂとＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ（０．１＜ｘ＜０．６）はタイプII型のヘテロ接合を形成し、Ｎ型チャネルのそれぞれソースとチャネルに使用出来る。高いドレイン電流を得るために、例えばΔＥｃ－ｖ＝０．１ｅＶとするには、ｘ＝０．２３が良いことになる。また、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ（ｘ＞０．６）のＥｖはＧａＳｂのＥｖと同程度であるので、これをソースにすることもできる。一方、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ（０＜ｘ＜０．４）とＩｎＡｓ０．９１Ｓｂ０．０９がタイプII型のヘテロ接合を形成し、それぞれソースとチャネルに使用できる。高いドレイン電流を得るために、例えばΔＥｃ－ｖ＝０．１ｅＶとするためには、ｘ＝０．２３が良いことになる。ｘ≧０．８を除き、少しだけ異なるｘ組成同士はタイプII型のヘテロ接合となるので、タイプII型を形成するだけなら、ソースとチャネルのｘ組成の組は無限に存在する。但し、高いドレイン電流を得るために、例えばΔＥｃ－ｖ＝０．１ｅＶとするためには、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ（ｘ≧０．２３）をソースにすれば、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙをチャネルにできる組成ｘの範囲が存在する。このｘ＝０．２３は、Ｅｃの最大値（ｘ＝０でのＥｃ）＋０．１ｅＶに一致するＥｖを有する組成ｘとして求められる。この組成ｘの範囲は、当然、ΔＥｃ－ｖの設計値に依存する。
　図１２は無歪の場合を示しているが、歪み量が小さい場合は、無歪と同様の設計をすることが可能である。無歪での格子定数をa、無歪での格子定数差をΔaとすると、格子定数差の割合Δａ／ａが５Ｅ－３以下であれば、格子が歪んだ状態で積層されるが、歪みのバンド構造への影響は小さいため、無歪と同様のバンド設計が可能である。更に格子定数差が大きい場合は、歪みによるバンドアライメントの変化を考慮することで、同様の手法で設計することが可能である。
　一方、P型チャネルの場合には、ソースとチャネルの材料が、上述のＮ型チャネルの場合と逆になる。ＩｎＡｓまたはＡｌＳｂと無歪で格子整合するＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙの場合（図１３及び図１４参照）は、同様であるので、説明を省略する。
　ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙと異なり、ＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙとＩｎＰｘＡｓｙＳｂ１－ｘ－ｙは、ＥｃとＥｖのｘ組成に対する傾きが互いに逆になるので、少しだけｘ組成の異なるものの組合せはタイプI型のヘテロ接合となる。従って、ＧａＳｂと無歪で格子整合するＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙの場合（図１５参照）、タイプII型となる組合せは、一例としてＩｎＡｓ０．９１Ｓｂ０．０９とＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙ（０．２＜ｘ＜０．８９）がある。高いドレイン電流を得るために、例えばΔＥｃ－ｖ＝０．１ｅＶとするためには、ＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙ（ｘ＝０．４３）となる。このｘ組成の値は、当然、ΔＥｃ－ｖの設計値に依存するが、前述した通り、Ｅｃ、Ｅｖの図面は単純な内挿であり、実際とは異なっている可能性があるため、あくまでｘ組成の値は参考値である。Ｎ型チャネルの場合には、ＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙ（０．２＜ｘ＜０．８９）をソースとし、ＩｎＡｓ０．９１Ｓｂ０．０９をチャネルとする。Ｐ型チャネルの場合には、ソースとチャネルの材料が、Ｎ型チャネルの場合と逆になる。なお、ＩｎＡｓと無歪で格子整合するＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙの場合（図１６参照）は、同様であるので、説明を省略する。
　一方、ＧａＳｂと無歪で格子整合するＩｎＰｘＡｓｙＳｂ１－ｘ－ｙの場合（図１７参照）、タイプII型となる組合せは、一例としてＧａＳｂとＩｎＰｘＡｓｙＳｂ１－ｘ－ｙ（０．１３＜ｘ＜０．６３）がある。高いドレイン電流を得るために、例えばΔＥｃ－ｖ＝０．１ｅＶとするためには、ＩｎＰｘＡｓｙＳｂ１－ｘ－ｙ（ｘ＝０．２８）となる。このｘ組成の値は、当然、ΔＥｃ－ｖの設計値に依存するが、前述した通り、Ｅｃ、Ｅｖの図面は単純な内挿であり、実際とは異なっている可能性があるため、あくまでｘ組成の値は参考値である。Ｎ型チャネルの場合には、ＧａＳｂをソースとし、ＩｎＰｘＡｓｙＳｂ１－ｘ－ｙ（０．１３＜ｘ＜０．６３）をチャネルとする。Ｐ型チャネルの場合には、ソースとチャネルの材料が、Ｎ型チャネルの場合と逆になる。なお、ＩｎＡｓまたはＡｌＳｂと無歪で格子整合するＩｎＰｘＡｓｙＳｂ１－ｘ－ｙの場合（図１８及び図１９参照）は、同様であるので、説明を省略する。
　また、図１２、１５、１７に示したＧａＳｂと無歪で格子整合する、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ、ＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙ、ＩｎＰｘＡｓｙＳｂ１－ｘ－ｙの内、任意の２種類の材料をヘテロ接合に用いることも可能であり、図１３、１６、１８に示したＩｎＡｓと無歪で格子整合する、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ、ＡｌｘＧａ１－ｘＡｓｙＳｂ１－ｙ、ＩｎＰｘＡｓｙＳｂ１－ｘ－ｙの内、任意の２種類の材料をヘテロ接合に用いることも可能であり、図１４、１９に示したＡｌＳｂと無歪で格子整合する、ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ、ＩｎＰｘＡｓｙＳｂ１－ｘ－ｙの内、任意の２種類の材料をヘテロ接合に用いることも可能である。これらの材料は、全てＧａＳｂ又はＩｎＡｓ又はＡｌＳｂと格子整合するので、それらを用いたヘテロ接合にはミスフィット転位等の欠陥が形成されない。これらのヘテロ接合をタイプII型にする設計方法や、所望のΔＥｃ－ｖの値にする設計方法は、図１２乃至１９を用いて説明した方法と同様であるので、説明を省略する。
　以下、図２０乃至２２を参照して、本実施形態の半導体装置の製造方法に含まれるトランジスタ製造工程の流れの一例（Ｎ型チャネル）を説明する。
　まず、ドーピング制御したエピタキシャル成長法により、図２０に示す様に、ＧａＳｂ基板上に、順に、３００～５００ｎｍ程度のＧａＳｂバッファ領域、ソースとなる５０～３００ｎｍ程度のＰ＋ＧａＳｂ領域、チャネルとなる１０～３００ｎｍ程度のノンドープＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ領域、ドレインとなる５０～３００ｎｍ程度のＮ＋ＧａｘＩｎ１－ｘＡｓｙＳｂ１－ｙ領域を形成する。結晶成長方法としては、有機金属化学気相エピタキシー法（ＭＯＶＰＥ）や分子線エピタキシー法（ＭＢＥ）が用いられる。ｘ、ｙ組成の値は、Ｇａ、Ｉｎ、Ａｓ、Ｓｂ各元素の原料のフラックスの比率で制御し、ドーピング量はドーパント原料と各元素原料のフラックス比で制御する。
　次に、図２１に示す様に、ドライエッチング又はウェットエッチングにより、メサ構造を形成した後、ゲート絶縁膜として５ｎｍ程度のＡｌ２Ｏ３膜を原子層堆積法（ＡＬＤ）で形成し、次いで、ゲート電極として１００ｎｍ程度のＴｉＮをスパッタ法で形成した後、リソグラフィ法とドライエッチング法で、ゲート電極をパターニングする。
　次に、図２２に示す様に、層間膜として２００ｎｍ程度のＳｉＯ２膜を化学気相成長法（ＣＶＤ）で形成した後、リソグラフィ法とドライエッチング法で、ソース領域とドレイン領域にコンタクトを開口する。次いで、金属をスパッタ法で堆積し、リソグラフィ法とドライエッチング法で、ソース電極とドレイン電極を形成する。
　その他のヘテロ接合からなるトンネル障壁を含むトランジスタを有する半導体装置の製造方法は、上記と同様にして実現できる。なお、基板としては、ＧａＳｂと格子整合するヘテロ接合の場合にはＧａＳｂ基板を、ＩｎＡｓと格子整合するヘテロ接合の場合にはＩｎＡｓ基板を、ＡｌＳｂと格子整合するヘテロ接合の場合にはＡｌＳｂ基板をそれぞれ用いることができる。２元III－Ｖ族化合物基板と格子整合させることで、基板とヘテロエピタキシャル層との間に、格子緩和バッファ層を形成する必要がなく、格子定数の制御性が良く、プロセスが簡単なことから、高い歩留りと低コストで製造できる利点がある。
　なお、上記実施形態では、タイプII型ヘテロ接合からなるトンネル障壁を含むトランジスタ、及び、当該トランジスタを有する半導体装置を説明したが、本実施形態は、その他、タイプI型ヘテロ接合からなるトンネル障壁を含むトランジスタ、及び、当該トランジスタを有する半導体装置とすることもできる。本発明で重要な点は、ソースとチャネル間の価電子帯端と伝導帯端のエネルギー差ΔＥｃ－ｖを所望の値に設計することであり、その設計ができればタイプIであるかタイプIIであるかは関係がないからである。この製造方法は、上述したタイプII型ヘテロ接合からなるトンネル障壁を含むトランジスタ、及び、当該トランジスタを有する半導体装置の製造方法に準じて実現できる。
　この出願は、２０１２年５月３１日に出願された日本特許出願特願２０１２－１２４９０１号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (10)

  1. 　格子整合した第１の材料及び第２の材料により形成されたヘテロ接合からなり、キャリアが前記第１の材料の伝導帯と、前記第２の材料の価電子帯の間でトンネルするトンネル障壁を含み、前記第１の材料の伝導帯端Ｅｃと、前記第２の材料の価電子帯端Ｅｖのエネルギー差ΔＥｃ－ｖは、０．２ｅＶ以下であるトランジスタを有する半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１の材料及び前記第２の材料の格子定数が、ＧａＳｂ、ＩｎＡｓ又はＡｌＳｂと一致する半導体装置。
  3. 　請求項１または２に記載の半導体装置において、
    　前記ヘテロ接合が、Ｇａｘ１Ｉｎ１－ｘ１Ａｓｙ１Ｓｂ１－ｙ１、Ａｌｘ２Ｇａ１－ｘ２Ａｓｙ２Ｓｂ１－ｙ２、ＩｎＰｘ３Ａｓｙ３Ｓｂ１－ｘ３－ｙ３の中の何れか２種類の材料で構成されている半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記第１の材料はＧａＳｂ、ＩｎＡｓ又はＡｌＳｂであり、前記第２の材料は前記第１の材料と格子定数が一致する半導体装置。
  5. 　格子整合した第１の材料及び第２の材料により形成されたヘテロ接合からなり、キャリアが前記第１の材料の伝導帯と、前記第２の材料の価電子帯の間でトンネルするトンネル障壁を含み、前記第１の材料の伝導帯端Ｅｃと、前記第２の材料の価電子帯端Ｅｖのエネルギー差ΔＥｃ－ｖは、０．２ｅＶ以下であるトランジスタ。
  6. 　請求項５に記載のトランジスタにおいて、
    　前記第１の材料及び前記第２の材料の格子定数が、ＧａＳｂ、ＩｎＡｓ又はＡｌＳｂと一致するトランジスタ。
  7. 　請求項５または６に記載のトランジスタにおいて、
    　前記ヘテロ接合が、Ｇａｘ１Ｉｎ１－ｘ１Ａｓｙ１Ｓｂ１－ｙ１、Ａｌｘ２Ｇａ１－ｘ２Ａｓｙ２Ｓｂ１－ｙ２、ＩｎＰｘ３Ａｓｙ３Ｓｂ１－ｘ３－ｙ３の中の何れか２種類の材料で構成されているトランジスタ。
  8. 　請求項７に記載のトランジスタにおいて、
    　前記第１の材料はＧａＳｂ、ＩｎＡｓ又はＡｌＳｂであり、前記第２の材料は前記第１の材料と格子定数が一致するトランジスタ。
  9. 　格子整合した材料により形成されたヘテロ接合からなるトンネル障壁を含むトランジスタを設計する工程を有し、
    　前記工程では、格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差を連続的に変化させ、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計する半導体装置の製造方法。
  10. 　格子整合した材料により形成されたヘテロ接合からなるトンネル障壁を含むトランジスタを設計する工程を有し、
    　前記工程では、格子定数が一致する第１の材料と第２の材料の少なくとも一方の材料の組成を調整することにより、格子定数を一定に保ったまま、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差を連続的に変化させ、前記第１の材料の伝導帯端と前記第２の材料の価電子帯端のエネルギー差が所定の値となるヘテロ接合からなるトンネル障壁を含むトランジスタを設計するトランジスタの製造方法。
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