JP2011199981A - 信号送受信制御回路と2次電池保護回路 - Google Patents
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Abstract
【課題】複数の直列2次電池の出力電圧変動を監視、保護する。
【解決手段】送信回路側には、送信回路からゲートに入力されるロー信号でオンする送信側PMOSTr5と、ゲートが送信側PMOSTr5のゲートにドレインが送信側PMOSTr5のドレインに接続され、ソースが接地(VSS1)され、送信回路からゲートに入力されるハイ信号でオンする送信側NMOSTr6と、この送信側NMOSTr6およびPMOSTr5のドレインに接続された送信端子Doutとを設け、受信回路側には、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDにドレインが基準電圧Vctlに接続され、ソースが接地(VSS2)された受信側NMOSTr4と、この受信側NMOSTr4と基準電圧Vctlとの間に接続された抵抗3と、この抵抗3と受信側NMOSTr4間に接続された出力端子Vout1とを設ける。
【選択図】図1
【解決手段】送信回路側には、送信回路からゲートに入力されるロー信号でオンする送信側PMOSTr5と、ゲートが送信側PMOSTr5のゲートにドレインが送信側PMOSTr5のドレインに接続され、ソースが接地(VSS1)され、送信回路からゲートに入力されるハイ信号でオンする送信側NMOSTr6と、この送信側NMOSTr6およびPMOSTr5のドレインに接続された送信端子Doutとを設け、受信回路側には、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDにドレインが基準電圧Vctlに接続され、ソースが接地(VSS2)された受信側NMOSTr4と、この受信側NMOSTr4と基準電圧Vctlとの間に接続された抵抗3と、この抵抗3と受信側NMOSTr4間に接続された出力端子Vout1とを設ける。
【選択図】図1
Description
本発明は、2つの半導体装置間での信号の送受信制御を行う技術に係り、特に、複数の2次電池を直列接続してなる電池パック(セルパック)を過充電や過放電などから保護する2次電池保護回路に設けられ、それぞれ複数電池からなる各ブロックにおける複数電池の出力電圧変動を監視する各保護IC間での信号の送受信を効率的に行うのに好適な技術に関するものである。
近年、急激に需要が伸びている携帯型電子機器には、その電源として二次電池(バッテリ、セル)が用いられている。二次電池のなかでも、リチウムイオン二次電池は、軽量で高エネルギー密度を有することから主流となっている。二次電池は、過充電、過放電などにより劣化することから、過充電や過放電から二次電池を保護する保護回路が用いられている。リチウムイオン二次電池は、特に過充電や過放電に弱いため、多くの場合に保護回路を備えることが必須となる。
携帯型電子機器のなかでも、ノートパソコンなどには、複数の電池を直列接続したモジュールを並列接続した電池パックが用いられている。電池パックにリチウムイオン二次電池を用いる場合には、直列接続された全ての電池を保護回路で監視する必要がある。
例えば、特許文献1(特開2000−354335号公報)には、直列接続された複数の電池の各々に保護回路を並列に接続して、過充電や過放電から電池を保護する技術が記載されている。
しかし、この特許文献1に記載の技術によれば、全ての電池の保護回路からの出力を統合するためのフォトカプラやFET(電界効果トランジスタ)が必要となる。従って、回路構造が煩雑になり、コストも高くなるという問題がある。
このような問題を解決し、いかなる個数の電池を直列接続した場合にも対応できる多直用の保護ICを提供することを目的とした技術が、特許文献2(特許4080408号公報)に記載されている。
この特許文献2に記載の技術では、多直電池を複数電池からなる複数のブロックに分け、各ブロック毎に当該ブロックにおける複数電池の出力電圧変動を監視する保護ICを設け、この保護ICは、ブロック内の各電池の電圧を監視する検出回路と、この検出回路から出される信号を外部に出力する出力端子Aと、別の保護ICと接続するための接続端子B、および出力端子Aと接続端子Bとの間を接続する出力回路を具備し、さらに、この出力回路は、電流源とトランジスタを有すると共に、検出回路の出力に応じて、出力端子Aと接続端子Bとの間の電気的な状態を変化させる機能、ならびに、別の保護ICから接続端子Bに入力された信号を出力端子Aに伝達する機能を有し、そして、電流源は検出回路の出力によりオン・オフされ、電流源の電流出力は出力端子に直接伝達され、さらに、トランジスタのソースおよびドレインの一方が出力端子に、他方が接続端子に接続されて、各保護ICの検出結果端子をカスケード接続する構成としている。これにより、最終端の保護ICの出力を基に、全てのブロックにおける複数電池を対象とする過充電・過放電等の検出が可能となる。
しかし、この特許文献2の技術では、例えば、2つの電池セルを直列に繋げ2つの保護ICで保護する場合、一方のセルのCout/Dout端子(充放電制御信号発信端子)から、CTLC/CTLD端子(充放電制御信号発信端子)へ信号を伝達する際に、最大で電池セル2つ分の電圧が内部の素子に印加されることから、その電圧に耐えうる高耐圧素子を使わなければならなくなり、プロセスコストやレイアウト面積の増大に繋がってしまうという問題がある。
このような、耐圧問題に対処する技術が、例えば、特許文献3(特開2009−17732号公報)や特許文献4(特開2009−195100号公報)において記載されているが、これらの技術により耐圧の問題をクリアしても、一方のセルのCout/Dout端子(充放電制御信号発信端子)から、CTLC/CTLD端子(充放電制御信号発信端子)へ電流が流れてしまう。
この電流を少なく抑えるためには、外付けの抵抗素子を使用するか、IC内部に高抵抗素子を配置することが必要となり、前者の外付けの抵抗素子を使用する場合には、部品のコスト増や実装面積増大につながり、後者のIC内部に高抵抗素子を配置する場合は、レイアウト面積の増大に繋がってしまう。
解決しようとする問題点は、従来の技術では、高耐圧素子を使うことなく、かつ、保護回路間で電流を流すことなく複数の電池セルを保護する回路を実現することができない点である。
本発明の目的は、これら従来技術の課題を解決し、例えば、プロセスコストやレイアウト面積の増大、および、部品のコスト増や実装面積増大を抑えた2次電池保護回路を提供することである。
上記目的を達成するため、本発明の第1の回路から出力された信号を第2の回路に伝達する信号送受信制御回路では、信号送信側の第1の回路側に、第1の回路からゲートに入力されるロー信号でオンする送信側PMOSトランジスタ(第1のMOSトランジスタ)と、ゲートが送信側PMOSトランジスタのゲートに、ドレインが送信側PMOSトランジスタのドレインに接続され、ソースが接地され、第1の回路からゲートに入力されるハイ信号でオンする送信側NMOSトランジスタ(第2のMOSトランジスタ)と、この送信側NMOSトランジスタおよびPMOSトランジスタのドレインに接続された送信端子とを設け、信号受信側の第2の回路側には、送信端子に接続された受信端子と、ゲートが受信端子にドレインが基準電圧源に接続され、ソースが接地された受信側NMOSトランジスタ(第3のMOSトランジスタ)と、この受信側NMOSトランジスタと基準電圧源との間に接続された抵抗手段と、この抵抗手段と受信側NMOSトランジスタ間に接続された出力端子とを設けた構成とする。あるいは、信号送信側の第1の回路側に、第1の回路からゲートに入力されるロー信号でオンする送信側PMOSトランジスタ(第1のMOSトランジスタ)と、ゲートが送信側PMOSトランジスタのゲートに、ドレインが送信側PMOSトランジスタのドレインに接続され、ソースが接地され、第1の回路からゲートに入力されるハイ信号でオンする送信側NMOSトランジスタ(第2のMOSトランジスタ)と、この送信側NMOSトランジスタおよび送信側PMOSトランジスタのドレインに接続された送信端子とを設け、信号受信側の第2の回路側には、送信端子に接続された受信端子と、ゲートが受信端子に、ドレインが基準電圧源に接続された受信側PMOSトランジスタ(第3のMOSトランジスタ)と、この受信側PMOSトランジスタと基準電圧源との間に接続された抵抗手段と、この抵抗手段と受信側PMOSトランジスタ間に接続された出力端子とを設けた構成とする。
本発明によれば、例えば、高耐圧素子を使うことなく、かつ、保護回路間で電流を流すことなく複数の電池セルを保護する回路を実現することができ、2次電池保護回路に関しての、プロセスコストやレイアウト面積の増大、および、部品のコスト増や実装面積増大を抑えることが可能である。
以下、図を用いて本発明を実施するための形態例を説明する。まず、図1を用いて実施例1を説明し、以下同様に、図2〜図10を用いて実施例2〜10を説明する。
尚、各図1〜図10において示す各構成要素は、前述の特許文献2に記載の、複数の2次電池を直列接続してなる電池パックにおいて、それぞれ複数電池からなる各ブロックにおける複数電池の出力電圧変動を監視する、それぞれの入出力信号端子がカスケード接続され、最終段の出力を基に、全てのブロックにおける複数電池を対象とする過充電・過放電等の検出を行う2次電池保護回路に設けられるものである。
また、本例では、過放電時の信号処理を例に説明する。
<実施例1>まず、図1を用いて、本発明に係る構成の実施例1を説明する。
図1の(a)において、1は内部基準電圧発生回路、2は内部放電制御信号出力回路、3は抵抗、4,6はNMOSトランジスタ、5はPMOSトランジスタ、CLTDは受信端子、Doutは送信端子である。
内部放電制御信号出力回路2とPMOSトランジスタ5とNMOSトランジスタ6および送信端子Doutは、過放電の検出を通知する信号を送信する側の保護ICに設けられ、内部基準電圧発生回路1と抵抗3およびはNMOSトランジスタ4と受信端子CLTDは、過放電の検出通知信号を受信する側の保護ICに設けられる。
このように、送信する側の保護IC(本発明の第1の回路)から出力された信号を受信する側の保護IC(本発明の第2の回路)に伝達する信号送受信制御回路において、送信する側の保護ICには、送信側保護ICの内部放電制御信号出力回路2からゲートに入力されるロー信号でオンする送信側のPMOSトランジスタ5と、ゲートがPMOSトランジスタ5のゲートにドレインがPMOSトランジスタ5のドレインに接続され、ソースが接地され、送信側保護ICの内部放電制御信号出力回路2からゲートに入力されるハイ信号でオンする送信側のNMOSトランジスタ6と、このNMOSトランジスタ6およびPMOSトランジスタ5のドレインに接続された送信端子Doutとを設け、受信する側の保護ICには、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDにドレインが内部基準電圧発生回路1で発生される基準電圧Vctlに接続され、ソースが接地された受信側のNMOSトランジスタ4と、このNMOSトランジスタ4と基準電圧Vctlとの間に接続された抵抗3と、この抵抗3とNMOSトランジスタ4間に接続された出力端子Vout1とを設けた構成となっている。
以下、このような構成において、図中下側の保護IC(以下、単に、下のICと記載)で検出した過放電状態を、図中上側の保護IC(以下、単に、上のICと記載)に伝送する場合を例に動作説明を行う。
下のICによって電圧を監視している電池セルが通常状態であるとき、内部放電制御信号出力回路2は“H”信号を出力し、PMOSトランジスタ5がオフ、NMOSトランジスタ6がオンとなり、送信端子DoutはNMOSトランジスタ6を介して接地電圧VSS1に接続され、送信端子Doutは”L”となる。
これに対して、下のICによって電圧を監視している電池セルが過放電状態であるとき、内部放電制御信号出力回路2は“L”信号を出力し、PMOSトランジスタ5がオン、NMOSトランジスタ6がオフとなり、送信端子DoutはMOSトランジスタ5を介して電圧VDD1に接続され、送信端子Doutは”H”となる。
このようにして、下のICの送信端子Doutから出力された信号は、上のICの受信端子CTLDに入力され、送信端子Dout=が”L”の場合、NMOSトランジスタ4がオフし、送信端子Doutが”H”であれば、NMOSトランジスタ4がオンする。
下のICからの信号を受信する上のICにおいて、NMOSトランジスタ4は、ソースとバックゲートがVSS2(=VDD1)であり、ドレインは、上のIC内の内部基準電圧発生回路1で生成する基準電圧VctlからVSS2の間でのみスイングする。
その結果、図1の(b)に示すように、送信端子Doutが”L”の場合、受信端子CTLDが受信する信号の電圧はVSS1であり、出力端子Vout1はVctlとなり、送信端子Doutが”H”の場合、受信端子CTLDが受信する信号の電圧はVDD1であり、出力端子Vout1はVSS2となる。
このように、下のICの送信端子Doutから”L”信号(=VSS1電圧)が、上のICの受信端子CTLDを介してトランジスタ4のゲートに入力された場合、電圧が最大となるゲートとドレイン間においても、その電圧はVDD1+Vctl程度で抑えられる。
また、基準電圧Vctlは、後段の回路を駆動するのに必要な電圧が確保されておればよく、1〜2V程度で十分である。
この構成により、受信端子CTLDに使われる素子の耐圧は高々最大電池電圧+2V程度あれば十分である。
また、下のICからの信号は上のICのMOSトランジスタ4のゲートで受信しており、このことにより、下のICと上のICの2つのIC間に電流を流すことなく信号の伝達が可能である。
このように、電流を流さないことから、外部ないし内部に抵抗素子を用いて電流制限を行う必要が無いため、外付けの部品の使用やレイアウト面積の増大によるコストアップを抑えることができる。
尚、本実施例1は、過放電状態の伝達を例に記載したが、同様の構成で、過充電状態の伝達なども行うことが可能である。
<実施例2>次に、図2を用いて、本発明に係る構成の実施例2を説明する。
本実施例2は、上述の実施例1における上のICから下のICに信号を伝送するように構成を変更したものである。
すなわち、図2の(a)においては、21が内部基準電圧発生回路、22が内部放電制御信号出力回路、23が抵抗、24,25がPMOSトランジスタ、26がNMOSトランジスタ、CLTDが受信端子、Doutが送信端子である。
内部放電制御信号出力回路22とPMOSトランジスタ25とNMOSトランジスタ26および送信端子Doutは、過放電の検出を通知する信号を送信する側の保護ICに設けられ、内部基準電圧発生回路21と抵抗23およびPMOSトランジスタ24と受信端子CLTDは、過放電の検出通知信号を受信する側の保護ICに設けられる。
このように、送信する側の保護IC(本発明の第1の回路)から出力された信号を受信する側の保護IC(本発明の第2の回路)に伝達する信号送受信制御回路において、送信する側の保護ICには、送信側保護ICの内部放電制御信号出力回路22からゲートに入力されるロー信号でオンする送信側のPMOSトランジスタ25と、ゲートがPMOSトランジスタ25のゲートにドレインがPMOSトランジスタ25のドレインに接続され、ソースが接地され、送信側保護ICの内部放電制御信号出力回路22からゲートに入力されるハイ信号でオンする送信側のNMOSトランジスタ26と、このNMOSトランジスタ26およびPMOSトランジスタ25のドレインに接続された送信端子Doutとを設け、受信する側の保護ICには、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDにドレインが内部基準電圧発生回路21で発生される基準電圧Vctlに接続された受信側のPMOSトランジスタ24と、このPMOSトランジスタ24と基準電圧Vctlとの間に接続された抵抗23と、この抵抗23とPMOSトランジスタ24間に接続された出力端子Vout1とを設けた構成となっている。
以下、このような構成において、図中上側の保護IC(以下、単に、上のICと記載)で検出した過放電状態を、図中下側の保護IC(以下、単に、下のICと記載)に伝送する場合を例に動作説明を行う。
上のICによって電圧を監視している電池セルが通常状態であるとき、内部放電制御信号出力回路22は“H”信号を出力し、PMOSトランジスタ25がオフ、NMOSトランジスタ26がオンとなり、送信端子DoutはNMOSトランジスタ26を介して接地電圧VSS2に接続され、送信端子Doutからは”L”が出力される。
これに対して、上のICによって電圧を監視している電池セルが過放電状態であるとき、内部放電制御信号出力回路22は“L”信号を出力し、PMOSトランジスタ25がオン、NMOSトランジスタ26がオフとなり、送信端子DoutはPMOSトランジスタ25を介して電圧VDD2に接続され、送信端子Doutからは”H”が出力される。
このようにして、上のICの送信端子Doutから出力された信号は、下のICの受信端子CTLDに入力され、送信端子Doutが”L”の場合、PMOSトランジスタ24がオンし、送信端子Doutが”H”であれば、PMOSトランジスタ24がオフする。
上のICからの信号を受信する下のICにおいて、PMOSトランジスタ24は、ソースとバックゲートがVDD1であり、ドレインは、下のIC内の内部基準電圧発生回路21で生成する基準電圧VctlからVDD1の間でのみスイングする。
その結果、図2の(b)に示すように、送信端子Doutが”L”の場合、受信端子CTLDが受信する信号の電圧はVSS2であり、出力端子Vout1はVDD1となり、送信端子Doutが”H”の場合、受信端子CTLDが受信する信号の電圧はVDDであり、出力端子Vout1はVctlとなる。
このように、上のICの送信端子Doutから”L”信号(=VSS2電圧)が、下のICの受信端子CTLDを介してPMOSトランジスタ24のゲートに入力された場合、電圧が最大となるゲートとドレイン間においても、その電圧はVDD2-VDD1+Vctl程度で抑えられる。
また、基準電圧Vctlは、後段の回路を駆動するのに必要な電圧が確保されておればよく、1〜2V程度で十分である。
この構成により、受信端子CTLDに使われる素子の耐圧は高々最大電池電圧+2V程度あれば十分である。
また、上のICからの信号は下のICのPMOSトランジスタ24のゲートで受信しており、このことにより、上のICと下のICの2つのIC間に電流を流すことなく信号の伝達が可能である。
このように、電流を流さないことから、外部ないし内部に抵抗素子を用いて電流制限を行う必要が無いため、外付けの部品の使用やレイアウト面積の増大によるコストアップを抑えることができる。
<実施例3>次に、図3を用いて、本発明に係る構成の実施例3を説明する。
本実施例3は、上述の図1で示した実施例1での上の保護ICにおける信号受信トランジスタを2系統にしたものである。
図3の(a)において、31は内部基準電圧発生回路、32は内部放電制御信号出力回路、33,38は抵抗、34,36はNMOSトランジスタ、35,37はPMOSトランジスタ、CLTDは受信端子、Doutは送信端子である。
内部放電制御信号出力回路32とPMOSトランジスタ35とNMOSトランジスタ36および送信端子Doutは、過放電の検出を通知する信号を送信する側の保護ICに設けられ、内部基準電圧発生回路31と抵抗33,38およびはNMOSトランジスタ34とPMOSトランジスタ37と受信端子CLTDは、過放電の検出通知信号を受信する側の保護ICに設けられる。
このように、図3においては、図1における実施例1と同様に、図中下側の保護IC(以下、単に、下のICと記載)で検出した過放電状態を、図中上側の保護IC(以下、単に、上のICと記載)に伝送する場合を例に示しており、下のICの送信端子Doutにおける電圧変動に応じた、上のICにおけるNMOSトランジスタ34のドレインに接続された出力端子Vout2の電圧に関しては、実施例1における出力端子Vout1の電圧変化と同様であり、その動作の説明は、実施例1にあり、ここでは省略する。
特に、本実施例3では、上のICにおいて、新たに抵抗38とPMOSトランジスタ37を設け、実施例1での上の保護ICにおける信号受信トランジスタを2系統にしている。尚、入力信号の受信は3系統以上で行ってもよい
すなわち、本発明に係る外部入力用PMOSトランジスタとしてのPMOSトランジスタ37は、ゲートが受信端子CTLDに、ソースが基準電圧Vctlに接続され、ドレインが接地(VSS2)され、本発明に係る外部入力用抵抗手段としての抵抗38が、PMOSトランジスタ37のドレインと接地(VSS2)間に接続され、本発明に係る外部入力用出力端子としての出力端子Vout1が、抵抗38とPMOSトランジスタ37間に接続されている。
この構成において、下のICの送信端子Doutがハイ(H)で上のICの受信端子CTLDがVDD1で、上のICのPMOSトランジスタ37はオフとなっても、下のICの送信端子Doutがロー(L)で上のICの受信端子CTLDがVSS1で、上のICのPMOSトランジスタ37はオンとなっても、出力端子Vout1にはVSS2が出力される。
さらに、例えば、下のICの出力端子Doutとの接続を外し、上のICの入力端子CTLDに外部からVDD2〜VSS2程度の電圧を与えた場合は、別の状態として内部回路に信号を伝送することが可能である。
例えば、図3の(b)において示すように、「Dout=open,CTLD=VDD2入力」、および、「Dout=open,CTLD=VSS2入力」に対応して、出力端子Vout1にはVSS2とVctlが、出力端子Vout2にはVSS2とVSS2が出力される。
<実施例4>次に、図4を用いて、本発明に係る構成の実施例4を説明する。
本実施例4は、上述の実施例3における上のICから下のICに信号を伝送するように構成を変更したものであり、さらに、本実施例4は、上述の図2で示した実施例2での下の保護ICにおける信号受信トランジスタを2系統にしたものである。
図4の(a)において、41は内部基準電圧発生回路、42は内部放電制御信号出力回路、43,48は抵抗、44,46はPMOSトランジスタ、45,47はNMOSトランジスタ、CLTDは受信端子、Doutは送信端子である。
内部放電制御信号出力回路42とPMOSトランジスタ45とNMOSトランジスタ46および送信端子Doutは、過放電の検出を通知する信号を送信する側の保護ICに設けられ、内部基準電圧発生回路41と抵抗43,48およびはPMOSトランジスタ44とNMOSトランジスタ47と受信端子CLTDは、過放電の検出通知信号を受信する側の保護ICに設けられる。
このように、図4においては、図2における実施例2と同様に、図中上側の保護IC(以下、単に、上のICと記載)で検出した過放電状態を、図中下側の保護IC(以下、単に、下のICと記載)に伝送する場合を例に示しており、上のICの送信端子Doutにおける電圧変動に応じた、下のICにおけるPMOSトランジスタ44のドレインに接続された出力端子Vout1の電圧に関しては、実施例2における出力端子Vout1の電圧変化と同様であり、その動作の説明は、実施例2にあり、ここでは省略する。
特に、本実施例4では、下のICにおいて、新たに抵抗48とNMOSトランジスタ47を設け、実施例2での下の保護ICにおける信号受信トランジスタを2系統にしている。尚、入力信号の受信は3系統以上で行ってもよい
すなわち、本発明に係る外部入力用NMOSトランジスタとしてのNMOSトランジスタ47は、ゲートがPMOSトランジスタ44のゲートと共に受信端子CTLDに接続され、ドレインがVDD1に接続され、ソースが基準電圧Vctlに接続され、本発明に係る外部入力用抵抗手段としての抵抗48が、NMOSトランジスタ47とVDD1との間に接続され、本発明に係る外部入力用出力端子としての出力端子Vout2が、抵抗48とNMOSトランジスタ47のドレイン間に接続されている。
この構成において、上のICの送信端子Doutがハイ(H)で下のICの受信端子CTLDがVDD2で、下のICのNMOSトランジスタ47がオンとなっても、上のICの送信端子Doutがロー(L)で下のICの受信端子CTLDがVSS2で、下のICのNMOSトランジスタ47はオフとなっても、出力端子Vout2にはVctlが出力される。
さらに、例えば、上のICの出力端子Doutとの接続を外し、下のICの入力端子CTLDに外部からVDD2〜VSS2程度の電圧を与えた場合は、別の状態として内部回路に信号を伝送することが可能である。
例えば、図4の(b)において示すように、「Dout=open,CTLD=VDD1入力」、および、「Dout=open,CTLD=VSS1入力」に対応して、出力端子Vout1にはいずれもVDD1が出力され、出力端子Vout2にはVctlとVDD1が出力される。
<実施例5>次に、図5を用いて、本発明に係る構成の実施例5を説明する。
本実施例5は、図1に示した実施例1における上のICに設けられた抵抗3の代わりに、NMOSトランジスタ53を設けている。
このように、本実施例5では、上のICにおける受信用インバータを、実施例1におけるNMOSトランジスタ4と抵抗3の組み合わせから、2つのMOSトランジスタに変更したものである。尚、この組み合わせは、後段の回路によって決まるものでNMOSでもPMOSでもかまわない。
このように、上のICにおける受信用の定電流インバータを、2つのMOSによって構成するほうが、MOSと抵抗によって構成するよりも、低電圧、低電流、高精度に行える場合は、このような構成であってもよい。
<実施例6>次に、図6を用いて、本発明に係る構成の実施例6を説明する。
本実施例6は、図2に示した実施例2における下のICに設けられた抵抗23の代わりに、PMOSトランジスタ63を設けている。
このように、本実施例6では、下のICにおける受信用インバータを、実施例2におけるPMOSトランジスタ24と抵抗23の組み合わせから、2つのMOSトランジスタに変更したものである。尚、この組み合わせは、後段の回路によって決まるものでNMOSでもPMOSでもかまわない。
このように、下のICにおける受信用の定電流インバータを、2つのMOSによって構成するほうが、MOSと抵抗によって構成するよりも、低電圧、低電流、高精度に行える場合は、このような構成であってもよい。
<実施例7>次に、図7を用いて、本発明に係る構成の実施例7を説明する。
本実施例7は、図7の(a)に示すように、図1に示した実施例1における上のICと同様に、抵抗73とNMOSトランジスタ74を設けると共に、新たにVctlにプルアップする(内部)抵抗73aを設け、下のICにおいては、図1に示した実施例1における下のICに設けられたPMOSトランジスタ5を取り除きNMOSトランジスタ76のみとした構成としている。
このような構成とすることで、図7の(b)に示すように、送信側の回路である下のICにおいてNMOSトランジスタ76がオープンドレイン出力した際(Dout=open)、受信側の回路である上のICにおいては、内部基準電圧発生回路71の出力を、受信端子CTLDに、抵抗73aなどの抵抗手段を介して接続することで、送信側の下のICのNMOSトランジスタ76がオフのときにも、受信端子CTLDを基準電圧Vctlまでプルアップすることで、受信端子CTLDが不定になることを防ぎ、出力端子Vout1における信号を正しく制御できる。
<実施例8>次に、図8を用いて、本発明に係る構成の実施例8を説明する。
本実施例8は、図8の(a)に示すように、図2に示した実施例2における下のICと同様に、抵抗83とPMOSトランジスタ84を設けると共に、新たにVctlにプルダウンする(内部)抵抗83aを設け、上のICにおいては、図2に示した実施例2における上のICに設けられたNMOSトランジスタ26を取り除きPMOSトランジスタ85のみとした構成としている。
このような構成とすることで、図8の(b)に示すように、送信側の回路である上のICにおいてPMOSトランジスタ85がオープンドレイン出力した際(Dout=open)、受信側の回路である下のICにおいては、内部基準電圧発生回路81の出力を、受信端子CTLDに、抵抗83aなどの抵抗手段を介して接続することで、送信側の上のICのPMOSトランジスタ85がオフのときにも、受信端子CTLDを基準電圧Vctlまでプルダウンすることで、受信端子CTLDが不定になることを防ぎ、出力端子Vout1における信号を正しく制御できる。
<実施例9>次に、図9を用いて、本発明に係る構成の実施例9を説明する。
本実施例9は、図9の(a)に示すように、上のICにおいては、図1に示した実施例1における上のICと同様に、抵抗93とNMOSトランジスタ94を設けているが、下のICにおいては、図1に示した実施例1における下のICに設けられたPMOSトランジスタ5を取り除きNMOSトランジスタ96のみとした構成とし、さらに、下のICに設けられた送信端子Doutの出力側に外付抵抗98を接続して、電圧VDD1でプルアップする構成としている。
このような構成とすることで、図9の(b)に示すように、送信側の回路である下のICにおいてNMOSトランジスタ96がオープンドレイン出力した際(Dout=open)、外付抵抗98を用いて、送信端子Doutを電圧VDD1に接続することによって、送信側の下のICのNMOSトランジスタ96がオフのときにも、送信端子Doutを電圧VDD1までプルアップすることで、受信端子CTLDが不定になることを防ぎ、出力端子Vout1における信号を正しく制御できる。
<実施例10>次に、図10を用いて、本発明に係る構成の実施例10を説明する。
本実施例10は、図10の(a)に示すように、図2に示した実施例2における下のICと同様に、抵抗103とPMOSトランジスタ104を設けているが、上のICにおいては、図2に示した実施例2における上のICに設けられたNMOSトランジスタ26を取り除きPMOSトランジスタ105のみとした構成とし、さらに、上のICに設けられた送信端子Doutの出力側に外付抵抗108を接続して、電圧VSS2でプルダウンする構成としている。
このような構成とすることで、図10の(b)に示すように、送信側の回路である上のICにおいてPMOSトランジスタ105がオープンドレイン出力した際(Dout=open)、外付抵抗108を用いて、送信端子Doutを電圧VSS2に接続することによって、送信側の下のICのPMOSトランジスタ105がオフのときにも、送信端子Doutを電圧VSS2までプルダウンすることで、受信端子CTLDが不定になることを防ぎ、出力端子Vout1における信号を正しく制御できる。
以上、図1〜図10を用いて説明したように、本例の信号送受信制御回路では、2つのIC間で信号を送受信する際、受信側のICのMOSのゲート以外のノードが、受信側IC内の基準電圧等で抑えられ、過大な耐圧の素子を必要としないものとなっている。
すなわち、図1に示すように、送信回路側には、送信回路からゲートに入力されるロー信号でオンする送信側PMOSトランジスタ5と、ゲートが送信側PMOSトランジスタ5のゲートにドレインが送信側PMOSトランジスタ5のドレインに接続され、ソースが接地(VSS1)され、送信回路からゲートに入力されるハイ信号でオンする送信側NMOSトランジスタ6と、この送信側NMOSトランジスタ6およびPMOSトランジスタ5のドレインに接続された送信端子Doutとを設け、受信回路側には、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDにドレインが基準電圧Vctlに接続され、ソースが接地(VSS2)された受信側NMOSトランジスタ4と、この受信側NMOSトランジスタ4と基準電圧Vctlとの間に接続された抵抗3と、この抵抗3と受信側NMOSトランジスタ4間に接続された出力端子Vout1とを設けている。
あるいは、図2に示すように、送信回路側には、送信回路からゲートに入力されるロー信号でオンする送信側PMOSトランジスタ25と、ゲートが送信側PMOSトランジスタ25のゲートにドレインが送信側PMOSトランジスタ25のドレインに接続され、ソースが接地(VSS2)され、送信回路からゲートに入力されるハイ信号でオンする送信側NMOSトランジスタ26と、この送信側NMOSトランジスタ26およびPMOSトランジスタ25のドレインに接続された送信端子Doutとを設け、受信回路側には、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDに、ソースが基準電圧Vctlに接続された受信側PMOSトランジスタ24と、この受信側PMOSトランジスタ24と基準電圧Vctlとの間に接続された抵抗23と、この抵抗23と受信側PMOSトランジスタ24間に接続された出力端子Vout1とを設けている。
このように、本例の信号送受信制御回路では、送信側のICから出力された信号を受ける受信側ICのトランジスタのソース、ドレイン、バックゲート電圧を、インバータが反転できる程度の低い電圧(Vctl)だけ浮かせることで、送信側ICの出力信号が送信側ICのVDD〜VSSまでフルスイングしたとしても、受信側ICのトランジスタには最大VDD+Vctlしか電圧が掛からない構成となっている。
また、信号はMOSトランジスタのゲートで受けることで、送信側のICから受信側のICへは電流がまったく流れない構成となっている。
また、図3,図4で示すように、入力される信号を複数のインバータに入力する構成とすることで、3つ以上の状態を作り、受信側のICの制御を多様に行うことができる。すなわち、受信した信号を多系統に用いることが容易であり、多様なICの制御を行うことができる。
また、図7,図8で示すように、出力回路をオープンドレイン出力とした場合、出力がオープンになっているときには、基準電圧発生回路によってプルアップ/プルダウンすることで、端子が不定電位になることを防ぐことができる。
すなわち、送信側の出力回路がオープンドレイン出力でも、抵抗等でVctlにプルアップ、プルダウンすることで出力オープン時に受信端子が不定になることを防ぎ、正しく信号が制御できる。
また、図9,図10で示すように、出力回路をオープンドレイン出力とした場合、出力がオープンになっているときには、外付け抵抗等によってプルアップ/プルダウンすることで、端子が不定電位になることを防ぎ、正しく信号が伝送できる。
すなわち、送信側の出力回路がオープンドレイン出力でも、外付け抵抗等で送信側のVDDまたはVSSにプルアップ、プルダウンすることで、出力オープン時に受信端子が不定になることを防ぎ、上下IC間で電流を流さずに正しく信号が制御できる。
以上、本例の信号送受信制御回路では、回路構成にあたり電池セル2つ分に耐えうる高耐圧素子を必要としないため、製造プロセスの簡略化、低コスト化が図れる。
また、高耐圧素子を使うと一般的にレイアウト面積が増大するが、高耐圧素子を必要としないため、レイアウト面積を縮減することができる。
さらに、複数の2次電池を直列接続してなる電池パック(セルパック)を過充電や過放電などから保護する2次電池保護回路で、それぞれ複数電池からなる各ブロックにおける複数電池の出力電圧変動を監視し、それぞれの検出結果端子をカスケード接続して出力する複数の保護回路を具備すると共に、複数の保護回路間の検出結果信号の送受信用に、図1〜図10のいずれかに示した構成の信号送受信制御回路を設けることにより、2次電池保護回路の小型化、高性能化等を図ることができる。
尚、本発明は、図1〜図10を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、実施例1〜10では、過放電状態の伝達を例に記載したが、実施例1においても説明したように、実施例2〜10の実施例における同様の構成で、過充電状態の伝達なども行うことが可能である。
1,21,31,41,51,61,71,81,91,101:内部基準電圧発生回路、2,22,32,42,52,62,72,82,92,102:内部放電制御信号出力回路、3,23,33,38,43,48,73,73a,83,83a,93,98,103,108:抵抗、4,6,26,34,36,46,47,54,56,66,74,76,94,96:NMOSトランジスタ、5,24,25,35,37,44,45,53,55,63,65,84,85,104,105:PMOSトランジスタ、CTLD:受信端子、Dout:送信端子、Vctl:基準電圧、VDD1,VDD2:電源電圧、Vout1,Vout2:出力端子、VSS1,VSS2:接地電圧。
Claims (10)
- 第1の回路から出力された信号を第2の回路に伝達する信号送受信制御回路であって、
上記第1の回路側には、
上記第1の回路からゲートに入力されるロー信号でオンする第1のMOSトランジスタと、
ゲートが上記第1のMOSトランジスタのゲートに、ドレインが上記第1のMOSトランジスタのドレインに接続され、ソースが接地され、上記第1の回路からゲートに入力されるハイ信号でオンする第2のMOSトランジスタと、
該第2のMOSトランジスタおよび上記PMOSトランジスタのドレインに接続された送信端子とを設け、
上記第2の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続され、ソースが接地された第3のMOSトランジスタと、
該第3のMOSトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第3のMOSトランジスタ間に接続された出力端子とを設ける
ことを特徴とする信号送受信制御回路。 - 第1の回路から出力された信号を第2の回路に伝達する信号送受信制御回路であって、
上記第1の回路側には、
上記第1の回路からゲートに入力されるロー信号でオンする第1のMOSトランジスタと、
ゲートが上記第1のMOSトランジスタのゲートに、ドレインが上記第1のMOSトランジスタのドレインに接続され、ソースが接地され、上記第1の回路からゲートに入力されるハイ信号でオンする第2のMOSトランジスタと、
該第2のMOSトランジスタおよび上記第1のMOSトランジスタのドレインに接続された送信端子とを設け、
上記第2の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続された第3のMOSトランジスタと、
該第3のMOSトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第3のMOSトランジスタ間に接続された出力端子とを設ける
ことを特徴とする信号送受信制御回路。 - 第1の回路から出力された信号を第2の回路に伝達する信号送受信制御回路であって、
上記第1の回路側には、
上記第1の回路からゲートに入力されるロー信号でオンする第1のMOSトランジスタと、
ゲートが上記第1のMOSトランジスタのゲートに、ドレインが上記第1のMOSトランジスタのドレインに接続され、ソースが接地され、上記第1の回路からゲートに入力されるハイ信号でオンする第2のMOSトランジスタと、
該第2のMOSトランジスタおよび上記PMOSトランジスタのドレインに接続された送信端子とを設け、
上記第2の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続され、ソースが接地された第3のMOSトランジスタと、
該第3のMOSトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第3のMOSトランジスタ間に接続された出力端子と、
ゲートが上記受信端子に、ソースが上記基準電圧源に接続され、ドレインが接地された第4のMOSトランジスタと、
該第4のMOSトランジスタと上記接地間に接続された外部入力用抵抗手段と、
該外部入力用抵抗手段と上記第4のMOSトランジスタ間に接続された外部入力用出力端子とを設ける
ことを特徴とする信号送受信制御回路。 - 第1の回路から出力された信号を第2の回路に伝達する信号送受信制御回路であって、
上記第1の回路側には、
上記第1の回路からゲートに入力されるロー信号でオンする第1のMOSトランジスタと、
ゲートが上記第1のMOSトランジスタのゲートに、ドレインが上記第1のMOSトランジスタのドレインに接続され、ソースが接地され、上記第1の回路からゲートに入力されるハイ信号でオンする第2のMOSトランジスタと、
該第2のMOSトランジスタおよび上記第1のMOSトランジスタのドレインに接続された送信端子とを設け、
上記第2の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続された第3のMOSトランジスタと、
該第3のMOSトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第3のMOSトランジスタ間に接続された出力端子と、
ゲートが上記第1のMOSトランジスタのゲートに、ドレインが上記第1のMOSトランジスタのドレインに接続され、ソースが上記第2の回路の電圧源に接続された第4のMOSトランジスタと、
該第4のMOSトランジスタと上記電圧源との間に接続された外部入力用抵抗手段と、
該外部入力用抵抗手段と上記第4のMOSトランジスタ間に接続された外部入力用出力端子とを設ける
ことを特徴とする信号送受信制御回路。 - 第1の回路から出力された信号を第2の回路に伝達する信号送受信制御回路であって、
上記第1の回路側には、
ソースが接地され、上記第1の回路からゲートに入力されるハイ信号でオンする第1のMOSトランジスタと、
該第1のMOSトランジスタのドレインに接続された送信端子とを設け、
上記第2の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続され、ソースが接地された第2のMOSトランジスタと、
該第2のMOSトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第2のMOSトランジスタ間に接続された出力端子と、
上記受信端子と上記基準電圧源との間に接続された外部入力用抵抗手段とを設ける
ことを特徴とする信号送受信制御回路。 - 第1の回路から出力された信号を第2の回路に伝達する信号送受信制御回路であって、
上記第1の回路側には、
上記第1の回路からゲートに入力されるロー信号でオンする第1のMOSトランジスタと、
該第1のMOSトランジスタのドレインに接続された送信端子とを設け、
上記第2の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続された第2のMOSトランジスタと、
該第2のMOSトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第2のMOSトランジスタ間に接続された出力端子と、
上記受信端子と上記基準電圧源との間に接続された外部入力用抵抗手段とを設ける
ことを特徴とする信号送受信制御回路。 - 第1の回路から出力された信号を第2の回路に伝達する信号送受信制御回路であって、
上記第1の回路側には、
ソースが接地され、上記第1の回路からゲートに入力されるハイ信号でオンする第1のMOSトランジスタと、
該第1のMOSトランジスタのドレインに接続された送信端子とを設け、
上記第2の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続され、ソースが接地された第2のMOSトランジスタと、
該第2のMOSトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第2のMOSトランジスタ間に接続された出力端子とを設け、
上記第1の回路側に設けた上記送信端子に外付けプルアップ抵抗手段を接続する
ことを特徴とする信号送受信制御回路。 - 第1の回路から出力された信号を第2の回路に伝達する信号送受信制御回路であって、
上記第1の回路側には、
上記第1の回路からゲートに入力されるロー信号でオンする第1のMOSトランジスタと、
該第1のMOSトランジスタのドレインに接続された送信端子とを設け、
上記第2の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続された第2のMOSトランジスタと、
該第2のMOSトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第2のMOSトランジスタ間に接続された出力端子とを設け、
上記第1の回路側に設けた上記送信端子に外付けプルダウン抵抗手段を接続する
ことを特徴とする信号送受信制御回路。 - 請求項1から請求項8のいずれかに記載の信号送受信制御回路であって、
上記抵抗手段は、
NMOSトランジスタもしくはPMOSトランジスタからなる
ことを特徴とする信号送受信制御回路。 - 複数の2次電池を直列接続してなる電池パック(セルパック)を過充電や過放電などから保護する2次電池保護回路であって、
それぞれ複数電池からなる各ブロックにおける複数電池の出力電圧変動を監視し、それぞれの検出結果端子をカスケード接続して出力する複数の保護回路を具備すると共に、
該複数の保護回路間の検出結果信号の送受信用に、請求項1から請求項9のいずれかに記載の信号送受信制御回路を設けることを特徴とする2次電池保護回路。
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