KR20120129985A

KR20120129985A - 신호 송수신 제어 회로 및 2차 전지 보호 회로

Info

Publication number: KR20120129985A
Application number: KR20127024379A
Authority: KR
Inventors: 마사시 오시마
Original assignee: 가부시키가이샤 리코
Priority date: 2010-03-18
Filing date: 2011-03-14
Publication date: 2012-11-28
Anticipated expiration: 2031-03-14
Also published as: CN102906960A; US20130002204A1; KR101486126B1; CA2793528A1; CN102906960B; WO2011115235A1; EP2548284A4; JP2011199981A; EP2548284A1; US9136847B2

Abstract

본 발명의 신호 송수신 회로는, 제1 회로와 제2 회로를 포함하며, 이 제1 회로는, 게이트와 드레인을 가지는 제1 MOS 트랜지스터와, 제1 MOS 트랜지스터의 게이트와 드레인에 접속되는 게이트와 드레인 및 접지에 접속되는 소스를 가지는 제2 MOS 트랜지스터와, 제1 MOS 및 제2 MOS 트랜지스터의 드레인에 접속되며, 신호를 송신하는 송신 단자를 포함하며, 제2 회로는, 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하는 수신 단자와, 그 수신 단자에 접속되는 게이트, 기준 전압 발생 회로에 접속되는 드레인 및 접지에 접속되는 소스를 가지는 제3 MOS 트랜지스터와, 그 제3 MOS 트랜지스터와 기준 전압 발생 회로 사이에 접속되는 저항과, 그 저항과 제3 MOS 트랜지스터 사이에 접속되는 출력 단자를 포함한다.

Description

신호 송수신 제어 회로 및 2차 전지 보호 회로{SIGNAL TRANSMITTING-RECEIVING CONTROL CIRCUIT AND SECONDARY BATTERY PROTECTION CIRCUIT}

본 발명은 반도체 장치 사이에 송수신된 신호를 제어하는 기술에 관한 것이다. 보다 구체적으로, 본 발명은 내부가 직렬로 접속된 복수의 2차 전지를 가지는 전지팩(또는 셀팩)을 과충전 또는 과방전으로부터 보호하는 2차 전지 보호 회로의 보호 집적 회로(이하, 간단히“보호 IC”로서 지칭됨) 사이에 송수신된 신호를 제어하기에 적합한 기술에 관한 것이다. 이 보호 IC는 2차 전지의 블록의 출력 전압 변동을 모니터하여, 상기 보호 IC 사이에 신호를 효율적으로 송수신하도록 구성된다.

최근, 모바일 전자 기기에 대한 수요가 증가하고 있다. 이러한 모바일 전자 기기는 일반적으로 전원으로서 2차 전지(즉, 전지셀)를 포함한다. 여러 가지 2차 전지 중에서, 리튬 이온 소스가 있다. 여러 가지 2차 전지 중에서, 리튬이온 2차 전지는 경량 및 고에너지 밀도로 인해 2차 전지의 주류가 되고 있다. 2차 전지는 과충전 또는 과방전으로 인해 열화되므로, 이 2차 전지는 일반적으로 2차 전지가 과충전 또는 과방전되는 것으로부터 보호하기 위한 보호 회로(또는 2차 전지 보호 회로)를 포함한다. 특히, 리튬 이온 2차 전지는 과충전 또는 과방전으로 인해 열화되기 쉬우므로, 리튬 이온 2차 전지에는 2차 전지 보호 회로가 제공되는 것이 바람직하다.

모바일 전자 기기 중에서도, 노트북 퍼스널 컴퓨터(또는 노트북 PC)는, 각각이 직렬로 접속된 전지를 포함한, 병렬 접속 모듈을 포함하는 전지팩을 구비한다. 리튬 이온 2차 전지가 전지팩에 이용되는 경우에, 모든 직렬 접속 전지는 보호 회로에 의해 모니터될 필요가 있다.

일본 특허 공개 제2000-354335호 공보(이하,“특허문헌 1”로 지칭됨)는, 예를 들어 직렬로 접속된 각각의 전지에 보호 회로를 제공하여, 그 보호 회로를 병렬로 접속함으로써, 직렬로 접속된 전지가 과충전 또는 과방전되는 것으로부터 보호하기 위한 기술을 개시한다.

그러나, 특허문헌 1에 개시된 기술은, 전지의 모든 보호 회로의 출력을 통합하기 위한 포토 커플러 또는 FET(field-effect transistor)를 포함할 필요가 있다. 이와 같이, 회로 구조가 복잡하게 되어, 제조 비용이 증가될 수 있다.

또한, 일본 특허 제4080408호(이하,“특허문헌 2”로 지칭됨)는 직렬로 접속된 전지의 수에 관계없이 직렬로 접속된 전지를 보호하기 위한 보호 IC를 제공하는 기술을 개시한다.

특허문헌 2에 개시된 기술에서는, 직렬 접속된 전지를 블록들로 분할하여, 각 블록마다 복수의 직렬 접속 전지를 가지는 복수의 블록이 존재하게 하고, 그 각 블록에 대하여 블록에서의 출력 전압 변동을 모니터하는 보호 IC를 제공한다. 이 보호 IC는, 블록 내의 전지들의 전압을 모니터하는 검출 회로, 이 검출 회로로부터 수신된 신호를 외부에 출력하는 출력 단자, 이 보호 IC를 다른 보호 IC에 접속하는 접속 단자, 및 상기 출력 단자와 상기 접속 단자 사이에 접속되는 출력 회로를 포함한다. 또한, 이 출력 회로는, 전류원, 트랜지스터, 검출 회로로부터의 출력 결과에 기초하여 출력 단자와 접속 단자 사이의 전기적 상태를 변경하는 변경 장치, 및 그 접속 단자에 공급되는 신호를 다른 보호 IC를 통하여 출력 단자에 송신하는 송신 장치를 포함한다. 출력 회로에 있어서, 전류원은 검출 회로의 출력 결과에 기초하여 온 또는 오프되며, 그 전류원의 전류 출력은 출력 단자에 직접 전달된다. 또한, 트랜지스터의 소스 및 드레인 중 하나가 출력 단자에 접속되고, 나머지 하나가 접속 단자에 접속되어 각 보호 IC의 검출 결과 출력 단자 사이를 케이스케이드 접속한다. 이 구성에 있어서, 보호 IC의 최종 단자의 출력 결과에 기초하여, 전지의 모든 블록의 과충전 또는 과방전을 검출할 수도 있다.

그러나, 특허문헌 2에 개시된 기술에 있어서, 2개의 직렬 접속 전지셀이 2개의 보호 회로에 의해 보호되면, 전지셀 중 하나의 Cout/Dout 단자(즉, 충방전 제어 신호 송신 단자)는, 다른 전지셀의 CTLC/CTLD 단자(즉, 충방전 제어 신호 수신 단자)에 신호를 송신한다. 이 때, 내부 소자에 인가되는 전압의 양은 최대로 2개의 전지셀의 전압의 합에 대응할 수도 있다. 이와 같이, 내부 소자는 이러한 전압의 양을 견디기 위하여 고내압 소자로 형성될 필요가 있다. 이는 프로세스 비용을 증가시키거나 또는 레이아웃 면적을 증가시킬 수도 있다.

일본 특허 공개 제2009-17732호 공보(이하,“특허문헌 3”으로 지칭됨) 및 일본 특허 공개 제2009-195100호 공보(이하,“특허문헌 4”로 지칭됨)는, 예를 들어, 대량의 전압에 견디는 기술을 개시하고 있다. 그러나, 대량의 전압을 견디는 내부 소자의 능력에도 불구하고, 전지셀 중 하나의 Cout/Dout 단자로부터 다른 전지셀의 CTLC/CTLD 단자로 전류가 흐를 수도 있다.

이와 같이, 전지셀 중 하나의 Cout/Dout 단자로부터 다른 전지셀의 CTLC/CTLD 단자로 흐르는 전류를 작게 하기 위하여 외부 내압 소자, 또는 IC 내부에 고내압 소자를 제공할 필요가 있다. 그러나, 외부 내압 소자를 제공하면 부품 비용이 증가하고 실장 면적이 증가하게 되며, 또한 IC 내부에 고내압 소자를 제공하면 레이아웃 면적이 증가하게 된다.

따라서, 고내압 소자를 갖지 않고, 보호 회로 사이에 전류를 흐르게 하지 않으면서 전지셀을 보호할 수 있는 보호 회로를 제공하는 것이 바람직하다.

보다 구체적으로는, 2차 전지 보호 회로의 프로세스 비용, 레이아웃 면적, 부품 비용 또는 실장 면적의 증가를 억제할 수 있는 2차 전지 보호 회로를 제공하는 것이 바람직하다.

실시형태에 따르면, 제1 회로와 제2 회로를 포함하는 신호 송수신 회로가 제공되며, 상기 제1 회로는, 게이트와 드레인을 가지며, 그 게이트에 공급된 로우(low) 신호에 의해 온(on)되도록 구성되는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트, 상기 제1 MOS 트랜지스터의 드레인에 접속되는 드레인 및 접지에 접속되는 소스를 가지며, 게이트에 공급되는 하이(high) 신호에 의해 온되도록 구성되는 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 각각의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며, 상기 제2 회로는, 상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와, 상기 수신 단자에 접속되는 게이트, 기준 전압 발생 회로에 접속되는 드레인 및 접지에 접속되는 소스를 가지는 제3 MOS 트랜지스터와, 상기 제3 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과, 상기 저항과 상기 제3 MOS 트랜지스터 사이에 접속되는 출력 단자를 포함한다.

실시형태에 따르면, 제1 회로와 제2 회로를 포함하는 신호 송수신 회로가 제공되며, 상기 제1 회로는, 게이트와 드레인을 가지며, 그 게이트에 공급된 로우 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트, 상기 제1 MOS 트랜지스터의 드레인에 접속되는 드레인 및 접지에 접속되는 소스를 가지며, 게이트에 공급되는 하이 신호에 의해 온되도록 구성되는 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 각각의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며, 상기 제2 회로는, 상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와, 상기 수신 단자에 접속되는 게이트 및 기준 전압 발생 회로에 접속되는 드레인을 가지는 제3 MOS 트랜지스터와, 상기 제3 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과, 상기 저항과 상기 제3 MOS 트랜지스터 사이에 접속되는 출력 단자를 포함한다.

실시형태에 따르면, 제1 회로와 제2 회로를 포함하는 신호 송수신 회로가 제공되며, 상기 제1 회로는, 게이트와 드레인을 가지며, 그 게이트에 공급된 로우 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트, 상기 제1 MOS 트랜지스터의 드레인에 접속되는 드레인 및 접지에 접속되는 소스를 가지며, 게이트에 공급되는 하이 신호에 의해 온되도록 구성되는 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 각각의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며, 상기 제2 회로는, 상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와, 상기 수신 단자에 접속되는 게이트, 기준 전압 발생 회로에 접속되는 드레인 및 접지에 접속되는 소스를 가지는 제3 MOS 트랜지스터와, 상기 제3 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과, 상기 저항과 상기 제3 MOS 트랜지스터 사이에 접속되는 출력 단자와, 상기 수신 단자에 접속되는 게이트, 접지에 접속되는 드레인 및 상기 기준 전압 발생 회로에 접속되는 소스를 가지는 제4 MOS 트랜지스터와, 상기 제4 MOS 트랜지스터와 상기 접지 사이에 접속되는 외부 신호 수신 저항과, 상기 외부 신호 수신 저항과 상기 제4 MOS 트랜지스터 사이에 접속되는 외부 신호 수신 출력 단자를 포함한다.

실시형태에 따르면, 제1 회로와 제2 회로를 포함하는 신호 송수신 회로가 제공되며, 상기 제1 회로는, 게이트와 드레인을 가지며, 그 게이트에 공급된 로우 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트, 상기 제1 MOS 트랜지스터의 드레인에 접속되는 드레인 및 접지에 접속되는 소스를 가지며, 게이트에 공급되는 하이 신호에 의해 온되도록 구성되는 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 각각의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며, 상기 제2 회로는, 상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와, 상기 수신 단자에 접속되는 게이트 및 기준 전압 발생 회로에 접속되는 드레인을 가지는 제3 MOS 트랜지스터와, 상기 제3 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과, 상기 저항과 상기 제3 MOS 트랜지스터 사이에 접속되는 출력 단자와, 상기 제3 MOS 트랜지스터의 게이트에 접속되는 게이트, 상기 제2 회로의 소스 전압에 접속되는 드레인 및 상기 기준 전압 발생 회로에 접속되는 소스를 가지는 제4 MOS 트랜지스터와, 상기 제4 MOS 트랜지스터와 상기 제2 회로의 소스 전압 사이에 접속되는 외부 신호 수신 저항과, 상기 외부 신호 수신 저항과 상기 제4 MOS 트랜지스터 사이에 접속되는 외부 신호 수신 출력 단자를 포함한다.

실시형태에 따르면, 제1 회로와 제2 회로를 포함하는 신호 송수신 회로가 제공되며, 상기 제1 회로는, 게이트, 드레인 및 접지에 접속되는 소스를 가지며, 그 게이트에 공급되는 하이 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며, 상기 제2 회로는, 상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와, 상기 수신 단자에 접속되는 게이트, 기준 전압 발생 회로에 접속되는 드레인 및 접지에 접속되는 소스를 가지는 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과, 상기 저항과 상기 제2 MOS 트랜지스터 사이에 접속되는 출력 단자와, 상기 수신 단자와 상기 기준 전압 발생 회로 사이에 접속되는 외부 신호 수신 저항을 포함한다.

실시형태에 따르면, 제1 회로와 제2 회로를 포함하는 신호 송수신 회로가 제공되며, 상기 제1 회로는, 게이트와 드레인을 가지며, 그 게이트에 공급되는 로우 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며, 상기 제2 회로는, 상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와, 상기 수신 단자에 접속되는 게이트 및 기준 전압 발생 회로에 접속되는 드레인을 가지는 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과, 상기 저항과 상기 제2 MOS 트랜지스터 사이에 접속되는 출력 단자와, 상기 수신 단자와 상기 기준 전압 발생 회로 사이에 접속되는 외부 신호 수신 저항을 포함한다.

실시형태에 따르면, 제1 회로와 제2 회로를 포함하는 신호 송수신 회로가 제공되며, 상기 제1 회로는, 게이트, 드레인 및 접지에 접속되는 소스를 가지며, 그 게이트에 공급되는 하이 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며, 상기 제2 회로는, 상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와, 상기 수신 단자에 접속되는 게이트, 기준 전압 발생 회로에 접속되는 드레인 및 접지에 접속되는 소스를 가지는 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과, 상기 저항과 상기 제2 MOS 트랜지스터 사이에 접속되는 출력 단자와, 상기 제1 회로의 송신 단자에 접속되는 외부 풀업 저항을 포함한다.

실시형태에 따르면, 제1 회로와 제2 회로를 포함하는 신호 송수신 회로가 제공되며, 상기 제1 회로는, 게이트와 드레인을 가지며, 그 게이트에 공급되는 로우 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며, 상기 제2 회로는, 상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와, 상기 수신 단자에 접속되는 게이트 및 기준 전압 발생 회로에 접속되는 드레인을 가지는 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과, 상기 저항과 상기 제2 MOS 트랜지스터 사이에 접속되는 출력 단자와, 상기 제1 회로의 송신 단자에 접속되는 외부 풀다운 저항을 포함한다.

실시형태에 따르면, 직렬로 접속되는 2차 전지를 포함하는 전지팩 또는 셀팩을 과충전 또는 과방전으로부터 보호하는 2차 전지 보호 회로가 제공된다. 이 2차 전지 보호 회로는, 상기 2차 전지의 블록의 출력 전압 변동을 모니터하여, 검출 결과 출력 단자를 캐스케이드 접속함으로써 검출 결과 출력 단자로부터 검출 결과를 출력하는 복수의 보호 회로와, 상기 복수의 보호 회로 사이에 검출 결과 신호를 송수신하는 전술한 신호 송수신 회로 중 어느 하나를 포함한다.

실시형태의 다른 목적 및 추가적인 특징은, 첨부 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 명백하게 된다.

도 1a 및 도 1b는 제1 실시형태에 따른 신호 송수신 회로의 구성예를 도시하는 블록도 및 대응 테이블이다.
도 2a 및 도 2b는 제2 실시형태에 따른 신호 송수신 회로의 구성예를 도시하는 블록도 및 대응 테이블이다.
도 3a 및 도 3b는 제3 실시형태에 따른 신호 송수신 회로의 구성예를 도시하는 블록도 및 대응 테이블이다.
도 4a 및 도 4b는 제4 실시형태에 따른 신호 송수신 회로의 구성예를 도시하는 블록도 및 대응 테이블이다.
도 5a 및 도 5b는 제5 실시형태에 따른 신호 송수신 회로의 구성예를 도시하는 블록도 및 대응 테이블이다.
도 6a 및 도 6b는 제6 실시형태에 따른 신호 송수신 회로의 구성예를 도시하는 블록도 및 대응 테이블이다.
도 7a 및 도 7b는 제7 실시형태에 따른 신호 송수신 회로의 구성예를 도시하는 블록도 및 대응 테이블이다.
도 8a 및 도 8b는 제8 실시형태에 따른 신호 송수신 회로의 구성예를 도시하는 블록도 및 대응 테이블이다.
도 9a 및 도 9b는 제9 실시형태에 따른 신호 송수신 회로의 구성예를 도시하는 블록도 및 대응 테이블이다.
도 10a 및 도 10b는 제10 실시형태에 따른 신호 송수신 회로의 구성예를 도시하는 블록도 및 대응 테이블이다.

이하, 첨부 도면을 참조하여 본 발명의 실시형태에 대하여 설명한다. 우선, 도 1a 및 도 1b를 참조하여 제1 실시형태에 따른 신호 송수신 회로를 설명하며, 도 2a 내지 도 10b를 참조하여 마찬가지로 제2 실시형태 내지 제10 실시형태에 따른 신호 송수신 회로를 설명한다.

이하의 실시형태들에서, 도 1a 내지 도 10b에 도시된 소자들은, 특허문헌 2에서 설명된 직렬 접속 전지를 포함하는 전지팩의 2차 전지 보호 IC에 제공된다. 2차 전지 보호 IC에서, 입력 단자 및 출력 단자는 캐스케이드 접속되며, 전지의 각 블록의 출력 전압 변동이 모니터되며, 보호 IC의 최종 단자의 출력에 기초하여 전지의 모든 블록에서 과충전 및 과방전이 검출된다.

또한, 이하의 실시형태에서는 전지의 과방전 신호 처리의 일례에 기초하여 설명한다는 점에 주목한다.

<제1 실시형태>

우선, 도 1a 및 도 1b를 참조하여 제1 실시형태에 따른 신호 송수신 회로의 구성에 대하여 설명한다.

도 1a에 있어서, 제1 실시형태에 따른 신호 송수신 회로는, 내부 기준 전압 발생 회로(1), 내부 방전 제어 신호 출력 회로(2), 저항(3), NMOS 트랜지스터(4 및 6), PMOS 트랜지스터(5), 수신 단자(CTLD) 및 송신 단자(Dout)를 포함한다.

제1 실시형태에 따른 신호 송수신 회로는, 송신측 보호 IC(즉, 도 1a의 하부에 도시된 제1 보호 회로)로부터 출력된 신호를 수신측 보호 회로(즉, 도 1a의 상부에 도시된 제2 보호 회로)에 송신하도록 구성된다. 제 1 실시형태에 따른 신호 송수신 회로에서, 과방전 검출 보고 신호를 송신하는 송신측 보호 IC에는, 내부 방전 제어 신호 출력 회로(2), PMOS 트랜지스터(5), NMOS 트랜지스터(6) 및 송신 단자(Dout)가 제공되는 반면에, 송신측 보호 IC로부터 송신된 과방전 검출 보고 신호를 수신하는 수신측 보호 IC 에는, 내부 기준 전압 발생 회로(1), 저항(3), NMOS 트랜지스터(4) 및 수신 단자(CTLD)가 제공된다.

송신측 보호 IC(이하, “제1 회로”또는 “제1 보호 IC”로 지칭될 수도 있음)로부터 출력된 신호를 수신측 보호 회로(이하, “제2 회로”또는 “제2 보호 IC"로 지칭될 수도 있음)에 송신하는 신호 송수신 회로에서, 송신측 보호 IC는, 게이트 및 드레인을 가지며, 내부 방전 제어 신호 출력 회로(2)로부터 PMOS 트랜지스터(5)의 게이트에 입력되는 로우 신호에 의해 온되도록 구성되는 PMOS 트랜지스터(5)와, 그 PMOS 트랜지스터(5)의 게이트에 접속되는 게이트, PMOS 트랜지스터(5)의 드레인에 접속되는 드레인 및 접지에 접속되는 소스를 가지며, 내부 방전 제어 신호 출력 회로(2)로부터 NMOS 트랜지스터(6)의 게이트에 입력되는 하이 신호에 의해 온되도록 구성되는 NMOS 트랜지스터(6)와, NMOS 트랜지스터(6) 및 PMOS 트랜지스터(5)의 각 드레인에 접속되는 송신 단자(Dout)를 포함한다. 또한, 신호 송수신 회로에서, 수신측 보호 IC는, 송신 단자(Dout)에 접속되는 수신 단자(CTLD)와, 그 수신 단자(CTLD)에 접속되는 게이트, 기준 전압(Vctl)을 발생하는 내부 기준 전압 발생 회로(1)에 접속되는 드레인 및 접지에 접속되는 소스를 가지는 NMOS 트랜지스터(4), NMOS 트랜지스터(3)와 내부 기준 전압 발생 회로(1) 사이에 접속되는 저항(3) 및 그 저항(3)과 NMOS 트랜지스터(4) 사이에 접속된 출력 단자(Vout1)를 포함한다.

다음으로, 전술한 구성을 가진 제1 실시형태에 따른 신호 송수신 회로에서, 제1 보호 회로(즉, 도 1a의 하측에 도시된 송신측 보호 회로)에 의해 검출된 전지의 과방전 상태를 제2 보호 회로 IC(즉, 도 1a의 상측에 도시된 수신측 보호 회로)에 송신하는 신호 송수신 회로의 동작을 설명한다.

제1 보호 IC에 의해 모니터되는 전지셀이 통상 상태에 있는 경우, 내부 방전 제어 신호 출력 회로(2)는 하이(H) 신호를 출력하고, PMOS 트랜지스터(5)가 오프되고, NMOS 트랜지스터(6)가 온된다. 송신 단자(Dout)는 NMOS 트랜지스터(6)를 통해 VSS1(즉, 접지 전압)에 접속되어, 송신 단자(Dout)가 로우(L) 레벨로 전환된다.

이와 반대로, 제1 보호 IC에 의해 모니터되는 전지 셀이 과방전 상태에 있으면, 내부 방전 제어 신호 출력 회로(2)는 로우(L) 신호를 출력하고, PMOS 트랜지스터(5)는 온되며, NMOS 트랜지스터(6)가 오프된다. 송신 단자(Dout)는 MOS 트랜지스터(5)를 통해 VDD1(소스 전압)에 접속되어, 송신 단자(Dout)는 하이(H) 레벨로 전환된다.

도 1a의 하측에 도시된 제1 보호 IC의 송신 단자(Dout)로부터 출력된 신호는, 도 1a의 상측에 도시된 제2 보호 IC의 수신 단자(CTLD)로 공급된다. 송신 단자(Dout)가 로우(L) 레벨에 있으면, NMOS 트랜지스터(4)는 오프되는 반면에 송신 단자(Dout)가 하이(H) 레벨에 있으면, NMOS 트랜지스터(4)가 온된다.

도 1a의 하측에 도시된 제1 보호 IC로부터 신호를 수신하는 도 1a의 상측에 도시된 제2 보호 IC에서, NMOS 트랜지스터(4)의 소스 및 백게이트의 전압이 VSS2(=VDD1)과 동일하며, NMOS 트랜지스터의 드레인의 전압은, 도 1a의 하측에 도시된 제2 보호 IC 내의 내부 기준 전압 발생 회로(1)에 의해 발생되는 기준 전압(Vctl1)과 VSS2 사이에서 변동된다.

그 결과, 도 1b에 도시된 바와 같이, 송신 단자(Dout)가 L 레벨에 있는 경우, 수신 단자(CTLD)에 의해 수신된 신호의 전압은 VSS1과 동일하며, 출력 단자(Vout1)는 Vctl과 동일하다. 이와 반대로, 송신 단자(Dout)가 H 레벨에 있는 경우, 수신 단자(CTLD)에 의해 수신되는 신호의 전압은 VDD1과 동일하며, 출력 단자(Vout1)의 전압은 VSS2과 동일하게 된다.

이와 같이, 도 1a의 하측에 도시된 제1 보호 IC의 송신 단자(Dout)로부터 출력된 로우(L) 신호(=VSS1 전압)이 도 1a의 상측에 도시된 제2 보호 IC의 수신 단자(CTLD)를 통하여 NMOS 트랜지스터(4)의 게이트에 공급되면, 정상적으로 최대 전압이 되는 NMOS 트랜지스터의 게이트와 드레인 사이의 전압은, 대략 VDD1 + Vctl 에 의해 획득된 전압으로 억제될 수 있다.

또한, 기준 전압(Vctl)이 후단의 회로를 구동하기에 충분한 전압 레벨을 가지는 한, 기준 전압(Vctl)은 대략 1 내지 2 V인 것이 바람직하다.

이와 같이, 이 구성에 의해, 수신 단자(CTLD)에 사용되는 소자의 내압은 대략 최대 전지 전압과 +2 V의 합인 것이 바람직하다.

이 구성에서, 도 1a의 하측에 도시된 제1 보호 IC로부터 출력된 신호가 도 1a의 상측에 도시된 제2 보호 IC의 NMOS 트랜지스터(4)의 게이트에 의해 수신되므로, 도 1a의 하측에 도시된 제1 보호 IC와 도 1a의 상측에 도시된 제2 보호 IC 사이의 신호 전달은 제1 보호 IC와 제2 보호 IC 사이에 전류를 흐르게 하지 않고 수행될 수 있다.

이와 같이, 제1 보호 IC와 제2 보호 IC 사이에 전류가 흐르지 않으므로, 내부 또는 외부 저항이 전류 흐름을 제한하기 위하여 불필요하게 될 수도 있다. 따라서, 부가적인 외부 구성요소로 인한 비용의 증가 또는 레이아웃 면적의 증가를 억제할 수도 있다.

제1 실시형태에 따른 신호 송수신 회로의 설명의 일례로서 과방전 상태의 전달을 이용하였지만, 과충전 상태가 제1 실시형태에 따른 신호 송수신 회로에 전달될 수도 있음에 주목한다.

<제2 실시형태>

다음으로, 도 2a 및 도 2b를 참조하여, 제2 실시형태에 따른 신호 송수신 회로의 구성에 대하여 설명한다.

제2 실시형태에 따른 신호 송수신 회로에서, 제1 실시형태에서의 도 1a의 상측에 도시된 제1 실시형태의 제2 보호 IC 및 도 1a의 하측에 도시된 제1 실시형태의 제1 보호 IC는 교환된다.

즉, 도 2a에 도시된 바와 같이, 제2 실시형태에 따른 신호 송수신 회로는, 내부 기준 전압 발생 회로(21), 내부 방전 제어 신호 출력 회로(22), 저항(23), PMOS 트랜지스터(24 및 25), NMOS 트랜지스터(26), 수신 단자(CTLD), 및 송신 단자(Dout)를 포함한다.

제2 실시형태에 따른 신호 송수신 회로는 송신측 보호 IC(즉, 도 2a의 상부에 도시된 제1 보호 회로)로부터 출력된 신호를 수신측 보호 회로(즉, 도 2a의 하부에 도시된 제2 보호 회로)에 송신하도록 구성된다. 제2 실시형태에 따른 신호 송수신 회로에서, 과방전 검출 보고 신호를 송신하는 송신측 보호 IC에는, 내부 방전 제어 신호 출력 회로(22), PMOS 트랜지스터(25), NMOS 트랜지스터(26) 및 송신 단자(Dout)가 제공되는 반면에, 송신측 보호 IC로부터 송신된 과방전 검출 보고 신호를 수신하는 수신측 보호 IC에는, 내부 기준 전압 발생 회로(21), 저항(23), NMOS 트랜지스터(24) 및 수신 단자(CTLD)가 제공된다.

송신측 보호 IC(이하, “제1 회로”또는 “제1 보호 IC”로 지칭되기도 함)로부터 출력된 신호를 수신측 보호 IC(이하, “제2 회로”또는 "제2 보호 IC"로 지칭되기도 함)에 송신하는 신호 송수신 회로에서, 송신측 보호 IC는, 게이트 및 드레인을 가지며, 내부 방전 제어 신호 출력 회로(22)로부터 PMOS 트랜지스터(25)의 게이트에 입력된 로우 신호에 의해 온되도록 구성되는 PMOS 트랜지스터(25)와, PMOS 트랜지스터(25)의 게이트에 접속되는 게이트, PMOS 트랜지스터(25)의 드레인에 접속되는 드레인 및 접지에 접속되는 소스를 가지며, 내부 방전 제어 신호 출력 회로(22)로부터 NMOS 트랜지스터(26)의 게이트에 입력되는 하이 신호에 의해 온되도록 구성되는 NMOS 트랜지스터(26)와, NMOS 트랜지스터(26)와 PMOS 트랜지스터(25)의 각각의 드레인에 접속되는 송신 단자(Dout)를 포함한다. 또한, 신호 송수신 회로에서, 수신측 보호 IC는, 송신 단자(Dout)에 접속되는 수신 단자(CTLD); 수신 단자(CTLD)에 접속되는 게이트 및 기준 전압(Vctl)을 발생하는 내부 기준 전압 발생 회로(21)에 접속되는 드레인을 가지는 PMOS 트랜지스터(24); PMOS 트랜지스터(24)와 내부 기준 전압 발생 회로(21) 사이에 접속되는 저항(23); 및 저항(23)과 PMOS 트랜지스터(24) 사이에 접속되는 출력 단자(Vou1)를 포함한다.

다음으로, 이러한 구성을 구지는 제2 실시형태에 따른 신호 송수신 회로에서, 제1 보호 IC(즉, 도 2a의 상측에 도시된 송신측 보호 회로)에 의해 검출된 전지의 과방전 상태를 제2 보호 IC(도 2a의 하측에 도시된 수신측 보호 회로)에 송신하는 신호 송수신 회로의 동작에 대하여 설명한다.

도 2a의 상측에 도시된 제1 보호 IC에 의해 모니터되는 전지셀이 통상 상태에 있으면, 내부 방전 제어 신호 출력 회로(22)는 하이(H) 신호를 출력하고, PMOS 트랜지스터(25)는 오프되며, NMOS 트랜지스터(26)는 온된다. 송신 단자(Dout)는 NMOS 트랜지스터(26)를 통해 VSS2(즉, 접지 전압)에 접속되므로, 송신 단자(Dout)는 로우(L) 신호를 출력한다.

이와 반대로, 도 2a의 상측에 도시된 제1 보호 IC에 의해 모니터되는 전지셀이 과방전 상태에 있으면, 내부 방전 제어 신호 출력 회로(22)는 로우(L) 신호를 출력하고, PMOS 트랜지스터(25)는 온되며, NMOS 트랜지스터(26)는 오프된다. 송신 단자(Dout)는 PMOS 트랜지스터(25)를 통해 소스 전압(VDD2)에 접속되므로, 송신 단자(Dout)는 하이(H) 신호를 출력한다.

도 2a의 상측에 도시된 제1 보호 IC의 송신 단자(Dout)로부터 출력된 신호는, 도 2a의 하측에 도시된 제2 보호 회로 IC의 수신 단자(CTLD)에 공급된다. 송신 단자(Dout)가 로우(L) 레벨에 있으면, PMOS 트랜지스터(24)가 온되는 반면에, 송신 단자(Dout)가 하이(H) 레벨에 있으면, PMOS 트랜지스터(24)는 오프된다.

도 2a의 상측에 도시된 제1 보호 IC로부터 신호를 수신하는 도 2a의 하측에 도시된 제2 보호 IC에서, PMOS 트랜지스터(24)의 소스 및 백게이트의 전압은 VDD1과 동일하게 되고, PMOS 트랜지스터(24)의 드레인의 전압은, 도 2a의 하측에 도시된 제2 보호 IC 내의 내부 기준 전압 발생 회로(21)에 의해 발생된 기준 전압(Vctl)과 VDD1 사이에서 변동된다.

그 결과, 도 2b에 도시된 바와 같이, 송신 단자(Dout)가 L 레벨에 있는 경우, 수신 단자(CTLD)에 의해 수신된 신호의 전압은 VSS2와 동일하게 되고, 출력 단자(Vout1)의 전압은 VDD1과 동일하게 된다. 이와 반대로, 송신 단자(Dout)가 H 레벨에 있는 경우, 수신 단자(CTLD)에 의해 수신되는 신호의 전압이 VDD1과 동일하게 되고, 출력 단자(Vout1)의 전압이 Vctl과 동일하게 된다.

이와 같이, 도 2a의 상측에 도시된 제1 보호 IC의 송신 단자(Dout)로부터 출력된 로우(L) 신호(=VSS2 전압)가, 도 2a의 하측에 도시된 제2 보호 IC의 수신 단자(CTLD)를 통하여 PMOS 트랜지스터(24)의 게이트에 공급되면, 정상적으로 최대 전압이 되는, PMOS 트랜지스터(24)의 게이트와 드레인 사이의 전압은 대략 VDD2 - VDD1 + Vctl에 의해 획득되는 전압으로 억제될 수도 있다.

이와 같이, 이 구성에 의해, 수신 단자(CTLD)에 사용되는 소자의 내압은 대략 최대 전지 전압과 +2 V의 합이 되는 것이 바람직하다.

이 구성에서, 도 2a의 상측에 도시된 제1 보호 IC로부터 출력된 신호가 도 2a의 하측에 도시된 제2 보호 IC의 PMOS 트랜지스터(24)의 게이트에 의해 수신되므로, 제1 보호 IC와 제2 보호 IC 사이의 신호 송신은 제1 보호 IC와 제2 보호 IC 사이에 전류를 흐르게 하지 않고 수행될 수 있다.

이와 같이, 제1 보호 IC와 제2 보호 IC 사이에 전류가 흐르지 않으므로, 내부 또는 외부 저항은 전류 흐름을 억제하기 위하여 불필요하게 될 수도 있다. 따라서, 부가적인 외부 구성요소로 인한 비용의 상승 또는 레이아웃 면적의 증가를 억제할 수도 있다.

<제3 실시형태>

다음으로, 도 3a 및 도 3b를 참조하여 제3 실시형태에 따른 신호 송수신 회로의 구성에 대하여 설명한다.

제3 실시형태에 따른 신호 송수신 회로에 있어서, 도 1a의 상측에 도시된 제1 실시형태의 제2 보호 IC에는 2 개의 신호 수신 트랜지스터로 구성되는 이중(dual) 신호 수신 트랜지스터가 제공된다.

도 3a에 있어서, 제3 실시형태에 따른 신호 송수신 회로는, 내부 기준 전압 발생 회로(31), 내부 방전 제어 신호 출력 회로(32), 저항(33, 38), NMOS 트랜지스터(34 및 36), PMOS 트랜지스터(35 및 37), 수신 단자(CTLD), 및 송신 단자(Dout)를 포함한다.

제3 실시형태에 따른 신호 송수신 회로는, 송신측 보호 IC(즉, 도 3a의 하부에 도시된 제1 보호 회로)로부터 출력된 신호를 수신측 보호 회로(즉, 도 3a의 상부에 도시된 제2 보호 회로)에 송신하도록 구성된다. 제3 실시형태에 따른 신호 송수신 회로에서, 과방전 검출 보고 신호를 송신하는 송신측 보호 IC에는, 내부 방전 제어 신호 출력 회로(32), PMOS 트랜지스터(35), NMOS 트랜지스터(36) 및 송신 단자(Dout)가 제공되는 반면에, 송신측 보호 IC로부터 송신된 과방전 검출 보고 신호를 수신하는 수신측 보호 IC에는, 내부 기준 전압 발생 회로(31), 저항(33 및 38), NMOS 트랜지스터(34), PMOS 트랜지스터(37) 및 수신 단자(CTLD)가 제공된다.

도 1a 및 도 1b에 도시된 제1 실시형태에 따른 신호 송수신 회로와 유사하게, 도 3a 및 도 3b는, 제1 보호 IC(즉, 도 3a의 하측에 도시된 송신측 보호 회로)에 의해 검출된 전지의 과방전 상태를 제2 보호 IC(즉, 도 3a의 상측에 도시된 수신측 보호 회로)에 송신하는 신호 송수신 회로의 동작을 나타낸다. 도 3a의 하측에 도시된 제1 보호 IC의 송신 단자(Dout)의 전압 변동에 기초하여 NMOS 트랜지스터(34)의 드레인에 접속되는 출력 단자(Vout2)의 전압 변동은 제1 실시형태에 도시된 출력 단자(Vout1)의 전압 변동과 유사하므로, 그 설명을 생략한다는 점에 주목한다.

특히, 제3 실시형태에 따른 신호 송수신 회로에서, 도 3a의 상측에 도시된 제2 보호 IC는 도 1a의 상측에 도시된 제1 실시형태의 제2 보호 IC에 새로운 저항(38)과 새로운 PMOS 트랜지스터(37)를 부가함으로써 획득되는 이중 신호 수신 트랜지스터를 포함한다. 신호 송수신 회로는 3개 이상의 신호 수신 트랜지스터로 구성되는 3중 이상의 신호 수신 트랜지스터를 포함할 수도 있음에 주목한다.

즉, 외부 신호 수신 PMOS 트랜지스터로서 이용되는 PMOS 트랜지스터(37)는 수신 단자(CTLD)에 접속되는 게이트, 기준 전압(Vctl)을 발생하는 내부 기준 전압 발생 회로(31)에 접속되는 소스 및 접지(VSS2)에 접속되는 드레인을 포함한다. 외부 신호 수신 저항으로서 이용되는 저항(38)은 PMOS 트랜지스터(37)의 드레인과 접지(VSS2) 사이에 접속된다. 외부 신호 수신 출력 단자로서 이용되는 출력 단자(Vout1)는 저항(38)과 PMOS 트랜지스터(37) 사이에 접속된다.

이 구성에서, 도 3a의 하측에 도시된 제1 보호 IC의 송신 단자(Dout)가 하이(H) 레벨이 되고, 도 3a의 상측에 도시된 제2 보호 IC의 수신 단자(CTLD)가 VDD1과 동일하게 되어 도 3a의 상측에 도시된 제2 보호 회로 IC의 PMOS 트랜지스터(37)가 오프되는 경우에도; 또는 도 3a의 하측에 도시된 제1 보호 IC의 송신 단자(Dout)가 로우(L) 레벨이 되고, 상기 수신 단자(CTLD)가 VSS1과 동일하게 되어 도 3a의 상측에 도시된 제2 보호 IC의 PMOS 트랜지스터(37)가 온되는 경우에도, 출력 단자(Vout1)에는 VSS2가 공급된다.

또한, 제1 보호 IC의 송신 단자(Dout)가 제2 보호 IC의 수신 단자(CTLD)로부터 접속 해제되고, 제2 보호 IC의 수신 단자(CTLD)에 외부로부터 VDD2 내지 VSS2의 범위의 전압이 인가되면, 내부 회로에 다른 상태로 신호를 송신할 수도 있다.

예를 들어, 도 3b에 도시된 바와 같이, 송신 단자(Dout) = open이고, 수신 단자(CTLD) = VDD2 입력이면, 출력 단자(Vout1)와 출력 단자(Vout2)에는 VSS2가 공급되고, 송신 단자 Dout = open이고, 수신 단자 CTLD = VSS2 입력이면, 출력 단자(Vout1)에는 Vctl이 공급되고, 출력 단자(Vout2)에는 VSS2가 공급된다.

<제4 실시형태>

다음으로, 제4 실시형태에 따른 신호 송수신 회로의 구성을 도 4a 및 도 4b를 참조하여 설명한다.

제4 실시형태에 따른 신호 송수신 회로에서는, 제3 실시형태에서의 도 3a의 하측에 도시된 제1 보호 IC와 도 3a의 상측에 도시된 제2 보호 IC가 교환된다. 또한, 제4 실시형태에 따른 신호 송수신 회로에서, 도 2a의 하측에 도시된 제2 실시형태의 제2 보호 IC에는 2 개의 신호 수신 트랜지스터로 구성되는 이중 신호 수신 트랜지스터가 제공된다.

도 4a에 도시된 바와 같이, 제4 실시형태에 따른 신호 송수신 회로는 내부 기준 전압 발생 회로(41), 내부 방전 제어 신호 출력 회로(42), 저항(43 및 48), PMOS 트랜지스터(44 및 46), NMOS 트랜지스터(45 및 47), 수신 단자(CTLD), 및 송신 단자(Dout)를 포함한다.

제4 실시형태에 따른 신호 송수신 회로는 송신측 보호 IC(즉, 도 4a의 상부에 도시된 제1 보호 회로)로부터 출력된 신호를 수신측 보호 회로(즉, 도 4a의 하부에 도시된 제2 보호 회로)에 송신하도록 구성된다. 제4 실시형태에 따른 신호 송수신 회로에서, 과방전 검출 보고 신호를 송신하는 송신측 보호 IC에는, 내부 방전 제어 신호 출력 회로(42), PMOS 트랜지스터(45), NMOS 트랜지스터(46) 및 송신 단자(Dout)가 제공되는 반면에, 송신측 보호 IC로부터 송신된 과방전 검출 보고 신호를 수신하는 수신측 보호 IC에는, 내부 기준 전압 발생 회로(41), 저항(43 및 48), PMOS 트랜지스터(44), NMOS 트랜지스터(47) 및 수신 단자(CTLD)가 제공된다.

도 2a 및 도 2b에 도시된 제2 실시형태에 따른 신호 송수신 회로와 유사하게, 도 4a 및 도 4b는, 제1 보호 IC(즉, 도 4a의 상측에 도시된 송신측 보호 회로)에 의해 검출된 전지의 과방전 상태를 제2 보호 IC(즉, 도 4a의 하측에 도시된 수신측 보호 회로)에 송신하는 신호 송수신 회로의 동작을 나타낸다. 도 4a의 상측에 도시된 제1 보호 IC의 송신 단자(Dout)의 전압 변동에 기초하여 PMOS 트랜지스터(44)의 드레인에 접속되는 출력 단자(Vout1)의 전압 변동은 제2 실시형태에 도시된 출력 단자(Vout1)의 전압 변동과 유사하므로, 그 설명을 생략한다는 점에 주목한다.

특히, 제4 실시형태에 따른 신호 송수신 회로에서, 도 4a의 하측에 도시된 제2 보호 IC는 도 2a의 하측에 도시된 제2 실시형태의 제2 보호 IC에 새로운 저항(48)과 새로운 NMOS 트랜지스터(47)를 부가함으로써 획득되는 이중 신호 수신 트랜지스터를 포함한다. 신호 송수신 회로는 3개 이상의 신호 수신 트랜지스터로 구성되는 3중 이상의 신호 수신 트랜지스터를 포함할 수도 있음에 주목한다.

즉, 외부 신호 수신 NMOS 트랜지스터로서 이용되는 NMOS 트랜지스터(47)는 수신 단자(CTLD)에 접속되는 게이트, VDD1(즉, 소스 전압)에 접속되는 드레인, 및 기준 전압(Vctl)을 발생하는 내부 기준 전압 발생 회로(41)에 접속되는 소스를 포함한다. 외부 신호 수신 저항으로서 이용되는 저항(48)은 NMOS 트랜지스터(47)와 VDD1(즉, 소스 전압) 사이에 접속된다. 외부 신호 수신 출력 단자로서 이용되는 출력 단자(Vout2)는 저항(48)과 NMOS 트랜지스터(47) 사이에 접속된다.

이 구성에서, 도 4a의 상측에 도시된 제1 보호 IC의 송신 단자(Dout)가 하이(H) 레벨이 되고, 도 4a의 하측에 도시된 제2 보호 IC의 수신 단자(CTLD)가 VDD2와 동일하게 되어 도 4a의 하측에 도시된 제2 보호 회로 IC의 NMOS 트랜지스터(47)가 온되는 경우에도; 또는 도 4a의 상측에 도시된 제1 보호 IC의 송신 단자(Dout)가 로우(L) 레벨이 되고, 상기 수신 단자(CTLD)가 VSS2와 동일하게 되어 도 4a의 하측에 도시된 제2 보호 IC의 NMOS 트랜지스터(47)가 오프되는 경우에도, 출력 단자(Vout2)에는 Vctl이 공급된다.

예를 들어, 도 4b에 도시된 바와 같이, 송신 단자(Dout) = open이고, 수신 단자(CTLD) = VDD2 입력이면, 출력 단자(Vout1)에는 VDD1이 공급되고, 출력 단자(Vout2)에는 Vctl이 공급되며, 송신 단자 Dout = open이고, 수신 단자 CTLD = VSS1 입력이면, 출력 단자(Vout1) 및 출력 단자(Vout2)에는 VDD1이 공급된다.

<제5 실시형태>

다음으로, 제5 실시형태에 따른 신호 송수신 회로의 구성을 도 5a 및 도 5b를 참조하여 설명한다.

제5 실시형태에 따른 신호 송수신 회로는, 도 1a의 상측에 도시된 제1 실시형태의 제2 보호 IC에 저항(3) 대신에 NMOS 트랜지스터(53)을 제공함으로써 형성된다.

즉, 제5 실시형태에 따른 신호 송수신 회로에서, 도 1a의 상측에 도시된 제2 보호 IC의 수신용 인버터는 NMOS 트랜지스터(4)와 저항(3)(도 1a 참조)에 의해 구현된다. 그러나, 제5 실시형태에 따른 신호 송수신 회로에서, 도 5a의 상측에 도시된 제2 보호 IC의 수신용 인버터는 2 개의 MOS 트랜지스터(53 및 54)(도 5a 참조)의 조합에 의해 구현된다. 2개의 MOS 트랜지스터의 조합은 후단의 회로에 기초하여 결정되며, NMOS 또는 PMOS 트랜지스터일 수 있음에 주목한다.

도 5a의 상측에 도시된 제 2 보호 IC(즉, 수신측 보호 IC)의 수신측 정전류 인버터는, MOS 트랜지스터와 저항의 조합에 의해 구현되는 수신용 인버터와 비교하여, 2개의 MOS 트래지스터의 조합이 저전압, 저전류 및 고정밀도의 상기 정전류 인버터로서 기능하는 한, 2개의 MOS 트랜지스터의 조합에 의해 구현되는 것이 바람직하다.

<제6 실시형태>

다음으로, 제6 실시형태에 따른 신호 송수신 회로의 구성을 도 6a 및 도6b를 참조하여 설명한다.

제6 실시형태에 따른 신호 송수신 회로는 도 2a의 하측에 도시된 제2 보호 회로의 제2 보호 IC에 저항(23) 대신에 PMOS 트랜지스터(63)를 제공함으로써 형성된다.

즉, 제2 실시형태에 따른 신호 송수신 회로에 있어서, 도 2a의 하측에 도시된 제2 보호 IC의 수신용 인버터는 PMOS 트랜지스터(24) 및 저항(23)(도 2a 참조)에 의해 구현된다. 그러나, 제6 실시형태에 따른 신호 송수신 회로에 있어서, 도 6a의 하측에 도시된 제2 보호 IC의 수신용 인버터는 2 개의 MOS 트랜지스터(63 및 64)(도 6a 참조)에 의해 구현된다. 2 개의 MOS 트랜지스터(63 및 64)의 조합은 후단의 회로에 기초하여 결정될 수 있으며, NMOS 또는 PMOS 트랜지스터일 수도 있다.

도 6a의 하측에 도시된 제2 보호 IC(즉, 수신측 보호 IC)의 수신측 정전류 인버터는, MOS 트랜지스터와 저항의 조합에 의해 구현되는 수신용 인버터와 비교하여, 2개의 MOS 트래지스터의 조합이 저전압, 저전류 및 고정밀도의 상기 정전류 인버터로서 기능하는 한, 2개의 MOS 트랜지스터의 조합에 의해 구현되는 것이 바람직하다.

<제7 실시형태>

다음으로, 제7 실시형태에 따른 신호 송수신 회로의 구성을 도 7a 및 도 7b를 참조하여 설명한다.

도 7a에 도시된 바와 같이, 제7 실시형태에 따른 신호 송수신 회로는, 도 1a의 상측에 도시된 제1 실시형태의 제2 보호 회로 IC와 유사하게, 도 7a의 상측에 도시된 제2 보호 IC(즉, 수신측 IC)에 제공되는 저항(73) 및 NMOS 트랜지스터(74)를 포함하며, 전압을 vctl까지 풀업시키도록 구성되는 새로운 내부 풀업 저항(73a)을 포함한다. 또한, 도 7a의 하측에 도시된 제7 실시형태에 따른 신호 송수신 회로의 제1 보호 IC(즉, 송신측 IC)에서, 도 1a의 하측에 도시된 제1 실시형태의 제1 보호 IC에 제공된 PMOS 트랜지스터(5)는, 도 7a의 하측에 도시된 제7 실시형태의 제1 보호 IC가 NMOS 트랜지스터(76)만을 포함하도록 제거되어 있다.

이러한 구성에 있어서, 도 7b에 도시된 바와 같이, 도 7a의 하측에 도시된 제1 보호 IC(즉, 송신측 회로)의 NMOS 트랜지스터(76)가 오픈 드레인 출력(즉, Dout= open)을 수행하면, 내부 기준 전압 발생 회로(71)로부터 출력된 기준 전압(Vctl)을 도 7a의 상측에 도시된 제2 보호 IC(즉, 수신측 회로)의 저항(73a)을 통하여 수신 단자(CTLD)에 인가한다. 따라서, 도 7a의 하측에 도시된 제1 보호 IC(즉, 송신측 회로)의 NMOS 트랜지스터(76)가 오프되더라도, 수신 단자(CTLD)의 전압은 수신 단자(CTLD)의 전압을 기준 전압(Vctl)까지 풀업시킴으로써 안정화될 수 있다. 이와 같이, 출력 전압(Vout1)의 신호는 적절하게 제어될 수도 있다.

<제8 실시형태>

다음으로, 제8 실시형태에 따른 신호 송수신 회로의 구성을 도 8a 및 도 8b를 참조하여 설명한다.

도 8a에 도시된 바와 같이, 제8 실시형태에 따른 신호 송수신 회로는, 도 2a의 하측에 도시된 제2 실시형태의 제2 보호 IC와 유사하게, 도 8a의 하측에 도시된 제2 보호 회로(즉, 수신측 IC)에 제공되는 저항(83) 및 PMOS 트랜지스터(84)를 포함하며, 전압을 Vctl로 풀다운시키도록 구성되는 새로운 내부 풀다운 저항(83a)을 더 포함한다. 또한, 도 8a의 상측에 도시된 제8 실시형태에 따른 신호 송수신 회로의 제1 보호 IC(즉, 송신측 IC)에 있어서, 도 2a의 상측에 도시된 제2 실시형태의 제1 보호 IC에 제공된 NMOS 트랜지스터(26)는, 도 8a의 상측에 도시된 제8 실시형태의 제1 보호 IC가 PMOS 트랜지스터(85)만을 포함하도록 제거되어 있다.

이 구성에 있어서, 도 8b에 도시된 바와 같이, 도 8a의 상측에 도시된 제1 보호 IC(즉, 송신측 회로)의 PMOS 트랜지스터(85)는 오픈 드레인 출력(즉, Dout= open)을 수행하면, 내부 기준 전압 발생 회로(81)로부터 출력된 기준 전압(Vctl)은 도 8a의 하측에 도시된 제2 보호 IC(즉, 수신측 회로)의 저항(83a)을 통하여 수신 단자(CTLD)에 인가된다. 따라서, 도 8a의 상측에 도시된 제1 보호 IC(즉, 송신측 회로)의 PMOS 트랜지스터(85)가 오프되는 경우에도, 수신 단자(CTLD)의 전압은 수신 단자(CTLD)의 전압을 기준 전압(Vctl)으로 풀다운시킴으로써 안정화될 수도 있다. 이와 같이, 출력 단자(Vout1)의 신호는 적절하게 제어될 수도 있다.

<제9 실시형태>

다음으로, 제9 실시형태에 따른 신호 송수신 회로의 구성을 도 9a 및 도 9b를 참조하여 설명한다.

도 9a에 도시된 바와 같이, 제9 실시형태에 따른 신호 송수신 회로는, 도 1a의 상측에 도시된 제1 실시형태의 제2 보호 IC와 유사하게, 도 9a의 상측에 도시된 제2 보호 회로(즉, 수신측 IC)에 제공되는 저항(93)과 NMOS 트랜지스터(94)를 포함한다. 또한, 도 9a의 하측에 도시된 제9 실시형태에 따른 신호 송수신 회로의 제1 보호 IC(즉, 송신측 IC)에 있어서, 도 1a의 하측에 도시된 제1 실시형태의 제1 보호 IC에 제공된 PMOS 트랜지스터(5)는, 도 9a의 하측에 도시된 제9 실시형태의 제1 보호 IC가 NMOS 트랜지스터(96)만을 포함하도록 제거되어 있다. 또한, 전압을 전압(VDD1)까지 풀업시키기 위하여, 도 9a의 하측에 도시된 제1 보호 IC의 송신 단자(Dout)의 출력측에 외부 저항(98)이 접속된다.

이 구성에 있어서, 도 9a의 하측에 도시된 제1 보호 IC(즉, 송신측 회로)의 NMOS 트랜지스터(96)가 오픈 드레인 출력(즉, Dout= open)을 수행하면, 도 9a의 상측에 도시된 제2 보호 IC(즉, 수신측 IC)의 송신 단자(Dout)에 외부 저항(98)을 통하여 전압(VDD1)이 인가된다. 따라서, 도 9a의 하측에 도시된 제1 보호 IC(즉, 송신측 회로)의 NMOS 트랜지스터(96)가 오프되는 경우에도, 수신 단자(CTLD)의 전압은 송신 단자(Dout)의 전압을 전압(VDD1)까지 풀업시킴으로써 안정화될 수도 있다. 이와 같이, 출력 단자(Vout1)의 신호는 적절하게 제어될 수도 있다.

<제10 실시형태>

다음으로, 제10 실시형태에 따른 신호 송수신 회로의 구성을 도 10a 및 도 10b를 참조하여 설명한다.

도 10a에 도시된 바와 같이, 제10 실시형태에 따른 신호 송수신 회로는, 도 2a의 하측에 도시된 제2 실시형태의 제2 보호 IC와 유사하게, 도 10a의 하측에 도시된 제2 보호 IC(즉, 수신측 IC)에 제공된 저항(103)과 PMOS 트랜지스터(104)를 포함한다. 또한, 도 10a의 상측에 도시된 제10 실시형태에 따른 신호 송수신 회로의 제1 보호 IC(즉, 송신측 IC)에 있어서, 도 2a의 상측에 도시된 제2 실시형태의 제1 보호 IC에 제공된 NMOS 트랜지스터(26)는, 도 10a의 상측에 도시된 제10 실시형태의 제1 보호 IC가 PMOS 트랜지스터(105)만을 포함하도록 제거되어 있다. 또한, 전압을 전압(VSS2)까지 풀다운시키기 위하여, 도 10a의 상측에 도시된 제1 보호 IC의 송신 단자(Dout)의 출력측에 외부 저항(108)이 접속된다.

이 구성에 있어서, 도 10b에 도시된 바와 같이, 도 10a의 상측에 도시된 제1 보호 IC(즉, 송신측 회로)의 PMOS 트랜지스터(105)가 오픈 드레인 출력(즉, Dout= open)을 수행하면, 도 10a의 상측에 도시된 제1 보호 IC(즉, 송신측 회로)의 송신 단자(Dout)에 외부 저항(108)을 통하여 전압(VSS2)이 인가된다. 따라서, 도 10a의 상측에 도시된 제1 보호 IC(즉, 송신측 회로)의 PMOS 트랜지스터(105)가 오프되는 경우에도, 송신 단자(Dout)의 전압은 송신 단자(Dout)의 전압을 전압(VSS2)까지 풀다운시킴으로써 안정화될 수도 있다. 이와 같이, 출력 단자(Vout1)의 신호는 적절하게 제어될 수도 있다.

도 1a 내지 도 10b를 참조하여 전술한 바와 같이, 제1 실시형태 내지 제10 실시형태에 따른 신호 송수신 회로에서, 제1 보호 IC와 제2 보호 IC 사이에서 신호를 송수신할 때, 수신측 IC(즉, 제2 보호 IC)의 MOS 트랜지스터의 게이트 이외의 노드의 전압은, 수신측 IC 내부의 기준 전압 등에 의해 억제된다. 이와 같이, 제1 실시형태 내지 제10 실시형태에 따른 신호 송수신 회로는 더 큰 내압을 가진 소자를 요구하지 않을 수도 있다.

즉, 도 1a 및 도 1b에 도시된 바와 같이, 신호 송수신 회로에 있어서, 송신측 회로는, 게이트와 드레인을 가지며, 송신측 PMOS 트랜지스터(5)의 게이트에 송신 회로로부터 공급된 로우 신호에 의해 온되도록 구성되는 송신측 PMOS 트랜지스터(5); PMOS 트랜지스터(5)의 게이트에 접속된 게이트, PMOS 트랜지스터(5)의 드레인에 접속된 드레인 및 접지(VSS1)에 접속된 소스를 가지며, 송신 회로로부터 NMOS 트랜지스터(6)의 게이트에 공급된 하이 신호에 의해 온되도록 구성되는 송신측 NMOS 트랜지스터(6); NMOS 트랜지스터(6)와 PMOS 트랜지스터(5)의 각각의 드레인에 접속되는 송신 단자(Dout)를 포함하며, 수신측 회로는, 송신 단자(Dout)에 접속되는 수신 단자(CTLD); 수신 단자(CTLD)에 접속된 게이트, 기준 전압(Vctl)을 발생시키는 기준 전압 발생 회로(1)에 접속되는 드레인 및 접지(VSS2)에 접속되는 소스를 가지는 수신측 NMOS 트랜지스터(4); NMOS 트랜지스터(4)와 기준 전압(Vctl)을 발생시키는 기준 전압 발생 회로(1) 사이에 접속되는 저항(3); 및 저항(3)과 NMOS 트랜지스터(4) 사이에 접속되는 출력 단자(Vout1)를 포함한다.

대안으로, 도 2a 및 도 2b에 도시된 바와 같이, 신호 송수신 회로에 있어서, 송신측 회로는, 게이트와 드레인을 가지며, 송신 회로로부터 PMOS 트랜지스터(25)의 게이트까지 공급된 로우 신호에 의해 온되도록 구성되는 송신측 PMOS 트랜지스터(25); PMOS 트랜지스터(25)의 게이트에 접속된 게이트, PMOS 트랜지스터(25)의 드레인에 접속된 드레인 및 접지(VSS2)에 접속된 소스를 가지며, 송신 회로로부터 NMOS 트랜지스터(26)의 게이트에 공급된 하이 신호에 의해 온되도록 구성되는 송신측 NMOS 트랜지스터(26); NMOS트랜지스터(26)와 PMOS 트랜지스터(25)의 각각의 드레인에 접속되는 송신 단자(Dout)를 포함하며, 수신측 회로는 송신 단자(Dout)에 접속되는 수신 단자(CTLD); 수신 단자(CTLD)에 접속되는 게이트와 기준 전압(Vctl)을 발생시키는 내부 기준 전압 발생 회로(21)에 접속되는 소스를 가지는 수신측 PMOS 트랜지스터(24); PMOS 트랜지스터(24)와 기준 전압(Vctl)을 발생시키는 기준 전압 발생 회로(21) 사이에 접속되는 저항(23); 및 저항(23)과 PMOS 트랜지스터(24) 사이에 접속된 출력 단자(Vout1)를 포함한다.

이 구성에 있어서, 송신측 IC로부터 출력된 신호를 수신하는 수신측 IC의 트랜지스터의 소스, 드레인 및 백게이트의 전압에 충분히 낮은 전압(Vctl)을 인가(부가)하여, 인버터가 수신측 IC의 트랜지스터의 소스, 드레인 및 백게이트의 전압을 반전시키게 한다. 따라서, 송신측 IC의 출력 신호가 송신측 IC의 전압(VDD)과 전압(VSS) 사이에서 송신측 IC의 출력 신호가 충분히 변동하더라도, 수신측 IC의 트랜지스터는 최대 VDD + Vctl에 의해 획득된 전압을 수신한다.

또한, 신호는 MOS 트랜지스터의 게이트에 의해 수신되므로, 전류는 송신측 IC로부터 수신측 IC까지 흐르지 않는다.

또한, 도 3a 내지 도 4b에 도시된 바와 같이, 신호 송수신 회로가 입력 신호들이 공급되는 복수의 인버터를 포함하므로, 수신측 IC에 공급되는 신호는 여러 가지 방식으로 제어될 수도 있다. 즉, 수신된 신호는 복수의 트랜지스터에 의해 용이하게 관리되므로, 수신측 IC에 공급되는 신호는 여러 가지 방식으로 제어될 수도 있다.

또한, 도 7a 내지 도 8b에 도시된 바와 같이, 신호 송수신 회로가 오프 드레인 출력 회로를 포함하고, 출력이 오픈 상태에 있으면, 수신 단자는 기준 전압 발생 회로를 수신 단자의 전압까지 풀업시키거나 그 전압까지 풀다운시킴으로써 안정화될 수 있다(불안정하게 되는 것이 방지됨).

즉, 송신측 출력 회로가 오픈 드레인 출력 구성을 가지며, 출력이 오픈 상태에 있는 경우에도, 수신 단자의 전압은 저항 등을 수신 단자의 전압까지 풀업시키거나 그 전압까지 풀다운시킴으로써 안정화될 수 있다. 이와 같이, 수신 단자에 공급되는 신호를 적절하게 제어할 수도 있다.

또한, 도 9a 내지 도 10b에 도시된 바와 같이, 신호 송수신 회로가 오프 드레인 출력 회로를 포함하고, 출력이 오픈 상태에 있으면, 수신 단자는, 오픈 드레인 회로에 제공되는 외부 저항 등을 수신 단자의 전압까지 풀업시키거나 그 전압까지 풀다운시킴으로써 안정화될 수 있다(불안정하게 되는 것이 방지됨). 따라서, 수신 단자에 공급되는 신호를 적절하게 제어할 수도 있다.

즉, 송신측 출력 회로가 오픈 드레인 출력 구성을 가지며 출력이 오픈 상태에 있는 경우에도, 수신 단자의 전압은, 외부 저항 등으로 하여금 수신 단자의 전압을 송신측 VDD 또는 VSS까지 풀업시키거나 풀다운시킴으로써 안정화될 수도 있다. 수신 단자에 공급된 신호는, 송신측 IC와 수신측 IC 사이에 전류를 흐르게 하지 않고 적절하게 제어될 수도 있다.

이와 같이, 실시형태에 따른 신호 송수신 회로는, 2개의 전지셀의 전체 전압에 견디는 고내압 소자가 불필요하게 될 수도 있다. 따라서, 제조 프로세스가 간략화되며, 제조 비용이 낮아질 수도 있다.

또한, 고내압 소자를 이용하면 일반적으로 레이아웃 면적을 증가시킨다. 그러나, 실시형태에 따른 신호 송수신 회로는 2개의 전지셀의 전체 전압에 견디는 고내압 소자가 불필요하게 될 수도 있다. 따라서, 레이아웃 면적이 감소될 수도 있다.

또한, 직렬 접속된 2차 전지를 포함하는 전지팩(또는 셀팩)을 과충전 또는 과방전으로부터 보호하는 2차 전지 보호 회로는, 2차 전지의 블록의 출력 전압 변동을 모니터하여 검출 결과 출력 단자를 캐스케이스 접속하여 그 검출 결과 출력 단자로부터 검출 결과를 출력하는 복수의 보호 회로; 및 복수의 보호 회로 사이에서 검출 결과 신호를 송신 및 수신하기 위한 도 1a 내지 도 10b에 도시된 구성들 중 하나를 가지는 신호 송수신 회로를 포함한다. 이 구성에 있어서, 2차 전지 보호 회로는 더 작아질 수 있으며, 증가된 성능을 가질 수도 있다.

제1 내지 제10 실시형태는 도 1a 내지 도 10b를 참조하여 설명된 이러한 일례들로 제한되지 않고, 본 발명의 범위를 벗어나지 않고 여러 가지 변경 및 변형이 행해질 수 있음에 주목한다. 예를 들어, 제1 내지 제10 실시형태에서, 과방전 상태의 송신은 검출된 신호를 송신하는 신호 송수신 회로의 설명에서 일례로서 이용된다. 그러나, 제1 실시형태의 설명에 도시된 바와 같이, 과방전 상태는 제2 내지 제10 실시형태에 따른 신호 송수신 회로에서 과방전 상태 대신에 송신될 수도 있다.

제1 내지 제10 실시형태에 따르면, 고내압 소자를 이용하지 않고 복수의 보호 회로 사이에 전류를 흐르게 하지 않으면서 복수의 전지셀을 보호할 수 있는 복수의 보호 회로를 가지는 2차 전지셀 회로가 제공된다. 이 구성에 있어서, 2차 전지 보호 회로의 프로세스 비용, 레이아웃 면적, 부품 비용 또는 실장 면적의 증가를 억제하는 것이 가능하게 된다.

또한, 본 발명은 이러한 실시형태들로 제한되지 않고, 본 발명의 범위를 벗어나지 않고 여러 가지 변경 및 변형이 행해질 수도 있다.

본 출원은 일본 특허청에 2010년 3월 18일자로 출원된 일본 우선권 주장 출원 제2010-062389호에 기초하며, 그 전체 내용은 참고로 여기에 포함된다.

Claims

신호 송수신 회로에 있어서,
제1 회로와 제2 회로를 포함하며,
상기 제1 회로는,
게이트와 드레인을 가지며, 그 게이트에 공급된 로우(low) 신호에 의해 온(on)되도록 구성되는 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트, 상기 제1 MOS 트랜지스터의 드레인에 접속되는 드레인 및 접지에 접속되는 소스를 가지며, 게이트에 공급되는 하이(high) 신호에 의해 온되도록 구성되는 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 각각의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며,
상기 제2 회로는,
상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와,
상기 수신 단자에 접속되는 게이트, 기준 전압 발생 회로에 접속되는 드레인 및 접지에 접속되는 소스를 가지는 제3 MOS 트랜지스터와,
상기 제3 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과,
상기 저항과 상기 제3 MOS 트랜지스터 사이에 접속되는 출력 단자를 포함하는 것인 신호 송수신 회로.
신호 송수신 회로에 있어서,
제1 회로와 제2 회로를 포함하며,
상기 제1 회로는,
게이트와 드레인을 가지며, 그 게이트에 공급된 로우 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트, 상기 제1 MOS 트랜지스터의 드레인에 접속되는 드레인 및 접지에 접속되는 소스를 가지며, 게이트에 공급되는 하이 신호에 의해 온되도록 구성되는 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 각각의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며,
상기 제2 회로는,
상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와,
상기 수신 단자에 접속되는 게이트 및 기준 전압 발생 회로에 접속되는 드레인을 가지는 제3 MOS 트랜지스터와,
상기 제3 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과,
상기 저항과 상기 제3 MOS 트랜지스터 사이에 접속되는 출력 단자를 포함하는 것인 신호 송수신 회로.
신호 송수신 회로에 있어서,
제1 회로와 제2 회로를 포함하며,
상기 제1 회로는,
게이트와 드레인을 가지며, 그 게이트에 공급된 로우 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트, 상기 제1 MOS 트랜지스터의 드레인에 접속되는 드레인 및 접지에 접속되는 소스를 가지며, 게이트에 공급되는 하이 신호에 의해 온되도록 구성되는 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 각각의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며,
상기 제2 회로는,
상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와,
상기 수신 단자에 접속되는 게이트, 기준 전압 발생 회로에 접속되는 드레인 및 접지에 접속되는 소스를 가지는 제3 MOS 트랜지스터와,
상기 제3 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과,
상기 저항과 상기 제3 MOS 트랜지스터 사이에 접속되는 출력 단자와,
상기 수신 단자에 접속되는 게이트, 접지에 접속되는 드레인 및 상기 기준 전압 발생 회로에 접속되는 소스를 가지는 제4 MOS 트랜지스터와,
상기 제4 MOS 트랜지스터와 상기 접지 사이에 접속되는 외부 신호 수신 저항과,
상기 외부 신호 수신 저항과 상기 제4 MOS 트랜지스터 사이에 접속되는 외부 신호 수신 출력 단자를 포함하는 것인 신호 송수신 회로.
신호 송수신 회로에 있어서,
제1 회로와 제2 회로를 포함하며,
상기 제1 회로는,
게이트와 드레인을 가지며, 그 게이트에 공급된 로우 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 게이트에 접속되는 게이트, 상기 제1 MOS 트랜지스터의 드레인에 접속되는 드레인 및 접지에 접속되는 소스를 가지며, 게이트에 공급되는 하이 신호에 의해 온되도록 구성되는 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 각각의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며,
상기 제2 회로는,
상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와,
상기 수신 단자에 접속되는 게이트 및 기준 전압 발생 회로에 접속되는 드레인을 가지는 제3 MOS 트랜지스터와,
상기 제3 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과,
상기 저항과 상기 제3 MOS 트랜지스터 사이에 접속되는 출력 단자와,
상기 제3 MOS 트랜지스터의 게이트에 접속되는 게이트, 상기 제2 회로의 소스 전압에 접속되는 드레인 및 상기 기준 전압 발생 회로에 접속되는 소스를 가지는 제4 MOS 트랜지스터와,
상기 제4 MOS 트랜지스터와 상기 제2 회로의 소스 전압 사이에 접속되는 외부 신호 수신 저항과,
상기 외부 신호 수신 저항과 상기 제4 MOS 트랜지스터 사이에 접속되는 외부 신호 수신 출력 단자를 포함하는 것인 신호 송수신 회로.
신호 송수신 회로에 있어서,
제1 회로와 제2 회로를 포함하며,
상기 제1 회로는,
게이트, 드레인 및 접지에 접속되는 소스를 가지며, 그 게이트에 공급되는 하이 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며,
상기 제2 회로는,
상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와,
상기 수신 단자에 접속되는 게이트, 기준 전압 발생 회로에 접속되는 드레인 및 접지에 접속되는 소스를 가지는 제2 MOS 트랜지스터와,
상기 제2 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과,
상기 저항과 상기 제2 MOS 트랜지스터 사이에 접속되는 출력 단자와,
상기 수신 단자와 상기 기준 전압 발생 회로 사이에 접속되는 외부 신호 수신 저항을 포함하는 것인 신호 송수신 회로.
신호 송수신 회로에 있어서,
제1 회로와 제2 회로를 포함하며,
상기 제1 회로는,
게이트와 드레인을 가지며, 그 게이트에 공급되는 로우 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며,
상기 제2 회로는,
상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와,
상기 수신 단자에 접속되는 게이트 및 기준 전압 발생 회로에 접속되는 드레인을 가지는 제2 MOS 트랜지스터와,
상기 제2 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과,
상기 저항과 상기 제2 MOS 트랜지스터 사이에 접속되는 출력 단자와,
상기 수신 단자와 상기 기준 전압 발생 회로 사이에 접속되는 외부 신호 수신 저항을 포함하는 것인 신호 송수신 회로.
신호 송수신 회로에 있어서,
제1 회로와 제2 회로를 포함하며,
상기 제1 회로는,
게이트, 드레인 및 접지에 접속되는 소스를 가지며, 그 게이트에 공급되는 하이 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며,
상기 제2 회로는,
상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와,
상기 수신 단자에 접속되는 게이트, 기준 전압 발생 회로에 접속되는 드레인 및 접지에 접속되는 소스를 가지는 제2 MOS 트랜지스터와,
상기 제2 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과,
상기 저항과 상기 제2 MOS 트랜지스터 사이에 접속되는 출력 단자와,
상기 제1 회로의 송신 단자에 접속되는 외부 풀업 저항을 포함하는 것인 신호 송수신 회로.
신호 송수신 회로에 있어서,
제1 회로와 제2 회로를 포함하며,
상기 제1 회로는,
게이트와 드레인을 가지며, 그 게이트에 공급되는 로우 신호에 의해 온되도록 구성되는 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 드레인에 접속되며, 신호를 송신하도록 구성되는 송신 단자를 포함하며,
상기 제2 회로는,
상기 제1 회로의 송신 단자에 접속되며, 그 송신 단자로부터 송신된 신호를 수신하도록 구성되는 수신 단자와,
상기 수신 단자에 접속되는 게이트 및 기준 전압 발생 회로에 접속되는 드레인을 가지는 제2 MOS 트랜지스터와,
상기 제2 MOS 트랜지스터와 상기 기준 전압 발생 회로 사이에 접속되는 저항과,
상기 저항과 상기 제2 MOS 트랜지스터 사이에 접속되는 출력 단자와,
상기 제1 회로의 송신 단자에 접속되는 외부 풀다운 저항을 포함하는 것인 신호 송수신 회로.
제1항 내지 제8항 중 어느 한 항에 있어서,
상기 저항은 NMOS 트랜지스터와 PMOS 트랜지스터 중 하나로 형성되는 것인 신호 송수신 회로.
직렬로 접속되는 2차 전지를 포함하는 전지팩 또는 셀팩을 과충전 또는 과방전으로부터 보호하는 2차 전지 보호 회로로서,
상기 2차 전지의 블록의 출력 전압 변동을 모니터하여, 검출 결과 출력 단자를 캐스케이드 접속함으로써 검출 결과 출력 단자로부터 검출 결과를 출력하는 복수의 보호 회로와,
상기 복수의 보호 회로 사이에 검출 결과 신호를 송수신하는 제1항 내지 제9항 중 어느 한 항에 기재된 신호 송수신 회로를 포함하는 2차 전지 보호 회로.