JPS5848449A - Ｍｏｓ型集積回路装置 - Google Patents

Ｍｏｓ型集積回路装置

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JPS5848449A
JPS5848449A JP56146532A JP14653281A JPS5848449A JP S5848449 A JPS5848449 A JP S5848449A JP 56146532 A JP56146532 A JP 56146532A JP 14653281 A JP14653281 A JP 14653281A JP S5848449 A JPS5848449 A JP S5848449A
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JP
Japan
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capacitor
memory cell
bonding pad
voltage
pad
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Hiroyuki Kinoshita
弘行 木下
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Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は複数のＭＯＳ　（Ｍｓｔａｌ　０ｘｉｄｅ　Ｓ
＠ｍ１ｃｏｎｄｕｃｔｏｒ）コンデンサを有するＭＯＳ
型集積回路装置に関する。
近時、ｙｏｓｍメモリの中でも集積度の高いダイナミッ
ク型メモリが盛んに用いられており、その中でもメモリ
・セルに１個のトランジスタと１＠のコンデンサを用い
たいわゆるｌトランジスタ、＾ル方式のメ屯りがビット
当りの価格が最も安いために、多量に使用されている。
このｌトランジスシζル方式のダイナミック製メモリの
セル回路を第１図に示す。この回路においてはトランジ
スタ１によルデータの書き込み、読み出しを行い、書き
込んだデータをコンデンサ２に蓄える。コンデンサ２の
一方の端子３には一定電圧（通常ｄ　ＶＤＤ＋　Ｖ、、
などの電源電圧）が印加される。最近のダイナミック型
メモリでは、第２図に示す断面構造図のように２層の多
結晶シリコン層４，５を用いて、よシ一層の集積化を図
りている。６はｐａｌの半導体基板、７はデータ線とな
る１１＋型の拡散層、８は多結晶シリコン層４に一定電
圧を印加することによシ形層８はソース（又はドレイン
）、拡散層１はドレイン（又はソース）となシ、ダート
となる多結晶シリコン層５と共にトランジスタ１ｔ−構
成し、ｔた、反転層８と多結晶シリコンＩ／Ｉｔ４とに
よりコンデンサ２を構成する。コンデンサ２には電荷が
蓄積され、この電荷がデータ線（拡散層７）を通して外
部に読み出されることになる。
従って、コンデンサ２を形成する酸化膜９の特性が重要
となる。
ここで ■　データ線の浮遊容量Ｆｉ１メモリ・セルのコンデン
サ２よシずりと大きいため、データ線に読み出される信
号電圧は／Ｊ％さくなる。このため、ｒ−タ線の信号電
圧を大きくするためにコンデンサ２ｓの酸化膜９の膜厚
ｔ、！、をトランジスタ部（メモリ・セルのトランジス
タ１だけで力＜絢辺回路のトランジスタ５−−３む。）
の酸化膜９０膜厚ｔ、ｘ□よシ薄くしてコンデンサ容量
を増すのが普通である。従ってコンデンサ２の酸化膜９
に印加される電界は他のトランジスタ等の酸化膜に印加
される電界よシ強い。
■　コンデンサ２部の面積はトランジスタ部よシ大きい
。
■　コンデンサ２部は蓄積電荷を保持するため常に電界
が印加されている。一方、トランジスタ部は活性状態か
スタンバイ状態のいずれかの時間のみ電界が印加される
。
このように、コンデンサ２部の酸化膜９では、トランジ
スタ等の他の部分の酸化膜に比べ電界強度、面積が大で
あ多いさらに電圧印加時間が長いため、コンデンサ２部
の酸化膜９に原因のある故障（セル単位で不良となるた
め１ビツト不良”と呼ばれる）が発生しやすい。従って
、酸化膜９のピン・ホールを減らすなど、酸化膜９の質
を向上させるととも：て、潜在的な不良を取シ除くいわ
ゆるスクリーニング技術の確立が３１１！である。
第３図は従来のダイナミック型メモリの平面図である。
同図において、メモリ・セルのコンデンサ、２部を構成
する多結晶シリコン片４１゜４３″・・・４Ｎ＋　４１
　　＊　４　ｚ　”・４Ｎが多数配置されている。これ
らはＡｔ（アル建ニウム）”１．１０１によって接続さ
れ、一定電位（ｖＤＤ、ｖ□などの電源電圧）が供給さ
れる。なお、−片の多結晶シリコン片には同一列（ｃｏ
ｌｕｍｎ　）の多数のセルが配装置さねている。
ところで、多結晶シリコン４１ｔ４ｇ・・・４Ｎ。
’１ｍ４Ｂ・・・４Ｎに供給されている電圧は、がンデ
ィング・ノ９ツド１１を介してトランジスタのドレイン
やソースを形成する、おるいは配線のための拡散層７１
＋７２＋７１にも印加されている。従って、ｐｎ接合の
耐圧を越えて、高電圧を印加することはでもない。とい
うのはｐｎ接合の耐圧は酸化膜９の耐圧よりずっと低い
ためであシ、このことは製品の取扱い時の静電気等によ
る異常な高電圧から酸化膜を保護するゲート酸化膜保護
の点からも望ましいからである。
このため、従来、潜在的な不良、すなわち、長時間の使
用後に不良となるような弱い部分をもった酸化膜に高電
圧を印加して短時間でスクリーニングすることができず
、比較的低電圧を印加し、高温（１００〜１５０℃）下
で長時間（１２〜９６時間程度）かけてスクリーニング
を行っていた。従って、従来では、生産性が悪く、多大
表設備投資か必要などといった問題があシ、さらに、潜
在的不良品を完全にスクリーニングしきれないといった
問題があった。
本発明は上記実情に鑑みてなされたもので、その目的は
、スクリーニング工程において高電圧を印加することが
可能で、潜狂的不良チップを極めて短時間で容易に精度
良くふるい落すことのできるＭＯ８型集積回路装置を提
供することにある。
この発明はメモリ・セルのコンデンサ部の酸化膜での不
良か、他の周辺回路などに比べはるかに多く、さらにコ
ンデンサ部の一方の多数の一極（諏２図においては、多
結晶シリコン層４に当る）に忙同−電圧が印加されてい
るということに注目し、メモリ・セルのコンデンサｔａ
だけに電圧を供給するパッドを新たに設け、このパッド
を通して高電圧を印加し、スクリーニングを行うもので
ある。
以下、１向を参照してこの発明の一実施例を脱明する。
第４図において、メモリ・セルのコンデンサ部の多結晶
シリコン片２１１＋２１２・−・２１Ｎ、２１１　＋２
１Ｂ　　・・・２１Ｎは、Ａｔ配細紐２２．２２により
て互いに接続され、これらが一定電圧（Ｖ　　、Ｖ　　
など）を供給するメモリＤＤ　　　　　１１１１ セルのコンデンサ用メンｒイングパンド２３につながり
ている。一方、２４は同じ電圧をトランジスタ勢周辺回
路の拡散層”　ｉ　　ｐ　２５２に供給する周辺回路用
がンディング・パッドでおる。
すなわち、同一電源端子をメモリ・セルのコンデンサ用
のボンディング・パッド２３とそね以外の周辺回路用の
がンディング・パッド２４に分けて使うもので、従来に
比ベパッドの数を１個増やしたものである。このため、
コンデンサ用のがンディング・パッド２３には拡散層を
接続させる必要がない。従って、メンディング・ノ９ツ
ド２３に高電圧を印加することができ、極めて短時間に
、しかも容易に、酸化膜の弱い潜在的な不良チップを取
り除くことができる。
実際の試験及びスクリーニング工程は次のようになる。
先ず、メモリ・セルのコンデンサ用ボンｒイング・ノッ
ト２３て高電圧（潜在的不良チップの酸化膜を破壊し不
良とするが、良品チップには影響を与えないような電圧
）を印加し、酸化膜の弱い部分を破壊しておく。その後
でコンデンサ用がンディング・パッド２３および周辺回
路用がンディング・ノ４ツド２４に同−電圧を印加して
、良品か不良品を見分ける通常ダイ・ソーティングと呼
ばれる試験を行う。場合によれば、コンデンサ用ボンデ
ィング・パッド２３に高電圧を印加し、周辺回路用ボン
ディング・・々ラド２４には通常の電圧を印加して、第
１ステツプおよび第２ステツプを１回で行うことも可能
であろう。その後、良品チップを第５図に示すように、
メモリ・セルのコンデンサ用メンディング・パッド２３
、周辺回路用ボンディング・パッド２４を同一のパッケ
ージのリード端子２６にボンディング・ワイヤ２７１　
＊　２７２で接続し、同一電圧を印加する。この状態で
は２個の／ぐラド２Ｂ、２４が同一リード端子２６に接
続されるので、従来のチップと同じ様にメ゛汚りパセル
のコンデンサ部にも周辺回路の拡散層２５１　＋２５Ｂ
が接続され、製品の取扱い時に静電気等の高電圧によっ
て良品であるメモリ・セルのコンデンサ部が破壊される
こともなくなる。メンディング法は第６図に示すように
１本のボンディングワイヤ２７によって２個のパッド２
３．２４を接続しても勿論よい。ここで、テストやスク
リーニング工程での過渡的な′？ＷＩ３を圧からメモリ
・セルのコンデンサ部の酸化膜を守るために、第７図に
示すように多結晶シリコン等による抵抗２８を直列に挿
入して過渡的な高電圧を吸収し、ダート酸化膜４！＄護
とするの力・良い。あるいは周辺回路の拡散層２５ｎ、
２５２よりずつと拡散深さが大きく、酸化膜の絶縁耐圧
程度か、それ以上の耐圧を持つような拡散層が作シ得る
ならば、それでも良い。
以上説明したように本発明では、拡散層のない、あるい
は周辺回路よりずりと深い拡散層をもつコンデンサ部専
用のパッドを新たに設けているので、スクリーニング工
程で高を圧を印加することが可能で、潜在的不良チップ
を極めて短時間（秒のオーダー）のうちに容易に精度よ
くふるい落とすことができる。従って、長時間のスクリ
ーニング工程を必要としないため、生産性が上がるとと
もに、従来のようなスクリーニング装置もほとんど必要
がないため多大の設備投資が不要である等、経済性の上
で優れているだけでなく、スクリーニングの精度をも上
ける事が可能である等、集積回路の生産・信頼性向上の
点で非常に優れている。
歯、上記実施例でＩｔｓンディング・パッドを断交に設
ｉ、がングイングによりて接続する場合について述べた
が、本発明はこの様な場合だけに限るものではなく、例
えばバンプを用いた場合、ビーム・リードを用いた場合
にも適用できることは勿論である。また、グイナミノク
型−メモリに限られるものではなく、ＣＣＤ　（Ｃｈａ
ｒｇ＠Ｃｏｕｐｌ＠ｄ　Ｄ＠ｖｉｃｅ　）やシフト・レ
ジスタ等ＭＯＳコンデンサな用いている回路にも適用可
能である。
【図面の簡単な説明】
１ｐ、１図はダイナミック型メモリ・セルの回路図、第
２図は上記メモリ・セルの素子檎造を示す断面図、第３
図は従来のメモリ・テップの平面図、第４図は本発明の
一実施例に係るメモリ・チップの平面図、第５図は上記
メモリ・チップのがンデベング方法を説明するための平
面図、第６図は本発明の他の実施例に係る平面図、第７
図は同回路図である。 ２１１−２１雪・・・２１Ｎ、２１１．２１□・・・２
Ｊ、・・・多結晶シリコン片（コンデンサｈ）、２２．
２２・・・Ａ４配線、２３・・・コンデンサ用ボンディ
ング・パッド、２４・・・周辺回路用ボンティング・パ
ッド、２５ｍ　　＋　２５２・・・拡散層。 出願人代理人　　弁理士　鈴　江　武　彦ζ 第１図 第３図

Claims (1)

    【特許請求の範囲】
  1. 複数のＭＯＳコンデンサを有するＭＯＳ型集積回路装置
    において、前記ＭＯＳコンデンサの一方の電極と外部端
    子とを接続する手段を独立して設け、この手段を介して
    前記ＭＯＳコンデンサの一方の電極に該コンデンサを形
    成する絶縁膜の耐圧程度の電圧を印加する事ができるよ
    うにしたＭＯ８Ｏ８減目積回路装
JP56146532A 1981-09-17 1981-09-17 Ｍｏｓ型集積回路装置 Pending JPS5848449A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56146532A JPS5848449A (ja) 1981-09-17 1981-09-17 Ｍｏｓ型集積回路装置

Applications Claiming Priority (1)

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JP56146532A JPS5848449A (ja) 1981-09-17 1981-09-17 Ｍｏｓ型集積回路装置

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JPS5848449A true JPS5848449A (ja) 1983-03-22

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ID=15409768

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Application Number Title Priority Date Filing Date
JP56146532A Pending JPS5848449A (ja) 1981-09-17 1981-09-17 Ｍｏｓ型集積回路装置

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60157250A (ja) * 1984-01-25 1985-08-17 Mitsubishi Electric Corp Ｍｏｓダイナミツクｒａｍのスクリ−ニング方法
JPH02105568A (ja) * 1988-10-14 1990-04-18 Nec Corp Ｍｏｓ型ダイナミック半導体記憶装置
JPH0588029U (ja) * 1992-04-24 1993-11-26 日本特殊陶業株式会社 梯子型電気濾波器

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JPH02105568A (ja) * 1988-10-14 1990-04-18 Nec Corp Ｍｏｓ型ダイナミック半導体記憶装置
JPH0588029U (ja) * 1992-04-24 1993-11-26 日本特殊陶業株式会社 梯子型電気濾波器

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