JPS63266696A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63266696A JPS63266696A JP62099777A JP9977787A JPS63266696A JP S63266696 A JPS63266696 A JP S63266696A JP 62099777 A JP62099777 A JP 62099777A JP 9977787 A JP9977787 A JP 9977787A JP S63266696 A JPS63266696 A JP S63266696A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- timing
- dynamic ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000012360 testing method Methods 0.000 claims abstract description 78
- 230000015654 memory Effects 0.000 claims description 27
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000011056 performance test Methods 0.000 abstract 1
- 230000000295 complement effect Effects 0.000 description 34
- 240000007320 Pinus strobus Species 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 101100239890 Candida albicans (strain SC5314 / ATCC MYA-2876) NAG4 gene Proteins 0.000 description 5
- 101001024442 Cellulomonas fimi Beta-N-acetylglucosaminidase/beta-glucosidase Proteins 0.000 description 5
- 238000011990 functional testing Methods 0.000 description 5
- 102100035217 Coiled-coil domain-containing protein 136 Human genes 0.000 description 4
- 101000737212 Homo sapiens Coiled-coil domain-containing protein 136 Proteins 0.000 description 4
- 101100101046 Homo sapiens TSPAN4 gene Proteins 0.000 description 4
- 102100040871 Tetraspanin-4 Human genes 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 101100286134 Candida albicans (strain SC5314 / ATCC MYA-2876) HXK1 gene Proteins 0.000 description 2
- 102100035861 Cytosolic 5'-nucleotidase 1A Human genes 0.000 description 2
- 244000309456 Decussocarpus nagi Species 0.000 description 2
- 235000008375 Decussocarpus nagi Nutrition 0.000 description 2
- 101000802744 Homo sapiens Cytosolic 5'-nucleotidase 1A Proteins 0.000 description 2
- 101000690439 Nicotiana tabacum Floral homeotic protein AGAMOUS Proteins 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 235000021156 lunch Nutrition 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関するもので、例えば、ダ
イナミック型ＲＡＭ （ランダム・アクセス・メモリ）
などの半導体記憶装置に利用して有効な技術に関するも
のである。
イナミック型ＲＡＭ （ランダム・アクセス・メモリ）
などの半導体記憶装置に利用して有効な技術に関するも
のである。
タイミング制御回路（タイミング発生回路）を具備する
ダイナミック型ＲＡＭがある。このタイミング制御回路
は、外部から供給される複数の制御信号に従って、ダイ
ナミック型ＲＡＭの各回路ブロックの動作を制御するた
めのタイミング信号や内部制御信号を形成する。
ダイナミック型ＲＡＭがある。このタイミング制御回路
は、外部から供給される複数の制御信号に従って、ダイ
ナミック型ＲＡＭの各回路ブロックの動作を制御するた
めのタイミング信号や内部制御信号を形成する。
タイミング制御回路を具備するダイナミック型ＲＡＭに
ついては、例えば、１９８３年９月、■日立製作所発行
の「日立ＩＣメモリデータブフクｊの２５１頁〜２５９
頁に記載されている。
ついては、例えば、１９８３年９月、■日立製作所発行
の「日立ＩＣメモリデータブフクｊの２５１頁〜２５９
頁に記載されている。
上記のようなダイナミック型ＲＡＭには、上記制御信号
やアドレス信号又は記憶データ等が入出力される複数の
外部端子が設けられる。これらの外部端子の設置数は、
必要最小限にとどめられ、例えば上記タイミング制御回
路等の内部ノードに伝達される信号すなわちタイミング
信号や内部制御信号などの状態を出力するための外部端
子を設ける余裕はない、したがって、タイミング制御回
路ＴＣの動作を確認するための機能試験は、実際に適当
なメモリセルを選択状態とし所定の書き込み又は読み出
し動作を実行した後その成否を確認するといった間接的
な方法を繰り返すことによって実現せざるをえない。
やアドレス信号又は記憶データ等が入出力される複数の
外部端子が設けられる。これらの外部端子の設置数は、
必要最小限にとどめられ、例えば上記タイミング制御回
路等の内部ノードに伝達される信号すなわちタイミング
信号や内部制御信号などの状態を出力するための外部端
子を設ける余裕はない、したがって、タイミング制御回
路ＴＣの動作を確認するための機能試験は、実際に適当
なメモリセルを選択状態とし所定の書き込み又は読み出
し動作を実行した後その成否を確認するといった間接的
な方法を繰り返すことによって実現せざるをえない。
一方、ダイナミック型ＲＡＭ等の半導体記憶装置は高機
能化・多機能化される傾向にあり、その結果、上記タイ
ミング制御回路等の回路構成が複雑化されつつある。ま
た、ダイナミック型ＲＡＭ等が高機能化・多機能化され
ることによって、その製品試験時における試験項目が増
大している。
能化・多機能化される傾向にあり、その結果、上記タイ
ミング制御回路等の回路構成が複雑化されつつある。ま
た、ダイナミック型ＲＡＭ等が高機能化・多機能化され
ることによって、その製品試験時における試験項目が増
大している。
このため、上記のような従来の試験方法をそのまま採用
した場合、厖大な試験時間を要するとともに、特殊な付
加機能についてはその機能を確認できない場合も生じる
可能性がある。また、タイミング制御回路等が複雑化さ
れるにもかかわらず、これらの内部ノードに伝達される
信号の状態が外部から確認できないことで、製品完成後
の故障分析や動作マージン等の測定が的確に実施できな
いという問題が生じる。
した場合、厖大な試験時間を要するとともに、特殊な付
加機能についてはその機能を確認できない場合も生じる
可能性がある。また、タイミング制御回路等が複雑化さ
れるにもかかわらず、これらの内部ノードに伝達される
信号の状態が外部から確認できないことで、製品完成後
の故障分析や動作マージン等の測定が的確に実施できな
いという問題が生じる。
この発明の目的は、メモリアレイ周辺回路の所定の内部
ノードの状態を外部から確認しうるダイナミック型ＲＡ
Ｍ等の半導体記憶装置を提供することにある。この発明
の他の目的は、ダイナミック型ＲＡＭ等の半導体記憶装
置の機能試験等を効率化し、機能試験等に要する時間を
短縮することにある。
ノードの状態を外部から確認しうるダイナミック型ＲＡ
Ｍ等の半導体記憶装置を提供することにある。この発明
の他の目的は、ダイナミック型ＲＡＭ等の半導体記憶装
置の機能試験等を効率化し、機能試験等に要する時間を
短縮することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、半導体記憶装置の所定の動作モードにおいて
、タイミング制御回路等の所定の内部ノードに伝達され
る信号すなわちタイミング信号や内部制御信号を所定の
外部端子から出力できるようにするものである。
、タイミング制御回路等の所定の内部ノードに伝達され
る信号すなわちタイミング信号や内部制御信号を所定の
外部端子から出力できるようにするものである。
上記した手段によれば、半導体記憶装置を上記所定の動
作モードとすることで、タイミング制御回路等の内部ノ
ードに伝達される信号の状態を確認することができるた
め、機能試験に要する時間を短縮できるとともに、製品
完成後の障害分析や動作マージン等の測定試験を効率的
に実施することができる。
作モードとすることで、タイミング制御回路等の内部ノ
ードに伝達される信号の状態を確認することができるた
め、機能試験に要する時間を短縮できるとともに、製品
完成後の障害分析や動作マージン等の測定試験を効率的
に実施することができる。
第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各ブ
ロックを構成する回路素子は、特に制限されないが、公
知の０ＭＯ３（相補型ＭＯ８）集積回路の製造技術によ
って、単結晶シリコンのような１個の半導体基板上に形
成される。
Ｍの一実施例のブロック図が示されている。同図の各ブ
ロックを構成する回路素子は、特に制限されないが、公
知の０ＭＯ３（相補型ＭＯ８）集積回路の製造技術によ
って、単結晶シリコンのような１個の半導体基板上に形
成される。
第４図には、この実施例のダイナミック型ＲＡＭの一実
施例のタイミング図が示されている。同図には、ダイナ
ミック型ＲＡＭの試験モードが実線で示され、通常の読
み出し動作モードが点線でまた通常の書き込み動作モー
ドが一点鎖線で示されている。以下の説明において、第
４図のタイミング図を参照されたい。
施例のタイミング図が示されている。同図には、ダイナ
ミック型ＲＡＭの試験モードが実線で示され、通常の読
み出し動作モードが点線でまた通常の書き込み動作モー
ドが一点鎖線で示されている。以下の説明において、第
４図のタイミング図を参照されたい。
この実施例のダイナミック型ＲＡＭには、外部の装置か
ら制御信号としてロウアドレスストロ−これらの制御信
号をもとに各回路の動作を制御するための各種のタイミ
ング信号や内部制御信号を形成するタイミング制御回路
ＴＣが設けられる。
ら制御信号としてロウアドレスストロ−これらの制御信
号をもとに各回路の動作を制御するための各種のタイミ
ング信号や内部制御信号を形成するタイミング制御回路
ＴＣが設けられる。
また、このダイナミック型ＲＡＭには、後述するように
、所定の試験モードにおいて所定の内部ノードに伝達さ
れる信号すなわちタイミング制御回路ＴＣによって形成
される各種のタイミング信号等を所定の外部端子から送
出する機能が設けられ、試験動作の効率化が図られる。
、所定の試験モードにおいて所定の内部ノードに伝達さ
れる信号すなわちタイミング制御回路ＴＣによって形成
される各種のタイミング信号等を所定の外部端子から送
出する機能が設けられ、試験動作の効率化が図られる。
このため、この実施例のダイナミック型ＲＡＭには、上
記試験モードを指定する試験モード信号ＴＭを入力する
ための外部端子ｔＶが設けられる。この試験モード信号
ｒ’ｙは、外部に接続される試験装置によって通常ハイ
レベルとされ、試験モードにおいて選択的にロウレベル
とされる。試験モード信号ＴＭがロウレベルとされるこ
とによって、タイミング制御回路ＴＣから出力される複
数のタイミング信号が通常の信号経路を介して各回路に
供給されるとともに、アドレス用の外部端子ＡＯ〜Ａｔ
、データ入力端子ＤＩ及びデータ出力端子ＤＯを介して
外部の試験装置に送出される。
記試験モードを指定する試験モード信号ＴＭを入力する
ための外部端子ｔＶが設けられる。この試験モード信号
ｒ’ｙは、外部に接続される試験装置によって通常ハイ
レベルとされ、試験モードにおいて選択的にロウレベル
とされる。試験モード信号ＴＭがロウレベルとされるこ
とによって、タイミング制御回路ＴＣから出力される複
数のタイミング信号が通常の信号経路を介して各回路に
供給されるとともに、アドレス用の外部端子ＡＯ〜Ａｔ
、データ入力端子ＤＩ及びデータ出力端子ＤＯを介して
外部の試験装置に送出される。
第１図において、メモリアレイＭ−ＡＲＹは、特に制限
されな・いが、２交点（折り返しビット線）方式とされ
、同図の水平方向に配置されるｎ＋１組の相補データ線
と、同図の垂直方向に配置されるｍ＋１本のワード線及
びこれらの相補データ線及びワード線の交点に格子状に
配置される（ｍ＋１）ｘ （ｎ＋１）ｉＦＭのダイナミ
ック型メモリセルによって構成される。
されな・いが、２交点（折り返しビット線）方式とされ
、同図の水平方向に配置されるｎ＋１組の相補データ線
と、同図の垂直方向に配置されるｍ＋１本のワード線及
びこれらの相補データ線及びワード線の交点に格子状に
配置される（ｍ＋１）ｘ （ｎ＋１）ｉＦＭのダイナミ
ック型メモリセルによって構成される。
メモリアレイＭ−ＡＲＹを構成する各相補データ線は、
その一方において、プリチャージ回路ＰＣに結合され、
さらにセンスアンプＳＡの対応する単位回路に結合され
る。プリチャージ回路ＰＣは、各相補データ線の非反転
信号線及び反転信号線の間に設けられるｎ＋１個の短絡
用スイッチＭＯ３ＦＥＴによって構成される。これらの
スイッチＭＯ３ＦＥＴのゲートは共通接続され、後述す
るタイミング制御回路ＴＣから、タイミング信号φｐｃ
が供給される。このタイミング信号φｐｃは、ダイナミ
ック型ＲＡＭの非選択状態においてハイレベルとされ、
またその選択状態においてロウレベルとされる。ダイナ
ミック型ＲＡＭの非選択状態とされる間、プリチャージ
回路ＰＣのすべてのスイッチＭＯ３ＦＥＴは同時にオン
状態となり、相補データ線の両信号線を短絡して電源電
圧Ｖｃｃの約１／２すなわちハーフプリチャージレベル
とする。これにより、ダイナミック型ＲＡＭ信号が選択
状態となったとき、各相補データの非反転信号線及び反
転信号線のレベルはこのハーフプリチャージレベルから
ハイレベル又はロウレベルに向かって変化されるため、
読み出し動作の高速化を図ることができる。
その一方において、プリチャージ回路ＰＣに結合され、
さらにセンスアンプＳＡの対応する単位回路に結合され
る。プリチャージ回路ＰＣは、各相補データ線の非反転
信号線及び反転信号線の間に設けられるｎ＋１個の短絡
用スイッチＭＯ３ＦＥＴによって構成される。これらの
スイッチＭＯ３ＦＥＴのゲートは共通接続され、後述す
るタイミング制御回路ＴＣから、タイミング信号φｐｃ
が供給される。このタイミング信号φｐｃは、ダイナミ
ック型ＲＡＭの非選択状態においてハイレベルとされ、
またその選択状態においてロウレベルとされる。ダイナ
ミック型ＲＡＭの非選択状態とされる間、プリチャージ
回路ＰＣのすべてのスイッチＭＯ３ＦＥＴは同時にオン
状態となり、相補データ線の両信号線を短絡して電源電
圧Ｖｃｃの約１／２すなわちハーフプリチャージレベル
とする。これにより、ダイナミック型ＲＡＭ信号が選択
状態となったとき、各相補データの非反転信号線及び反
転信号線のレベルはこのハーフプリチャージレベルから
ハイレベル又はロウレベルに向かって変化されるため、
読み出し動作の高速化を図ることができる。
センスアンプＳＡは、各相補データ線に対応して設けら
れるｎ＋１個の単位回路により構成される。センスアン
プＳＡの各単位回路は、それぞれ二組のＣＭＯＳインバ
ータ回路が交差接続されてなるフリップフロップをその
基本構成とし、その入出力ノードは、対応する相補デー
タ線の非反転信号線及び反転信号線にそれぞれ結合され
る。これらのセンスアンプＳＡの単位回路は、タイミン
グ制御回路ＴＣから供給されるタイミング信号φｐａｌ
及びφｐａ’ｌがわずかな時間差をもってハイレベルと
されることで選択的に動作状態とされ、二段階の増幅動
作を行う６選択されたワード線に結合されるメモリセル
から対応する相補データ線に出力される微小読み出し信
号は、センスアンプＳへの対応する単位回路によって急
激なレベル変動をともなうことなく増幅され、ハイレベ
ル又はロウレベルの２値信号とされる。
れるｎ＋１個の単位回路により構成される。センスアン
プＳＡの各単位回路は、それぞれ二組のＣＭＯＳインバ
ータ回路が交差接続されてなるフリップフロップをその
基本構成とし、その入出力ノードは、対応する相補デー
タ線の非反転信号線及び反転信号線にそれぞれ結合され
る。これらのセンスアンプＳＡの単位回路は、タイミン
グ制御回路ＴＣから供給されるタイミング信号φｐａｌ
及びφｐａ’ｌがわずかな時間差をもってハイレベルと
されることで選択的に動作状態とされ、二段階の増幅動
作を行う６選択されたワード線に結合されるメモリセル
から対応する相補データ線に出力される微小読み出し信
号は、センスアンプＳへの対応する単位回路によって急
激なレベル変動をともなうことなく増幅され、ハイレベ
ル又はロウレベルの２値信号とされる。
メモリアレイＭ−ＡＲＹを構成する各相補データ線は、
その他方において、カラムスイッチＣ５Ｗの対応するス
イッチＭＯＳ Ｆ ＥＴに結合される。
その他方において、カラムスイッチＣ５Ｗの対応するス
イッチＭＯＳ Ｆ ＥＴに結合される。
カラムスイッチＣ８Ｗは、各相補データ線に対応して設
けられるｎ＋１対のスイッチＭＯＳＦＥＴによって構成
される。これらのスイッチＭＯ５ＦＥＴの一方は対応す
る相補データ線にそれぞれ結合され、その他方は相補共
通データ線の非反転信号線ＣＤ又は反転信号線■にそれ
ぞれ共通接続される。また、各対の２個のスイッチＭＯ
３ＦＥＴのゲートはそれぞれ共通接続され、カラムアド
レスデコーダＣＤＣＲから対応するデータ線選択信号Ｙ
Ｏ〜Ｙｎがそれぞれ供給される。これにより、カラムス
イッチＣ８Ｗは、カラムアドレス信号すなわちデータ線
選択信号ＹＯ〜Ｙｎによってｔ旨定される一組の相補デ
ータ線と共通相補データ線ＣＤ−Ｃ百を選択的に接続す
る。
けられるｎ＋１対のスイッチＭＯＳＦＥＴによって構成
される。これらのスイッチＭＯ５ＦＥＴの一方は対応す
る相補データ線にそれぞれ結合され、その他方は相補共
通データ線の非反転信号線ＣＤ又は反転信号線■にそれ
ぞれ共通接続される。また、各対の２個のスイッチＭＯ
３ＦＥＴのゲートはそれぞれ共通接続され、カラムアド
レスデコーダＣＤＣＲから対応するデータ線選択信号Ｙ
Ｏ〜Ｙｎがそれぞれ供給される。これにより、カラムス
イッチＣ８Ｗは、カラムアドレス信号すなわちデータ線
選択信号ＹＯ〜Ｙｎによってｔ旨定される一組の相補デ
ータ線と共通相補データ線ＣＤ−Ｃ百を選択的に接続す
る。
カラムアドレスデコーダＣＤＣＲは、カラムアドレスバ
ッファＣＡＤＢから供給される相補内部アドレス信号ａ
ｙＯ〜ａｙｉ （ここで、例えば外部アドレス信号Ａ
ＹＯと同相の内部アドレス信号ａｙＱと逆相の内部アド
レス信号ａｙＱをあわせて相補内部アドレス信号ａｙＱ
のように表す、以下同じ）をデコードし、タイミング制
御回路ＴＣから供給されるタイミング信号φｙに同期し
て、上記データ線選択信号ＹＯ〜Ｙｎをｉ成し、カラム
スイッチＣ８Ｗの対応するスイッチＭＯ３ＦＥＴに供給
する。
ッファＣＡＤＢから供給される相補内部アドレス信号ａ
ｙＯ〜ａｙｉ （ここで、例えば外部アドレス信号Ａ
ＹＯと同相の内部アドレス信号ａｙＱと逆相の内部アド
レス信号ａｙＱをあわせて相補内部アドレス信号ａｙＱ
のように表す、以下同じ）をデコードし、タイミング制
御回路ＴＣから供給されるタイミング信号φｙに同期し
て、上記データ線選択信号ＹＯ〜Ｙｎをｉ成し、カラム
スイッチＣ８Ｗの対応するスイッチＭＯ３ＦＥＴに供給
する。
カラムアドレスバッファＣＡＤＢは、外部端子ＡＯ〜Ａ
ｔを介して供給されるＹアドレス信号ＡＹＯ〜ＡＹＩを
取り込み保持するとともに、これらのＹアドレス信号Ａ
ＹＯ〜ＡＹｉをもとに上記相補内部アドレス信号ａ−ｙ
Ｏ〜上ｙ１を形成し、カラムアドレスデコーダＣＤＣＲ
に供給する。また、このカラムアドレスバッファＣＡＤ
Ｂは、後述するように、タイミング制御回路ＴＣによっ
て形成される各種のタイミング信号を対応する外部端子
ＡＯ〜Ａｉを介して外部に送出する機能を持つ、このた
め、カラムアドレスバンファＣＡＤＢニハ、外８４子Ａ
Ｏ〜Ａ ｉ ニ対応して、ｉ ＋ ｌ ｆｌａｉの入
力回路ＩＣＯ〜ＩＣｉ及びアドレスラッチＡＬＯ〜ＡＬ
ｉが設けられるとともに、ｉ＋１個の出力回路ＯＣＯ〜
ＯＣｉが設けられる。
ｔを介して供給されるＹアドレス信号ＡＹＯ〜ＡＹＩを
取り込み保持するとともに、これらのＹアドレス信号Ａ
ＹＯ〜ＡＹｉをもとに上記相補内部アドレス信号ａ−ｙ
Ｏ〜上ｙ１を形成し、カラムアドレスデコーダＣＤＣＲ
に供給する。また、このカラムアドレスバッファＣＡＤ
Ｂは、後述するように、タイミング制御回路ＴＣによっ
て形成される各種のタイミング信号を対応する外部端子
ＡＯ〜Ａｉを介して外部に送出する機能を持つ、このた
め、カラムアドレスバンファＣＡＤＢニハ、外８４子Ａ
Ｏ〜Ａ ｉ ニ対応して、ｉ ＋ ｌ ｆｌａｉの入
力回路ＩＣＯ〜ＩＣｉ及びアドレスラッチＡＬＯ〜ＡＬ
ｉが設けられるとともに、ｉ＋１個の出力回路ＯＣＯ〜
ＯＣｉが設けられる。
カラムアドレスバッファＣＡＤＢには、タイミング信号
φａｃ及び内部制御信号Ｌｍが供給される。
φａｃ及び内部制御信号Ｌｍが供給される。
このうち、タイミング信号φａＣは通常ロウレベルとさ
れ、カラムアドレスストローブ信号ＣＡＳがハイレベル
からロウレベルに変化されることによって一時的にハイ
レベルとされる。また、内部制御信号ｔｍは、ダイナミ
ック型ＲＡＭの通常の動作モードにおいてロウレベルと
され、試験モード信号ＴＭがロウレベルとされダイナミ
ック型ＲＡＭが所定の試験モードとされるとき選択的に
ハイレベルとされる。つまり、この実施例のダイナミッ
ク型ＲＡＭではアドレスマルチプレクス方式が採られ、
Ｙアドレス信号ＡＹＯ〜ＡＹｉはカラムアドレスストロ
ーブ信号ＣＡＳの立ち下がりエツジに同期して外部端子
ＡＯ〜Ａｔに供給される。
れ、カラムアドレスストローブ信号ＣＡＳがハイレベル
からロウレベルに変化されることによって一時的にハイ
レベルとされる。また、内部制御信号ｔｍは、ダイナミ
ック型ＲＡＭの通常の動作モードにおいてロウレベルと
され、試験モード信号ＴＭがロウレベルとされダイナミ
ック型ＲＡＭが所定の試験モードとされるとき選択的に
ハイレベルとされる。つまり、この実施例のダイナミッ
ク型ＲＡＭではアドレスマルチプレクス方式が採られ、
Ｙアドレス信号ＡＹＯ〜ＡＹｉはカラムアドレスストロ
ーブ信号ＣＡＳの立ち下がりエツジに同期して外部端子
ＡＯ〜Ａｔに供給される。
また、ダイナミック型ＲＡＭが所定の試験モードとされ
るとき、外部端子ＡＯ〜Ａｔには所定のタイミング信号
が出力される。カラムアドレスバッフγＣＡＤ１３の入
力回路ＩＣＯ〜ＩＣｔは、内部制御信号Ｌｍがロウレベ
ルとされダイナミック型ＲＡＭが通常の動作モードとさ
れるとき、外部端子ＡＯ〜Ａｉを介して供給されるＹア
ドレス信号ＡＹＯ〜ＡＹｉを対応するアドレスランチＡ
ＬＯ〜ＡＬｉに伝達する。この通常の動作モードにおい
てタイミング信号ψａＣが一時的にハイレベルとされる
ことによって、カラムアドレスバッファＣＡＤＢのアド
レスラッチＡＬＯ〜ＡＬｉは対応する入力回路から伝達
されるＹアドレス信号ＡＹＯ〜ＡＹｉを取り込み、保持
する。一方、内部制御１８号ｔｍがハイレベルとされダ
イナミック型ＲＡＭが所定の試験モードとされるとき、
カラムアドレスバッファＣＡＤＢの出力回路ＯＣＯ〜Ｏ
Ｃｉは、タイミング制御回路ＴＣから出力されるタイミ
ング信号φｐｃ、 φａｒ、 φａｃ、 φＸ、
φｐａ１． φｐａ ２ 、 φｙ、φ−ａ、φｒ
ｅｆ及びφＣをそれぞれ対応する外部端子ＡＯ〜Ａｔを
介して外部の試験装置に送出する。
るとき、外部端子ＡＯ〜Ａｔには所定のタイミング信号
が出力される。カラムアドレスバッフγＣＡＤ１３の入
力回路ＩＣＯ〜ＩＣｔは、内部制御信号Ｌｍがロウレベ
ルとされダイナミック型ＲＡＭが通常の動作モードとさ
れるとき、外部端子ＡＯ〜Ａｉを介して供給されるＹア
ドレス信号ＡＹＯ〜ＡＹｉを対応するアドレスランチＡ
ＬＯ〜ＡＬｉに伝達する。この通常の動作モードにおい
てタイミング信号ψａＣが一時的にハイレベルとされる
ことによって、カラムアドレスバッファＣＡＤＢのアド
レスラッチＡＬＯ〜ＡＬｉは対応する入力回路から伝達
されるＹアドレス信号ＡＹＯ〜ＡＹｉを取り込み、保持
する。一方、内部制御１８号ｔｍがハイレベルとされダ
イナミック型ＲＡＭが所定の試験モードとされるとき、
カラムアドレスバッファＣＡＤＢの出力回路ＯＣＯ〜Ｏ
Ｃｉは、タイミング制御回路ＴＣから出力されるタイミ
ング信号φｐｃ、 φａｒ、 φａｃ、 φＸ、
φｐａ１． φｐａ ２ 、 φｙ、φ−ａ、φｒ
ｅｆ及びφＣをそれぞれ対応する外部端子ＡＯ〜Ａｔを
介して外部の試験装置に送出する。
カラムアドレスバッファＣＡＤＢの具体的な構成と動作
については、後で詳細に説明する。
については、後で詳細に説明する。
一方、メモリアレイＭ−ＡＲＹを構成する各ワード線は
、２次ロウアドレスデコーダＲＤＣＲ２に結合され、そ
のうちの１本が選択・指定される。
、２次ロウアドレスデコーダＲＤＣＲ２に結合され、そ
のうちの１本が選択・指定される。
特に制限されないが、この実施例のダイナミック型ＲＡ
Ｍ０ロウ系選択回路は２段構成とされ、下位２ビツトの
相補内部アドレス信号ａｘＱ及びｌｘｌをデコードする
１次ロウアドレスデコーダＲＤＣＲ１と、相補内部アド
レス信号ａｘ２〜ａｘｌをデコードする２次ロウアドレ
スデコーダＲＤＣＲ２が設けられる。
Ｍ０ロウ系選択回路は２段構成とされ、下位２ビツトの
相補内部アドレス信号ａｘＱ及びｌｘｌをデコードする
１次ロウアドレスデコーダＲＤＣＲ１と、相補内部アド
レス信号ａｘ２〜ａｘｌをデコードする２次ロウアドレ
スデコーダＲＤＣＲ２が設けられる。
１次ロウアドレスデコーダＲＤＣＲ１は、特に制限され
ないが、ロウアドレスバッファＲＡＤＢから供給される
下位２ピントの相補内部アドレス信号ａｘＱ及びａｘｌ
をデコードし、タイミング制御回路ＴＣから供給される
タイミング信号φＸに従って、ワード線選択タイミング
信号φｘＱ〜φｘ３を形成する。これらのワード線選択
タイミング信号φｘＯ〜φｘ３は、２次ロウアドレスデ
コーダＲＤＣＲ２に供給される。２次ロウアドレスデコ
ーダＲＤ ＣＲ２は、ロウアドレスバッファＲＡＤＢか
ら供給される相補内部アドレス信号上ｘ２〜ａｘＬをデ
コードする。さらに、２次ロウアドレスデコーダＲＤＣ
Ｒ２は、このデコード結果と１次ロウアドレスデコーダ
ＲＤＣＲＩから供給されるワード線選択タイミング信号
φｘＱ〜φｘ３とを組み合わせることによって、ロウア
ドレス信号により指定される１本のワード線を択一的に
ハイレベルの選択状態とする。
ないが、ロウアドレスバッファＲＡＤＢから供給される
下位２ピントの相補内部アドレス信号ａｘＱ及びａｘｌ
をデコードし、タイミング制御回路ＴＣから供給される
タイミング信号φＸに従って、ワード線選択タイミング
信号φｘＱ〜φｘ３を形成する。これらのワード線選択
タイミング信号φｘＯ〜φｘ３は、２次ロウアドレスデ
コーダＲＤＣＲ２に供給される。２次ロウアドレスデコ
ーダＲＤ ＣＲ２は、ロウアドレスバッファＲＡＤＢか
ら供給される相補内部アドレス信号上ｘ２〜ａｘＬをデ
コードする。さらに、２次ロウアドレスデコーダＲＤＣ
Ｒ２は、このデコード結果と１次ロウアドレスデコーダ
ＲＤＣＲＩから供給されるワード線選択タイミング信号
φｘＱ〜φｘ３とを組み合わせることによって、ロウア
ドレス信号により指定される１本のワード線を択一的に
ハイレベルの選択状態とする。
このように、ロウ系選択回路を２段構成とすることで、
半導体基板上における２次ロウアドレスデコーダＲＤＣ
Ｒ２の配置間隔とメモリアレイＭ−ＡＲＹのワード線の
配置間隔をほぼ同じにすることができ、半導体基板のレ
イアウトを効率化することができる。
半導体基板上における２次ロウアドレスデコーダＲＤＣ
Ｒ２の配置間隔とメモリアレイＭ−ＡＲＹのワード線の
配置間隔をほぼ同じにすることができ、半導体基板のレ
イアウトを効率化することができる。
ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから伝達されるロウアドレス信号を受け、相
補内部アドレス信号ａｘＱ〜ａｘｔｊｃ形成する。これ
らの相捕内部アドレス信号上ｘＯ〜ａｘｉは、上記１次
ロウアドレスデコーダＲＤＣＩ２１及び２次ロウアドレ
スデコーダＲＤＣＲ２に供給される。前述のように、Ｘ
アドレス信号ＡＸＯ〜ＡＸｉは、ロウアドレスストロー
ブ信号ＲＡＳの立ち下がりエツジに同期して供給される
。このため、ロウアドレスバッファＲＡＤＢには、ロウ
アドレスストローブ信号ＲＡＳの立ち下がりを検出する
ことによっ°ζ形成されるタイミング信号φａｒがタイ
ミング制御回路ＴＣから供給される。ロウアドレスバッ
ファＲＡＤＢは、タイミング信号φａｒが一時的にハイ
レベルとされることによって、外部端子ＡＯ〜Ａｉから
アドレスマルチプレクサＡＭＸを介して供給されるＸア
ドレス信号ＡＸＯ〜ＡＸｉを取り込む。
クサＡＭＸから伝達されるロウアドレス信号を受け、相
補内部アドレス信号ａｘＱ〜ａｘｔｊｃ形成する。これ
らの相捕内部アドレス信号上ｘＯ〜ａｘｉは、上記１次
ロウアドレスデコーダＲＤＣＩ２１及び２次ロウアドレ
スデコーダＲＤＣＲ２に供給される。前述のように、Ｘ
アドレス信号ＡＸＯ〜ＡＸｉは、ロウアドレスストロー
ブ信号ＲＡＳの立ち下がりエツジに同期して供給される
。このため、ロウアドレスバッファＲＡＤＢには、ロウ
アドレスストローブ信号ＲＡＳの立ち下がりを検出する
ことによっ°ζ形成されるタイミング信号φａｒがタイ
ミング制御回路ＴＣから供給される。ロウアドレスバッ
ファＲＡＤＢは、タイミング信号φａｒが一時的にハイ
レベルとされることによって、外部端子ＡＯ〜Ａｉから
アドレスマルチプレクサＡＭＸを介して供給されるＸア
ドレス信号ＡＸＯ〜ＡＸｉを取り込む。
アドレスマルチプレクサＡＭＸは、タイミング制御回路
ＴＣから供給されるタイミング信号φｒｅｆがハイレベ
ルとされる自動リフレッシエモードにおいて、リフレン
ジエアドレスカウンタＲＥＦＣから供給されるリフレン
ジエアドレス信号ｒＸＯ−ｒｘｉを選択し、ロウアドレ
ス信号としてロウアドレスバッファＲＡＤＢに伝達する
。また、タイミング信号φｒｅｆがロウレベルとされる
通常のメモリアクセスにおいて、外部端子ＡＯＮＡｉを
介して供給されるＸアドレス信号ＡＸＯ−ＡＸｉを選択
し、ロウアドレス信号としてロウアドレスバッファＲＡ
ＤＢに伝達する。
ＴＣから供給されるタイミング信号φｒｅｆがハイレベ
ルとされる自動リフレッシエモードにおいて、リフレン
ジエアドレスカウンタＲＥＦＣから供給されるリフレン
ジエアドレス信号ｒＸＯ−ｒｘｉを選択し、ロウアドレ
ス信号としてロウアドレスバッファＲＡＤＢに伝達する
。また、タイミング信号φｒｅｆがロウレベルとされる
通常のメモリアクセスにおいて、外部端子ＡＯＮＡｉを
介して供給されるＸアドレス信号ＡＸＯ−ＡＸｉを選択
し、ロウアドレス信号としてロウアドレスバッファＲＡ
ＤＢに伝達する。
リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＣに
従って歩進され、リフレッシュすべきワード線を順次指
定するためのリフレッシュアドレス信号ｒｘＱ〜ｒｘｌ
を形成する。
ク型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＣに
従って歩進され、リフレッシュすべきワード線を順次指
定するためのリフレッシュアドレス信号ｒｘＱ〜ｒｘｌ
を形成する。
これらのリフレッシュアドレス信号ｒｘｏ〜ｒｘｉは、
上記アドレスマルチプレクサＡＭＸの一方の入カイ３号
として供給される。
上記アドレスマルチプレクサＡＭＸの一方の入カイ３号
として供給される。
ところで、カラムスイッチＣ８Ｗによって１組の相補デ
ータ線が選択的に接続される相補共通データ線ＣＤ −
ＣＤには、メインアンプＭＡの入力端子が結合されると
ともに、データ人力バッフＩＤＩＢの出力端子が結合さ
れる。メインアンプＭＡの出力端子はさらにデータ出カ
バソファＤＯＢの入力端子に結合され、データ出カバソ
ファＤＯＢの出力端子はさらにデータ出力端子ＤＯに結
合される。データ人カバフファＤＩＲの入力端子は、さ
らにデータ入力端子ＤＩに結合される。
ータ線が選択的に接続される相補共通データ線ＣＤ −
ＣＤには、メインアンプＭＡの入力端子が結合されると
ともに、データ人力バッフＩＤＩＢの出力端子が結合さ
れる。メインアンプＭＡの出力端子はさらにデータ出カ
バソファＤＯＢの入力端子に結合され、データ出カバソ
ファＤＯＢの出力端子はさらにデータ出力端子ＤＯに結
合される。データ人カバフファＤＩＲの入力端子は、さ
らにデータ入力端子ＤＩに結合される。
メインアンプＭＡは、メモリアレイＭ−ＡＲＹの選択さ
れたメモリセルから、相補データ線及び相補共通データ
線ＣＤ −ＣＤを介して出力される２値読み出し信号を
さらに増幅し、データ出カバソファＤＯＢに伝達する。
れたメモリセルから、相補データ線及び相補共通データ
線ＣＤ −ＣＤを介して出力される２値読み出し信号を
さらに増幅し、データ出カバソファＤＯＢに伝達する。
データ出カバソファＤＯＢは、ダイナミック型Ｒ／’Ｌ
Ｍが通常の読み出し動作モードとされるとき、タイミ
ング制御回路ＴＣから供給されるタイミング信号φｒに
従って選択的に動作状態とされる。
Ｍが通常の読み出し動作モードとされるとき、タイミ
ング制御回路ＴＣから供給されるタイミング信号φｒに
従って選択的に動作状態とされる。
データ出力バッファＤＯＢは、その動作状態におい”ζ
、メインアンプＭＡから伝達されるメモリセルの読み出
し信号をデータ出力端子ＤＯを介して外部の装置に送出
する。また、データ出力バッファＤＯＢは、ダイナミッ
ク型ＲＡＭが所定の試験モードとされるとき、上記タイ
ミング信号φｒ自身をデータ出力端子Ｄｏから外部の試
験装置に送出する。このため、データ出力バッファＤＯ
Ｂには、タイミング信号φｒ及び上述の内部制御信号Ｌ
ｍがタイミング制御口！１ＢＴＣから供給される。
、メインアンプＭＡから伝達されるメモリセルの読み出
し信号をデータ出力端子ＤＯを介して外部の装置に送出
する。また、データ出力バッファＤＯＢは、ダイナミッ
ク型ＲＡＭが所定の試験モードとされるとき、上記タイ
ミング信号φｒ自身をデータ出力端子Ｄｏから外部の試
験装置に送出する。このため、データ出力バッファＤＯ
Ｂには、タイミング信号φｒ及び上述の内部制御信号Ｌ
ｍがタイミング制御口！１ＢＴＣから供給される。
このうち、タイミング信号φｒは、ダイナミック型ＲＡ
Ｍが読み出し動作モードで選択状態とされ、メインアン
プＭＡにおいて選択されたメモリセルＭＣから出力され
る読み出し信号の増幅動作が終了する時点でハイレベル
とされる。内部制御信号ｔｍ及びタイミング信号φｒが
ロウレベルとされるとき、データ出力バッファＤＯＢの
出力はハイインピーダンス状態とされる。
Ｍが読み出し動作モードで選択状態とされ、メインアン
プＭＡにおいて選択されたメモリセルＭＣから出力され
る読み出し信号の増幅動作が終了する時点でハイレベル
とされる。内部制御信号ｔｍ及びタイミング信号φｒが
ロウレベルとされるとき、データ出力バッファＤＯＢの
出力はハイインピーダンス状態とされる。
データ出力バッファＤＯＢの具体的な構成と動作につい
ては、後で詳細に説明する。
ては、後で詳細に説明する。
データ人力バッファＤＩＢは、ダイナミック型ＲＡＭが
通常の書き込み動作モードとされるとき、タイミング制
御口ｇＩＩＴＣから供給されるタイミング信号φＷに従
って選択的に動作状態とされる。
通常の書き込み動作モードとされるとき、タイミング制
御口ｇＩＩＴＣから供給されるタイミング信号φＷに従
って選択的に動作状態とされる。
データ人力バッファＤＩＢは、その動作状態において、
データ入力端子Ｄｉｎを介して外部の装置から供給され
る暑き込みデータを相補暑き込み信号とし、相補共通デ
ータ線ＣＤ−τ石に供給する。
データ入力端子Ｄｉｎを介して外部の装置から供給され
る暑き込みデータを相補暑き込み信号とし、相補共通デ
ータ線ＣＤ−τ石に供給する。
また、データ人力バッファＤＩＢは、ダイナミック型Ｒ
ＡＭが所定の試験モードとされるとき、タイミング信号
φＷ自身をデータ入力端子ＤＩを介して外部の試験装置
に送出する。このため、データ入力バッフ７ＤＩＢには
、タイミング信号φＷ及び上述の内部制御信号ｔｍがタ
イミング制御回路１゛Ｃから供給される。このうら、タ
イミング信号φＷは、ダ・イナｉ−ｔり型ＲＡＭが書き
込み動作モードで選択状態とされ、指定されたメモリセ
ルの選択動作が終了する時点で一時的にハイレベルとさ
れる。内部制御１Ｒ号ｔ ｔｎ及び夕・ｆミング信号φ
Ｗがロウレベルとされるとき、データ人力バッファＤＩ
Ｂの出力はハイインピーダンス状態とされる。
ＡＭが所定の試験モードとされるとき、タイミング信号
φＷ自身をデータ入力端子ＤＩを介して外部の試験装置
に送出する。このため、データ入力バッフ７ＤＩＢには
、タイミング信号φＷ及び上述の内部制御信号ｔｍがタ
イミング制御回路１゛Ｃから供給される。このうら、タ
イミング信号φＷは、ダ・イナｉ−ｔり型ＲＡＭが書き
込み動作モードで選択状態とされ、指定されたメモリセ
ルの選択動作が終了する時点で一時的にハイレベルとさ
れる。内部制御１Ｒ号ｔ ｔｎ及び夕・ｆミング信号φ
Ｗがロウレベルとされるとき、データ人力バッファＤＩ
Ｂの出力はハイインピーダンス状態とされる。
タイミング制御回路ＴＣは、制御信号として外部の装置
から供給されるロウアドレスストローブ信号ＲＡＳ、カ
ラムアドレスストローブ信号ＣＡ１及びライトイネーブ
ル信号Ｗ１をもとに、上記各種のタイミング信号を形成
する。また、ダイナミック型ＲＡＭの試験動作時におい
て外部の試験装置から供給される試験モード信号ＴＭを
もとに、上記内部制御信号Ｌｍを形成する。これらのタ
イミング信号及び内部制御信号は各回路に供給され、そ
れぞれの動作を制御するために用いられる。試験モード
信号ｆ「がロウレベルとされダイナミック型ＲＡＭが所
定の試験モードとされるとき、内部制御信号ｔｍはハイ
レベルとされる。これにより、タイミング制御回路ＴＣ
によって形成される各タイミング信号が、通常の信号経
路を介して各回路に供給されるとともに、カラムアドレ
スバッファＣＡＤＢ、データ出力バッファＤＯＢ及びデ
ータ人力バッファＤＩＢから外部端子ＡＯ〜Ａｉ。
から供給されるロウアドレスストローブ信号ＲＡＳ、カ
ラムアドレスストローブ信号ＣＡ１及びライトイネーブ
ル信号Ｗ１をもとに、上記各種のタイミング信号を形成
する。また、ダイナミック型ＲＡＭの試験動作時におい
て外部の試験装置から供給される試験モード信号ＴＭを
もとに、上記内部制御信号Ｌｍを形成する。これらのタ
イミング信号及び内部制御信号は各回路に供給され、そ
れぞれの動作を制御するために用いられる。試験モード
信号ｆ「がロウレベルとされダイナミック型ＲＡＭが所
定の試験モードとされるとき、内部制御信号ｔｍはハイ
レベルとされる。これにより、タイミング制御回路ＴＣ
によって形成される各タイミング信号が、通常の信号経
路を介して各回路に供給されるとともに、カラムアドレ
スバッファＣＡＤＢ、データ出力バッファＤＯＢ及びデ
ータ人力バッファＤＩＢから外部端子ＡＯ〜Ａｉ。
データ出力端子Ｄｏ及びデータ入力端子ＤＩを介して外
部の試験装置に送出される。
部の試験装置に送出される。
第２図には、第１図のダイナミック型ＲＡＭのカラムア
ドレスバッファＣＡＤＢの一実施例の回路図が示されて
いる。以下の回路図において、そのチャンネル（バック
ゲート）部に矢印が付加されるＭＯＳＦＥＴはＰチャン
ネルＭＯ３ＦＥＴであり、矢印が付加されないＮチャン
ネルＭＯ３ＦＥＴと区別される。
ドレスバッファＣＡＤＢの一実施例の回路図が示されて
いる。以下の回路図において、そのチャンネル（バック
ゲート）部に矢印が付加されるＭＯＳＦＥＴはＰチャン
ネルＭＯ３ＦＥＴであり、矢印が付加されないＮチャン
ネルＭＯ３ＦＥＴと区別される。
前述のように、この実施例のダイナミック型ＲＡＭのカ
ラムアドレスバッファＣＡＤＢは、外部端子ＡＯ〜Ａｉ
に対応して、ｉ＋１個の入力回路ＩＣＯ〜ＩＣＩとアド
レスラッチＡＬＯ〜ＡＬｉ及び出力回路ＯＣＯ〜ＯＣ１
を含む、これらの入力回路の入力端子及び出力回路の出
力端子は、それぞれ対応する外部端子ＡＯ〜Ａｉに結合
される。
ラムアドレスバッファＣＡＤＢは、外部端子ＡＯ〜Ａｉ
に対応して、ｉ＋１個の入力回路ＩＣＯ〜ＩＣＩとアド
レスラッチＡＬＯ〜ＡＬｉ及び出力回路ＯＣＯ〜ＯＣ１
を含む、これらの入力回路の入力端子及び出力回路の出
力端子は、それぞれ対応する外部端子ＡＯ〜Ａｉに結合
される。
外部端子ＡＯ〜Ａｔは、さらに図示されないアドレスマ
ルチプレクサＡＭＸＯｉ ＋１ （ｆｆｊの入力端子に
結合される。アドレスラッチＡＬＯ＝ＡＬｉの各ピント
の非反転出力信号及び反転出力信号はそれぞれ対応する
相補内部アドレス（ａ号ａｙｏ〜土ｙｋの非反転信号又
は反転信号とされ、上述のカラムアドレスデコーダＣＤ
ＣＨに供給される。カラムアドレスバッファＣＡＤＢに
は、その動作モードを制御するための内部制御信号ｔｍ
とアドレスランチにＹアドレス信号ＡＹＯ〜ＡＹｉを取
り込むためのストローブ信号とされるタイミング信号ψ
ａｃがタイミング制御回路′ｒＣから供給される。
ルチプレクサＡＭＸＯｉ ＋１ （ｆｆｊの入力端子に
結合される。アドレスラッチＡＬＯ＝ＡＬｉの各ピント
の非反転出力信号及び反転出力信号はそれぞれ対応する
相補内部アドレス（ａ号ａｙｏ〜土ｙｋの非反転信号又
は反転信号とされ、上述のカラムアドレスデコーダＣＤ
ＣＨに供給される。カラムアドレスバッファＣＡＤＢに
は、その動作モードを制御するための内部制御信号ｔｍ
とアドレスランチにＹアドレス信号ＡＹＯ〜ＡＹｉを取
り込むためのストローブ信号とされるタイミング信号ψ
ａｃがタイミング制御回路′ｒＣから供給される。
さらに、カラムアドレスバッファＣＡＤＢには、外部端
子ＡＯ〜Ａｉすなわち出力回路ｏＣＯ〜ＯＣｉに対′応
して１４１種のタイミング信号φｐｃないしψＣが供給
される。同図には、２個の外部端子ＡＯ及びＡｔと、こ
れらの外部端子に対応して設けられる入力回路ＩＣＯと
ＩＣＩ、アドレスラッチＡＬＯとＡｌ１及び出力回路Ｏ
ＣＯとＯＣ２が例示的に示されている。
子ＡＯ〜Ａｉすなわち出力回路ｏＣＯ〜ＯＣｉに対′応
して１４１種のタイミング信号φｐｃないしψＣが供給
される。同図には、２個の外部端子ＡＯ及びＡｔと、こ
れらの外部端子に対応して設けられる入力回路ＩＣＯと
ＩＣＩ、アドレスラッチＡＬＯとＡｌ１及び出力回路Ｏ
ＣＯとＯＣ２が例示的に示されている。
第２図において、カラムアドレスバッファＣＡＤＢの入
力回路１ＧＯは、回路の電源電圧Ｖｃｃと回路の接地電
位との間に直列形態に設けられるＰチャンネルＭＯ３Ｆ
ＥＴＱＩ、Ｑ２及びＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ １１ 、 Ｑ １２と、上記ＭＯ５ＦＥＴＱ１及
びＱ２に並列形態に設けられるＰチャンネルＭＯ５ＦＥ
ＴＱ３によって構成される。
力回路１ＧＯは、回路の電源電圧Ｖｃｃと回路の接地電
位との間に直列形態に設けられるＰチャンネルＭＯ３Ｆ
ＥＴＱＩ、Ｑ２及びＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ １１ 、 Ｑ １２と、上記ＭＯ５ＦＥＴＱ１及
びＱ２に並列形態に設けられるＰチャンネルＭＯ５ＦＥ
ＴＱ３によって構成される。
ＭＯＳＦＥＴＱＩ及びＱ１２のゲートは共通接続され、
この入力回路ＩＧＯの入力端子として対応する外部端子
ＡＯに結合される。ＭＯＳＦＥＴＱ１１のゲートはＭＯ
３ＦＥＴＱ３のゲートと共通接続され、内部制御信号ｔ
ｍの−ｆンバーク回路Ｎ１による反転信号すなわち反転
内部制御信号■が供給される。また、Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ２のゲートには、上記反転内部制御信号「■
の・ｆンバータ回路Ｎ２による反転信号すなわち非反転
内部制御信号ｔｍが供給される。
この入力回路ＩＧＯの入力端子として対応する外部端子
ＡＯに結合される。ＭＯＳＦＥＴＱ１１のゲートはＭＯ
３ＦＥＴＱ３のゲートと共通接続され、内部制御信号ｔ
ｍの−ｆンバーク回路Ｎ１による反転信号すなわち反転
内部制御信号■が供給される。また、Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ２のゲートには、上記反転内部制御信号「■
の・ｆンバータ回路Ｎ２による反転信号すなわち非反転
内部制御信号ｔｍが供給される。
ＭＯ３ＦＥＴＱ２及びＱｌｌは、非反転内部制御信号ｔ
ｍがハイレベルとされ反転内部制御信号Ｔｉがロウレベ
ルとされるダイナミック型ＲＡＭの所定の試験モードに
おいてオフ状態とされ、非反転内部制御信号ｔｍがロウ
レベルとされ反転内部制御信号コがハイレベルとされる
ダイナミック型ＲＡＭの通常の動作モードにおいてオン
状態とされる。また、ＭＯ３ＦＥＴＱ３は、反転内部制
御信号「ｉがロウレベルとされるときすなわちＭＯＳＦ
ＥＴＱ２及びＱｌｌがオフ状態とされるとき選択的にオ
ン状態とされる。これにより、入力回路ＩＣＯは、ダイ
ナミック型ＲＡＭが通常の動作モードとされるとき選択
的に動作状態とされ、外部端子ＡＯを介して供給される
Ｙアドレス信号ＡＹＯを対応するアドレスラッチＡＬＯ
に反転して伝達する。また、ダイナミック型ＲＡＭが所
定の試験動作モードとされ入力回路ＩＧＯが非動作状態
とされるときＭＯＳＦＥＴＱ３が選択的にオン状態とさ
れることによって、入力回路ＩＣＯの出力端子が電源電
圧Ｖｃｃのようなハイレベルに固定される。これにより
、ダイナミック型ＲＡＭが所定の試験モードとされると
き、ＭＯ３ＦＥＴＱ２及びＱｌｌがオフ状態とされ入力
回路ＩＣＯの出力端子がフローティング状態とされるの
を防止することができる。
ｍがハイレベルとされ反転内部制御信号Ｔｉがロウレベ
ルとされるダイナミック型ＲＡＭの所定の試験モードに
おいてオフ状態とされ、非反転内部制御信号ｔｍがロウ
レベルとされ反転内部制御信号コがハイレベルとされる
ダイナミック型ＲＡＭの通常の動作モードにおいてオン
状態とされる。また、ＭＯ３ＦＥＴＱ３は、反転内部制
御信号「ｉがロウレベルとされるときすなわちＭＯＳＦ
ＥＴＱ２及びＱｌｌがオフ状態とされるとき選択的にオ
ン状態とされる。これにより、入力回路ＩＣＯは、ダイ
ナミック型ＲＡＭが通常の動作モードとされるとき選択
的に動作状態とされ、外部端子ＡＯを介して供給される
Ｙアドレス信号ＡＹＯを対応するアドレスラッチＡＬＯ
に反転して伝達する。また、ダイナミック型ＲＡＭが所
定の試験動作モードとされ入力回路ＩＧＯが非動作状態
とされるときＭＯＳＦＥＴＱ３が選択的にオン状態とさ
れることによって、入力回路ＩＣＯの出力端子が電源電
圧Ｖｃｃのようなハイレベルに固定される。これにより
、ダイナミック型ＲＡＭが所定の試験モードとされると
き、ＭＯ３ＦＥＴＱ２及びＱｌｌがオフ状態とされ入力
回路ＩＣＯの出力端子がフローティング状態とされるの
を防止することができる。
カラムアドレスバッファＣＡＤＢの入力回路ＩＣｉは、
上記入力回路ＩＣＯと同様に、回路の電源電圧Ｖｃｃと
回路の接地電位との間に直列形態に設けられるＰチャン
ネルＭＯ３ＦＥＴＱ６．Ｑ７及びＮチャンネルＭＯ３Ｆ
ＥＴＱ１５．Ｑ１６と、上記ＭＯ３ＦＥＴＱ６及びＱ７
に並列形態に設けられるＮチャンネルＭＯ３ＦＥＴＱＢ
によって構成される。これらのＭＯＳＦＥＴＱ６〜Ｑ８
及びＱ１５．Ｑ１６は、上記入力回路ＩＧＯ（７）ＭＯ
３ＦＥＴＱＩ〜Ｑ３及びＱｌｌ、Ｑ１２にそれぞれ対応
して機部する。つまり、ダイナミック型ＲＡＭが通常の
動作モードとされるとき、入力回路■Ｃｔは対応する外
部端子Ａｔを介して供給されるＹアドレス信号ＡＹｌを
対応するアドレスラッチＡＬｉに反転して伝達する。ま
た、ダイナミック型ＲＡＭが所定の試験モードとされる
とき、入力回路ＩＣｉの出力端子は電源電圧Ｖｃｃのよ
うなハイレベルに固定される。
上記入力回路ＩＣＯと同様に、回路の電源電圧Ｖｃｃと
回路の接地電位との間に直列形態に設けられるＰチャン
ネルＭＯ３ＦＥＴＱ６．Ｑ７及びＮチャンネルＭＯ３Ｆ
ＥＴＱ１５．Ｑ１６と、上記ＭＯ３ＦＥＴＱ６及びＱ７
に並列形態に設けられるＮチャンネルＭＯ３ＦＥＴＱＢ
によって構成される。これらのＭＯＳＦＥＴＱ６〜Ｑ８
及びＱ１５．Ｑ１６は、上記入力回路ＩＧＯ（７）ＭＯ
３ＦＥＴＱＩ〜Ｑ３及びＱｌｌ、Ｑ１２にそれぞれ対応
して機部する。つまり、ダイナミック型ＲＡＭが通常の
動作モードとされるとき、入力回路■Ｃｔは対応する外
部端子Ａｔを介して供給されるＹアドレス信号ＡＹｌを
対応するアドレスラッチＡＬｉに反転して伝達する。ま
た、ダイナミック型ＲＡＭが所定の試験モードとされる
とき、入力回路ＩＣｉの出力端子は電源電圧Ｖｃｃのよ
うなハイレベルに固定される。
カラムアドレスバッファＣＡＤＨの図示されない入力回
路ＩＣＩ〜ＩＣ１−１も、上記入力回路ＩＣＯ及びＩＣ
ｉと同じ回路構成とされる。これらの入力回路ＩＣＩ〜
ＩＣ！−１は、ダイナミック型ＲＡＭが通常の動作モー
ドとされるとき選択的に動作状態とされ、対応する外部
端子ＡＩ＝Ａｉ−１を介して供給されるＹアドレス信号
ＡＹＩ〜ＡＹト１を対応するアドレスラッチＡＬＩ〜Ａ
Ｌｉ−１にそれぞれ反転して伝達する。
路ＩＣＩ〜ＩＣ１−１も、上記入力回路ＩＣＯ及びＩＣ
ｉと同じ回路構成とされる。これらの入力回路ＩＣＩ〜
ＩＣ！−１は、ダイナミック型ＲＡＭが通常の動作モー
ドとされるとき選択的に動作状態とされ、対応する外部
端子ＡＩ＝Ａｉ−１を介して供給されるＹアドレス信号
ＡＹＩ〜ＡＹト１を対応するアドレスラッチＡＬＩ〜Ａ
Ｌｉ−１にそれぞれ反転して伝達する。
カラムアドレスバッファＣＡＤＢのアドレスラッチＡＬ
Ｏは、対応する上記入力回路ＩＧＯの出力信号を受ける
クロ７クドインバータ回路ＣＮＩと２組のインバータ回
路Ｎ５及びＮ６によって構成される。インバータ回路Ｎ
５及びＮ６の入力端子と出力端子はそれぞれ交差接続さ
れ、ラッチ形態とされる。クロックドインバータ回路Ｃ
ＮＩの出力端子は、上記インバータ回路Ｎ５の出力端子
すなわちインバータ回路Ｎ６の入力端子に結合される。
Ｏは、対応する上記入力回路ＩＧＯの出力信号を受ける
クロ７クドインバータ回路ＣＮＩと２組のインバータ回
路Ｎ５及びＮ６によって構成される。インバータ回路Ｎ
５及びＮ６の入力端子と出力端子はそれぞれ交差接続さ
れ、ラッチ形態とされる。クロックドインバータ回路Ｃ
ＮＩの出力端子は、上記インバータ回路Ｎ５の出力端子
すなわちインバータ回路Ｎ６の入力端子に結合される。
クロックドインバータ回路ＣＮＩの制御端子には、タイ
ミング信号φａＣのインバータ回路Ｎ３による反転信号
のインバータ回路Ｎ４による反転信号すなわち非反転タ
イミング信号φａｃが供給される。このクロックドイン
バータ回路ＣＮＩの駆動能力は、上記インバータ回路Ｎ
５の駆動能力よりも大きくされる。インバータ回路Ｎ５
及びＮ６の出力信号は、アドレスラッチＡＬＯの出力信
号すなわち非反転内部アドレス信号ａｙＯ及び反転内部
アドレス信号１７丁とされ、上述のカラムアドレスデコ
ーダＣＤＣＲに供給される。
ミング信号φａＣのインバータ回路Ｎ３による反転信号
のインバータ回路Ｎ４による反転信号すなわち非反転タ
イミング信号φａｃが供給される。このクロックドイン
バータ回路ＣＮＩの駆動能力は、上記インバータ回路Ｎ
５の駆動能力よりも大きくされる。インバータ回路Ｎ５
及びＮ６の出力信号は、アドレスラッチＡＬＯの出力信
号すなわち非反転内部アドレス信号ａｙＯ及び反転内部
アドレス信号１７丁とされ、上述のカラムアドレスデコ
ーダＣＤＣＲに供給される。
アドレスラッチＡＬＯのクロックドインバータ回路ＣＮ
Ｉは、タイミング信号φａＣがハイレベルとされるとき
選択的に動作状態とされ、対応する入力回路ＩＣＯから
伝達されるＹアドレス信号ＡＹＯをさらに反転し、対応
するランチに伝達する。
Ｉは、タイミング信号φａＣがハイレベルとされるとき
選択的に動作状態とされ、対応する入力回路ＩＣＯから
伝達されるＹアドレス信号ＡＹＯをさらに反転し、対応
するランチに伝達する。
インバータ回路Ｎ５及びＮ６からなるラッチは、対応す
るクロックドインバータ回路ＣＮＩを介して伝達される
Ｙアドレス信号ＡＹＯに従って、その状態が遷移される
。タイミング信号φａｃがロウレベルとされる間、クロ
ックドインバータ回路ＣＮ１は非動作状態とされ、イン
バータ回路Ｎ５及びＮ６からなるラッチはＹアドレス信
号ＡＹＯに従った状態を保持する。つまり、タイミング
信号φａＣが一時的にハイレベルとされることで、外部
端子ＡＯから入力回路ＩＧＯを介して供給されるＹアド
レス信号ＡＹＯが、対応するアドレスランチＡＬＯに取
り込まれ、保持される。
るクロックドインバータ回路ＣＮＩを介して伝達される
Ｙアドレス信号ＡＹＯに従って、その状態が遷移される
。タイミング信号φａｃがロウレベルとされる間、クロ
ックドインバータ回路ＣＮ１は非動作状態とされ、イン
バータ回路Ｎ５及びＮ６からなるラッチはＹアドレス信
号ＡＹＯに従った状態を保持する。つまり、タイミング
信号φａＣが一時的にハイレベルとされることで、外部
端子ＡＯから入力回路ＩＧＯを介して供給されるＹアド
レス信号ＡＹＯが、対応するアドレスランチＡＬＯに取
り込まれ、保持される。
カラムアドレスバッファＣＡＤＢのアドレスラッチＡＬ
ｉは、上記アドレスラッチＡＬＯと同様に、クロックド
インバータ回路ＣＮ２と２組のインバータ回路Ｎ７及び
Ｎ８によって構成される。
ｉは、上記アドレスラッチＡＬＯと同様に、クロックド
インバータ回路ＣＮ２と２組のインバータ回路Ｎ７及び
Ｎ８によって構成される。
これらのクロックドインバータ回路ＣＮ２とインバータ
回路Ｎ７及びＮ８は、上記アドレスラッチＡＬＯのクロ
ックドインバータ回路ＣＮＩとインバータ回路Ｎ５及び
Ｎ６にそれぞれ対応して機能する。つまり、アドレスラ
ンチＡＬｉは、ダイナミック型ＲＡＭが通常の動作モー
ドで選択状態とされタイミング信号φａｃが一時的にハ
イレベルとされることによって、対応する外部端子Ａｔ
から対応する入力回路ＩＣｉを介して供給されるＹアド
レス信号ＡＹｉを取り込み、保持する。
回路Ｎ７及びＮ８は、上記アドレスラッチＡＬＯのクロ
ックドインバータ回路ＣＮＩとインバータ回路Ｎ５及び
Ｎ６にそれぞれ対応して機能する。つまり、アドレスラ
ンチＡＬｉは、ダイナミック型ＲＡＭが通常の動作モー
ドで選択状態とされタイミング信号φａｃが一時的にハ
イレベルとされることによって、対応する外部端子Ａｔ
から対応する入力回路ＩＣｉを介して供給されるＹアド
レス信号ＡＹｉを取り込み、保持する。
カラムアドレスバッファＣＡＤＢの図示されないアドレ
スランチＡＬＬ〜ＡＬｉ−１も、上記アドレスラッチＡ
ＬＯ及びＡＬｉと同じ回路構成とされる。これらのアド
レスラッチＡＬＬ−ＡＬｉ−１は、ダイナミック型ＲＡ
Ｍの通常の動作モードにおいて、対応する外部端子Ａｌ
−Ａｔ−１から対応する入力回路ＩＣＩ〜ＩＣ１−１を
介して供給されるＹアドレス信号Ａ Ｙ １ ＝Ａ Ｙ
ｉ−１を取り込み、保持する。
スランチＡＬＬ〜ＡＬｉ−１も、上記アドレスラッチＡ
ＬＯ及びＡＬｉと同じ回路構成とされる。これらのアド
レスラッチＡＬＬ−ＡＬｉ−１は、ダイナミック型ＲＡ
Ｍの通常の動作モードにおいて、対応する外部端子Ａｌ
−Ａｔ−１から対応する入力回路ＩＣＩ〜ＩＣ１−１を
介して供給されるＹアドレス信号Ａ Ｙ １ ＝Ａ Ｙ
ｉ−１を取り込み、保持する。
一方、カラムアドレスバッファＣＡＤＨの出力回路ＯＣ
Ｏは、回路の電源電圧Ｖｃｃと回路の接地電位との間に
直列形態に設けられるＰチャンネルＭＯ３ＦＥＴＱ４．
Ｑ５及びＮチャンネルＭＯ３ＦＥＴＱＩ ３．Ｑｌ ４
によって構成される。ＭＯ３ＦＥＴＱ４及びＱｌ４のゲ
ートは共通接続され、さらにこの出力回路ＯＣＯの入力
端子として対応するインバータ回路Ｎ９の出力端子に結
合される。
Ｏは、回路の電源電圧Ｖｃｃと回路の接地電位との間に
直列形態に設けられるＰチャンネルＭＯ３ＦＥＴＱ４．
Ｑ５及びＮチャンネルＭＯ３ＦＥＴＱＩ ３．Ｑｌ ４
によって構成される。ＭＯ３ＦＥＴＱ４及びＱｌ４のゲ
ートは共通接続され、さらにこの出力回路ＯＣＯの入力
端子として対応するインバータ回路Ｎ９の出力端子に結
合される。
インバータ回路Ｎ９の入力端子には、タイミング制御回
路ＴＣから上述のタイミング信号φｐｃが供給される。
路ＴＣから上述のタイミング信号φｐｃが供給される。
つまり、出力回路ＯＣＯの入力端子には、タイミング信
号φｐｃのインバータ回路Ｎ９による反転信号すなわち
反転タイミング信号Ｔ蔽が供給される。ＭＯ３ＦＥＴＱ
５のゲートには、上記反転内部制御信号「五が供給され
る。また、ＭＯ３ＦＥＴＱＩ ３のゲートには、上記非
反転内部制御信号【ｍが供給される。ＭＯ３ＦＥＴＱ５
及びＱｌ３の共通接続されたドレインは、さらにこの出
力回路ＯＣＯの出力端子として対応する外部端子ＡＯに
結合される。
号φｐｃのインバータ回路Ｎ９による反転信号すなわち
反転タイミング信号Ｔ蔽が供給される。ＭＯ３ＦＥＴＱ
５のゲートには、上記反転内部制御信号「五が供給され
る。また、ＭＯ３ＦＥＴＱＩ ３のゲートには、上記非
反転内部制御信号【ｍが供給される。ＭＯ３ＦＥＴＱ５
及びＱｌ３の共通接続されたドレインは、さらにこの出
力回路ＯＣＯの出力端子として対応する外部端子ＡＯに
結合される。
ＭＯ３ＦＥＴＱ５及びＱｌ３は、反転内部制御信号ｒ五
がハイレベルとされ非反転内部制御信号ｔｍがロウレベ
ルとされるダイナミック型ＲＡＭの通常の動作モードに
おいてオフ状態とされ、反転内部制御信号口がロウレベ
ルとされ非反転内部制御信号ｔｍがハイレベルとされる
ダイナミック型ＲＡＭの所定の試験モードにおいてオン
状態とされる。これにより、出力回路ＯＣＯは、ダイナ
ミック型ＲＡＭが所定の試験モードとされるとき選択的
に動作状態とされ、対応するインバータ回路Ｎ９を介し
て供給される反転タイミング信号むπをさらに反転し、
対応する外部端子ＡＯを介して外部の試験装置に送出す
る。つまり、ダイナミック型ＲＡＭが所定の試験モード
とされるとき、外部端子ＡＯにはタイミング制御回路Ｔ
Ｃの所定の内部ノードすなわちタイミング信号φｐｃが
出力される。ダイナミック型ＲＡＭが通常の動作モード
とされるとき、出力回路ＯＣＯの出力はハイインピーダ
ンス状態とされる。
がハイレベルとされ非反転内部制御信号ｔｍがロウレベ
ルとされるダイナミック型ＲＡＭの通常の動作モードに
おいてオフ状態とされ、反転内部制御信号口がロウレベ
ルとされ非反転内部制御信号ｔｍがハイレベルとされる
ダイナミック型ＲＡＭの所定の試験モードにおいてオン
状態とされる。これにより、出力回路ＯＣＯは、ダイナ
ミック型ＲＡＭが所定の試験モードとされるとき選択的
に動作状態とされ、対応するインバータ回路Ｎ９を介し
て供給される反転タイミング信号むπをさらに反転し、
対応する外部端子ＡＯを介して外部の試験装置に送出す
る。つまり、ダイナミック型ＲＡＭが所定の試験モード
とされるとき、外部端子ＡＯにはタイミング制御回路Ｔ
Ｃの所定の内部ノードすなわちタイミング信号φｐｃが
出力される。ダイナミック型ＲＡＭが通常の動作モード
とされるとき、出力回路ＯＣＯの出力はハイインピーダ
ンス状態とされる。
カラムアドレスバッファＣＡＤＢの出力回路ＯＣｉは、
上記出力回路ＯＣＯと同様に、回路の電源電圧Ｖｃｃと
回路の接地電位との間に直列形態に設けられるＰチャン
ネルＭＯ３ＦＥＴＱ９．ＱＩＯ及びＮチャンネルＭＯ３
ＦＥＴＱＩ ７．Ｑｌ ８によって構成される。これら
のＭＯ３ＦＥＴＱ９゜ＱＩＯ及びＱｌ７．ＱｌＢは、上
記出力回路ＯＣＯのＭＯ３ＦＥＴＱ４．Ｑ５及びＱｌ３
．Ｑｌ４にそれぞれ対応して機能する。つまり、出力回
路ｏＣ１は、ダイナミック型ＲＡＭが所定の試験モード
とされるとき、タイミング制御回路ＴＣの対応する所定
の内部ノードすなわちタイミング信号φＣを、対応する
外部端子Ａｉを介して外部の試験装置に送出する。ダイ
ナミック型ＲＡＭが通常の動作モードとされるとき、出
力回路ＯＣｉの出力はハイインピーダンス状態とされる
。
上記出力回路ＯＣＯと同様に、回路の電源電圧Ｖｃｃと
回路の接地電位との間に直列形態に設けられるＰチャン
ネルＭＯ３ＦＥＴＱ９．ＱＩＯ及びＮチャンネルＭＯ３
ＦＥＴＱＩ ７．Ｑｌ ８によって構成される。これら
のＭＯ３ＦＥＴＱ９゜ＱＩＯ及びＱｌ７．ＱｌＢは、上
記出力回路ＯＣＯのＭＯ３ＦＥＴＱ４．Ｑ５及びＱｌ３
．Ｑｌ４にそれぞれ対応して機能する。つまり、出力回
路ｏＣ１は、ダイナミック型ＲＡＭが所定の試験モード
とされるとき、タイミング制御回路ＴＣの対応する所定
の内部ノードすなわちタイミング信号φＣを、対応する
外部端子Ａｉを介して外部の試験装置に送出する。ダイ
ナミック型ＲＡＭが通常の動作モードとされるとき、出
力回路ＯＣｉの出力はハイインピーダンス状態とされる
。
カラムアドレスバッファＣＡＤＢの図示されない出力回
路ＯＣ１〜０Ｃｉ−１も、上記出力回路ＯＣＯ及びＯＣ
ｉと同じ回路構成とされる。これらの出力回路ＯＣ１〜
０Ｃｉ−１は、ダイナミック型ＲＡＭが所定の試験モー
ドとされるとき選択的に動作状態とされ、タイミング制
御回路ＴＣの対応する所定の内部ノードすなわちタイミ
ング信号φａｒ、 φａｃ、 φＸ、φｐａ １
、 φｐａ２． φｙ及びφｒｅｆなどを、対応す
る外部端子ＡＩ”Ａ１−１を介して外部の試験装置に送
出する。ダイナミック型ＲＡＭが通常の動作モードとさ
れるとき、これらの出力回路ＯＣＩ〜０Ｃｉ−１の出力
はハイインピーダンス状態とされる。
路ＯＣ１〜０Ｃｉ−１も、上記出力回路ＯＣＯ及びＯＣ
ｉと同じ回路構成とされる。これらの出力回路ＯＣ１〜
０Ｃｉ−１は、ダイナミック型ＲＡＭが所定の試験モー
ドとされるとき選択的に動作状態とされ、タイミング制
御回路ＴＣの対応する所定の内部ノードすなわちタイミ
ング信号φａｒ、 φａｃ、 φＸ、φｐａ １
、 φｐａ２． φｙ及びφｒｅｆなどを、対応す
る外部端子ＡＩ”Ａ１−１を介して外部の試験装置に送
出する。ダイナミック型ＲＡＭが通常の動作モードとさ
れるとき、これらの出力回路ＯＣＩ〜０Ｃｉ−１の出力
はハイインピーダンス状態とされる。
特に制限されないが、上述のデータ入力バッファＤＩＢ
も、上記カラムアドレスバッフｆ ＣＡＤＢの入力回路
ＩＣＯ〜ＩＣｉ及び出力回路ＯＣＯ〜ＯＣｉと同様な構
成とされる入力回路及び出力回路を有し、またアドレス
ランチＡＬＯ〜ＡＬｉと同様な構成とされるデータラッ
チを含む、データ入力バッファＤＩＲには、その動作モ
ードを制御するための上記内部制御信号ｔｍと、その動
作タイミングを制御するためのタイミング信号φＷがタ
イミング制御回路ＴＣから供給される。つまり、ダイナ
ミック型ＲＡＭが通常の動作モードとされ内部制御信号
Ｌｍがロウレベルとされるとき、データ入力バッファＩ
）ＩＢは、データ入力端子ＤＩを介して供給される書き
込みデータを相補書き込み信号とし、タイミング信号φ
Ｗに従って相補共通データ線ＣＤ−τ丁に伝達する。こ
のとき、データ入力バッファＤＩＢの出力回路の出力は
ハイインピーダンス状態とされる。一方、ダイナミック
型ＲＡＭが所定の試験モードとされ内部制御信号ｔ ｍ
がハイレベルとされるとき、データ入力バッファＤＩＢ
は、タイミング信号φＷ自身をデータ入力端子ＤＩから
外部の試験装置に送出する。
も、上記カラムアドレスバッフｆ ＣＡＤＢの入力回路
ＩＣＯ〜ＩＣｉ及び出力回路ＯＣＯ〜ＯＣｉと同様な構
成とされる入力回路及び出力回路を有し、またアドレス
ランチＡＬＯ〜ＡＬｉと同様な構成とされるデータラッ
チを含む、データ入力バッファＤＩＲには、その動作モ
ードを制御するための上記内部制御信号ｔｍと、その動
作タイミングを制御するためのタイミング信号φＷがタ
イミング制御回路ＴＣから供給される。つまり、ダイナ
ミック型ＲＡＭが通常の動作モードとされ内部制御信号
Ｌｍがロウレベルとされるとき、データ入力バッファＩ
）ＩＢは、データ入力端子ＤＩを介して供給される書き
込みデータを相補書き込み信号とし、タイミング信号φ
Ｗに従って相補共通データ線ＣＤ−τ丁に伝達する。こ
のとき、データ入力バッファＤＩＢの出力回路の出力は
ハイインピーダンス状態とされる。一方、ダイナミック
型ＲＡＭが所定の試験モードとされ内部制御信号ｔ ｍ
がハイレベルとされるとき、データ入力バッファＤＩＢ
は、タイミング信号φＷ自身をデータ入力端子ＤＩから
外部の試験装置に送出する。
このとき、データ入力バッファＤＩＢの入力回路は非動
作状態とされる。
作状態とされる。
第３図には、第１図のダイナミック型ＲＡＭのデータ出
カバソファＤＯＢの一実施例の回路図が示されている。
カバソファＤＯＢの一実施例の回路図が示されている。
第３図において、選択されたメモリセルから出力されメ
インアンプＭＡによって増幅された相補読み出し信号ｍ
ｏ ’ ｍτは、データ出力バンファＤＯＢのノアゲ
ート回路Ｎ０Ｇ２及びＮ０ＧＩの一方の入力端子にそれ
ぞれ供給される。これらのノアゲート回路ＮＱＧ１及び
Ｎ０Ｇ２の他方の入力端子には、タイミング制御回路Ｔ
Ｃから供給されるタイミング信号φｒのインバータ回Ｖ
ＩＩＮＩＩによる反転信号すなわち反転タイミング信号
Ｔ下が共通に供給される。このタイミング信φｒは、通
常ロウレベルとされ、ダイナミック型ＲＡＭが選択状態
とされメインアンプＭＡにおいて選択されたメモリセル
から出力される読み出し信号の増幅動作が終了する時点
でハイレベルとされる。
インアンプＭＡによって増幅された相補読み出し信号ｍ
ｏ ’ ｍτは、データ出力バンファＤＯＢのノアゲ
ート回路Ｎ０Ｇ２及びＮ０ＧＩの一方の入力端子にそれ
ぞれ供給される。これらのノアゲート回路ＮＱＧ１及び
Ｎ０Ｇ２の他方の入力端子には、タイミング制御回路Ｔ
Ｃから供給されるタイミング信号φｒのインバータ回Ｖ
ＩＩＮＩＩによる反転信号すなわち反転タイミング信号
Ｔ下が共通に供給される。このタイミング信φｒは、通
常ロウレベルとされ、ダイナミック型ＲＡＭが選択状態
とされメインアンプＭＡにおいて選択されたメモリセル
から出力される読み出し信号の増幅動作が終了する時点
でハイレベルとされる。
これにより、ノアゲート回路Ｎ０Ｇ１の出力信号は、反
転読み出し信号１と反転タイミング信号ｉがともにロウ
レベルであるとき、すなわちタイミング信号φｒがハイ
レベルとなり選択されたメモリセルから論理“１″の読
み出し信号が出力されるとき、選択的にハイレベルとさ
れる。同様に、ノアゲート回路Ｎ０Ｇ２の出力信号は、
非反転読み出し信号ｍＯと反転タイミング信号φｒがと
もにロウレベルであるとき、すなわちタイミング信号φ
「がハイレベルとなり選択されたメモリセルから論理“
Ｏ”の読み出し信号が出力されるとき、選択的にハイレ
ベルとされる。
転読み出し信号１と反転タイミング信号ｉがともにロウ
レベルであるとき、すなわちタイミング信号φｒがハイ
レベルとなり選択されたメモリセルから論理“１″の読
み出し信号が出力されるとき、選択的にハイレベルとさ
れる。同様に、ノアゲート回路Ｎ０Ｇ２の出力信号は、
非反転読み出し信号ｍＯと反転タイミング信号φｒがと
もにロウレベルであるとき、すなわちタイミング信号φ
「がハイレベルとなり選択されたメモリセルから論理“
Ｏ”の読み出し信号が出力されるとき、選択的にハイレ
ベルとされる。
ノアゲート回路Ｎ０Ｇ１の出力信号は、ナントゲート回
路ＮＡＧ１の一方の入力端子に供給される。また、ノア
ゲート回路Ｎ０Ｇ２の出力信号は、ナントゲート回路Ｎ
ＡＧ２の一方の入力端子に供給される。これらのナント
ゲート回路ＮＡＧＩ及びＮＡＧ２の他方の入力端子には
、タイミング制御回路ＴＣから供給される内部制御信号
ｔｍのインバータ回路Ｎ１２による反転信号すなわち反
転内部制御信号Ｖ五が共通に供給される。
路ＮＡＧ１の一方の入力端子に供給される。また、ノア
ゲート回路Ｎ０Ｇ２の出力信号は、ナントゲート回路Ｎ
ＡＧ２の一方の入力端子に供給される。これらのナント
ゲート回路ＮＡＧＩ及びＮＡＧ２の他方の入力端子には
、タイミング制御回路ＴＣから供給される内部制御信号
ｔｍのインバータ回路Ｎ１２による反転信号すなわち反
転内部制御信号Ｖ五が共通に供給される。
これにより、ナントゲート回路ＮＡＧ１の出力信号は、
ノアゲート回路Ｎ０Ｇ１の出力信号と反転内部制御信号
Ｌｍがともにハイレベルとなるとき、すなわちダイナミ
ック型ＲＡＭが通常の読み出し動作モードとされその出
力タイミングにおいて論理″１”の読み出し信号が出力
されるとき、選択的にロウレベルとされる。同様に、ナ
ントゲート回路ＮＡＧ２の出力信号は、ノアゲート回路
Ｎ０Ｇ２の出力信号と反転内部制御信号Ｌｍがともにハ
イレベルとなるとき、すなわちダイナミック型ＲＡＭが
通常の読み出し動作モードとされその出力タイミングに
おいて論理“０″の読み出し信号が出力されるとき、選
択的にロウレベルとされる。ナントゲート回路ＮＡＧＩ
及びＮＡＧ２の出力信号は、ナントゲート回路ＮＡＧ５
及びＮＡＧ６の一方の入力端子にそれぞれ供給される。
ノアゲート回路Ｎ０Ｇ１の出力信号と反転内部制御信号
Ｌｍがともにハイレベルとなるとき、すなわちダイナミ
ック型ＲＡＭが通常の読み出し動作モードとされその出
力タイミングにおいて論理″１”の読み出し信号が出力
されるとき、選択的にロウレベルとされる。同様に、ナ
ントゲート回路ＮＡＧ２の出力信号は、ノアゲート回路
Ｎ０Ｇ２の出力信号と反転内部制御信号Ｌｍがともにハ
イレベルとなるとき、すなわちダイナミック型ＲＡＭが
通常の読み出し動作モードとされその出力タイミングに
おいて論理“０″の読み出し信号が出力されるとき、選
択的にロウレベルとされる。ナントゲート回路ＮＡＧＩ
及びＮＡＧ２の出力信号は、ナントゲート回路ＮＡＧ５
及びＮＡＧ６の一方の入力端子にそれぞれ供給される。
一方、ナントゲート回路ＮＡＧ３の一方の入力端子には
、上記タイミング信号φｒが供給される。
、上記タイミング信号φｒが供給される。
また、ナントゲート回路ＮＡＧ４の一方の入力端子には
、このタイミング信号φｒの反転信号すなわち反転タイ
ミング信号Ｔ７が供給される。これらのナントゲート回
路ＮＡＧ３及びＮＡＧ４の他方の入力端子には、上記内
部制御信号ｔｍが共通に供給される。
、このタイミング信号φｒの反転信号すなわち反転タイ
ミング信号Ｔ７が供給される。これらのナントゲート回
路ＮＡＧ３及びＮＡＧ４の他方の入力端子には、上記内
部制御信号ｔｍが共通に供給される。
これにより、ナントゲート回路ＮＡＧ３の出力信号は、
タイミング信号φｒと内部制御信号ｔｍがともにハイレ
ベルとなるとき、すなわちダイナミック型ＲＡＭが所定
の試験モードとされタイミング信号φｒがハイレベルと
なるとき、選択的にロウレベルとされる。同様に、ナン
トゲート回路ＮＡＧ４の出力信号は、反転タイミング信
号ｒ下と内部制御信号ｔｍがともにハイレベルとなると
き、すなわちダイナミック型ＲＡＭが所定の試験モード
とされタイミング信号φｒがロウレベルであるとき、選
択的にロウレベルとされる。ナントゲート回路ＮＡＧ３
及びＮＡＧ４の出力信号は、上記ナントゲート回路ＮＡ
Ｇ５及びＮＡＧ６の他方の入力端子にそれぞれ供給され
る。
タイミング信号φｒと内部制御信号ｔｍがともにハイレ
ベルとなるとき、すなわちダイナミック型ＲＡＭが所定
の試験モードとされタイミング信号φｒがハイレベルと
なるとき、選択的にロウレベルとされる。同様に、ナン
トゲート回路ＮＡＧ４の出力信号は、反転タイミング信
号ｒ下と内部制御信号ｔｍがともにハイレベルとなると
き、すなわちダイナミック型ＲＡＭが所定の試験モード
とされタイミング信号φｒがロウレベルであるとき、選
択的にロウレベルとされる。ナントゲート回路ＮＡＧ３
及びＮＡＧ４の出力信号は、上記ナントゲート回路ＮＡ
Ｇ５及びＮＡＧ６の他方の入力端子にそれぞれ供給され
る。
これらのことから、ナントゲート回路Ｎ Ａ Ｇ ５の
出力信号は、ナントゲート回路Ｎ Ａ Ｇ １又はナン
トゲート回路ＮＡＧ３の出力信号のいずれかがロウレベ
ルとなるとき、すなわちダイナミック型ＲＡＭが通常の
読み出し動作モードとされ論理“１”の読み出しデータ
が出力されるときあるいはダイナミック型ＲＡＭが所定
の試験モードとされタイミング信号φＬがハイレベルと
されるとき、選択的にハイレベルとされる。ナントゲー
ト回路ＮＡＧ５の出力信号は、ＭＯ３ＦＥＴＱＩ ９の
ゲ−トに供給される。同様に、ナントゲート回路ＮＡＧ
６の出力信号は、ナントゲート回路ＮＡＧ２又はナント
ゲート回路ＮＡＧ４の出力信号のいずれかがロウレベル
となるとき、すなわちダイナミック型ＲＡＭがａＴｓの
読み出し動作モードとされ論理“０”の読み出しデータ
が出力されるときあるいはダイナミック型ＲＡＭが所定
の試験モードとされタイミング信号φｒがロウレベルと
されるとき、選択的にハイレベルとされる。ナントゲー
ト回路ＮＡＧ６の出力信号は、ＭＯＳＦＥＴＱ２Ｇのゲ
ートに供給される。
出力信号は、ナントゲート回路Ｎ Ａ Ｇ １又はナン
トゲート回路ＮＡＧ３の出力信号のいずれかがロウレベ
ルとなるとき、すなわちダイナミック型ＲＡＭが通常の
読み出し動作モードとされ論理“１”の読み出しデータ
が出力されるときあるいはダイナミック型ＲＡＭが所定
の試験モードとされタイミング信号φＬがハイレベルと
されるとき、選択的にハイレベルとされる。ナントゲー
ト回路ＮＡＧ５の出力信号は、ＭＯ３ＦＥＴＱＩ ９の
ゲ−トに供給される。同様に、ナントゲート回路ＮＡＧ
６の出力信号は、ナントゲート回路ＮＡＧ２又はナント
ゲート回路ＮＡＧ４の出力信号のいずれかがロウレベル
となるとき、すなわちダイナミック型ＲＡＭがａＴｓの
読み出し動作モードとされ論理“０”の読み出しデータ
が出力されるときあるいはダイナミック型ＲＡＭが所定
の試験モードとされタイミング信号φｒがロウレベルと
されるとき、選択的にハイレベルとされる。ナントゲー
ト回路ＮＡＧ６の出力信号は、ＭＯＳＦＥＴＱ２Ｇのゲ
ートに供給される。
ＭＯＳＦＥＴＱ１９のドレインは回路の電源電圧Ｖｃｃ
に結合され、ＭＯ３ＦＥＴＱ２０のソースは回路の接地
電位に結合される。ＭＯ３ＦＥＴＱ１９のソースとＭＯ
５ＦＥＴＱ２０のドレインは共通接続され、さらにデー
タ出力端子Ｄｏに結合される。これらのＭＯ３ＦＥＴＱ
１９及びＱ２０は、比較的大きなコンダクタンスとされ
比較的大きな駆動能力持つように設計される。これによ
り、ＭＯ３ＦＥＴＱＩ ９及びＱ２０はプッシュプル型
の出力回路を構成する出力ＭＯ３ＦＥＴとして機能する
。
に結合され、ＭＯ３ＦＥＴＱ２０のソースは回路の接地
電位に結合される。ＭＯ３ＦＥＴＱ１９のソースとＭＯ
５ＦＥＴＱ２０のドレインは共通接続され、さらにデー
タ出力端子Ｄｏに結合される。これらのＭＯ３ＦＥＴＱ
１９及びＱ２０は、比較的大きなコンダクタンスとされ
比較的大きな駆動能力持つように設計される。これによ
り、ＭＯ３ＦＥＴＱＩ ９及びＱ２０はプッシュプル型
の出力回路を構成する出力ＭＯ３ＦＥＴとして機能する
。
ＭＯ３ＦＥＴＱＩ ９は、通常オフ状態とされ、ナント
ゲート回路Ｎ Ａ Ｇ ５の出力信号がハイレベルとさ
れるとき、すなわちダイナミック型ＲＡＭの通常の読み
出し動作モードにおいて論理“１′の読み出しデータが
出力されるときあるいはダイナミック型ＲＡＭの所定の
試験モードにおいてタイミング信号φｒがハイレベルと
されるとき、それぞれ選択的にオン状態とされる。ＭＯ
３ＦＥＴＱ１９がオン状態とされることで、データ出力
端子ＤＯにはハイレベルの出力信号が送出される。
ゲート回路Ｎ Ａ Ｇ ５の出力信号がハイレベルとさ
れるとき、すなわちダイナミック型ＲＡＭの通常の読み
出し動作モードにおいて論理“１′の読み出しデータが
出力されるときあるいはダイナミック型ＲＡＭの所定の
試験モードにおいてタイミング信号φｒがハイレベルと
されるとき、それぞれ選択的にオン状態とされる。ＭＯ
３ＦＥＴＱ１９がオン状態とされることで、データ出力
端子ＤＯにはハイレベルの出力信号が送出される。
同様に、ＭＯ５ＦＥＴＱ２０は、通常オフ状態とされ、
ナントゲート回路ＮＡＧ６の出力信号がハイレベルとさ
れるとき、すなわちダイナミック型ＲＡＭの通常の読み
出し動作モードにおいて論理“Ｏ′の読み出しデータが
出力されるときあるいはダイナミック型ＲＡＭの所定の
試験モードにおいてタイミング信号φｒがロウレベルと
されるとき、それぞれ選択的にオン状態とされる。ＭＯ
３ＦＥＴＱ２０がオン状態とされることで、データ出力
端子Ｄｏにはロウレベルの出力信号が送出される。つま
り、データ出カバソファＤＯＢは、ダイナミック型ＲＡ
Ｍが通常の読み出し動作モードとされるとき、タイミン
グ信号φｒに従って選択的に動作状態とされ、読み出し
データに従った出力信号をデータ出力端子ＤＯから外部
の装置に送出する。また、データ出カバソファＤＯＢは
、ダイナミック型ＲＡＭが所定の試験モードとされると
き、内部制御信号Ｌｍに従って選択的に動作状態とされ
、タイミング制御回路ＴＣの所定の内部ノードに伝達さ
れる信号すなわちタイミング信号φｒをデータ出力端子
ＤＯを介して外部の試験装置に送出する。
ナントゲート回路ＮＡＧ６の出力信号がハイレベルとさ
れるとき、すなわちダイナミック型ＲＡＭの通常の読み
出し動作モードにおいて論理“Ｏ′の読み出しデータが
出力されるときあるいはダイナミック型ＲＡＭの所定の
試験モードにおいてタイミング信号φｒがロウレベルと
されるとき、それぞれ選択的にオン状態とされる。ＭＯ
３ＦＥＴＱ２０がオン状態とされることで、データ出力
端子Ｄｏにはロウレベルの出力信号が送出される。つま
り、データ出カバソファＤＯＢは、ダイナミック型ＲＡ
Ｍが通常の読み出し動作モードとされるとき、タイミン
グ信号φｒに従って選択的に動作状態とされ、読み出し
データに従った出力信号をデータ出力端子ＤＯから外部
の装置に送出する。また、データ出カバソファＤＯＢは
、ダイナミック型ＲＡＭが所定の試験モードとされると
き、内部制御信号Ｌｍに従って選択的に動作状態とされ
、タイミング制御回路ＴＣの所定の内部ノードに伝達さ
れる信号すなわちタイミング信号φｒをデータ出力端子
ＤＯを介して外部の試験装置に送出する。
以上のように、この実施例のダイナミック型ＲＡＭでは
、タイミング制御回路１”Ｃによって形成される複数の
タイミング信号が、カラムアドレスバフファＣＡＤＢ、
データ人カバソファＤ Ｉ Ｂ及びデータ出カバソファ
ＤＯＢに供給される。カラムアドレスバッファＣＡＤＢ
及びデータ入カバンフｙＤＩＢには、通常の入力回路の
他に出力回路が設けられ、またデータ出力バッファＤＯ
Ｂは内部制御信号Ｌｍに従って出力信号を選択する機能
を持つ、試験モード信号−がロウレベルとされ所定の試
験モードとされるとき、ダイナミック型ＲＡ Ｍは、通
常の動作モードの場合と同様に、ロクアドレスストロー
ブ信’＋ＲＡＳ、カラムアドレスストローブ信号ｒＫＩ
及びう・ｆトイネーブル信号１，１７Ｅに従って上記タ
イミングを形成する。これらのタイミング信号は、カラ
ムアドレスバッファＣＡＤＨ，データ人カバッファＤＪ
Ｂ及びデータ出カバソファＤＯＢに供給され、さらにア
ドレス入力用外部端子ＡＯ〜Ａ＋、データ入力端子ＤＩ
及びデータ出力端子ＤＯを介して、外部の試験装置に送
出される。これにより、このダイナミック型ＲＡ Ｍは
、タイミング制御面ｉｉ！３７Ｃ又はその周辺回路の動
作状態を外部から的確に把握することができる。このた
め、タイミング制御回路ＴＣを中心とするダイナミック
型ＲＡ Ｍの機能試験や、製品完成後の故障診断及び動
作マージンの測定等を効率的に実施することができる。
、タイミング制御回路１”Ｃによって形成される複数の
タイミング信号が、カラムアドレスバフファＣＡＤＢ、
データ人カバソファＤ Ｉ Ｂ及びデータ出カバソファ
ＤＯＢに供給される。カラムアドレスバッファＣＡＤＢ
及びデータ入カバンフｙＤＩＢには、通常の入力回路の
他に出力回路が設けられ、またデータ出力バッファＤＯ
Ｂは内部制御信号Ｌｍに従って出力信号を選択する機能
を持つ、試験モード信号−がロウレベルとされ所定の試
験モードとされるとき、ダイナミック型ＲＡ Ｍは、通
常の動作モードの場合と同様に、ロクアドレスストロー
ブ信’＋ＲＡＳ、カラムアドレスストローブ信号ｒＫＩ
及びう・ｆトイネーブル信号１，１７Ｅに従って上記タ
イミングを形成する。これらのタイミング信号は、カラ
ムアドレスバッファＣＡＤＨ，データ人カバッファＤＪ
Ｂ及びデータ出カバソファＤＯＢに供給され、さらにア
ドレス入力用外部端子ＡＯ〜Ａ＋、データ入力端子ＤＩ
及びデータ出力端子ＤＯを介して、外部の試験装置に送
出される。これにより、このダイナミック型ＲＡ Ｍは
、タイミング制御面ｉｉ！３７Ｃ又はその周辺回路の動
作状態を外部から的確に把握することができる。このた
め、タイミング制御回路ＴＣを中心とするダイナミック
型ＲＡ Ｍの機能試験や、製品完成後の故障診断及び動
作マージンの測定等を効率的に実施することができる。
以上の本実施例に示されるように、この発明をタイミン
グ制御回路（タイミング発生回路）等を内蔵するダイナ
ミック型ＲＡＭ等の半導体記憶装置に通用した場合、次
のような効果が得られる。
グ制御回路（タイミング発生回路）等を内蔵するダイナ
ミック型ＲＡＭ等の半導体記憶装置に通用した場合、次
のような効果が得られる。
すなわち、
（１１タイミング制御回路等によって形成される各種の
タイミング信号をアドレス人カバソファやデータ入出カ
バソファに供給し、これらの回路に、ダイナミック型Ｒ
ＡＭ等の半導体記憶装置が所定の動作モードとされると
き上記タイミング信号を対応する外部端子から送出する
機能を持たせることで、ダイナミック型ＲＡＭのタイミ
ング制御回路及びその周辺回路の内部ノードに伝達され
る信号の状態を外部から的確に把握できるという効果が
得られる。
タイミング信号をアドレス人カバソファやデータ入出カ
バソファに供給し、これらの回路に、ダイナミック型Ｒ
ＡＭ等の半導体記憶装置が所定の動作モードとされると
き上記タイミング信号を対応する外部端子から送出する
機能を持たせることで、ダイナミック型ＲＡＭのタイミ
ング制御回路及びその周辺回路の内部ノードに伝達され
る信号の状態を外部から的確に把握できるという効果が
得られる。
（２）上記（１）項により、比較的高機能化・多機能化
されたダイナミック型ＲＡＭ等の半導体記憶装置の動作
試験を効率化し、その機能試験に要する時間を短縮でき
るという効果が得られる。
されたダイナミック型ＲＡＭ等の半導体記憶装置の動作
試験を効率化し、その機能試験に要する時間を短縮でき
るという効果が得られる。
（３）上記＋１１項により、ダイナミック型ＲＡＭ等の
半導体記憶装置の製品完成後の故障分析や動作マージン
等の測定試験を効率的に実施することができるという効
果が得られる。
半導体記憶装置の製品完成後の故障分析や動作マージン
等の測定試験を効率的に実施することができるという効
果が得られる。
（４）上記＋１）項〜（３）項により、ダイナミック型
ＲＡ Ｍ等の半導体記憶装置の試験コストを低下できる
とともに、その信頼性を高めることができるという効果
が得られる。
ＲＡ Ｍ等の半導体記憶装置の試験コストを低下できる
とともに、その信頼性を高めることができるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
惜であることはいうまでもない０例えば、この実施例の
ダイナミック型ＲＡＭでは、試験モード信号ＴＭを設け
、この試験モード信号下百をロウレベルとすることで試
験モードを指定しているが、例えば特定のアドレス入力
用外部端子の入力電圧を高電圧にしたり、制御信号をＣ
ＢＲ（σＸ１ビフォア１ｘ１）モードの組み合わせとす
ることによって試験モードを指定するものであってもよ
い、また、この試験モードにおいて出力されるタイミン
グ信号は、外部端子ではなく対応するポンディングパッ
ドを介して試験装置に入力するようにしてもよい、第１
図の実施例では、カラムアドレスバッファＣＡＤＢ及び
データ入カバンファＤＩＢの出力回路をクロ７クドイン
バータ形態としているが、これらの出力回路はデータ出
力バッファＤＯＢと同様にプッシュプル型の出力回路で
あってもよい、また、これらの入力回路と対応する外部
端子との間に、入力保護回路が設けられものであっても
よい、外部端子を介して出力される信号は、上記のよう
にタイミング制御回路ＴＣによって形成されるタイミン
グ信号だけではなく、例えば内部論理回路やその他の機
能制御回路等の内部ノードに伝達される各種の信号であ
ってもよい、また、外部端子数に余裕があれば、内部ノ
ードに伝達される信号を出力するための専用の出力端子
を設けてもよい、さらに、第１図に示されるダイナミッ
ク型ＲＡＭのブロック構成や、第２図及び第３図に示さ
れるカラムアドレスバッファＣΔＤＢ及びデータ出力バ
ッファＤＯＢの具体的な回路構成また第４図に示される
各制御信号やアドレス信号等の組み合わせなど、種々の
実施形態を採りうる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
惜であることはいうまでもない０例えば、この実施例の
ダイナミック型ＲＡＭでは、試験モード信号ＴＭを設け
、この試験モード信号下百をロウレベルとすることで試
験モードを指定しているが、例えば特定のアドレス入力
用外部端子の入力電圧を高電圧にしたり、制御信号をＣ
ＢＲ（σＸ１ビフォア１ｘ１）モードの組み合わせとす
ることによって試験モードを指定するものであってもよ
い、また、この試験モードにおいて出力されるタイミン
グ信号は、外部端子ではなく対応するポンディングパッ
ドを介して試験装置に入力するようにしてもよい、第１
図の実施例では、カラムアドレスバッファＣＡＤＢ及び
データ入カバンファＤＩＢの出力回路をクロ７クドイン
バータ形態としているが、これらの出力回路はデータ出
力バッファＤＯＢと同様にプッシュプル型の出力回路で
あってもよい、また、これらの入力回路と対応する外部
端子との間に、入力保護回路が設けられものであっても
よい、外部端子を介して出力される信号は、上記のよう
にタイミング制御回路ＴＣによって形成されるタイミン
グ信号だけではなく、例えば内部論理回路やその他の機
能制御回路等の内部ノードに伝達される各種の信号であ
ってもよい、また、外部端子数に余裕があれば、内部ノ
ードに伝達される信号を出力するための専用の出力端子
を設けてもよい、さらに、第１図に示されるダイナミッ
ク型ＲＡＭのブロック構成や、第２図及び第３図に示さ
れるカラムアドレスバッファＣΔＤＢ及びデータ出力バ
ッファＤＯＢの具体的な回路構成また第４図に示される
各制御信号やアドレス信号等の組み合わせなど、種々の
実施形態を採りうる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、スタティック型ＲＡＭや各種
の読み出し専用メモリなどにも適用できる９本発明は、
少なくともタイミング制御回路（タイミング発生回路）
等の比較的複雑化された内部論理回路を具備する半導体
記憶装置に広く適用できる。
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、スタティック型ＲＡＭや各種
の読み出し専用メモリなどにも適用できる９本発明は、
少なくともタイミング制御回路（タイミング発生回路）
等の比較的複雑化された内部論理回路を具備する半導体
記憶装置に広く適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、タイミング制御回路（タイミング発生回
路）等の所定の内部ノードに伝達される各種の信号（タ
イミング信号）を、所定の動作モードにおいて所定の外
部端子から送出できるようにすることで、比較的高機能
化・多機能化されたダイナミック型ＲＡＭ等の半導体記
憶装置の動作状態を外部から確認することができるため
、その動作試験を効率化しａｍ試験に要する時間を項線
することができるとともに、製品完成後の故障分析や動
作マージン等の測定試験を効率的に実施することができ
るものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、タイミング制御回路（タイミング発生回
路）等の所定の内部ノードに伝達される各種の信号（タ
イミング信号）を、所定の動作モードにおいて所定の外
部端子から送出できるようにすることで、比較的高機能
化・多機能化されたダイナミック型ＲＡＭ等の半導体記
憶装置の動作状態を外部から確認することができるため
、その動作試験を効率化しａｍ試験に要する時間を項線
することができるとともに、製品完成後の故障分析や動
作マージン等の測定試験を効率的に実施することができ
るものである。
第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図、第２図は、第１図のダイ
ナミック型ＲＡＭのカラムアドレスバッファの一実施例
を示す回路図、第３図は、第１図のダイナミック型ＲＡ
Ｍのデータ出力バッファの一実施例を示す回路図、第４
図は、第１図のダイナミック型ＲＡＭの一実施例を示す
タイミング図である。 Ｍ−ＡＲＹ・・・メモリアレイ、ＰＣ・・・プリチャー
ジ回路、ＳＡ・・・センスアンプ回路、Ｃ３Ｗ・・・カ
ラムスイッチ、ＲＤＣＲ１・・・１次ロウアドレスデコ
ーダ、ＲＤＣＲ２・・・２次ロウアドレスデコーダ、Ｃ
ＤＣＲ・・カラムアドレスデコーダ、ＲＡＤＢ・・アド
レスバッファ、ＡＭＸ・・・アドレスマルチプレクサ、
ＲＥＦＣ・・・リフレッシュアドレスカウンタ、ＣＡＤ
Ｂ・・・カラムアドレスバッファ、ＭＡ・・・メインア
ンプ、ＤＯＢ・・・データ出力バッファ、ＤＩＢ・・デ
ータ入カバソファ、ＴＣ・・タイミング制御回路。 ＩＣＯ〜ＩＣＩ・・・カラムアドレスバッファ入力回路
、ＡＬＯ〜ＡＬｉ・・・カラムアドレスバッファアドレ
スランチ、ＯＣＯ〜ＯＣ１・・・カラムアドレスバッフ
ァ出力回路、Ｑ１〜ＱＩＯ・・・ＰチャンネルＭＯ３Ｆ
ＥＴ、Ｑｌ １〜Ｑ２０・・・ＮチャンネルＭＯ５ＦＥ
ＴＳＮｌ−Ｎ１２・・・インバータ回路、ＣＮＩ〜ＣＮ
２・・・クロ７クドインバータ回路、Ｎ０ＧＩ〜Ｎ０Ｇ
２・・・ナントゲート回路、Ｎ０ＧＩ〜Ｎ０Ｇ２・・・
ノアゲート回路。
の一実施例を示すブロック図、第２図は、第１図のダイ
ナミック型ＲＡＭのカラムアドレスバッファの一実施例
を示す回路図、第３図は、第１図のダイナミック型ＲＡ
Ｍのデータ出力バッファの一実施例を示す回路図、第４
図は、第１図のダイナミック型ＲＡＭの一実施例を示す
タイミング図である。 Ｍ−ＡＲＹ・・・メモリアレイ、ＰＣ・・・プリチャー
ジ回路、ＳＡ・・・センスアンプ回路、Ｃ３Ｗ・・・カ
ラムスイッチ、ＲＤＣＲ１・・・１次ロウアドレスデコ
ーダ、ＲＤＣＲ２・・・２次ロウアドレスデコーダ、Ｃ
ＤＣＲ・・カラムアドレスデコーダ、ＲＡＤＢ・・アド
レスバッファ、ＡＭＸ・・・アドレスマルチプレクサ、
ＲＥＦＣ・・・リフレッシュアドレスカウンタ、ＣＡＤ
Ｂ・・・カラムアドレスバッファ、ＭＡ・・・メインア
ンプ、ＤＯＢ・・・データ出力バッファ、ＤＩＢ・・デ
ータ入カバソファ、ＴＣ・・タイミング制御回路。 ＩＣＯ〜ＩＣＩ・・・カラムアドレスバッファ入力回路
、ＡＬＯ〜ＡＬｉ・・・カラムアドレスバッファアドレ
スランチ、ＯＣＯ〜ＯＣ１・・・カラムアドレスバッフ
ァ出力回路、Ｑ１〜ＱＩＯ・・・ＰチャンネルＭＯ３Ｆ
ＥＴ、Ｑｌ １〜Ｑ２０・・・ＮチャンネルＭＯ５ＦＥ
ＴＳＮｌ−Ｎ１２・・・インバータ回路、ＣＮＩ〜ＣＮ
２・・・クロ７クドインバータ回路、Ｎ０ＧＩ〜Ｎ０Ｇ
２・・・ナントゲート回路、Ｎ０ＧＩ〜Ｎ０Ｇ２・・・
ノアゲート回路。
Claims (1)
- 【特許請求の範囲】 １、メモリアレイと、メモリアレイ周辺回路と、所定の
動作モードにおいて上記メモリアレイ周辺回路の所定の
内部ノードに伝達される信号を出力する外部端子を有す
ることを特徴とする半導体記憶装置。 ２、上記メモリアレイ周辺回路はタイミング制御回路で
あり、上記所定の動作モードは上記タイミング制御回路
の動作試験を行うための試験モードであることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 ３、上記外部端子は、上記半導体記憶装置の通常の動作
モードにおいてアドレス信号又は記憶データ等を入出力
するために用いられ、上記所定の動作モードにおいて上
記内部ノードに伝達される信号を出力するために選択的
に用いられるものであることを特徴とする特許請求の範
囲第１項又は第２項記載の半導体記憶装置。 ４、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
ることを特徴とする特許請求の範囲第１項、第２項又は
第３項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099777A JP2684365B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体記憶装置 |
| KR1019880003370A KR960016427B1 (ko) | 1987-04-24 | 1988-03-28 | 반도체 기억장치 |
| US07/485,406 US5151881A (en) | 1987-04-24 | 1988-04-25 | Semiconductor memory including an arrangement to permit external monitoring of an internal control signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099777A JP2684365B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63266696A true JPS63266696A (ja) | 1988-11-02 |
| JP2684365B2 JP2684365B2 (ja) | 1997-12-03 |
Family
ID=14256380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099777A Expired - Lifetime JP2684365B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5151881A (ja) |
| JP (1) | JP2684365B2 (ja) |
| KR (1) | KR960016427B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417191A (ja) * | 1990-05-11 | 1992-01-21 | Toshiba Corp | ダイナミック型ランダムアクセスメモリ |
| US5272673A (en) * | 1991-01-29 | 1993-12-21 | Nec Corporation | Dynamic random access memory device with build-in test mode discriminator for interrupting electric power to row address decoder and driver for transfer gates |
| US5400290A (en) * | 1992-10-29 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing accurate characteristics test |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821607B2 (ja) * | 1990-05-11 | 1996-03-04 | 株式会社東芝 | ダイナミック記憶装置およびそのバーンイン方法 |
| US5493723A (en) * | 1990-11-06 | 1996-02-20 | National Semiconductor Corporation | Processor with in-system emulation circuitry which uses the same group of terminals to output program counter bits |
| JP3992757B2 (ja) * | 1991-04-23 | 2007-10-17 | テキサス インスツルメンツ インコーポレイテツド | マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム |
| KR960009033B1 (en) * | 1991-07-17 | 1996-07-10 | Toshiba Kk | Semiconductor memory |
| US5224070A (en) * | 1991-12-11 | 1993-06-29 | Intel Corporation | Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory |
| US5235549A (en) * | 1991-12-23 | 1993-08-10 | Intel Corporation | Semiconductor device with apparatus for performing electrical tests on single memory cells |
| JP2716906B2 (ja) * | 1992-03-27 | 1998-02-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| FR2722907B1 (fr) * | 1994-07-20 | 1996-09-06 | Sgs Thomson Microelectronics | Memoire integree programmable comportant des moyens d'emulation |
| JPH0963297A (ja) * | 1995-08-29 | 1997-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3922859B2 (ja) * | 1999-12-28 | 2007-05-30 | 株式会社リコー | 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| US6812726B1 (en) * | 2002-11-27 | 2004-11-02 | Inapac Technology, Inc. | Entering test mode and accessing of a packaged semiconductor device |
| US7240254B2 (en) * | 2000-09-21 | 2007-07-03 | Inapac Technology, Inc | Multiple power levels for a chip within a multi-chip semiconductor package |
| US7444575B2 (en) * | 2000-09-21 | 2008-10-28 | Inapac Technology, Inc. | Architecture and method for testing of an integrated circuit device |
| US8166361B2 (en) | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
| US8001439B2 (en) * | 2001-09-28 | 2011-08-16 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US7313740B2 (en) * | 2002-07-25 | 2007-12-25 | Inapac Technology, Inc. | Internally generating patterns for testing in an integrated circuit device |
| JP3838932B2 (ja) * | 2002-03-28 | 2006-10-25 | Ｎｅｃエレクトロニクス株式会社 | メモリ装置及びメモリ装置の試験方法 |
| JP2004013987A (ja) * | 2002-06-06 | 2004-01-15 | Toshiba Corp | 半導体記憶装置 |
| JP4412893B2 (ja) * | 2002-11-25 | 2010-02-10 | シャープ株式会社 | 半導体集積回路およびその製造方法 |
| US8063650B2 (en) | 2002-11-27 | 2011-11-22 | Rambus Inc. | Testing fuse configurations in semiconductor devices |
| JP4674850B2 (ja) * | 2005-02-25 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154550A (ja) * | 1984-08-24 | 1986-03-18 | Hitachi Ltd | 集積回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| DE3232215A1 (de) * | 1982-08-30 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
| JPS6059588A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体記憶装置 |
| JPS6079593A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | 半導体集積回路システム |
| US4608669A (en) * | 1984-05-18 | 1986-08-26 | International Business Machines Corporation | Self contained array timing |
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1987
- 1987-04-24 JP JP62099777A patent/JP2684365B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-28 KR KR1019880003370A patent/KR960016427B1/ko not_active IP Right Cessation
- 1988-04-25 US US07/485,406 patent/US5151881A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154550A (ja) * | 1984-08-24 | 1986-03-18 | Hitachi Ltd | 集積回路装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417191A (ja) * | 1990-05-11 | 1992-01-21 | Toshiba Corp | ダイナミック型ランダムアクセスメモリ |
| US5568436A (en) * | 1990-05-11 | 1996-10-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of screening the same |
| US5272673A (en) * | 1991-01-29 | 1993-12-21 | Nec Corporation | Dynamic random access memory device with build-in test mode discriminator for interrupting electric power to row address decoder and driver for transfer gates |
| US5400290A (en) * | 1992-10-29 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing accurate characteristics test |
Also Published As
| Publication number | Publication date |
|---|---|
| US5151881A (en) | 1992-09-29 |
| KR960016427B1 (ko) | 1996-12-11 |
| JP2684365B2 (ja) | 1997-12-03 |
| KR880013168A (ko) | 1988-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63266696A (ja) | 半導体記憶装置 | |
| EP0143624B1 (en) | Dynamic semiconductor memory device having divided memory cell blocks | |
| KR100413909B1 (ko) | 메모리 디바이스, 그 디바이스의 비트 라인 컨택트 저항테스팅 방법, 및 ｓｒａｍ 메모리 어레이 시스템 | |
| JP3664777B2 (ja) | 半導体記憶装置 | |
| JP4005535B2 (ja) | 半導体記憶装置 | |
| US10734067B1 (en) | Memory device latch circuitry | |
| JPH0748306B2 (ja) | 集積回路素子の出力フィードバック制御回路 | |
| US5481495A (en) | Cells and read-circuits for high-performance register files | |
| US5202853A (en) | Circuit for performing a parallel write test of a wide multiple byte for use in a semiconductor memory device | |
| JP3406698B2 (ja) | 半導体装置 | |
| JP3351643B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JP4632468B2 (ja) | メモリテスト回路 | |
| WO2018182957A1 (en) | Apparatus and method for implementing design for testability (dft) for bitline drivers of memory circuits | |
| JPS59227089A (ja) | 比較回路 | |
| US6310818B1 (en) | Semiconductor memory device and method of changing output data of the same | |
| JP3715393B2 (ja) | 半導体メモリ装置 | |
| US6356487B1 (en) | Memory device having data path containing dual mode flip-flop used for normal operation and for internal testing | |
| KR20200021053A (ko) | 비트 셀에 기록하기 위한 회로 및 방법 | |
| JPH03217051A (ja) | 半導体記憶装置 | |
| JP2001345000A (ja) | 半導体装置 | |
| JP3603440B2 (ja) | 半導体記憶装置 | |
| JPH01271993A (ja) | 半導体記憶装置 | |
| JP3072878B2 (ja) | 半導体集積回路 | |
| US11289154B2 (en) | Circuit and method of writing to a bit cell | |
| JP3258040B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070815 Year of fee payment: 10 |