KR940009837B1 - 다이내믹 램(dram)의 메모리 셀 및 셀 어레이의 배열 구조 - Google Patents

다이내믹 램(dram)의 메모리 셀 및 셀 어레이의 배열 구조 Download PDF

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Abstract

내용 없음.

Description

다이내믹 램(DRAM)의 메모리 셀 및 셀 어레이의 배열 구조
제 1 도는 종래기술에 따른 DRAM 메모리 셀 어레이의 구성도.
제 2 도는 종래기술의 워드선 동작시의 등화 회로도.
제 3 도는 본 발명에 따른 메모리 셀 어레이의 구성도.
제 4 도는 본 발명의 워드선 동작시의 등화 회로도.
제 5 도는 본 발명에 따른 메모리 셀 어레이의 배열구조도.
제 6 도는 제 5 도의 메모리 셀 어레이중 한 메모리 셀 어레이의 1/2내부 구성도.
제 7 도는 제 6 도의 동작 파형도.
제 8 도는 피크 전류의 동작 파형도.
제 9 도는 다른 실시예에 따른 중간센스 증폭기의 구성도.
제 10 도는 다른 실시예에 따른 동작파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 비트선 충전기 2 : 메모리 셀
3 : 센스 증폭기 4 : 모오스 트랜지스터(MT1,MT2)
5 : 열(Cloumn) 5 : 중간 센스 증폭기
6 : 비트선 선택 스위치
본 발명은 다이내믹 램(DRAM)에 있어서 메모리 셀 어레이 및 메모리 셀 어레이의 배열구조에 관한 것으로서, 특히, 신호대 잡음비가 대폭 개선되도록 구성된 메모리 셀 어레이와 상기의 특징을 갖는 메모리 셀 어레이를 이용하여 전력소비와 피크전류의 값을 감소시킨 메모리 셀 어레이의 배열구조에 관한 것이다.
일반적으로 DRAM의 메모리 셀 어레이와 메모리 셀 어레이의 배열에 있어서는 셀의 데이타 저장 캐패시터와 비트선 캐패시터의 비에 의해 결정되는 S/N비(신호대 잡음비)와 전력소비 및 피크전류치, 그리고 처리속도가 중요한 고려요인으로 작용한다.
종래의 기술을 제 1 도 및 제 2 도를 이용하여 살펴보면, 제 1 도는 종래 기술에 따른 DRAM 메모리 셀 어레이의 구성도로서, 도면에서 1은 비트선 충전기, 2는 메모리 셀, 3은 센스 증폭기, 4는 모오스 트랜지스터(MT1, MT2), 5는 열(Column) 디코더를 각각 나타낸다.
제 1 도에 도시한 바와 같이 종래의 메모리 셀 어레이의 구성은, 대기상태시 두 비트선쌍(BL,/BL)을 일정전위(보통 Vcc/2 충전)로 충전시키는 비트선 충전기(1)와, 워드선(Wn-1,Wn-2…W0)과 비트선의 교차점에 번갈아가면서 위치하며 액세스 트랜지스터(MA)와 데이터 저장 캐패시터(CS)로 구성된 다수의 메모리셀(2)과, 매 비트선 쌍마다 1개씩 연결되어 있고 상기 메모리 셀(2)로 부터 비트선으로 전달된 신호(두 비트선간의 미세한 전압차)를 감지하여 Vcc까지 증폭하는 센스증폭기(3)와, 열 어드레스에 의해 선택된 비트선 쌍으로 부터 입출력단(I/O)으로의 전달, 또는 입출력단으로 부터 비트선으로의 쓰기 동작을 실행하며 게이트 전극에 열디코더(4)의 출력이 연결되는 두개의 모오스 트랜지스터(MT1,MT2)로 구성된다.
미 설명된 부호 0BLP는 비트선 충전신호를, VBLP는 비트선 충전전압을, RTO는 리스토어(Restore) 신호를, /S는 감지신호(Sense)를 나타낸다.
제 2 도는 워드선 동작시의 등화(equivalent)회로도이고, 도면에서, Rtr은 셀(2)내의 액세스 트랜지스터(MA)의 저항, CS는 셀(2) 캐패시터의 용량, RBL과 CBL은 각각 비트선의 저항 및 부하 캐패시터, CSA는 센스 증폭기(3) 측에서 본 부하 캐패시터이다.
그런데 이러한 종래의 메모리 셀 어레이의 구성은 신호대 잡음비가 좋지 않으며, 메모리 셀(2)로 부터 센스 증폭기(3)로의 신호 전달시간이 길고, 또한 이러한 메모리 셀 어레이로 구성한 다이내믹 램의 메모리 셀 어레이의 배열 구조는 불필요한 전력소비가 일어나며 피크전류값도 큰 문제점이 있었다.
따라서, 본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 신호대 잡음비을 2배정도로 향상시킬 수 있고, 처리속도가 개선된 메모리 셀 어레이를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 종래의 기술에 비해 전력소비가 적고, 피크전류의 값이 낮은 메모리 셀 어레이의 배열구조를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 비트선 쌍 및 상기 비트선 쌍과 다수 교차하는 워드선과, 상기 비트선 쌍의 일단에 연결된 비트선 충전수단과, 상기 비트선 쌍의 타단에 연결되는 센스 증폭수단과, 상기 센스 증폭수단의 출력 양단에 각각 연결되고 열 어드레스에 의해 선택된 비트선 쌍으로 부터 입출력단으로의 전달, 또는 입출력단으로 부터 비트선 쌍으로의 쓰기 동작을 실행하여 접속기능을 담당하며 게이트 전극에 열 디코더의 출력이 연결되는 두개의 모오스 트랜지스터와, 상기 비트선 쌍의 중간에 연결되며 구동신호에 의해 구동되는 비트선 선택 스위치와, 상기 비트선 선택 스위치를 중심으로 하여 비트선 충전수단측의 비트선 쌍에 연결된 중간 센스 증폭기로 메모리 셀 어레이를 구성하고, 열 디코더부와 열 디코더부에 연결되는 접폭수단 및 상기 접속 수단에 연결된 센스증폭수단으로 이루어진 제1어셈블리와, 상기 제1어셈블리의 양측에 설치 연결된 메모리 셀부와, 중간 센스 증폭수단과, 상기 중간 센스 증폭수단에 연결된 선택 스위치 수단으로 구성되어 상기 메모리 셀부의 내부 중간에 설치된 제2어셈블리로 이루어진 메모리 블럭 다수를 일렬로 배열하되, 상기 다수의 메모리 블럭을 반으로 나누어 반으로 나누는 분기점을 중심으로 일측과 타측의 행 어드레스를 역(Inverse)으로 지정하여 설치하여 메모리 셀 어레이를 배열하였다.
이하, 제 3 도 이하를 이용하여 본 발명인 메모리 셀 어레이의 구성에 관한 일실시예를 상세히 설명한다.
제 3 도는 본 발명의 일실시예에 따른 메모리 셀 어레이의 구성도, 제 4 도는 워드선 동작시 등화회로도로서, 도면에서 5는 중간 센스 증폭기, 6은 비트선 선택 스위치, MS1과 MS2는 스위칭 소자, /ØBS는 비트선 선택 스위치부 구동신호, Rtrs는 비트선 선택 스위치 소자의 저항, CSA'는 중간 센스 증폭기 측에서 본 부하 캐패시터를 각각 나타낸다. 그리고 첨자 i는 중간 센스 증폭기와 관련됨을 나타낸다.
도면에 도시한 바와 같이 본 발명의 일실시예에 따른 메모리 셀 어레이는, 비트선 쌍(BLL, BLR, /BLL, BLR) 및 상기 비트선 쌍과 다수 교차하는 워드선(WLn-1…WL(n/2)+1, WLn/2및 WL(n/2)-1…WL1, WL0)과, 상기 비트선 쌍의 일단에 연결된 비트선 충전기(1)와, 상기 비트선 쌍의 타단에 연결되는 센스 증폭기(3)과, 상기 센스 증폭기(3)의 출력 양단에 각각 연결되고 열 어드레스에 의해 선택된 비트선 쌍으로 부터 입출력단(I/O)으로의 전달, 또는 입출력단으로 부터 비트선 쌍으로의 쓰기 동작을 실행하며 게이트 전극에 열 디코더(4)의 출력이 연결되는 두개의 모오스 트랜지스터(MT1,MT2)와, 상기 비트선 쌍의 중간에 연결되며 구동 신호(/ØBS)에 의해 구동되는 비트선 선택 스위치(6)과, 상기 비트선 선택 스위치(6)를 중심으로 하여 비트선 충전기(1)측의 비트선 쌍에 연결된 중간 센스 증폭기(5)로 구성된다.
그리고, 상기 비트선 선택 스위치(6)와 중간 센스 증폭기(5)는 메모리 셀(2)의 규모에 따라 적어도 한개이상 설치할 수 있으며 상기 일실시예에서의 내부구성은 공지된 센스 증폭기(3)와 같이, 비트선 쌍(BLL, /BLL)에 각각 연결된 크로스 결합(Cross-Coupled)의 P-MOS 트랜지스터 쌍과 크로스 결합(Cross-Coupled)의 N-MOS 트랜지스터 쌍으로 구성된다.
상기와 같이 구성되는 메모리 셀 어레이의 작용효과를 살펴보면 다음과 같다.
종래기술과의 구체적이 비교를 위해 등화회로의 각 소자의 값을 적정한 S/N비 및 전력소비 차원에서 그 값이 결정되었다고 하고 그 값을 다음과 같이 가정한다.
즉, Rtr=10kΩ, Cs=30fF, RBL=3kΩ, CBL=0.3pF, CSA=0.1pF, Rtrs=1kΩ, CSA'=0.05pF으로 한다.
먼저, 본 발명과 종래기술의 처리 속도 측면을 살펴보면, 메모리 셀(2)로 부터 센스 증폭기(3)로의 신호 전달시간(Tt), 센스 증폭기(TSA)의 합을 구해보면 알 수 있고, 이것은 워드선이 선택된 후 열 디코더(4)에 의해 입출력단에 연결되기 직전까지의 시간이다.
[종래기술]
Tt=2,3Rtr(CBL+CSA)+2.3 RBLCSA+RBLCBL
=(2.3)(10kΩ)(0.4pF)+(2.3)(3kΩ)(0.1pF)+(3kΩ)(0.3pF)
≒10.8nS
T=Tt+TSA=10.8+TSA가 된다.
[본 발명]
가장 불리한 메모리 셀(2)에서는 중간 센스 증폭기(5)로의 1차 신호 전달과 선택 스위치(6)를 통해 센스 증폭기(3)까지의 2차 신호전달이 생긴다.
그래서 1차 신호전달시 전달시간이 Tt1은
Tt1=2,3Rtr(CBL/2+CSA')+2.3(RBL/2)(CSA')+(RBL/2)(CBL/2)
=(2.3)(10kΩ)(0.15pF+0.05pF)+2.3(1.5kΩ)(0.05pF)+(1.5kΩ)(0.15pF)
≒5.0nS이고,
2차 신호 전달시 전달시간 Tt2는
Tt2=2,3Rtr(CBL/2+CSA)+(RBL/2)(CBL/2)+2.3(RBL/2)(CSA)
=2.3(1kΩ)(0.15pF+0.1pF)+(1.5kΩ)(0.15pF)+2.3(1.5kΩ)(0.1pF)
≒1.15nS이 된다.
따라서, 본 발명에 의한 처리 시간 T'=Tt1+Tt2+TSA+TSA'=6.15+TSA+TSA'이고,(여기서,+TSA'는 중간 센스 증폭기(5)의 신호 증폭시간이다.) T-T'=(10.86-6.15)-TSA'=4.65-TSA'이 되므로, TSA'를 4.65nS내에서 억제하면 처리속도의 개선이 가능하게 된다. TSA'를 4.65nS내에서 억제할 수 있는가의 구체적인 입증은 후술한다.
그 다음에, 본 발명과 종래기술의 신호대 잡음비를 비교해 보자.
일반적으로 메모리 셀(2)로 부터 센스 증폭기(3)로의 신호전달은 셀 캐패시터와 비트선 캐패시터간의 전하공유에 의해 일어나며, 그 신호양이 (CS/(CB+CS)(VS-VB)라는 것은 주지의 사실이고, 여기서 CS는 메모리 셀 캐패시터, CB는 비트선 부하 캐패시터, VS=셀 저장전압, VB=비트선 충전전압을 나타내며, VS를 Vcc로, VB를 Vcc/2로 가정한다.
[종래기술]
△V=(CS/(CBL+CSA+CS))(Vcc/2)=(300fF/(400fF+30fF))(Vcc/2)
≒0.07(Vcc/2)
[본 발명]
△V'=(CS/(CBL/2+CSA'+CS))(Vcc/2)
=(300fF/(400fF+30fF))(Vcc/2)≒0.13(Vcc/2)
따라서, 증가비는 △V/△V'=0.13/0.07≒1.86으로서 약 85%정도 신호량이 개선되었다.
통상적으로, 센스 증폭기(3)의 동작시간 TSA가 최초에 인가된 신호량△V에 반비례하고, 부하 캐패시터 CBL+CSA에 비례하므로 상술한 처리속도 비교에서 센스 증폭시간이 상당히 줄어들 것이 당연하므로 속도의 증가가 가능하다.
제 5 도는 본 발명에 따른 메모리 셀 어레이의 배열구조도로서, 일실시예로서 1M DRAM에 관한 배역을 도시하였다. 그리고 제 6 도는 제 5 도의 메모리 셀 어레이중 한 메모리 셀 어레이의 1/2 내부 구성도이고, 제 7 도는 동작 파형도이다.
제 5 도에서, 10은 다수의 열 디코더(4)로 구성된 열 디코더부, 접속기능을 하는 다수의 모오스 트랜지스터(MT1,MT2)로 구성된 접속부, 및 다수의 센스 증폭기(3)로 구성된 센스 증폭부로 이루어진 제1어셈블리, 20은 다수의 중간 센스 증폭기(5)로 구성된 중간 센스 증폭부와 다수의 선택 스위치(6)로 구성된 선택스위치부로 이루어진 제2어셈블리, 30은 다수의 메모리 셀(2)로 구성되는 메모리 셀부(1M DRAM일 경우 64K 비트), AX7, AX8, AX9는 행 어드레스를, B1 내지 B4는 메모리 블럭을 나타낸다.
그리고 제 6 도에서, 40은 비트선 충전부, 50은 중간 센스 증폭부, 60은 선택 스위치부, 70은 센스 증폭부, 80은 접속부, 90은 행 어드레스 및 워드선 구동회로를 각각 나타낸다.
선택 스위치부(60)과 중간 센스 증폭부(50)에 의해 양분되는 비트선 쌍에서 비트선 충전부(40)측의 메모리 셀부(30)는 어드레스 AX7이 하이(H)일때 동작되고, 센스 증폭부(70)측의 메모리 셀부(30)은 AX7 어드레스가 로우(L)일때 (/AX7=H)동작된다.
그래서 AX7 어드레스가 로우일때의 동작은 제 7 도의 실선으로 나타낸 동작파형에 의해 동작하며, 센스증폭부(70)측의 비트선 쌍에 메모리 셀(2)로 연결된 워드선들중 하나가 선택된다. 그리고 선택 스위치부(60)의 동작 제어 신호인 /ØBS는 비트선 쌍의 충전 차단시(점선 경우의 /ØBLP가 로우(L)로 전이 하는 시간)에 로우 상태로 전이하여 모든 선택 스위치(MS)를 OFF상태로 한다. 따라서 센스 증폭부(70)에서는 비트선 쌍 절반의 캐패시터만의 영향을 받고 이에 따라 메모리 셀(2)로 부터의 신호전달 시간 및 센스 증폭시간이 크게 단축된다.
그리고, OFF 상태인 선택 스위치 반대쪽의 반쪽 비트선 쌍은 ØBLP가 하이상태를 그대로 유지하고 Vcc/2로 계속 충전되어 있고 CBL/2만이 센스 증폭부(70)에 의해 증폭되므로 비트선에서의 전력소비는 종래기술에 비해 반감된다(전력소비AP=CV2).
한편, AX7 어드레스 신호가 하이가 입력되면 제 7 도의 점선 파형으로 동작되며, 워드선 선택직전에 비트선 충전신호(ØBLP)와 선택 스위치 동작신호(/ØBS)가 거의 동시에 로우상태로 천이하여 비트선 충전기(1)와 선택 스위치(6)가 모두 OFF 상태로 된다. 이때도 역시 센스 증폭부(70)은 반쪽 비트선 쌍의 영향만 받으므로 신호대 잡음비의 개선 및 신호전달시간 감소에 따라 속도가 증가한다. 충분히 신호가 전달된 뒤에 센스 증폭기 구동부(도면에 도시하지 않았음)로 부터 중간 센스 증폭부(50)의 동작신호가 하이로 인에이블되면서 신호 증폭이 일어나고, 뒤이어 /ØBS가 다시 하이 상태로 되면서 중간 센스 증폭부(50)으로부터 센스 증폭부(70)로의 신호전달이 일어난다. 그러면 중간 센스 증폭부(50)이 충분히 신호를 증폭한 상태로 구동되어 있으므로 센스 증폭부(70)에는 빠른 시간에 큰 전압차가 유기되고, 이를 빠른 구동신호(센스 증폭기 구동신호)에 의해 다시 증폭한다. 이때, 선택 스위치부(60)를 중심으로 상하 비트선이 모두 동작하므로 전력소비는 종래의 기술과 같으나, 비트선 충전부(40)측의 비트선 쌍이 구동된 후 센스 증폭부(70)측의 비트선 쌍이 시간적 차이를 두고 구동되므로 피크 전류를 감소시킬 수 있다.
제 8 도는 상기 동작에 따른 피크전류의 동작 파형을 보여주는데, 도면에서 실선 파형은 종래기술에 따른 동작 파형이고, 일점쇄선 파형은 비트선 충전부(40)측의 비트선 쌍이 선택될 경우의 파형이고, 이점쇄선의 파형은 센스 증폭부(70)측의 비트선이 선택될 경우의 파형이다.
그러나, 어드레스 AX7이 하이가 입력된다고 해도 전력소비의 감소는 일어날 수 있다. 즉, 제 5 도와 같이 메모리 셀 어레이를 배열하면 된다. 구체적으로 살펴보면, 메모리 블럭 B1과 B2에서는 어드레스 AX7이 로우로 될때, 즉 /AX7가 하이상태 일때 선택되는 비트선쌍을 제1어셈블리(10)측에 가깝게 배치하고, 메모리 블럭 B3, B4에서는 AX7이 하이로 될때 선택되는 비트선 쌍을 제2어셈블리(10)측에 가깝게 배치하는 것이다.
이렇게 되면 어드레스 AX7이 로우상태이던 하이상태이던 어드레스 AX8에 의해 선택되는 두개의 메모리 블럭(B1가 B3, 또는 B2와 B4)중 1개의 블럭에서는 비트선 쌍으로 부터의 전력소비가 반갑된다.
이를테면, AX7과 AX8이 '11'로 지정되면, B1에서는 외측 메모리 셀부(30)가 선택되어 동작하므로 블럭 전체가 전력을 소비하지만, B3에서는 내측 메모리 셀부(30)가 선택되어 외측 메모리 셀부(30)는 동작하지 않으므로 전력소비가 반감된다.
즉, 비트선 쌍 케패시터의 한 메모리 블럭내에서의 총합을 CB라고 하면, 종래기술의 소비전력 P=CV2=(2CB)V2이고, 본 발명의 소비전력 P'=CV2(CB+1/2(CB))V2=3/2
(CBV2)이 된다. 따라서, 가 된다.
즉, 본 발명의 일실시예인 1M DRAM급에서는 전력소비가 25% 절감되는 것을 알 수 있다.
제 9 도는 처리속도 및 신호대 잡음비의 보다 큰 이득을 얻기 위한 중간 센스 증폭기(5)의 다른 실시예에 대한 구성도로서, 도면에서 5' 다른 실시예에 따른 중간 센스 증폭기를 나타낸다.
도면에 도시한 바와 같이 다른 실시예에 따른 중간 센스 증폭기(5')는 일실시예에 따른 중간 센스 증폭기 (5)에서 크로스 결합된(Cross-Coupled) P-MOS 트랜지스터 쌍을 제거하여 구성하였다.
즉, 선택 스위치 동작신호(/ØBS)의 최대전압을 기존의 Vcc에서 Vcc보다 NMOS 트랜지스터의 임계전압(threshold voltage) 이상 높은 전위(Vp)로 하고 일실시예에 따른 중간 센스 증폭기(5)에서 크로스 결합 (Cross-Coupled)의 P-MOS 트랜지스터 쌍을 제거하고 비트선 쌍(BLL,/BLL)에 연결된 크로스 결합 (Cross-Coupled)의 N-MOS 트랜지스터 쌍으로 구성하였다.
상기와 같이 구성하면, 비트선 쌍(BLL,/BLL)에 연결된 메모리셀로의 쓰기 동작은 센스 증폭기(3)에 의해 충분히 ON되어 있는 비트선 선택 스위치(6)를 통하여 이루어져, 선택 스위치 동작신호(/ØBS)의 최대 전압을 기존의 Vcc에서 Vcc보다 NMOS 트랜지스터의 입계전압(threshold voltage) 이상 높은 전위(Vp)로 했기 때문에 Vcc의 완전한 전달이 가능해진다.
결국, 다른 실시예에 따른 중간 센스 증폭기를 적용하면 본 발명의 동작파형은 제 10 도와 같이 되고, 중간 센스 증폭기의 부하 캐패시터인 CSA'가 감소하여 보다 빠른 처리속도와 보다 큰 신호대 잡음비를 얻을 수 있게 된다.
따라서, 상기와 같이 구성되어 동작하는 본 발명은 메모리 셀 어레이의 신호대 잡음비와 처리속도를 개선킬수 있고, 메모리 셀 어레이의 배열시 피크전류를 작게 하고, 소비전력을 줄일 수 있는 효과가 있다.

Claims (5)

  1. 다이내믹 램(RAM)의 메모리 셀 어레이에 있어서, 비트선 쌍(BLL, BLR, /BLL, BLR) 및 상기 비트선 쌍과 다수 교차하는 워드선(WLn-1…WL(n/2)+1, WLn/2및 WL(n/2)-1…WL1, WL0)과, 상기 비트선 쌍의 일단에 연결된 비트선 충전기(1)와, 상기 비트선 쌍의 타단에 연결되는 센스 증폭기(3)와, 상기 센스 증폭기(3)의 출력 양단에 각각 연결되고 열 어드레스에 의해 선택된 비트선 쌍으로 부터 입출력단(I/O)으로의 전달, 또는 입출력단으로 부터 비트선 쌍으로의 쓰기 동작을 실행하며 접속기능을 담당하며 게이트 전극에 열 디코더(4)의 출력이 연결되는 두개의 모오스 트랜지스터(MT1,MT2)와, 상기 비트선 쌍의 중간에 연결되며 구동 신호(/ØBS)에 의해 구동되는 비트선 선택 스위치(6)과, 상기 비트선 선택 스위치(6)를 중심으로 하여 비트선 충전기(1)측의 비트선 쌍에 연결된 중간 센스 증폭기(5)로 구성되는 것을 특징으로 하는 메모리 셀 어레이.
  2. 제 1 항에 있어서, 상기 비트선 선택 스위치(6)와 중간 센스 증폭기(5)는 메모리 셀(2)의 규모에 따라 적어도 한개 이상 설치되는 것을 특징으로 하는 메모리 셀 어레이.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 중간 센스 증폭기(5)는, 비트선 쌍(BLL,/BLL)에 각각 연결된 크로스 결합(Cross-Coupled)의 P-MOS 트랜지스터 쌍과 크로스 결합(Cross-Coupled)의N-MOS 트랜지스터 쌍으로 구성되는 것을 특징으로 하는 메모리 셀 어레이.
  4. 제 1 항 또는 제 2 항에 있어서, 재부 부하캐패시터(CSA')를 줄여 보다 빠른 처리속도와 보다 큰 신호대 잡읍비를 얻을 수 있도록 하기 위해 상기 중간 센스 증폭기(5)는, 비트선 쌍(BLL, /BLL)에 연결된 크로스 결합 (Cross-Coupled)의 N-MOS 트랜지스터 쌍으로 구성되는 것을 특징으로 하는 메모리 셀 어레이.
  5. 다이내믹 램(RAM)의 메모리 셀 어레이의 배열구조에 있어서, 열 디코더부와 열 디코더부에 연결되는 접속부(80) 및 상기 접속부(80)에 연결된 센스 증폭부(70)로 이루어진 제1어셈블리(10)와, 상기 제1어셈플리(10)의 양측에 설치 연결된 메모리 셀부(30)와, 중간 센스 증폭부(50)와 상기 중간 센스 증폭부(50)에 연결된 선택 스위치부(60)로 구성되어 상기 메모리 셀부(30)의 내부 중간에 설치된 제2어셈블리(20)로 이루어진 메모리 블럭 다수를 일렬로 배열하되, 상기 다수의 메모리 블럭을 반으로 나누어 반으로 나누는 분기점을 중심으로 일측과 타측의 행 어드레스를 역(Inverse)으로 지정하여 설치한 메모리 셀 어레이의 배열구조.
KR1019910021675A 1991-11-29 1991-11-29 다이내믹 램(dram)의 메모리 셀 및 셀 어레이의 배열 구조 KR940009837B1 (ko)

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