JPH0652635B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0652635B2 JPH0652635B2 JP24580384A JP24580384A JPH0652635B2 JP H0652635 B2 JPH0652635 B2 JP H0652635B2 JP 24580384 A JP24580384 A JP 24580384A JP 24580384 A JP24580384 A JP 24580384A JP H0652635 B2 JPH0652635 B2 JP H0652635B2
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- blocks
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビット線の各々を複数のブロックに分割し
て、各ブロックのビット線をスイッチにより直列に接続
可能としかつ各ブロックにセンスアンプを設けた半導体
記憶装置に関し、この種記憶装置の動作の高速化及び消
費電力の低減を図ろうとするものである。
て、各ブロックのビット線をスイッチにより直列に接続
可能としかつ各ブロックにセンスアンプを設けた半導体
記憶装置に関し、この種記憶装置の動作の高速化及び消
費電力の低減を図ろうとするものである。
半導体メモリの大容量化に伴ない各ワード線、ビット線
に接続されるメモリセルの数が増加するが、これはワー
ド線及びビット線の負荷容量を増加し、高速動作の妨げ
となっている。この点を改善するためにワード線或いは
ビット線を分割することがある。
に接続されるメモリセルの数が増加するが、これはワー
ド線及びビット線の負荷容量を増加し、高速動作の妨げ
となっている。この点を改善するためにワード線或いは
ビット線を分割することがある。
第４図は各コラムのビット線を複数に分割する例で、▲
ＢＬｏ ｉ▼，▲ｏ ｉ▼，▲ＢＬ１ ｉ▼，▲１ ｉ
▼，……は第ｉコラムの分割されたビット線対である。
Ｃ００〜Ｃ０ｎ，Ｃ１０〜Ｃ１ｎ，……は同じコラムに
属するメモリセルであるが、Ｃ００〜Ｃ０ｎはビット線
対▲ＢＬｏ ｉ▼，▲ｏ ｉ▼に、またＣ１０〜Ｃ１ｎ
はビット線対▲ＢＬ１ ｉ▼，▲１ ｉ▼に、……接続
され、ブロック分けされる。ＢＫ０，ＢＫ１，……はこ
のようなブロックを示す。各ブロックＢＫ０，ＢＫ１，
……にはそれぞれセンスアンプＳＡ０，ＳＡ１，……が
設けられ、ブロック選択信号ＢＳ０，ＢＳ１，……によ
って活性化される。▲Ｓｏ ｉ▼と▲Ｓｏ ｉ▼′，▲Ｓ１
ｉ▼と▲Ｓ１ ｉ▼′，……はブロックのビット線を直列
に接続し又それを開放するスイッチ、Ｑ１，Ｑ２はコラ
ム選択信号Ｙで制御されるトランスファーゲート、Ｄ
Ｂ，▲▼はデータバスである。第５図は各部の詳細
図で、(a)は各ブロックに設けられるビット線プリチャ
ージ回路、(bおよび(c)はビット線接続用スイッチであ
る。(a)のプリチャージ回路ＰＲＥ０はトランジスタＱ
３〜Ｑ５からなり、プリチャージ信号ｐが与えられると
ビット線対▲ＢＬｏ ｉ▼，▲ｏ ｉ▼を同電位（Ｖｃ
ｃ−Ｖｔｈ）にプリチャージする。他のブロックのプリ
チャージ回路についても同様である。(b)のスイッチは
トランジスタＱ６をクロックφでオンにするものであ
り、また(c)のスイッチはＱ６と並列に接続された逆導
電型のトランジスタＱ７をで同時にオンさせるもので
ある。
ＢＬｏ ｉ▼，▲ｏ ｉ▼，▲ＢＬ１ ｉ▼，▲１ ｉ
▼，……は第ｉコラムの分割されたビット線対である。
Ｃ００〜Ｃ０ｎ，Ｃ１０〜Ｃ１ｎ，……は同じコラムに
属するメモリセルであるが、Ｃ００〜Ｃ０ｎはビット線
対▲ＢＬｏ ｉ▼，▲ｏ ｉ▼に、またＣ１０〜Ｃ１ｎ
はビット線対▲ＢＬ１ ｉ▼，▲１ ｉ▼に、……接続
され、ブロック分けされる。ＢＫ０，ＢＫ１，……はこ
のようなブロックを示す。各ブロックＢＫ０，ＢＫ１，
……にはそれぞれセンスアンプＳＡ０，ＳＡ１，……が
設けられ、ブロック選択信号ＢＳ０，ＢＳ１，……によ
って活性化される。▲Ｓｏ ｉ▼と▲Ｓｏ ｉ▼′，▲Ｓ１
ｉ▼と▲Ｓ１ ｉ▼′，……はブロックのビット線を直列
に接続し又それを開放するスイッチ、Ｑ１，Ｑ２はコラ
ム選択信号Ｙで制御されるトランスファーゲート、Ｄ
Ｂ，▲▼はデータバスである。第５図は各部の詳細
図で、(a)は各ブロックに設けられるビット線プリチャ
ージ回路、(bおよび(c)はビット線接続用スイッチであ
る。(a)のプリチャージ回路ＰＲＥ０はトランジスタＱ
３〜Ｑ５からなり、プリチャージ信号ｐが与えられると
ビット線対▲ＢＬｏ ｉ▼，▲ｏ ｉ▼を同電位（Ｖｃ
ｃ−Ｖｔｈ）にプリチャージする。他のブロックのプリ
チャージ回路についても同様である。(b)のスイッチは
トランジスタＱ６をクロックφでオンにするものであ
り、また(c)のスイッチはＱ６と並列に接続された逆導
電型のトランジスタＱ７をで同時にオンさせるもので
ある。
上記構成のメモリでは、ブロックＢＫ０のワード線が選
択され、該ワード線に属する第ｉコラムのセルが選択さ
れると、ブロック選択信号ＢＳ０によってセンスアンプ
ＳＡ０だけが活性化される。この結果、ビット線▲ＢＬ
０ ｉ▼，▲ｏ ｉ▼の差電圧が拡大され、この状態で
全てのスイッチ▲Ｓ０ ｉ▼，▲Ｓｏ ｉ▼，▲Ｓ１ ｉ▼，
▲Ｓ１ ｉ▼′，……をオンにして各ビット線を直列に接
続し、更にコラム選択信号ＹでゲートＱ１，Ｑ２を開い
てこれらのビット線対をデータバスＤＢ，▲▼に接
続し、該データバス上にデータを読出す。
択され、該ワード線に属する第ｉコラムのセルが選択さ
れると、ブロック選択信号ＢＳ０によってセンスアンプ
ＳＡ０だけが活性化される。この結果、ビット線▲ＢＬ
０ ｉ▼，▲ｏ ｉ▼の差電圧が拡大され、この状態で
全てのスイッチ▲Ｓ０ ｉ▼，▲Ｓｏ ｉ▼，▲Ｓ１ ｉ▼，
▲Ｓ１ ｉ▼′，……をオンにして各ビット線を直列に接
続し、更にコラム選択信号ＹでゲートＱ１，Ｑ２を開い
てこれらのビット線対をデータバスＤＢ，▲▼に接
続し、該データバス上にデータを読出す。
上述したビット線分割による利点は、センス動作時の各
センスアンプの負荷容量が小さい（分割されたビット線
対の１組分だけ）ことである。しかしながら、スイッチ
▲Ｓｏ ｉ▼，▲Ｓｏ ｉ▼′，▲Ｓ１ ｉ▼，▲Ｓ
１ ｉ▼′，……をオンにしてビット線対を接続すると、
センスアンプの負荷容量はビット線分割前の値まで増加
する。このため、最終的にデータバスＤＢ，ＤＢ′上に
所要とする差電圧を生じさせるまでの時間はさほど短縮
されない。本発明は、センス動作後のビット線接続を必
要なだけ制限することでこの点を改善しようとするもの
である。
センスアンプの負荷容量が小さい（分割されたビット線
対の１組分だけ）ことである。しかしながら、スイッチ
▲Ｓｏ ｉ▼，▲Ｓｏ ｉ▼′，▲Ｓ１ ｉ▼，▲Ｓ
１ ｉ▼′，……をオンにしてビット線対を接続すると、
センスアンプの負荷容量はビット線分割前の値まで増加
する。このため、最終的にデータバスＤＢ，ＤＢ′上に
所要とする差電圧を生じさせるまでの時間はさほど短縮
されない。本発明は、センス動作後のビット線接続を必
要なだけ制限することでこの点を改善しようとするもの
である。
本発明は、複数のブロックに分割されたビット線と， 該分割された複数のビット線を直列接続する様に設けら
れたスイッチ手段と， 前記ビット線に選択的に接続されるデータバスと， 前記ブロック毎に設けられ、前記ビット線間に現れる電
位差を増幅するセンスアンプとを具備し， データの読み出しは、選択されたワード線が属する前記
ブロック内のビット線と前記データバスとの間に設けら
れた前記スイッチ手段のみをオンし，前記スイッチ手段
により接続された全てのブロック内のセンスアンプを動
作させ，前記ビット線が非接続であるブロック内のセン
スアンプを非動作とすることを特徴とするものである。
れたスイッチ手段と， 前記ビット線に選択的に接続されるデータバスと， 前記ブロック毎に設けられ、前記ビット線間に現れる電
位差を増幅するセンスアンプとを具備し， データの読み出しは、選択されたワード線が属する前記
ブロック内のビット線と前記データバスとの間に設けら
れた前記スイッチ手段のみをオンし，前記スイッチ手段
により接続された全てのブロック内のセンスアンプを動
作させ，前記ビット線が非接続であるブロック内のセン
スアンプを非動作とすることを特徴とするものである。
ビット線接続用のスイッチがオフの状態では各ブロック
は分離しており、負荷容量は小さいから、選択ブロック
内のセンスアンプを動作させてビット線電位差の拡大を
高速に行なうことができ、そして選択ブロックのビット
線をデータバスへ接続すべくオンにするスイッチを選択
ブロックからデータバス側にあるスイッチだけに制限し
て、選択ブロック内のセンスアンプに対する負荷容量の
増大を最小限にとどめることができ、これにより読出し
速度の高速化を図ることができる。以下、図示の実施例
を参照しながらこれを詳細に説明する。
は分離しており、負荷容量は小さいから、選択ブロック
内のセンスアンプを動作させてビット線電位差の拡大を
高速に行なうことができ、そして選択ブロックのビット
線をデータバスへ接続すべくオンにするスイッチを選択
ブロックからデータバス側にあるスイッチだけに制限し
て、選択ブロック内のセンスアンプに対する負荷容量の
増大を最小限にとどめることができ、これにより読出し
速度の高速化を図ることができる。以下、図示の実施例
を参照しながらこれを詳細に説明する。
本発明では第４図のブロックＢＫ１のワード線（図示し
ない）が選択され、コラムは図示の第ｉコラムが選択さ
れたとすると、先ずワード線選択でビット線対▲ＢＬ１
ｉ▼，▲１ ｉ▼に生じた差電圧を、信号ＢＳ１によ
りセンスアンプＳＡ１をアクティブにして増大させ、次
いでスイッチ▲Ｓ１ ｉ▼，▲Ｓ１ ｉ▼′，……を閉じて
選択ブロックのビット線▲ＢＬ１ ｉ▼，▲１ ｉ▼を
データバスＤＢ，▲▼へ接続する。閉じるスイッチ
は選択ブロックより回路的にデータバス側にあるスイッ
チであり、従って本例ではスイッチ▲Ｓｏ ｉ▼，▲Ｓｏ
ｉ▼′は閉成せず、開放のまゝである。選択ブロックが
ＢＫ０であれば全スイッチ▲Ｓｏ ｉ▼，▲Ｓｏ ｉ▼′，
……が閉成され、選択ブロックがデータバス側の最終ブ
ロックなら閉成されるスイッチは１つのみである（最終
ブロックはゲートＱ１，Ｑ２へ直結ならスイッチは
０）。かゝる制御のための信号を発生する回路を第１図
に示す。第１図の回路は第４図のスイッチ▲Ｓｏ ｉ▼
（▲Ｓｏ ｉ▼′），▲Ｓ１ ｉ▼（▲Ｓ１ ｉ▼′，……を
オンにするクロックφ０，φ１，……を発生する。これ
らのクロックφ０，φ１，……はタイミング的には第５
図(b)(c)等で説明したクロックφと同じである。しか
し、全てのクロックφ０〜φｎ−１が同時に発生される
のは、データバスＤＢ，▲▼から最も遠いブロック
ＢＬ０が選択された場合だけで、この他は選択ブロック
がデータバスＤＢ，▲▼に近づくにつれ、発生され
るクロックはφ０から順に非発生となる。例えば前述の
ようにブロックＢＫ１が選択されたときはクロックφ０
は発生されず、またブロックＢＫｎ−１（データバスに
最近接のブロック）が選択されたときはクロックφ
ｎ−１しか発生されない。これには図示のようにφ０は
ＢＳ０で発生させ、φ１はＢＳ０とＢＳ１で発生させ、
……とすればよい。ＯＧ１〜ＯＧｎ−１はこのような論
理をとるためのオアゲートであり、ＢＳ０〜ＢＳｎ−１
は前述のセンスアンプＳＡ０〜ＳＡｎ−１を活性化する
ブロック選択信号、そしてＡＧ０〜ＡＧｎ−１は条件成
立時にクロックφを通過させるアンドゲートである。
ない）が選択され、コラムは図示の第ｉコラムが選択さ
れたとすると、先ずワード線選択でビット線対▲ＢＬ１
ｉ▼，▲１ ｉ▼に生じた差電圧を、信号ＢＳ１によ
りセンスアンプＳＡ１をアクティブにして増大させ、次
いでスイッチ▲Ｓ１ ｉ▼，▲Ｓ１ ｉ▼′，……を閉じて
選択ブロックのビット線▲ＢＬ１ ｉ▼，▲１ ｉ▼を
データバスＤＢ，▲▼へ接続する。閉じるスイッチ
は選択ブロックより回路的にデータバス側にあるスイッ
チであり、従って本例ではスイッチ▲Ｓｏ ｉ▼，▲Ｓｏ
ｉ▼′は閉成せず、開放のまゝである。選択ブロックが
ＢＫ０であれば全スイッチ▲Ｓｏ ｉ▼，▲Ｓｏ ｉ▼′，
……が閉成され、選択ブロックがデータバス側の最終ブ
ロックなら閉成されるスイッチは１つのみである（最終
ブロックはゲートＱ１，Ｑ２へ直結ならスイッチは
０）。かゝる制御のための信号を発生する回路を第１図
に示す。第１図の回路は第４図のスイッチ▲Ｓｏ ｉ▼
（▲Ｓｏ ｉ▼′），▲Ｓ１ ｉ▼（▲Ｓ１ ｉ▼′，……を
オンにするクロックφ０，φ１，……を発生する。これ
らのクロックφ０，φ１，……はタイミング的には第５
図(b)(c)等で説明したクロックφと同じである。しか
し、全てのクロックφ０〜φｎ−１が同時に発生される
のは、データバスＤＢ，▲▼から最も遠いブロック
ＢＬ０が選択された場合だけで、この他は選択ブロック
がデータバスＤＢ，▲▼に近づくにつれ、発生され
るクロックはφ０から順に非発生となる。例えば前述の
ようにブロックＢＫ１が選択されたときはクロックφ０
は発生されず、またブロックＢＫｎ−１（データバスに
最近接のブロック）が選択されたときはクロックφ
ｎ−１しか発生されない。これには図示のようにφ０は
ＢＳ０で発生させ、φ１はＢＳ０とＢＳ１で発生させ、
……とすればよい。ＯＧ１〜ＯＧｎ−１はこのような論
理をとるためのオアゲートであり、ＢＳ０〜ＢＳｎ−１
は前述のセンスアンプＳＡ０〜ＳＡｎ−１を活性化する
ブロック選択信号、そしてＡＧ０〜ＡＧｎ−１は条件成
立時にクロックφを通過させるアンドゲートである。
このような制限機能を有するクロック発生回路を用いる
ことにより、選択ブロックからデータバス側へのビット
線だけがセンス動作後に接続されるので、全スイッチを
オンにする場合に比べ、選択ブロックのセンスアンプの
負荷容量増加は最小限に抑えられる。例えばブロックＢ
Ｋ１が選択されたときは、ブロックＢＫ０のビット線Ｂ
Ｌ０，▲▼０がセンスアンプＳＡ１の負荷にならな
くて済む。
ことにより、選択ブロックからデータバス側へのビット
線だけがセンス動作後に接続されるので、全スイッチを
オンにする場合に比べ、選択ブロックのセンスアンプの
負荷容量増加は最小限に抑えられる。例えばブロックＢ
Ｋ１が選択されたときは、ブロックＢＫ０のビット線Ｂ
Ｌ０，▲▼０がセンスアンプＳＡ１の負荷にならな
くて済む。
選択ブロックより上位（データバスより遠去かる意味に
用いる）のブロックは今回アクセスでは不使用であるか
ら、第５図で説明したプリチャージ（またはビット線リ
セット）を行わない制限も可能であり、このようにすれ
ば消費電力の節約も図れる。
用いる）のブロックは今回アクセスでは不使用であるか
ら、第５図で説明したプリチャージ（またはビット線リ
セット）を行わない制限も可能であり、このようにすれ
ば消費電力の節約も図れる。
上記では非選択ブロックのセンスアンプについては言及
しなかったが、これらは不動作とすると、選択ブロック
とデータバスとの間の非選択ブロックのビット線が選択
ブロックのビット線に接続されるとき、その持つ容量及
び電位により選択ブロックのビット線の電位差が減少
し、アクセスタイムが大になる。その程度は選択ブロッ
クの位置によって異なり、上位になほどアクセスタイム
が大になる。これは非選択ブロックのセンスアンプも動
作させることで改善できる。これを第２図で説明する
と、この図は第４図の各ブロック内に設けられるセンス
アンプＳＡの詳細を示すものである。図中、Ｑ１０＋Ｑ
１２はｐチャネルＭＯＳトランジスタ、Ｑ１１，Ｑ１３
〜Ｑ１５はｎチャネルＭＯＳトランジスタである。Ｑ
１０，Ｑ１１とＱ１２，Ｑ１３はそれぞれＣＭＯＳイン
バータを構成し、またこれら２つのインバータを交叉接
続してフリップフロップを構成している。トランジスタ
Ｑ１４はブロック選択信号ＢＳでオンとなり、本センス
アンプを選択時に活性化するものであるが、それと並列
に接続されたトランジスタＱ１５は前述したビット線接
続用スイッチがオンした後にＨとなるクロックφ′によ
ってオンとなる。この信号φ′は選択ブロックより下位
の非選択ブロック内のセンスアンプに同時に印加される
（選択ブロックを含んでも構わない）。具体例には第１
図と同じ構成の回路を用意し、クロックφの代りにそれ
を遅延したφ′を入力すればよく、これによりセンスア
ンプＳＡ０〜ＳＡｎ−１に対する活性化クロックφ０′
〜φｎ−１′が得られる。第１図の括弧内符号はこれら
のクロックを示す。
しなかったが、これらは不動作とすると、選択ブロック
とデータバスとの間の非選択ブロックのビット線が選択
ブロックのビット線に接続されるとき、その持つ容量及
び電位により選択ブロックのビット線の電位差が減少
し、アクセスタイムが大になる。その程度は選択ブロッ
クの位置によって異なり、上位になほどアクセスタイム
が大になる。これは非選択ブロックのセンスアンプも動
作させることで改善できる。これを第２図で説明する
と、この図は第４図の各ブロック内に設けられるセンス
アンプＳＡの詳細を示すものである。図中、Ｑ１０＋Ｑ
１２はｐチャネルＭＯＳトランジスタ、Ｑ１１，Ｑ１３
〜Ｑ１５はｎチャネルＭＯＳトランジスタである。Ｑ
１０，Ｑ１１とＱ１２，Ｑ１３はそれぞれＣＭＯＳイン
バータを構成し、またこれら２つのインバータを交叉接
続してフリップフロップを構成している。トランジスタ
Ｑ１４はブロック選択信号ＢＳでオンとなり、本センス
アンプを選択時に活性化するものであるが、それと並列
に接続されたトランジスタＱ１５は前述したビット線接
続用スイッチがオンした後にＨとなるクロックφ′によ
ってオンとなる。この信号φ′は選択ブロックより下位
の非選択ブロック内のセンスアンプに同時に印加される
（選択ブロックを含んでも構わない）。具体例には第１
図と同じ構成の回路を用意し、クロックφの代りにそれ
を遅延したφ′を入力すればよく、これによりセンスア
ンプＳＡ０〜ＳＡｎ−１に対する活性化クロックφ０′
〜φｎ−１′が得られる。第１図の括弧内符号はこれら
のクロックを示す。
非選択ブロックのセンスアンプも動作させる場合の例を
第４図の例について第３図のタイムチャートを参照しな
がらを説明するに、時刻ｔ０でアドレスＡｄｄが変化す
るとプリチャージ信号ｐが発生され、全てのビット線対
▲ＢＬｏ ｉ▼，▲ｏ ｉ▼，▲ＢＬ１ ｉ▼，▲１
ｉ▼，……が同電位（例えばＶｃｃ−Ｖｔｈ）になるよ
うにプリチャージされる。次いで、時刻ｔ１でワード線
ＷＬ０（第５図参照）が選択されたとすると、第４図の
コラムではセルＣ００が選択され、該セル情報によって
ブロックＢＫ０のビット線対▲ＢＬｏ ｉ▼，▲ｏ ｉ
▼に微小電位差が生ずる。そこで、時刻ｔ２でブロック
選択信号ＢＳ０をＨにしてセンスアンプＳＡ０を活性化
すると（第２図ではトランジスタＱ１４がオンにな
る）、ビット線対▲ＢＬｏ ｉ▼，▲ｏ ｉ▼の電位差
が増幅される。このセンス動作によって▲ＢＬｏ ｉ▼，
▲ｏ ｉ▼に充分な差電圧がついたら、時刻ｔ３でク
ロックφをＨにし、第４図のスイッチ▲Ｓｏ ｉ▼，▲Ｓ
ｏ ｉ▼′，▲Ｓ１ ｉ▼，▲Ｓ１ ｉ▼′，……を全てオン
にする。この場合のクロックφは第１図の出力クロック
φｏ〜φｎ−１の総称である。また全てのスイッチがオ
ンにされるのは、選択ブロックを最上位のＢＫ０とした
動作例だからである。
第４図の例について第３図のタイムチャートを参照しな
がらを説明するに、時刻ｔ０でアドレスＡｄｄが変化す
るとプリチャージ信号ｐが発生され、全てのビット線対
▲ＢＬｏ ｉ▼，▲ｏ ｉ▼，▲ＢＬ１ ｉ▼，▲１
ｉ▼，……が同電位（例えばＶｃｃ−Ｖｔｈ）になるよ
うにプリチャージされる。次いで、時刻ｔ１でワード線
ＷＬ０（第５図参照）が選択されたとすると、第４図の
コラムではセルＣ００が選択され、該セル情報によって
ブロックＢＫ０のビット線対▲ＢＬｏ ｉ▼，▲ｏ ｉ
▼に微小電位差が生ずる。そこで、時刻ｔ２でブロック
選択信号ＢＳ０をＨにしてセンスアンプＳＡ０を活性化
すると（第２図ではトランジスタＱ１４がオンにな
る）、ビット線対▲ＢＬｏ ｉ▼，▲ｏ ｉ▼の電位差
が増幅される。このセンス動作によって▲ＢＬｏ ｉ▼，
▲ｏ ｉ▼に充分な差電圧がついたら、時刻ｔ３でク
ロックφをＨにし、第４図のスイッチ▲Ｓｏ ｉ▼，▲Ｓ
ｏ ｉ▼′，▲Ｓ１ ｉ▼，▲Ｓ１ ｉ▼′，……を全てオン
にする。この場合のクロックφは第１図の出力クロック
φｏ〜φｎ−１の総称である。また全てのスイッチがオ
ンにされるのは、選択ブロックを最上位のＢＫ０とした
動作例だからである。
これらのスイッチをオンにした直後は他のビット線▲Ｂ
Ｌ１ ｉ▼，▲１ ｉ▼，……の電位がプリチャージさ
れた中間値なので、選択ブロックＢＫ０のビット線▲Ｂ
Ｌｏ ｉ▼，▲ｏ ｉ▼のＨ側は低下し、Ｌ側は上昇し
てしまう。しかし、本例ではこの直後に（ｔ４）クロッ
クφ′（これもφ０′〜φｎ−１′の総称として用い
る）をＨにし、第２図のトランジスタＱ１５をオンにし
て全てのブロックのセンスアンプを活性化する（これも
選択ブロックが最上位だからである）。このようにする
とｔ４以後は非選択ブロックＢＬ１，……の（厳密には
選択ブロックより下位の）センスアンプＳＡ１，……も
動作に加わり、一挙にドライブ能力が増加する。従っ
て、ビット線が１本化されてもビット線対▲ＢＬ
ｏ ｉ▼，▲ｏ ｉ▼（▲ＢＬ１ ｉ▼，▲１ ｉ▼以
下も同じ）の電位差は急速にｔ３直前の値に復旧する。
第３図の破線はすべてのブロックのセンスアンプを活性
化しない場合のビット線電位変化である。この結果、次
にアドレスＡｄｄを変化させ得る時刻ｔ５が早まり、高
速化される。また動作させるセンスアンプを選択ブロッ
ク以降とし、それより上位のセンスアンプは不動作とす
れば、消費電力の節減が図れる。
Ｌ１ ｉ▼，▲１ ｉ▼，……の電位がプリチャージさ
れた中間値なので、選択ブロックＢＫ０のビット線▲Ｂ
Ｌｏ ｉ▼，▲ｏ ｉ▼のＨ側は低下し、Ｌ側は上昇し
てしまう。しかし、本例ではこの直後に（ｔ４）クロッ
クφ′（これもφ０′〜φｎ−１′の総称として用い
る）をＨにし、第２図のトランジスタＱ１５をオンにし
て全てのブロックのセンスアンプを活性化する（これも
選択ブロックが最上位だからである）。このようにする
とｔ４以後は非選択ブロックＢＬ１，……の（厳密には
選択ブロックより下位の）センスアンプＳＡ１，……も
動作に加わり、一挙にドライブ能力が増加する。従っ
て、ビット線が１本化されてもビット線対▲ＢＬ
ｏ ｉ▼，▲ｏ ｉ▼（▲ＢＬ１ ｉ▼，▲１ ｉ▼以
下も同じ）の電位差は急速にｔ３直前の値に復旧する。
第３図の破線はすべてのブロックのセンスアンプを活性
化しない場合のビット線電位変化である。この結果、次
にアドレスＡｄｄを変化させ得る時刻ｔ５が早まり、高
速化される。また動作させるセンスアンプを選択ブロッ
ク以降とし、それより上位のセンスアンプは不動作とす
れば、消費電力の節減が図れる。
各ブロックのビット線を互いに直列に接続するスイッチ
に対するクロックφ０，φ１，……の信号線などは第６
図に示すように配線される。この図でＭＣはメモリセ
ル、▲ＢＬＯ ０▼，▲Ｏ ０▼……は各ブロックのビ
ット線対、ＳＡは各ブロックのセンスアンプ、▲ＳＯ ０
▼，▲ＳＯ ０▼′，……は前記スイッチである。これら
のスイッチへのクロックφ０，φ１′，……はクロック
発生器Ｇ１より供給される。各ブロックのビット線対に
プリチャージ回路ＰＲＥが設けられるが、この回路への
クロックＰはクロック発生器Ｇ２より供給される。ＲＤ
はワードデコーダ、ＲＤ０〜ＲＤｍはその各要素、ＣＤ
はコラムデコーダで、ＣＤ０，ＣＤ１，……はその各要
素である。
に対するクロックφ０，φ１，……の信号線などは第６
図に示すように配線される。この図でＭＣはメモリセ
ル、▲ＢＬＯ ０▼，▲Ｏ ０▼……は各ブロックのビ
ット線対、ＳＡは各ブロックのセンスアンプ、▲ＳＯ ０
▼，▲ＳＯ ０▼′，……は前記スイッチである。これら
のスイッチへのクロックφ０，φ１′，……はクロック
発生器Ｇ１より供給される。各ブロックのビット線対に
プリチャージ回路ＰＲＥが設けられるが、この回路への
クロックＰはクロック発生器Ｇ２より供給される。ＲＤ
はワードデコーダ、ＲＤ０〜ＲＤｍはその各要素、ＣＤ
はコラムデコーダで、ＣＤ０，ＣＤ１，……はその各要
素である。
コラムデコーダＣＤ及びデータバスＤＢ，▲▼はセ
ルアレイの端に設けられるのが普通であり、中央に設け
られることは一般的でない。これはコラムデコーダには
アドレス線が付属し、アドレス線はデータバスと同様に
ワード線方向、従ってビット線と直交する方向に走るの
で、コラムデコーダ及びデータバスをセルアレイ中央に
設けるとビット線と交叉し、多層配線になってしまうか
らである。なおセルアレイはは２分，４分，……されて
チップ上にブロック化して配置されることもあり、この
場合はコラムデコーダ等はチップ中央に置かれることが
あり、第７図にその例を示す。第７図ではチップ上セル
アレイは２分され、中央にコラムデコーダ及びデータバ
スが置かれる。このようなレイアウトにするとビット線
長が短くなり、ビット線ブロック化と同様な結果にな
る。この第７図ではチップは１つであるがメモリは２つ
あるように扱い、セルアレイ１をイネーブル、同２はデ
ィスエーブル、などの使用が可能になる。かゝるレイア
ウトに対しても本発明を適用し、各セルアレイでのビッ
ト線分割、スイッチ等の選択的閉成を行なうことができ
る。
ルアレイの端に設けられるのが普通であり、中央に設け
られることは一般的でない。これはコラムデコーダには
アドレス線が付属し、アドレス線はデータバスと同様に
ワード線方向、従ってビット線と直交する方向に走るの
で、コラムデコーダ及びデータバスをセルアレイ中央に
設けるとビット線と交叉し、多層配線になってしまうか
らである。なおセルアレイはは２分，４分，……されて
チップ上にブロック化して配置されることもあり、この
場合はコラムデコーダ等はチップ中央に置かれることが
あり、第７図にその例を示す。第７図ではチップ上セル
アレイは２分され、中央にコラムデコーダ及びデータバ
スが置かれる。このようなレイアウトにするとビット線
長が短くなり、ビット線ブロック化と同様な結果にな
る。この第７図ではチップは１つであるがメモリは２つ
あるように扱い、セルアレイ１をイネーブル、同２はデ
ィスエーブル、などの使用が可能になる。かゝるレイア
ウトに対しても本発明を適用し、各セルアレイでのビッ
ト線分割、スイッチ等の選択的閉成を行なうことができ
る。
以上述べたように本発明によれば、ビット線分割型の半
導体記憶装置の読み出しを高速化でき、またスピードパ
ワー積を低減できるなどの利点が得られる。
導体記憶装置の読み出しを高速化でき、またスピードパ
ワー積を低減できるなどの利点が得られる。
第１図は本発明の一実施例を示す要部回路図、第２図は
本発明の他の実施例を示す要部回路図、第３図はその動
作波形図、第４図は従来のビット線分割型メモリの説明
ず、第５図はその各部詳細図、第６図はクロック信号線
の配置状態を説明する図、第７図はチップ上セルアレイ
が複数の場合の説明図である。 図中、ＢＫ０，ＢＫ１，……はブロック、▲ＢＬ
ｏ ｉ▼，▲ＢＬ１ ｉ▼，……はビット線、▲Ｓｏ ｉ▼，
▲Ｓ１ ｉ▼，……はビット線接続用スイッチ、ＳＡ０，
ＳＡ１，……はセンスアンプ、ＤＢ，▲▼はデータ
バスである。
本発明の他の実施例を示す要部回路図、第３図はその動
作波形図、第４図は従来のビット線分割型メモリの説明
ず、第５図はその各部詳細図、第６図はクロック信号線
の配置状態を説明する図、第７図はチップ上セルアレイ
が複数の場合の説明図である。 図中、ＢＫ０，ＢＫ１，……はブロック、▲ＢＬ
ｏ ｉ▼，▲ＢＬ１ ｉ▼，……はビット線、▲Ｓｏ ｉ▼，
▲Ｓ１ ｉ▼，……はビット線接続用スイッチ、ＳＡ０，
ＳＡ１，……はセンスアンプ、ＤＢ，▲▼はデータ
バスである。
Claims (2)
- 【請求項１】複数のブロックに分割されたビット線と， 該分割された複数のビット線を直列接続する様に設けら
れたスイッチ手段と， 前記ビット線に選択的に接続されるデータバスと， 前記ブロック毎に設けられ，前記ビット線間に現れる電
位差を増幅するセンスアンプとを具備し， データの読み出しは，選択されたワード線が属する前記
ブロック内のビット線と前記データバスとの間に設けら
れた前記スイッチ手段のみをオンし，前記スイッチ手段
により接続された全てのブロック内のセンスアンプを動
作させ，前記ビット線が非接続であるブロック内のセン
スアンプを非動作とすることを特徴とする半導体記憶装
置。 - 【請求項２】第１項において，前記ブロックは，前記ビ
ット線をプリチャージするプリチャージ回路を有し， 前記ビット線のプリチャージは，前記スイッチ手段によ
って直列接続された前記分割されたビット線の属する全
てのブロック内のプリチャージ回路のみが動作する様に
制御されることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24580384A JPH0652635B2 (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
| KR1019850008611A KR900005667B1 (ko) | 1984-11-20 | 1985-11-18 | 반도체 기억장치 |
| US06/798,783 US4730280A (en) | 1984-11-20 | 1985-11-18 | Semiconductor memory device having sense amplifiers with different driving abilities |
| DE8585402247T DE3582415D1 (de) | 1984-11-20 | 1985-11-20 | Halbleiterspeicher mit in bloecken unterteilten bitleitungen. |
| EP85402247A EP0185572B1 (en) | 1984-11-20 | 1985-11-20 | Semiconductor memory with bit lines divided into blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24580384A JPH0652635B2 (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123094A JPS61123094A (ja) | 1986-06-10 |
| JPH0652635B2 true JPH0652635B2 (ja) | 1994-07-06 |
Family
ID=17139070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24580384A Expired - Fee Related JPH0652635B2 (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652635B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100689A (en) * | 1980-12-15 | 1982-06-22 | Fujitsu Ltd | Semiconductor storage device |
| JPH0670878B2 (ja) * | 1982-11-30 | 1994-09-07 | 富士通株式会社 | 半導体記憶装置 |
-
1984
- 1984-11-20 JP JP24580384A patent/JPH0652635B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123094A (ja) | 1986-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |