JPH0652635B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0652635B2
JPH0652635B2 JP24580384A JP24580384A JPH0652635B2 JP H0652635 B2 JPH0652635 B2 JP H0652635B2 JP 24580384 A JP24580384 A JP 24580384A JP 24580384 A JP24580384 A JP 24580384A JP H0652635 B2 JPH0652635 B2 JP H0652635B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビット線の各々を複数のブロックに分割し
て、各ブロックのビット線をスイッチにより直列に接続
可能としかつ各ブロックにセンスアンプを設けた半導体
記憶装置に関し、この種記憶装置の動作の高速化及び消
費電力の低減を図ろうとするものである。
〔従来の技術〕
半導体メモリの大容量化に伴ない各ワード線、ビット線
に接続されるメモリセルの数が増加するが、これはワー
ド線及びビット線の負荷容量を増加し、高速動作の妨げ
となっている。この点を改善するためにワード線或いは
ビット線を分割することがある。
第4図は各コラムのビット線を複数に分割する例で、▲
BL ▼,▲ ▼,▲BL ▼,▲
▼,……は第iコラムの分割されたビット線対である。
00〜C0n,C10〜C1n,……は同じコラムに
属するメモリセルであるが、C00〜C0nはビット線
対▲BL ▼,▲ ▼に、またC10〜C1n
はビット線対▲BL ▼,▲ ▼に、……接続
され、ブロック分けされる。BK,BK,……はこ
のようなブロックを示す。各ブロックBK,BK
……にはそれぞれセンスアンプSA,SA,……が
設けられ、ブロック選択信号BS,BS,……によ
って活性化される。▲S ▼と▲S ▼′,▲S
▼と▲S ▼′,……はブロックのビット線を直列
に接続し又それを開放するスイッチ、Q,Qはコラ
ム選択信号Yで制御されるトランスファーゲート、D
B,▲▼はデータバスである。第5図は各部の詳細
図で、(a)は各ブロックに設けられるビット線プリチャ
ージ回路、(bおよび(c)はビット線接続用スイッチであ
る。(a)のプリチャージ回路PREはトランジスタQ
〜Qからなり、プリチャージ信号pが与えられると
ビット線対▲BL ▼,▲ ▼を同電位(Vc
c−Vth)にプリチャージする。他のブロックのプリ
チャージ回路についても同様である。(b)のスイッチは
トランジスタQをクロックφでオンにするものであ
り、また(c)のスイッチはQと並列に接続された逆導
電型のトランジスタQをで同時にオンさせるもので
ある。
上記構成のメモリでは、ブロックBKのワード線が選
択され、該ワード線に属する第iコラムのセルが選択さ
れると、ブロック選択信号BSによってセンスアンプ
SAだけが活性化される。この結果、ビット線▲BL
▼,▲ ▼の差電圧が拡大され、この状態で
全てのスイッチ▲S ▼,▲S ▼,▲S ▼,
▲S ▼′,……をオンにして各ビット線を直列に接
続し、更にコラム選択信号YでゲートQ,Qを開い
てこれらのビット線対をデータバスDB,▲▼に接
続し、該データバス上にデータを読出す。
〔発明が解決しようとする問題点〕
上述したビット線分割による利点は、センス動作時の各
センスアンプの負荷容量が小さい(分割されたビット線
対の1組分だけ)ことである。しかしながら、スイッチ
▲S ▼,▲S ▼′,▲S ▼,▲S
▼′,……をオンにしてビット線対を接続すると、
センスアンプの負荷容量はビット線分割前の値まで増加
する。このため、最終的にデータバスDB,DB′上に
所要とする差電圧を生じさせるまでの時間はさほど短縮
されない。本発明は、センス動作後のビット線接続を必
要なだけ制限することでこの点を改善しようとするもの
である。
〔問題点を解決するための手段〕
本発明は、複数のブロックに分割されたビット線と, 該分割された複数のビット線を直列接続する様に設けら
れたスイッチ手段と, 前記ビット線に選択的に接続されるデータバスと, 前記ブロック毎に設けられ、前記ビット線間に現れる電
位差を増幅するセンスアンプとを具備し, データの読み出しは、選択されたワード線が属する前記
ブロック内のビット線と前記データバスとの間に設けら
れた前記スイッチ手段のみをオンし,前記スイッチ手段
により接続された全てのブロック内のセンスアンプを動
作させ,前記ビット線が非接続であるブロック内のセン
スアンプを非動作とすることを特徴とするものである。
〔作用〕
ビット線接続用のスイッチがオフの状態では各ブロック
は分離しており、負荷容量は小さいから、選択ブロック
内のセンスアンプを動作させてビット線電位差の拡大を
高速に行なうことができ、そして選択ブロックのビット
線をデータバスへ接続すべくオンにするスイッチを選択
ブロックからデータバス側にあるスイッチだけに制限し
て、選択ブロック内のセンスアンプに対する負荷容量の
増大を最小限にとどめることができ、これにより読出し
速度の高速化を図ることができる。以下、図示の実施例
を参照しながらこれを詳細に説明する。
〔実施例〕
本発明では第4図のブロックBKのワード線(図示し
ない)が選択され、コラムは図示の第iコラムが選択さ
れたとすると、先ずワード線選択でビット線対▲BL
▼,▲ ▼に生じた差電圧を、信号BSによ
りセンスアンプSAをアクティブにして増大させ、次
いでスイッチ▲S ▼,▲S ▼′,……を閉じて
選択ブロックのビット線▲BL ▼,▲ ▼を
データバスDB,▲▼へ接続する。閉じるスイッチ
は選択ブロックより回路的にデータバス側にあるスイッ
チであり、従って本例ではスイッチ▲S ▼,▲S
▼′は閉成せず、開放のまゝである。選択ブロックが
BKであれば全スイッチ▲S ▼,▲S ▼′,
……が閉成され、選択ブロックがデータバス側の最終ブ
ロックなら閉成されるスイッチは1つのみである(最終
ブロックはゲートQ,Qへ直結ならスイッチは
0)。かゝる制御のための信号を発生する回路を第1図
に示す。第1図の回路は第4図のスイッチ▲S
(▲S ▼′),▲S ▼(▲S ▼′,……を
オンにするクロックφ,φ,……を発生する。これ
らのクロックφ,φ,……はタイミング的には第5
図(b)(c)等で説明したクロックφと同じである。しか
し、全てのクロックφ〜φn−1が同時に発生される
のは、データバスDB,▲▼から最も遠いブロック
BLが選択された場合だけで、この他は選択ブロック
がデータバスDB,▲▼に近づくにつれ、発生され
るクロックはφから順に非発生となる。例えば前述の
ようにブロックBKが選択されたときはクロックφ
は発生されず、またブロックBKn−1(データバスに
最近接のブロック)が選択されたときはクロックφ
n−1しか発生されない。これには図示のようにφ
BSで発生させ、φはBSとBSで発生させ、
……とすればよい。OG〜OGn−1はこのような論
理をとるためのオアゲートであり、BS〜BSn−1
は前述のセンスアンプSA〜SAn−1を活性化する
ブロック選択信号、そしてAG〜AGn−1は条件成
立時にクロックφを通過させるアンドゲートである。
このような制限機能を有するクロック発生回路を用いる
ことにより、選択ブロックからデータバス側へのビット
線だけがセンス動作後に接続されるので、全スイッチを
オンにする場合に比べ、選択ブロックのセンスアンプの
負荷容量増加は最小限に抑えられる。例えばブロックB
が選択されたときは、ブロックBKのビット線B
,▲▼がセンスアンプSAの負荷にならな
くて済む。
選択ブロックより上位(データバスより遠去かる意味に
用いる)のブロックは今回アクセスでは不使用であるか
ら、第5図で説明したプリチャージ(またはビット線リ
セット)を行わない制限も可能であり、このようにすれ
ば消費電力の節約も図れる。
上記では非選択ブロックのセンスアンプについては言及
しなかったが、これらは不動作とすると、選択ブロック
とデータバスとの間の非選択ブロックのビット線が選択
ブロックのビット線に接続されるとき、その持つ容量及
び電位により選択ブロックのビット線の電位差が減少
し、アクセスタイムが大になる。その程度は選択ブロッ
クの位置によって異なり、上位になほどアクセスタイム
が大になる。これは非選択ブロックのセンスアンプも動
作させることで改善できる。これを第2図で説明する
と、この図は第4図の各ブロック内に設けられるセンス
アンプSAの詳細を示すものである。図中、Q10+Q
12はpチャネルMOSトランジスタ、Q11,Q13
〜Q15はnチャネルMOSトランジスタである。Q
10,Q11とQ12,Q13はそれぞれCMOSイン
バータを構成し、またこれら2つのインバータを交叉接
続してフリップフロップを構成している。トランジスタ
14はブロック選択信号BSでオンとなり、本センス
アンプを選択時に活性化するものであるが、それと並列
に接続されたトランジスタQ15は前述したビット線接
続用スイッチがオンした後にHとなるクロックφ′によ
ってオンとなる。この信号φ′は選択ブロックより下位
の非選択ブロック内のセンスアンプに同時に印加される
(選択ブロックを含んでも構わない)。具体例には第1
図と同じ構成の回路を用意し、クロックφの代りにそれ
を遅延したφ′を入力すればよく、これによりセンスア
ンプSA〜SAn−1に対する活性化クロックφ
〜φn−1′が得られる。第1図の括弧内符号はこれら
のクロックを示す。
非選択ブロックのセンスアンプも動作させる場合の例を
第4図の例について第3図のタイムチャートを参照しな
がらを説明するに、時刻tでアドレスAddが変化す
るとプリチャージ信号pが発生され、全てのビット線対
▲BL ▼,▲ ▼,▲BL ▼,▲
▼,……が同電位(例えばVcc−Vth)になるよ
うにプリチャージされる。次いで、時刻tでワード線
WL(第5図参照)が選択されたとすると、第4図の
コラムではセルC00が選択され、該セル情報によって
ブロックBKのビット線対▲BL ▼,▲
▼に微小電位差が生ずる。そこで、時刻tでブロック
選択信号BSをHにしてセンスアンプSAを活性化
すると(第2図ではトランジスタQ14がオンにな
る)、ビット線対▲BL ▼,▲ ▼の電位差
が増幅される。このセンス動作によって▲BL ▼,
▼に充分な差電圧がついたら、時刻tでク
ロックφをHにし、第4図のスイッチ▲S ▼,▲S
▼′,▲S ▼,▲S ▼′,……を全てオン
にする。この場合のクロックφは第1図の出力クロック
φ〜φn−1の総称である。また全てのスイッチがオ
ンにされるのは、選択ブロックを最上位のBKとした
動作例だからである。
これらのスイッチをオンにした直後は他のビット線▲B
▼,▲ ▼,……の電位がプリチャージさ
れた中間値なので、選択ブロックBKのビット線▲B
▼,▲ ▼のH側は低下し、L側は上昇し
てしまう。しかし、本例ではこの直後に(t)クロッ
クφ′(これもφ′〜φn−1′の総称として用い
る)をHにし、第2図のトランジスタQ15をオンにし
て全てのブロックのセンスアンプを活性化する(これも
選択ブロックが最上位だからである)。このようにする
とt以後は非選択ブロックBL,……の(厳密には
選択ブロックより下位の)センスアンプSA,……も
動作に加わり、一挙にドライブ能力が増加する。従っ
て、ビット線が1本化されてもビット線対▲BL
▼,▲ ▼(▲BL ▼,▲ ▼以
下も同じ)の電位差は急速にt直前の値に復旧する。
第3図の破線はすべてのブロックのセンスアンプを活性
化しない場合のビット線電位変化である。この結果、次
にアドレスAddを変化させ得る時刻tが早まり、高
速化される。また動作させるセンスアンプを選択ブロッ
ク以降とし、それより上位のセンスアンプは不動作とす
れば、消費電力の節減が図れる。
各ブロックのビット線を互いに直列に接続するスイッチ
に対するクロックφ,φ,……の信号線などは第6
図に示すように配線される。この図でMCはメモリセ
ル、▲BL ▼,▲ ▼……は各ブロックのビ
ット線対、SAは各ブロックのセンスアンプ、▲S
▼,▲S ▼′,……は前記スイッチである。これら
のスイッチへのクロックφ,φ′,……はクロック
発生器G1より供給される。各ブロックのビット線対に
プリチャージ回路PREが設けられるが、この回路への
クロックPはクロック発生器G2より供給される。RD
はワードデコーダ、RD〜RDはその各要素、CD
はコラムデコーダで、CD,CD,……はその各要
素である。
コラムデコーダCD及びデータバスDB,▲▼はセ
ルアレイの端に設けられるのが普通であり、中央に設け
られることは一般的でない。これはコラムデコーダには
アドレス線が付属し、アドレス線はデータバスと同様に
ワード線方向、従ってビット線と直交する方向に走るの
で、コラムデコーダ及びデータバスをセルアレイ中央に
設けるとビット線と交叉し、多層配線になってしまうか
らである。なおセルアレイはは2分,4分,……されて
チップ上にブロック化して配置されることもあり、この
場合はコラムデコーダ等はチップ中央に置かれることが
あり、第7図にその例を示す。第7図ではチップ上セル
アレイは2分され、中央にコラムデコーダ及びデータバ
スが置かれる。このようなレイアウトにするとビット線
長が短くなり、ビット線ブロック化と同様な結果にな
る。この第7図ではチップは1つであるがメモリは2つ
あるように扱い、セルアレイ1をイネーブル、同2はデ
ィスエーブル、などの使用が可能になる。かゝるレイア
ウトに対しても本発明を適用し、各セルアレイでのビッ
ト線分割、スイッチ等の選択的閉成を行なうことができ
る。
〔発明の効果〕
以上述べたように本発明によれば、ビット線分割型の半
導体記憶装置の読み出しを高速化でき、またスピードパ
ワー積を低減できるなどの利点が得られる。
【図面の簡単な説明】
第1図は本発明の一実施例を示す要部回路図、第2図は
本発明の他の実施例を示す要部回路図、第3図はその動
作波形図、第4図は従来のビット線分割型メモリの説明
ず、第5図はその各部詳細図、第6図はクロック信号線
の配置状態を説明する図、第7図はチップ上セルアレイ
が複数の場合の説明図である。 図中、BK,BK,……はブロック、▲BL
▼,▲BL ▼,……はビット線、▲S ▼,
▲S ▼,……はビット線接続用スイッチ、SA
SA,……はセンスアンプ、DB,▲▼はデータ
バスである。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】複数のブロックに分割されたビット線と, 該分割された複数のビット線を直列接続する様に設けら
    れたスイッチ手段と, 前記ビット線に選択的に接続されるデータバスと, 前記ブロック毎に設けられ,前記ビット線間に現れる電
    位差を増幅するセンスアンプとを具備し, データの読み出しは,選択されたワード線が属する前記
    ブロック内のビット線と前記データバスとの間に設けら
    れた前記スイッチ手段のみをオンし,前記スイッチ手段
    により接続された全てのブロック内のセンスアンプを動
    作させ,前記ビット線が非接続であるブロック内のセン
    スアンプを非動作とすることを特徴とする半導体記憶装
    置。
  2. 【請求項2】第1項において,前記ブロックは,前記ビ
    ット線をプリチャージするプリチャージ回路を有し, 前記ビット線のプリチャージは,前記スイッチ手段によ
    って直列接続された前記分割されたビット線の属する全
    てのブロック内のプリチャージ回路のみが動作する様に
    制御されることを特徴とする半導体記憶装置。
JP24580384A 1984-11-20 1984-11-20 半導体記憶装置 Expired - Fee Related JPH0652635B2 (ja)

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US06/798,783 US4730280A (en) 1984-11-20 1985-11-18 Semiconductor memory device having sense amplifiers with different driving abilities
DE8585402247T DE3582415D1 (de) 1984-11-20 1985-11-20 Halbleiterspeicher mit in bloecken unterteilten bitleitungen.
EP85402247A EP0185572B1 (en) 1984-11-20 1985-11-20 Semiconductor memory with bit lines divided into blocks

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* Cited by examiner, † Cited by third party
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JPH0670878B2 (ja) * 1982-11-30 1994-09-07 富士通株式会社 半導体記憶装置

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