JP2941363B2 - 半導体集積回路装置およびダイナミック型半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体記憶装置等の大規模
集積回路装置に係り、特に長い信号線での電位遷移の遅
延に対応した遅延を持つ制御信号を発生する回路部分の
改良に関する。

（従来の技術） ダイナミック型半導体記憶装置（DRAM）は微細加工技
術の進歩により、次々と大容量，高速のものが開発され
ている。高速のDRAMを実現するためには、デバイス技術
のみならず、回路設計技術の進歩も不可欠である。

DRAMは通常、サブセルアレイとビット線センスアンプ
が繰り返し配列された周期的構成のメモリセルアレイを
有する。したがってこれらを周期的に制御するための各
種制御信号の発生回路を必要とする。これらの制御信号
発生回路のなかでも特に、選択ワード線を立ち上げを開
始してからビット線センスを開始するまでの遅延時間、
およびワード線立ち下げを開始してからビット線イコラ
イズを開始するまでの遅延時間を設定する回路は重要で
ある。ワード線が立ち上りセル・データがビット線に読
み出される前にビット線センス動作を開始すると、セル
・データが破壊されてしまう。またワード線が立ち下が
りセル・トランジスタがオフする前にビット線イコライ
ズを開始すると同様にセル・データは破壊される。従来
この様な遅延回路は例えば、ワード線を充放電する制御
信号またはこれと同期した信号を入力とするインバータ
・チェーンにより構成されていた。

しかし、この様な単純な遅延回路では、プロセス変動
によってワード線を構成する配線層の材質や膜厚が変動
し、これによりワード線遅延が変動した場合に、そのワ
ード線遅延の変動に対応することができない。またワー
ド線遅延は、チップ温度，電源電位等のばらつきによっ
ても変動する。したがって従来は、この様な変動があっ
てもDRAMチップが正常に動作するように、マージンを大
きくとる事が行われてきた。マージンを大きくとること
は、DRAMの高速アクセスを困難にする。

（発明が解決しようとする課題） 以上のように従来のDRAMにおいては、ワード線駆動に
同期してワード線の遅延に相当する遅延時間を持つ制御
信号を得る制御回路は、ワード線遅延が変動した場合に
も制御信号発生のタイミングが一定であるために、必要
以上にタイミング・マージンをとらなければならず、ア
クセスタイムが遅くなるという問題があった。

同様の問題は、DRAMに限らず、長い信号線を有する他
の大規模集積回路においてもある。

本発明は、この様な問題を解決した制御信号発生回路
を有する半導体集積回路装置を提供することを目的とす
る。

本発明はまた、ワード線遅延のプロセス変動に対応し
て制御信号発生のタイミングが自動調整される制御信号
発生回路を有するDRAMを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明にかかる半導体集積回路装置は、制御信号によ
り駆動される信号線駆動回路と、この駆動回路の出力端
子に接続された、第1,第２の少なくとも二種の配線層に
より構成される信号線と、この信号線での電位変化の遅
延に相当する時間遅延した制御信号を発生する制御信号
発生回路とを有する。この様な半導体集積回路を装置に
おいて、本発明では、制御信号発生回路が、 第1,第２の配線層と同じ配線層を用いて形成され、第
1,第２の配線層の抵抗値の比に対応して抵抗値の比が設
定された第1,第２の抵抗が直列接続された抵抗回路と、 この抵抗回路の一方の端子に接続されて抵抗回路と共
に時定数回路を構成するキャパシタと、 前記抵抗回路の二つの端子をそれぞれ電源電位および
接地電位に接続する充電用トランジスタおよび放電用ト
ランジスタを含み、これら充放電トランジスタが前記信
号線駆動回路の制御信号またはこれと同期した信号によ
り制御されて交互にオン，オフ駆動される充放電回路
と、 前記抵抗回路とキャパシタの接続点に入力端子が接続
された出力バッファと、 を有することを特徴とする。

本発明はまた、制御信号により駆動されるワード線駆
動回路と、この駆動回路の出力端子にワード線駆動線お
よびデコーダ・トランジスタを介して接続されたワード
線と、このワード線の電位変化の遅延に相当する時間遅
延した制御信号を発生する制御信号発生回路とを有する
ダイナミック型半導体記憶装置において、前記制御信号
発生回路は、 ワード線駆動線からデコーダ・トランジスタの拡散層
およびワード線までの経路を構成する複数の配線層とそ
れぞれ同じ配線層を用いて形成され、それら複数の配線
層の抵抗値の比に対応して抵抗値の比が設定された複数
の抵抗が直列接続された抵抗回路と、 この抵抗回路の一方の端子に接続されて抵抗回路と共
に時定数回路を構成するキャパシタと、 前記抵抗回路の二つの端子をそれぞれ電源電位および
接地電位に接続する充電用トランジスタおよび放電用ト
ランジスタを含み、これら充放電トランジスタが前記ワ
ード線駆動回路の制御信号またはこれと同期した信号に
より制御されて交互にオン，オフ駆動される充放電回路
と、 前記抵抗回路とキャパシタの接続点に入力端子が接続
された出力バッファと、 を有することを特徴とする。

（作用） 上述のように本発明においては、信号線の駆動に同期
して所定の遅延時間をもった制御信号を得る制御信号発
生回路が、信号線と同種の配線層を用いた抵抗回路を用
いて構成される。したがって得られる制御信号の遅延時
間は、駆動される信号線の遅延の変動に対応して変動す
る。しかもその場合、信号線を構成する各種配線層のプ
ロセス変動による遅延時間変動に対する影響が、そのま
ま制御信号の遅延時間変動に影響するように、抵抗回路
を構成する各種配線層による抵抗の抵抗値の比が、配線
層のそれと等しく設定される。この結果、駆動される信
号線の遅延と常に同等の遅延をもった制御信号を得るこ
とができる。したがってこの制御信号を用いた回路動作
の制御が正確に行われる。

本発明にかかるDRAMにおいては、ワード線遷移の遅延
に対応した遅延を持つ制御信号に、やはりワード線を構
成する各種配線層のプロセス変動の影響がそのまま反映
される。したがってワード線の遷移を検知した後制御さ
れる各種回路の動作が不必要なタイミング・マージンを
とることなく正確に行われる。これにより、DRAMの高速
アクセスが可能になる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は、一実施例の集積回路装置における制御信号
発生回路部の構成である。信号線駆動回路１は、制御信
号φ１により制御されてチップ内の長い信号線２を駆動
するものである。信号線２は少なくとも二種の配線層に
より構成されている。ここで異種の配線層とは、配線材
料、配線の製造プロセス等が異なる配線層をいう。図の
場合、信号線２は二種の配線層により構成され、それぞ
れの配線層部分を等価的に抵抗r1,r2で示している。各
配線層部分にそれぞれ浮遊容量C1,C2が付随しており、
これらのCR分布によって信号線２の立ち上がり，立ち下
がりに遅延が生じる。

駆動回路１の制御信号φ１を用いて、一定の遅延時間
を持つ制御信号φ２を発生する制御信号発生回路部は、
CR時定数回路を用いて構成されている。時定数回路は、
二つの抵抗R1,R2を直列接続した抵抗回路３とその一方
の端子Ｎに接続されたキャパシタＣとから構成されてい
る。抵抗回路３の両端には充放電回路を構成するｐチャ
ネルMOSトランジスタQ1とｎチャネルMOSトランジスタQ2
が設けられている。充電用のｐチャネルMOSトランジス
タQ1はドレインが抵抗回路３のキャパシタＣが接続され
た方の端子Ｎに接続され、ソースが電源Vccに接続され
ている。放電用ｎチャネルMOSトランジスタQ2はドレイ
ンが抵抗回路３の他方の端子に接続され、ソースが接地
されている。これらMOSトランジスタQ1,Q2のゲートは共
通接続されている。この共通ゲートに、インバータI1を
介して制御信号φ１が入力される。したがってMOSトラ
ンジスタQ1,Q2は交互にオン，オフ駆動されることにな
る。時定数回路の端子Ｎには、この実施例では３段のイ
ンバータI2〜I3からなる出力バッファ４が接続されてい
る。

この制御信号発生回路では、制御信号φ１が立ち上が
ると充電用MOSトランジスタQ1がオン、放電用MOSトラン
ジスタQ2がオフになって、時定数回路のキャパシタＣに
充電が行われる。この充電は、MOSトランジスタQ1のみ
を通して行われ、抵抗回路３は関係がない。したがって
この充電の遅延は、ほとんどインバータI1によるもので
小さい。キャパシタＣが充電されて端子Ｎが立ち上る
と、出力バッファ４により制御信号φ２が立ち下がる。
制御信号φ１が立ち下がると、充電用ｐチャネルMOSト
ランジスタQ1はオフ、放電用ｎチャネルMOSトランジス
タQ2がオンになる。これにより、キャパシタＣの電荷は
抵抗回路３を介して放電される。そして端子Ｎの電位が
出力バッファ４の回路しきい値以下になると、制御信号
φ２が立ち上がる。

第２図は以上の動作を示すタイミング図である。この
実施例の回路では、図に示すように制御信号φ１の立ち
下がりから、制御信号φ２の立ち上がりまでに、時定数
回路により決まる遅延τが入る。すなわち制御信号φ１
の立ち下がりを検知してこれから所定時間遅れて立ち上
がる制御信号φ２が得られる。

ここで、抵抗R1,R2からなる抵抗回路３とキャパシタ
Ｃによる時定数は、制御信号φ２の遅延時間τが、信号
線２での電位遷移の遅延時間τ０とほぼ等しくなるよう
に設定される。説明を簡単にするため、遅延時間が合成
抵抗と合成容量で決まる時定数であると近似して説明す
れば、 τ＝（R1＋R2）Ｃ τ０＝（r1＋r2）（C1＋C2） であり、τ＝τ０を満たすように抵抗R1,R2およびキャ
パシタＣの値が設定される。この場合重要なことは、抵
抗R1,R2の比が、信号線２の各配線層の抵抗r1,r2の比と
等しく設定されることである。但し、信号線２の抵抗r
1,r2の割合はほとんどの場合外部的には測定できない。
外部的に測定できるのは、遅延時間τ０である。そこで
実際に抵抗R1,R2の比を設定するに当たっては、信号線
２の各配線層のプロセスパラメータを振った条件下の遅
延時間τ０のシミュレーション値または実測値をもとに
して、遅延時間τ０に対する抵抗r1とr2の寄与分を決定
する。これにより、抵抗r1,r2の比が求まるから、抵抗R
1,R2の比をこれと等しく設定すればよい。

この様にしてこの実施例では、信号配線層と同じ層を
組み合わせ、抵抗値R1,R2の比を信号配線の各配線層の
それと等しく設定して、τ＝τ０を満たすように、抵抗
回路の抵抗R1,R2の値を定める。これにより、プロセス
変動があって信号線の遅延時間τ０が変動した場合に
も、これに追随して遅延時間が変動する制御信号φ２を
得ることができる。換言すれば、余分なタイミングマー
ジンをとることなく、信号線の遷移に同期した制御信号
を確実に発生する事ができる。

以上の実施例は、チップ内部に長い信号線を含み、そ
の信号線の立ち上がり，立ち下がりと同期して制御信号
を発生する必要があるあらゆる集積回路に適用できる
が、とくにDRAM通の大規模化が進んでいる集積回路に適
用して有用である。本発明をDRAMに適用した実施例を具
体的に次に説明する。

第３図はその様な実施例のDRAMにおけるワード線駆動
回路部の構成である。ワード線昇圧回路11は、昇圧用キ
ャパシタCp,このキャパシタCpの一端に予備充電する充
電用ｎチャネルMOSトランジスタQ11,キャパシタCpの他
端を駆動するためのｐチャネルMOSトランジスタQ12,お
よびｎチャネルMOSトランジスタQ13等からなるキャパシ
タ駆動回路を含む。充電用MOSトランジスタQ11のゲート
は制御信号φpreにより制御され、キャパシタ駆動回路
は制御信号φ11により制御される。このワード線昇圧回
路11は、DRAMチップの周辺回路部に配置される。制御信
号φ11は例えばロウ・アドレスが確定してから発生され
てこのワード線昇圧回路11から昇圧電位を送り出すため
のものである。ワード線昇圧回路11の出力端子は、ワー
ド線駆動線WDRVを介し、MOSトランジスタQ14,Q15,Q16で
示す複数段のデコーダ（プリ・デコーダおよびロウ・デ
コーダ）を介して、メモリセルアレイ内の選択されたワ
ード線WLに接続されるようになっている。ワード線WLに
は、図では一つだけ示しているが、トランスファゲート
MOSトランジスタＱMとセル・キャパシタＣMからなるメ
モリセルが多数接続されている。

第４図は、この様なワード線駆動回路に、ワード線WL
の電位遷移に同期した制御信号を得る制御信号発生回路
部を加えた部分の構成である。ここでは、ワード線昇圧
回路11の出力端子から、ワード線駆動選WDRV、デコーダ
・トランジスタの拡散層およびワード線WL等を構成する
各配線層の抵抗をr11,r12,r13で表し、それぞれ付随す
る容量をC11,C12,C13で表している。制御信号発生回路
は、ワード線昇圧回路11のワード線立ち上げのための制
御信号φ11を用いてこれからワード線WLの遅延に相当す
る遅延をもった制御信号φ12を得るものである。制御信
号φ12はたとえば、ビット線センスアンプの活性化のた
めの制御信号として用いられる。先の実施例とほぼ同様
にして、抵抗R11,R12およびR13を直列接続した抵抗回路
12とキャパシタＣにより時定数回路が構成されている。
抵抗回路12の両端には充電用のｐチャネルMOSトランジ
スタQ1および放電用ｎチャネルMOSトランジスタQ2が設
けられている。これらMOSトランジスタQ1,Q2のゲートは
共通接続されて、ここに制御信号φ11がインバータI1を
介して入力される。時定数回路のノードＮには、３段の
インバータI2〜I4からなる出力バッファ13が設けられ
て、制御信号φ12が取り出されるようになっている。

抵抗回路12の抵抗R11,R12およびR13は、ワード線昇圧
回路11の出力端子に繋がる、r11,r12およびr13で示す複
数種の配線層と同じ配線層を用いて構成され、かつそれ
らの抵抗値の比が互いに等しく設定される。その抵抗値
決定の手法は、先の実施例で説明したと同様である。

第５図はこの実施例によるDRAMでのワード線選択と制
御信号φ12の発生の様子を示すタイミング図である。初
期状態では、制御信号φpreが“H"レベル，φ11が“H"
レベルであり、昇圧用キャパシタCpのワード線側の端子
に電位Vwが予備充電されている。制御信号φpreおよび
φ11が“H"レベルから“L"レベルになることにより、昇
圧用キャパシタCpの多端に電位ＶWが与えられて、容量
結合により昇圧された電位がワード線駆動線WDRVに送り
出される。この昇圧電位は複数のデコーダ・トランジス
タQ14〜Q16を介してワード線WLに伝搬され、たとえば第
５図に示すように選択されたワード線WLが立ち上がる。
一方、制御信号φ11が“H"レベルの間、時定数回路の充
電用MOSトランジスタQ1がオン、放電用MOSトランジスタ
Q2がオフであるから、キャパシタＣはVccに充電されて
いる。制御信号φ11が“L"レベルになると、充電用MOS
トランジスタQ1はオフ、放電用MOSトランジスタQ2はオ
ンになり、キャパシタＣの電荷は抵抗回路12を介して放
電される。そして、キャパシタのノードN1が出力バッフ
ァ13の初段インバータの回路しきい値以下になると、制
御信号φ12が立ち上がる。第５図に示すようにこの制御
信号φ12は、時定数回路により決まる所定の遅延時間τ
upをもって、制御信号φ11の立ち下がりから遅れて立ち
上がる。前述のようにこの制御信号φ12の立ち上がりの
遅延時間τupは、ワード線WLの立ち上がりの遅延時間に
相当するように設定されている。

制御信号φ11が“L"レベルから再び“H"レベルに戻る
際には、制御信号φ12はほとんど時間遅れがない状態で
立ち下がる。この制御信号φ12の立ち下がりには、抵抗
回路12は関係がないからである。

この様にしてワード線WLの立ち上がりと同期して得ら
れる制御信号φ12は、たとえばビット線センスアンプの
活性化信号として用いられる。これにより、大規模DRAM
での高速アクセスが可能になる。すなわち大規模DRAMで
は、周辺回路内のワード線昇圧回路から長い配線を介し
てワード線まで電位が伝搬されるために、ワード線の遷
移にかなりの遅れが生じる。しかもプロセスパラメータ
の変動によりその遅れにばらつきが生じる。そしてビッ
ト線センスアンプは、ワード線の電位が十分に立ち上が
ってメモリセルデータがビット線に読み出された後に活
性化されなければならない。そうしないとデータ破壊に
繋がるからである。このような理由から通常、ワード線
昇圧回路の駆動から大きいタイミング・マージンをもっ
てビット線センスアンプの活性化を行うことが必要とさ
れ、これが高速アクセスを阻害していた。この実施例に
おいては、プロセス・パラメータの変動の影響を含めて
常にワード線の立ち上がりに同期した制御信号φ12が得
られるから、これをビット線センスアンプの活性化信号
として用いることにより、無駄なタイミング・マージン
を必要しない。

第６図は、さらに他の実施例のDRAMのワード線駆動回
路部の構成である。この実施例は第４図の実施例と逆
に、ワード線の立ち下がり時にその遅延時間に相当する
遅延をもって立ち下がる制御信号を得る制御信号発生回
路を構成した場合である。第４図と対応する部分には第
４図と同一符号を付して詳細な説明は省略する。第４図
においては、抵抗回路12が放電経路内に配置されていた
のに対し、この実施例では抵抗回路12が充電経路内に配
置されている。それ以外は第４図と変わらない。

第７図はこの実施例での制御信号φ12の発生の様子を
示すタイミング図である。この実施例においては、ワー
ド線昇圧回路11の制御信号φ11が“H"レベルに復帰し
て、選択ワード線WLが“L"レベルに戻る際に、その遅れ
と同等の遅延時間τｄをもって制御信号φ12が“L"レベ
ルに戻る。

この実施例の制御信号φ12は例えば、ビット線イコラ
イズ回路のイコライズ信号として用いられる。すなわち
制御信号φ12が“H"レベルの状態はイコライズ回路解除
状態であり、制御信号φ12が“L"レベルでビット線のプ
リチャージとイコライズが行われる。ビット線プリチャ
ージとイコライズは、ワード線が確実に“L"レベルにな
ってセル・トランジスタがオフになった後に行うこと
が、データ破壊を防止するために必要である。この実施
例においては、ワード線の立ち下がりの遅延に等しい遅
延をもって立ち下がる制御信号φ12が得られるから、こ
れをイコライズ信号として用いることによって、その様
な要求を満たしたビット線プリチャージおよびイコライ
ズの動作を実現することができる。

第８図は、第４図と第６図の実施例を組み合わせた実
施例である。この実施例では、充電経路に第１の抵抗回
路121を設けると同時に、放電経路にも同様の構成の第
２の抵抗回路122を設けている。第１の抵抗回路121の抵
抗R11,R12,R13の材料と抵抗値、および第２の抵抗回路1
22の抵抗R21,R22,R23の材料と抵抗値は、いずれも先の
各実施例と同様に選ばれる。

この実施例によれば、ワード線WLの立ち上がり，立ち
下がりのいずれにおいてもその遅延に対応する遅延をも
った制御信号を得ることができる。

本発明は上記実施例に限られるものではない。例えば
抵抗回路を構成する各抵抗の抵抗値の比を定めるに当た
って、プロセス変動の比較的小さい拡散層抵抗について
は、これを固定してもよい。その様にしても得られる特
性に対する影響は小さい。また出力バッファについて
は、実施例ではインバータ３段の場合を示したが、１段
でもよいし、実施例と逆相の制御信号を得るのであれば
２段でよい。

［発明の効果］ 以上述べたように本発明によれば、集積回路チップ内
で駆動される長い信号線の電位遷移の遅延と常に同等の
遅延をもった制御信号を得ることができる。したがって
この制御信号を用いた回路動作の制御が正確に行われ
る。

特に本発明にかかるDRAMにおいては、ワード線遷移の
遅延に対応した遅延を持つ制御信号に、やはりワード線
経路を構成する各種配線層のプロセス変動の影響がその
まま反映される。したがってワード線の遷移を検知した
後制御される各種回路の動作が不必要なタイミング・マ
ージンをとることなく正確に行われる。これにより、DR
AMの高速アクセスが可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例の集積回路装置の要部構成を
示す図、 第２図はその制御信号発生の動作を示すタイミング図、 第３図は他の実施例のDRAMにおけるワード線駆動回路部
の構成を示す図、 第４図は同じくそのワード線駆動に同期した制御信号発
生回路部の構成を示す図、 第５図はその制御信号発生の動作を示すタイミング図、 第６図はさらに他の実施例のDRAMにおけるワード線駆動
に同期した制御信号発生回路部の構成を示す図、 第７図はその制御信号発生の動作を示すタイミング図、 第８図はさらに他の実施例のDRAMのワード線駆動に同期
した制御信号発生回路部の構成を示す図である。 １……信号線駆動回路、２……信号線、３……抵抗回
路、４……出力バッファ、Q1……充電用ｐチャネルMOS
トランジスタ、Q2……放電用ｎチャネルMOSトランジス
タ、11……ワード線昇圧回路、WDRV……ワード線駆動
線、Q14,Q15,Q16……デコーダ・トランジスタ、WL……
ワード線、12……抵抗回路、13……出力バッファ。

フロントページの続き (56)参考文献 特開 昭63−282992（ＪＰ，Ａ) 特開 平２−25068（ＪＰ，Ａ) 特開 昭59−181053（ＪＰ，Ａ) 特開 平１−181460（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】制御信号により駆動されるワード線駆動回
   路と、この駆動回路の出力端子にワード線駆動線および
   デコーダ・トランジスタを介して接続されたワード線
   と、このワード線の電位変化の遅延に相当する時間遅延
   した制御信号を発生する制御信号発生回路とを有するダ
   イナミック型半導体記憶装置において、前記制御信号発
   生回路は、 前記ワード線駆動線からデコーダ・トランジスタの拡散
   層およびワード線までの経路を構成する複数の配線層と
   それぞれ同じ配線層を用いて形成され、それら複数の配
   線層の抵抗値の比に対応して抵抗値の比が設定された複
   数の抵抗が直列接続された抵抗回路と、 この抵抗回路の一方の端子に接続されて抵抗回路と共に
   時定数回路を構成するキャパシタと、 前記抵抗回路の二つの端子をそれぞれ電源電位および接
   地電位に接続する充電用トランジスタおよび放電用トラ
   ンジスタを含み、これら充放電トランジスタが前記ワー
   ド線駆動回路の制御信号またはこれと同期した信号によ
   り制御されて交互にオン，オフ駆動される充放電回路
   と、 前記抵抗回路とキャパシタの接続点に入力端子が接続さ
   れた出力バッファと、を有することを特徴とするダイナ
   ミック型半導体記憶装置。
2. 【請求項２】前記充電用トランジスタは、ドレインが前
   記抵抗回路の一方の端子に接続され、ソースが電源に接
   続されたｐチャネルMOSトランジスタであり、 前記放電用トランジスタは、ドレインが前記抵抗回路の
   他方の端子に接続され、ソースが接地され、かつゲート
   が前記ｐチャネルMOSトランジスタのゲートと共通接続
   されたｎチャネルMOSトランジスタであり、 前記キャパシタおよび出力バッファは前記抵抗回路の前
   記ｐチャネルMOSトランジスタ側の端子に接続されてい
   る、 ことを特徴とする請求項１記載のダイナミック型半導体
   記憶装置。
3. 【請求項３】前記充電用トランジスタは、ドレインが前
   記抵抗回路の一方の端子に接続され、ソースが電源に接
   続されたｐチャネルMOSトランジスタであり、 前記放電用トランジスタは、ドレインが前記抵抗回路の
   他方の端子に接続され、ソースが接地され、かつゲート
   が前記ｐチャネルMOSトランジスタのゲートと共通接続
   されたｎチャネルMOSトランジスタであり、 前記キャパシタおよび出力バッファは前記抵抗回路の前
   記ｎチャネルMOSトランジスタ側の端子に接続されてい
   る、 ことを特徴とする請求項１記載のダイナミック型半導体
   記憶装置。
4. 【請求項４】制御信号により駆動されるワード線駆動回
   路と、この駆動回路の出力端子にワード線駆動線および
   デコーダ・トランジスタを介して接続されたワード線
   と、このワード線の電位変化の遅延に相当する時間遅延
   した制御信号を発生する制御信号発生回路とを有するダ
   イナミック型半導体記憶装置において、前記制御信号発
   生回路は、 前記ワード線駆動線からデコーダ・トランジスタの拡散
   層およびワード線までの経路を構成する複数の配線層と
   それぞれ同じ配線層を用いて形成され、それら複数の配
   線層の抵抗値の比に対応して抵抗値の比が設定された複
   数の抵抗が直列接続された第１の抵抗回路と、 前記ワード線駆動線からデコーダ・トランジスタの拡散
   層およびワード線までの経路を構成する複数の配線層と
   それぞれ同じ配線層を用いて形成され、それら複数の配
   線層の抵抗値の比に対応して抵抗値の比が設定された複
   数の抵抗が直列接続されて前記第１の抵抗回路の一端と
   接続された第２の抵抗回路と、 これら第１および第２の抵抗回路の接続点に各抵抗回路
   に対して並列に接続されて時定数回路を構成するキャパ
   シタと、 前記第１および第２の抵抗回路の各他端をそれぞれ電源
   電位および接地電位に接続する充電用トランジスタおよ
   び放電用トランジスタを含み、これら充放電トランジス
   タのゲートが前記ワード線駆動回路の制御信号またはこ
   れと同期した信号により制御されて交互にオン，オフ駆
   動される充放電回路と、 前期第１および第２の抵抗回路の接続点に入力端子が接
   続された出力バッファと、 を有することを特徴とするダイナミック型半導体記憶装
   置。
5. 【請求項５】制御信号により駆動される信号線駆動回路
   と、この駆動回路の出力端子に接続された、第1,第２の
   少なくとも二種の配線層により構成される信号線と、こ
   の信号線での電位変化の遅延に相当する時間遅延した制
   御信号を発生する制御信号発生回路とを有する半導体集
   積回路装置において、前記制御信号発生回路は、 前記第1,第２の配線層と同じ配線層を用いて形成され、
   第1,第２の配線層の抵抗値の比に対応して抵抗値の比が
   設定された第1,第２の抵抗が直列接続された抵抗回路
   と、 この抵抗回路の一方の端子に接続された抵抗回路と共に
   時定数回路を構成するキャパシタと、 前記抵抗回路の二つの端子をそれぞれ電源電位および接
   地電位に接続する充電用トランジスタおよび放電用トラ
   ンジスタを含み、これら充放電トランジスタが前記信号
   線駆動回路の制御信号またはこれと同期した信号により
   制御されて交互にオン，オフ駆動される充放電回路と、 前記抵抗回路とキャパシタの接続点に入力端子が接続さ
   れた出力バッファと、を有することを特徴とする半導体
   集積回路装置。