JPH0370383B2 - - Google Patents
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- JPH0370383B2 JPH0370383B2 JP59018288A JP1828884A JPH0370383B2 JP H0370383 B2 JPH0370383 B2 JP H0370383B2 JP 59018288 A JP59018288 A JP 59018288A JP 1828884 A JP1828884 A JP 1828884A JP H0370383 B2 JPH0370383 B2 JP H0370383B2
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- gate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/0033—Radiation hardening
- H03K19/00338—In field effect transistor circuits
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、MOS型の半導体装置に関するも
ので、特にSOS（Sillicon−On−Sapphire）構造
のMOSトランジスタに係る。 〔発明の技術的背景とその問題点〕 一般に、この種のMOS型半導体装置は、例え
ば第１図ａ〜ｃに示すように構成されている。ａ
図はそのパターン平面図、ｂ図はａ図のＸ−
X′線に沿つた断面構成図、ｃ図はａ図のＹ−
Y′に沿つた断面構成図をそれぞれ示している。
図において、１１は絶縁基板（サフアイア基板）
で、この絶縁基板１１上にはＰ型（あるいはＮ
型）のシリコン島領域１２1，１２2が形成され
る。このシリコン島領域１２1，１２2内には、Ｎ
型（あるいはＰ型）のソース、ドレイン領域１３
１，１３1および１３2，１３2がそれぞれ形成さ
れ、これらソース、ドレイン領域１３1，１３1間
および１３2，１３2間のシリコン島領域１２1，
１２2上には絶縁膜（SiO2膜）１４1，１４2を介
してゲート電極１５1，１５2が形成される。 ところで、この種のMOS型半導体装置におけ
る素子間の分離は、前記第１図に図示したよう
に、通常、素子毎にシリコン島を分離して設ける
ことにより行なつている。しかし、このようなシ
リコン島による素子分離では、ｂ図に破線で囲ん
だ領域Ａ，Ａとして示すように、シリコン島の端
面がテーパを有するため、異なつた電位が印加さ
れるシリコン島１２1，１２2間の最小デイメンジ
ヨンは、現在の最先端技術を以つてしても４〜
3.5μm必要である。このため、パターン面積の縮
小化が困難であつた。また、SOS構造のMOSト
ランジスタは、基板浮遊効果のため、直流特性に
おけるキンク現象、交流特性における逆基板バイ
アス効果および順基板バイアス効果によつてトラ
ンジスタの特性が低下する。これについては、例
えば「H.Hatano et al 、“Floating substrate
in SOS VLSIs”IEEE、IEDM 1981、P359」に
記載されている。 また、前記第１図に示したような構成では、
MOSトランジスタにガンマ線等の放射線が照射
されると、ゲート酸化膜１４1，１４2、に固定正
電荷が蓄積されて表面電位が形成されるため、
MOSトランジスタのしきい値電圧Vthが負方向へ
シフトされチヤネル移動度が低下する。すなわ
ち、Ｐチヤネル型MOSトランジスタの場合、し
きい値電圧は深く（Vthの絶対値は大きく）なり、
Ｎチヤネル型MOSトランジスタのしきい値電圧
Vthは浅く（Vthの絶対値は小さく）なる。これに
ついては、「R.Freeman et al、IE3 Trans.on
Nuclear Science、NS−25、No.６、P1216
（1978）」に詳しく記載されている。また、上述し
た放射線の照射によるしきい値電圧Vthのシフト
量は、ゲート酸化膜厚の２乗から３乗に比例して
増加することが「G.F.Derbenwich et al、IE3
Trans.on Nuclear Science、NS−22、No.６、
P2151（1975）」に記載されている。さらにMOS
トランジスタのゲート電極１５1，１５2の端部は
ｃ図に破線で囲んだ領域Ｂ，Ｂに示すように厚い
フイールド酸化膜上に形成されるため、この領域
Ｂ，Ｂでのしきい値電圧が著しく変化し、Ｎチヤ
ネル型のMOSトランジスタにおいてはゲート電
極端部に、フイールド酸化膜をゲート酸化膜とし
て形成された寄生MOSトランジスタがオン状態
となる。従つて、MOSトランジスタのソース、
ドレイン間にリーク電流が生じて正常なトランジ
スタ動作が妨げられる。 上述した放射線の照射によるしきい値電圧の変
動（素子パラメータの変動）の抑制については、
例えば「G.W.Hughes et al、Solid Statc
Technology P70（1979）」に記載されているよう
に、プロセス温度の低温化等の方法によるものが
進められているが、充分とは言えなかつた。 〔発明の目的〕 この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、素子間分離領
域を縮小して高密度化を図れるとともに、基板浮
遊効果を防止して高性能化を図れ、且つ放射線の
照射によるゲート電極端部の厚い酸化膜部分の寄
生MOSトランジスタのしきい値電圧の低下に起
因するリーク電流を除去して動作の正常化を図れ
耐放射線特性を向上できるすぐれたMOS型半導
体装置を提供することである。 〔発明の概要〕 すなわち、この発明においては、SOS構造の
MOSトランジスタにおける素子分離を、シリコ
ン島による分離によらず、Ｎチヤネル型のMOS
トランジスタにおいては接地線に接続した素子分
離ゲート、Ｐチヤネル型のMOSトランジスタに
おいては正電源線に接続した素子分離ゲートによ
つて行なうことにより素子の高密度化を実現し、
MOSトランジスタのソース、ドレイン拡散の一
部がシリコンとサフアイアとの界面に達しない領
域を設けてこれらの領域を連結し、各チヤネル下
の電位を一括して固定することにより、基板浮遊
効果を防止して高性能化を実現する。さらに、厚
いフイールド酸化膜にMOSトランジスタのゲー
ト電極端部が接しないように、ゲート電極の端部
にゲート酸化膜を設けるとともに、ゲート電極端
部のゲート酸化膜下の半導体領域の不純物濃度の
制御により反転防止を行なつて、ゲート端部に起
因する放射線の照射にまる誤動作を防止するよう
にしたものである。 〔発明の実施例〕 以下、この発明の一実施例について図面を参照
して説明する。第２図ａ〜ｃにおいて、ａ図はパ
ターン平面図、ｂ図はａ図のＸ−X′線に沿つた
断面構成図、ｃ図はａ図Ｙ−Y′線に沿つた断面
構成図をそれぞれ示している。図において、２１
はサフアイア基板で、このサフアイア基板２１上
にはＰ型のシリコン島領域（第１導電型の半導体
領域）２２が形成される。このシリコン島領域２
２の両端部には高濃度のP+型不純物領域２３1，
２３2が形成されるとともに、MOSトランジスタ
２４1，２４2のN+型のソース、ドレイン領域２
５1，２５1および２５2，２５2が形成される。上
記MOSトランジスタ２４1，２４2のソース、ド
レイン領域２５1，２５1間上および２５2，２５2
間上には、ゲート酸化膜２６1，２６2を介してゲ
ート電極２７1，２７2がそれぞれ形成される。ま
た、上記MOSトランジスタ２４1，２４2間のシ
リコン島領域２２上には、ゲート酸化膜２８を介
して素子分離ゲート電極２９が形成され、この素
子分離ゲート電極２９には基準電源（接地線VSS）
が接続される。前記高濃度のP+型不純物領域２
３1，２３2上にはゲート酸化膜２６が延設されて
おり、その端部にフイールド酸化膜３０1，３０2
が形成されている。なお、３１，３２はそれぞれ
高濃度のP+型不純物領域で、これらP+型不純物
領域は接地線VSSに接続されるようにして成る。 このような構成によれば、素子間の分離をシリ
コン島の分離によらず、素子分離ゲート電極２９
によつて行なうようにしたので、高密度化を実現
できる。また、ゲート端部にゲート酸化膜と同じ
膜厚を有する領域を設け、シリコン島領域２２の
側壁部に寄生MOSトランジスタが形成されない
ようにしたので、この寄生MOSトランジスタに
起因する放射線の照射による特性の低下、および
誤動作を防止できる。さらに、MOSトランジス
タ２４1，２４2のソース、ドレイン領域として働
くN+型の不純物領域２５1，２５1および２５2，
２５2の一部領域は、シリコン−サフアイア界面
まで到達しない構造となつており、ゲート下のＰ
型領域を介してMOSトランジスタのチヤネル領
域が連結されている。そして、上記チヤネル領域
を高濃度のP+型不純物領域３２あるいは３１を
介して接地線VSSに接続したので、MOSトランジ
スタ２４1，２４2のチヤネル領域の電位を浮遊状
態にすることはなく、複数のMOSトランジスタ
のチヤネル領域の電位を一括して固定でき、基板
浮遊効果に起因する素子特性の低下を防止でき
る。 第３図は、この発明の他の実施例を示すもの
で、前記第２図におけるソース、ドレイン領域２
５1，２５1あるいは２５2，２５2に代えて、ゲー
ト電極付近の拡散幅より、その周辺部の拡散幅が
広いパターン平面形状を有する不純物拡散領域３
３，３３を設けたものである。 このような構成によれば、ゲート端部における
ソース、ドレイン領域の間隔ΔLが大きくなり、
寄生MOSトランジスタを形成され難くできる。
これによつて、放射線の照射による誤動作を防止
できる。 第４図は、さらにこの発明の他の実施例を示す
もので、前記第２図におけるシリコン島領域（島
状の半導体領域）２２に代えて、MOSトランジ
スタのゲート電極２７形成領域付近の幅より、そ
の周辺部の幅が広いパターン平面形状を有する島
状の半導体領域２２′を形成したものである。こ
のような構成においても前記第３図の場合と同様
な効果が得られる。 なお、上記実施例ではＮチヤネル型のMOSト
ランジスタについて説明したが、Ｐチヤネル型の
MOSトランジスタの場合にも同様であり、この
場合の基準電源は正電位とする。また、Ｎチヤネ
ル型のMOSトランジスタとＰチヤネル型のMOS
トランジスタとが混在するCMOS回路にも適用
可能なのはもちろんである。 〔発明の効果〕 以上説明したようにこの発明によれば、素子分
離領域を縮小して高密度化を図れるとともに、基
板浮遊効果を防止して高性能化を図れ、且つ放射
線の照射によるゲート電極端部の厚い酸化膜部分
の寄生MOSトランジスタのしきい値電圧の低下
に起因するリーク電流を除去して動作の正常化を
図れ耐放射線特性を向上できるすぐれたMOS型
半導体装置が得られる。
ので、特にSOS（Sillicon−On−Sapphire）構造
のMOSトランジスタに係る。 〔発明の技術的背景とその問題点〕 一般に、この種のMOS型半導体装置は、例え
ば第１図ａ〜ｃに示すように構成されている。ａ
図はそのパターン平面図、ｂ図はａ図のＸ−
X′線に沿つた断面構成図、ｃ図はａ図のＹ−
Y′に沿つた断面構成図をそれぞれ示している。
図において、１１は絶縁基板（サフアイア基板）
で、この絶縁基板１１上にはＰ型（あるいはＮ
型）のシリコン島領域１２1，１２2が形成され
る。このシリコン島領域１２1，１２2内には、Ｎ
型（あるいはＰ型）のソース、ドレイン領域１３
１，１３1および１３2，１３2がそれぞれ形成さ
れ、これらソース、ドレイン領域１３1，１３1間
および１３2，１３2間のシリコン島領域１２1，
１２2上には絶縁膜（SiO2膜）１４1，１４2を介
してゲート電極１５1，１５2が形成される。 ところで、この種のMOS型半導体装置におけ
る素子間の分離は、前記第１図に図示したよう
に、通常、素子毎にシリコン島を分離して設ける
ことにより行なつている。しかし、このようなシ
リコン島による素子分離では、ｂ図に破線で囲ん
だ領域Ａ，Ａとして示すように、シリコン島の端
面がテーパを有するため、異なつた電位が印加さ
れるシリコン島１２1，１２2間の最小デイメンジ
ヨンは、現在の最先端技術を以つてしても４〜
3.5μm必要である。このため、パターン面積の縮
小化が困難であつた。また、SOS構造のMOSト
ランジスタは、基板浮遊効果のため、直流特性に
おけるキンク現象、交流特性における逆基板バイ
アス効果および順基板バイアス効果によつてトラ
ンジスタの特性が低下する。これについては、例
えば「H.Hatano et al 、“Floating substrate
in SOS VLSIs”IEEE、IEDM 1981、P359」に
記載されている。 また、前記第１図に示したような構成では、
MOSトランジスタにガンマ線等の放射線が照射
されると、ゲート酸化膜１４1，１４2、に固定正
電荷が蓄積されて表面電位が形成されるため、
MOSトランジスタのしきい値電圧Vthが負方向へ
シフトされチヤネル移動度が低下する。すなわ
ち、Ｐチヤネル型MOSトランジスタの場合、し
きい値電圧は深く（Vthの絶対値は大きく）なり、
Ｎチヤネル型MOSトランジスタのしきい値電圧
Vthは浅く（Vthの絶対値は小さく）なる。これに
ついては、「R.Freeman et al、IE3 Trans.on
Nuclear Science、NS−25、No.６、P1216
（1978）」に詳しく記載されている。また、上述し
た放射線の照射によるしきい値電圧Vthのシフト
量は、ゲート酸化膜厚の２乗から３乗に比例して
増加することが「G.F.Derbenwich et al、IE3
Trans.on Nuclear Science、NS−22、No.６、
P2151（1975）」に記載されている。さらにMOS
トランジスタのゲート電極１５1，１５2の端部は
ｃ図に破線で囲んだ領域Ｂ，Ｂに示すように厚い
フイールド酸化膜上に形成されるため、この領域
Ｂ，Ｂでのしきい値電圧が著しく変化し、Ｎチヤ
ネル型のMOSトランジスタにおいてはゲート電
極端部に、フイールド酸化膜をゲート酸化膜とし
て形成された寄生MOSトランジスタがオン状態
となる。従つて、MOSトランジスタのソース、
ドレイン間にリーク電流が生じて正常なトランジ
スタ動作が妨げられる。 上述した放射線の照射によるしきい値電圧の変
動（素子パラメータの変動）の抑制については、
例えば「G.W.Hughes et al、Solid Statc
Technology P70（1979）」に記載されているよう
に、プロセス温度の低温化等の方法によるものが
進められているが、充分とは言えなかつた。 〔発明の目的〕 この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、素子間分離領
域を縮小して高密度化を図れるとともに、基板浮
遊効果を防止して高性能化を図れ、且つ放射線の
照射によるゲート電極端部の厚い酸化膜部分の寄
生MOSトランジスタのしきい値電圧の低下に起
因するリーク電流を除去して動作の正常化を図れ
耐放射線特性を向上できるすぐれたMOS型半導
体装置を提供することである。 〔発明の概要〕 すなわち、この発明においては、SOS構造の
MOSトランジスタにおける素子分離を、シリコ
ン島による分離によらず、Ｎチヤネル型のMOS
トランジスタにおいては接地線に接続した素子分
離ゲート、Ｐチヤネル型のMOSトランジスタに
おいては正電源線に接続した素子分離ゲートによ
つて行なうことにより素子の高密度化を実現し、
MOSトランジスタのソース、ドレイン拡散の一
部がシリコンとサフアイアとの界面に達しない領
域を設けてこれらの領域を連結し、各チヤネル下
の電位を一括して固定することにより、基板浮遊
効果を防止して高性能化を実現する。さらに、厚
いフイールド酸化膜にMOSトランジスタのゲー
ト電極端部が接しないように、ゲート電極の端部
にゲート酸化膜を設けるとともに、ゲート電極端
部のゲート酸化膜下の半導体領域の不純物濃度の
制御により反転防止を行なつて、ゲート端部に起
因する放射線の照射にまる誤動作を防止するよう
にしたものである。 〔発明の実施例〕 以下、この発明の一実施例について図面を参照
して説明する。第２図ａ〜ｃにおいて、ａ図はパ
ターン平面図、ｂ図はａ図のＸ−X′線に沿つた
断面構成図、ｃ図はａ図Ｙ−Y′線に沿つた断面
構成図をそれぞれ示している。図において、２１
はサフアイア基板で、このサフアイア基板２１上
にはＰ型のシリコン島領域（第１導電型の半導体
領域）２２が形成される。このシリコン島領域２
２の両端部には高濃度のP+型不純物領域２３1，
２３2が形成されるとともに、MOSトランジスタ
２４1，２４2のN+型のソース、ドレイン領域２
５1，２５1および２５2，２５2が形成される。上
記MOSトランジスタ２４1，２４2のソース、ド
レイン領域２５1，２５1間上および２５2，２５2
間上には、ゲート酸化膜２６1，２６2を介してゲ
ート電極２７1，２７2がそれぞれ形成される。ま
た、上記MOSトランジスタ２４1，２４2間のシ
リコン島領域２２上には、ゲート酸化膜２８を介
して素子分離ゲート電極２９が形成され、この素
子分離ゲート電極２９には基準電源（接地線VSS）
が接続される。前記高濃度のP+型不純物領域２
３1，２３2上にはゲート酸化膜２６が延設されて
おり、その端部にフイールド酸化膜３０1，３０2
が形成されている。なお、３１，３２はそれぞれ
高濃度のP+型不純物領域で、これらP+型不純物
領域は接地線VSSに接続されるようにして成る。 このような構成によれば、素子間の分離をシリ
コン島の分離によらず、素子分離ゲート電極２９
によつて行なうようにしたので、高密度化を実現
できる。また、ゲート端部にゲート酸化膜と同じ
膜厚を有する領域を設け、シリコン島領域２２の
側壁部に寄生MOSトランジスタが形成されない
ようにしたので、この寄生MOSトランジスタに
起因する放射線の照射による特性の低下、および
誤動作を防止できる。さらに、MOSトランジス
タ２４1，２４2のソース、ドレイン領域として働
くN+型の不純物領域２５1，２５1および２５2，
２５2の一部領域は、シリコン−サフアイア界面
まで到達しない構造となつており、ゲート下のＰ
型領域を介してMOSトランジスタのチヤネル領
域が連結されている。そして、上記チヤネル領域
を高濃度のP+型不純物領域３２あるいは３１を
介して接地線VSSに接続したので、MOSトランジ
スタ２４1，２４2のチヤネル領域の電位を浮遊状
態にすることはなく、複数のMOSトランジスタ
のチヤネル領域の電位を一括して固定でき、基板
浮遊効果に起因する素子特性の低下を防止でき
る。 第３図は、この発明の他の実施例を示すもの
で、前記第２図におけるソース、ドレイン領域２
５1，２５1あるいは２５2，２５2に代えて、ゲー
ト電極付近の拡散幅より、その周辺部の拡散幅が
広いパターン平面形状を有する不純物拡散領域３
３，３３を設けたものである。 このような構成によれば、ゲート端部における
ソース、ドレイン領域の間隔ΔLが大きくなり、
寄生MOSトランジスタを形成され難くできる。
これによつて、放射線の照射による誤動作を防止
できる。 第４図は、さらにこの発明の他の実施例を示す
もので、前記第２図におけるシリコン島領域（島
状の半導体領域）２２に代えて、MOSトランジ
スタのゲート電極２７形成領域付近の幅より、そ
の周辺部の幅が広いパターン平面形状を有する島
状の半導体領域２２′を形成したものである。こ
のような構成においても前記第３図の場合と同様
な効果が得られる。 なお、上記実施例ではＮチヤネル型のMOSト
ランジスタについて説明したが、Ｐチヤネル型の
MOSトランジスタの場合にも同様であり、この
場合の基準電源は正電位とする。また、Ｎチヤネ
ル型のMOSトランジスタとＰチヤネル型のMOS
トランジスタとが混在するCMOS回路にも適用
可能なのはもちろんである。 〔発明の効果〕 以上説明したようにこの発明によれば、素子分
離領域を縮小して高密度化を図れるとともに、基
板浮遊効果を防止して高性能化を図れ、且つ放射
線の照射によるゲート電極端部の厚い酸化膜部分
の寄生MOSトランジスタのしきい値電圧の低下
に起因するリーク電流を除去して動作の正常化を
図れ耐放射線特性を向上できるすぐれたMOS型
半導体装置が得られる。
第１図は従来のMOS型半導体装置を説明する
ための図、第２図はこの発明の一実施例に係る
MOS型半導体装置を説明するための図、第３図
および第４図はそれぞれこの発明の他の実施例を
説明するための図である。 ２１…サフアイア基板（絶縁基板）、２２…シ
リコン島領域（島状の半導体領域）、２４1，２４
２…MOSトランジスタ、２５1，２５1，２５2，２
５2…ソース、ドレイン領域、２６1，２６2…ゲ
ート絶縁膜、２７1，２７2…ゲート電極、２８…
絶縁膜、２９…素子分離ゲート電極。
ための図、第２図はこの発明の一実施例に係る
MOS型半導体装置を説明するための図、第３図
および第４図はそれぞれこの発明の他の実施例を
説明するための図である。 ２１…サフアイア基板（絶縁基板）、２２…シ
リコン島領域（島状の半導体領域）、２４1，２４
２…MOSトランジスタ、２５1，２５1，２５2，２
５2…ソース、ドレイン領域、２６1，２６2…ゲ
ート絶縁膜、２７1，２７2…ゲート電極、２８…
絶縁膜、２９…素子分離ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に形成された島状の第１導電型半
導体領域と、この半導体領域内に形成される第２
導電形のソース、ドレイン領域、これらソース、
ドレイン領域間の上記半導体領域上に絶縁膜を介
して形成されるゲート電極とをそれぞれ備えた複
数のMOSトランジスタと、上記複数のMOSトラ
ンジスタ間の上記半導体領域上に絶縁膜を介して
配設され基準電源に接続される素子分離ゲートと
を具備し、且つ前記トランジスタは、ゲート幅方
向のゲート端部にゲート絶縁膜と等しい膜厚を有
する絶縁膜を備えることにより、ゲート端部にお
いて前記ソース、ドレイン領域とフイールド絶縁
膜が接しない構造を有することを特徴とする
MOS型半導体装置。 ２ 前記第２導電型のソース、ドレイン領域は、
少なくともその一部が前記絶縁基板まで到達する
ことなく拡散形成され、前記複数のMOSトラン
ジスタのゲート電極下および素子分離ゲート下の
チヤネル領域が前記第１導電型半導体領域を介し
て連結され、この第１導電型半導体領域に基準電
源が接続されて成ることを特徴とする特許請求の
範囲第１項に記載のMOS型半導体装置。 ３ 前記MOSトランジスタのソース、ドレイン
領域はそれぞれ、ゲート電極付近の拡散幅より、
その周辺部の拡散幅が広いパターン平面形状を有
する如く構成したことを特徴とする特許請求の範
囲第１項に記載のMOS型半導体装置。 ４ 前記島状の第１導電型半導体領域は、前記
MOSトランジスタのゲート電極形成領域の幅よ
り、その周辺部の幅が広いパターン平面形状を有
する如く構成したことを特徴とする特許請求の範
囲第１項に記載のMOS型半導体装置。 ５ 前記MOSトランジスタのゲート端部におけ
るゲート絶縁膜下の第１導電型半導体領域に第１
導電型で高濃度の反転防止領域を設けたことを特
徴とする特許請求の範囲第３項あるいは第４項い
ずれか１つの項記載のMOS型半導体装置。 ６ 前記第１導電型はＰ型、第２導電型はＮ型で
あり、前記基準電源は接地電位であることを特徴
とする特許請求の範囲第１項ないし第５項いずれ
か１つの項記載のMOS型半導体装置。 ７ 前記第１導電型はＮ型、第２導電型はＰ型で
あり、前記基準電源は正電位であることを特徴と
する特許請求の範囲第１項ないし第５項いずれか
１つの項記載のMOS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018288A JPS60163453A (ja) | 1984-02-06 | 1984-02-06 | Ｍｏｓ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018288A JPS60163453A (ja) | 1984-02-06 | 1984-02-06 | Ｍｏｓ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60163453A JPS60163453A (ja) | 1985-08-26 |
| JPH0370383B2 true JPH0370383B2 (ja) | 1991-11-07 |
Family
ID=11967435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59018288A Granted JPS60163453A (ja) | 1984-02-06 | 1984-02-06 | Ｍｏｓ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60163453A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2874583B2 (ja) * | 1995-02-10 | 1999-03-24 | 日本電気株式会社 | 半導体装置の入力保護回路 |
-
1984
- 1984-02-06 JP JP59018288A patent/JPS60163453A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60163453A (ja) | 1985-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |