JPH02186716A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH02186716A JPH02186716A JP1006318A JP631889A JPH02186716A JP H02186716 A JPH02186716 A JP H02186716A JP 1006318 A JP1006318 A JP 1006318A JP 631889 A JP631889 A JP 631889A JP H02186716 A JPH02186716 A JP H02186716A
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- JP
- Japan
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- transistor
- gate
- input signal
- gate voltage
- output
- Prior art date
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- 230000001052 transient effect Effects 0.000 claims description 5
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特に半導体メモリやマイクロ
コンピュータに内蔵されるＣＭＯ３型の出力回路に関す
る。
コンピュータに内蔵されるＣＭＯ３型の出力回路に関す
る。
従来、この種の出力回路は第４母に示すような回路構成
を取るものが一般的である。
を取るものが一般的である。
この出力回路は、第１の電源端子である接地端子と出力
端子Ｔｏとの間に接続され、ゲートに第１の入力信号Ｖ
ＩＡを入力するＮ型の第１のトランジスタＱ１と、第２
の電源端子（電源電圧ＶＤＤ）と出力端子Ｔｏとの間に
接続され、ゲートに第２の入力信号ＶＩＢを入力するｐ
型の第２のトランジスタＱ２と、２つのインバータ１１
．Ｉ２、ＮＡＮＤゲートＧ１、及びＮＯＲゲートＧ２を
備え出力制御信号ＯＥ、ＯＢに応じて入力信号■１を第
１及び第２の入力信号ＶＩＡ、ＶＩＢに変換する出力制
御回路１とを有する構成となっている。
端子Ｔｏとの間に接続され、ゲートに第１の入力信号Ｖ
ＩＡを入力するＮ型の第１のトランジスタＱ１と、第２
の電源端子（電源電圧ＶＤＤ）と出力端子Ｔｏとの間に
接続され、ゲートに第２の入力信号ＶＩＢを入力するｐ
型の第２のトランジスタＱ２と、２つのインバータ１１
．Ｉ２、ＮＡＮＤゲートＧ１、及びＮＯＲゲートＧ２を
備え出力制御信号ＯＥ、ＯＢに応じて入力信号■１を第
１及び第２の入力信号ＶＩＡ、ＶＩＢに変換する出力制
御回路１とを有する構成となっている。
この出力回路においては、出力制御信号ＯＥが高レベル
（σＩが低レベル）のとき、入力信号■１の反転信号を
出力し、出力制御信号ＯＥが低レベル（ＯＥが高レベル
）のとき、高出力インピーダンスとなる。
（σＩが低レベル）のとき、入力信号■１の反転信号を
出力し、出力制御信号ＯＥが低レベル（ＯＥが高レベル
）のとき、高出力インピーダンスとなる。
上述した従来の出力回路は、出力制御回路１により変換
された第１及び第２の入力信号ＶＩＡＩＶＩＢを直接第
１及び第２のトランジスタＱ１Ｑ２のゲートに印加する
構成となっているので、入力信号Ｖ１が高レベルから低
レベルへ変化する過度時に、トランジスタＱ２が急激に
オンとなるために、容量性負荷の場合、負荷容量を充電
する電流の変化と電源配線のインダクタンスにより電源
配線の電位が変動しその結果、集積化された内部回路に
誤動作が発生するという欠点がある。
された第１及び第２の入力信号ＶＩＡＩＶＩＢを直接第
１及び第２のトランジスタＱ１Ｑ２のゲートに印加する
構成となっているので、入力信号Ｖ１が高レベルから低
レベルへ変化する過度時に、トランジスタＱ２が急激に
オンとなるために、容量性負荷の場合、負荷容量を充電
する電流の変化と電源配線のインダクタンスにより電源
配線の電位が変動しその結果、集積化された内部回路に
誤動作が発生するという欠点がある。
本発明の目的は、入力信号の過渡時における負荷電流の
変化を抑制し、内部回路の誤動作を防止することができ
る出力回路を提供することにある。
変化を抑制し、内部回路の誤動作を防止することができ
る出力回路を提供することにある。
本発明の出力回路は、第１の電源端子と出力端子との間
に接続されゲートに第１の入力信号を入力する一導電型
の第１のトランジスタと、第２の電源端子と前記出力端
子との間に接続された逆導電型の第２のトランジスタと
、この第２のトランジスタのゲートと接続しゲートに印
加される電圧に応じて第２の入力信号の過渡時の変化を
緩和して前記第２のトランジスタのゲートに伝達する第
３のトランジスタと、この第３のトランジスタのゲート
に印加される電圧を制御するゲート電圧制御回路とを有
している。
に接続されゲートに第１の入力信号を入力する一導電型
の第１のトランジスタと、第２の電源端子と前記出力端
子との間に接続された逆導電型の第２のトランジスタと
、この第２のトランジスタのゲートと接続しゲートに印
加される電圧に応じて第２の入力信号の過渡時の変化を
緩和して前記第２のトランジスタのゲートに伝達する第
３のトランジスタと、この第３のトランジスタのゲート
に印加される電圧を制御するゲート電圧制御回路とを有
している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第１の電源端子である接地端子と出力端
子Ｔｏとの間に接続されゲートに第１の入力信号ＶＩＡ
を入力するＮ型の第１のトランジスタＱ１と、第２の電
源端子（電源電圧ＶＤＤ）と出力端子Ｔ。どの間に接続
されたｐ型の第２のトランジスタＱ２と、２つのインバ
ータ１．、Ｉ２、ＮＡＮＤゲートＧ１、及びＮＯＲゲー
トＧ２を備え出力制御信号ＯＥ、ＯＥに応じて入力信号
■１を第１及び第２の入力信号■■よ、ＶＩＢに変換す
る出力制御回路１と、第２のトランジスタＱ２のゲート
と出力制御回路１の第２の入力信号ＶＩＢの出力端との
間に接続されゲートに印加される電圧■２に応じて第２
の入力信号Ｖ１Ｂの過渡時の変化を緩和して第２のトラ
ンジスタＱ２のゲートに伝達するｐ型デイプレッション
トランジスタの第３のトランジスタＱ３と、入力端を出
力端子１゛ｏに接続し出力端を第３のトランジスタＱ３
のゲートに接続するインバータＩ３を備え出力信号ＶＯ
により第３のトランジスタＱ３のゲートに印加される電
圧■２を制御するゲート電圧制御回路２とを有する構成
となっている。
子Ｔｏとの間に接続されゲートに第１の入力信号ＶＩＡ
を入力するＮ型の第１のトランジスタＱ１と、第２の電
源端子（電源電圧ＶＤＤ）と出力端子Ｔ。どの間に接続
されたｐ型の第２のトランジスタＱ２と、２つのインバ
ータ１．、Ｉ２、ＮＡＮＤゲートＧ１、及びＮＯＲゲー
トＧ２を備え出力制御信号ＯＥ、ＯＥに応じて入力信号
■１を第１及び第２の入力信号■■よ、ＶＩＢに変換す
る出力制御回路１と、第２のトランジスタＱ２のゲート
と出力制御回路１の第２の入力信号ＶＩＢの出力端との
間に接続されゲートに印加される電圧■２に応じて第２
の入力信号Ｖ１Ｂの過渡時の変化を緩和して第２のトラ
ンジスタＱ２のゲートに伝達するｐ型デイプレッション
トランジスタの第３のトランジスタＱ３と、入力端を出
力端子１゛ｏに接続し出力端を第３のトランジスタＱ３
のゲートに接続するインバータＩ３を備え出力信号ＶＯ
により第３のトランジスタＱ３のゲートに印加される電
圧■２を制御するゲート電圧制御回路２とを有する構成
となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作及び効果を説明するための各
部信号の波形を従来例と比較して示した波形図である。
部信号の波形を従来例と比較して示した波形図である。
出力制御信号ＯＥ、σＴはそれぞれ高しベ／Ｊ及び低レ
ベルとなっていて、入力信号ＶＩの反転信号が出力され
る状態とする。
ベルとなっていて、入力信号ＶＩの反転信号が出力され
る状態とする。
今、入力信号■１が高レベルから低レベルに変化すると
、第１の入力信号ＶＩＡは低レベルから高レベルへ、第
２の入力信号ＶＩＢは高レベルから低レベルへと変化す
る。
、第１の入力信号ＶＩＡは低レベルから高レベルへ、第
２の入力信号ＶＩＢは高レベルから低レベルへと変化す
る。
このとき、出力信号■ｏは最初低レベルでありトランジ
スタＱ３のゲート電圧■２は高レベルであるが、このト
ランジスタＱ３はｐ型デイプレッションであるためトラ
ンジスタＱ２のゲート電圧ＶｌはトランジスタＱ３のゲ
ート電圧■２よりトランジスタＱ３のしきい値電圧Ｖ。
スタＱ３のゲート電圧■２は高レベルであるが、このト
ランジスタＱ３はｐ型デイプレッションであるためトラ
ンジスタＱ２のゲート電圧ＶｌはトランジスタＱ３のゲ
ート電圧■２よりトランジスタＱ３のしきい値電圧Ｖ。
たけ低い電圧となり、トランジスタＱ２が導通しはじめ
出力信号■。の電圧は徐々に高くなる。この領域ではト
ランジスタＱ２のコンダクタンスｇｍは小さく従ってト
ランジスタＱ２に流れる電流ｉｏの急激な変化が抑制さ
れる。
出力信号■。の電圧は徐々に高くなる。この領域ではト
ランジスタＱ２のコンダクタンスｇｍは小さく従ってト
ランジスタＱ２に流れる電流ｉｏの急激な変化が抑制さ
れる。
出力信号■。の電圧が高くなると、インバータ■３が出
力信号■ｏの電圧が高くなったことを検知し、トランジ
スタＱ３のゲート電圧■２を低しベルにする。この結果
トランジスタＱ３のオン抵抗は低下しトランジスタＱ２
のゲート電圧■１を低レベルにし、トランジスタＱ２の
コンダクタンスｇｍを大きくするので出力信号Ｖｏは高
レベルへと加速される。
力信号■ｏの電圧が高くなったことを検知し、トランジ
スタＱ３のゲート電圧■２を低しベルにする。この結果
トランジスタＱ３のオン抵抗は低下しトランジスタＱ２
のゲート電圧■１を低レベルにし、トランジスタＱ２の
コンダクタンスｇｍを大きくするので出力信号Ｖｏは高
レベルへと加速される。
このように、トランジスタＱ２は、導通開始直後は低利
得領域で動作し、その後は出力信号ＶＯの帰還をうけて
高利得領域へと移行し、入力信号Ｖ１の過渡時における
トランジスタＱ２に流れる電流ｉ。の変化を抑制する。
得領域で動作し、その後は出力信号ＶＯの帰還をうけて
高利得領域へと移行し、入力信号Ｖ１の過渡時における
トランジスタＱ２に流れる電流ｉ。の変化を抑制する。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、ゲート電圧制御回路２＾をｐ型のトラン
ジスタＱ４．Ｑ５と抵抗Ｒ１とを含む構成とし、出力制
御信号ＯＥによりゲート電圧制御回路２Ａの活性化、非
活性化の制御ができるようにしたものであり、入力信号
Ｖ、の過渡時におけるトランジスタＱ２に流れる電流ｉ
ｏの変化を抑制する動作及び効果は第１の実施例と同様
である。
ジスタＱ４．Ｑ５と抵抗Ｒ１とを含む構成とし、出力制
御信号ＯＥによりゲート電圧制御回路２Ａの活性化、非
活性化の制御ができるようにしたものであり、入力信号
Ｖ、の過渡時におけるトランジスタＱ２に流れる電流ｉ
ｏの変化を抑制する動作及び効果は第１の実施例と同様
である。
以上説明したように本発明は、ゲート電圧制御回路と、
このゲート電圧制御回路の出力電圧をゲートに印加する
トランジスタとにより、入力信号の過渡時の変化を緩和
して出力端子と接続する出力段のトランジスタのゲート
に伝達する構成とすることにより、入力信号の過渡時に
おける出力段のトランジスタに流れる電流の変化を抑制
することができるので、電源電圧の変動を抑えることが
でき、内部回路の誤動作を防止することができる効果が
ある。
このゲート電圧制御回路の出力電圧をゲートに印加する
トランジスタとにより、入力信号の過渡時の変化を緩和
して出力端子と接続する出力段のトランジスタのゲート
に伝達する構成とすることにより、入力信号の過渡時に
おける出力段のトランジスタに流れる電流の変化を抑制
することができるので、電源電圧の変動を抑えることが
でき、内部回路の誤動作を防止することができる効果が
ある。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の動作、効果を説明するための
各部信号の波形を従来例と比較して示した波形図、第３
図は本発明の第２の実施例を示す回路図、第４図は従来
の出力回路の一例を示す回路図である。 １・・・出力制御回路、２，２Ａ・・・ゲート電圧制御
回路、Ｇ、・ＮＡＮＤゲート、Ｇ２．、、ＮＯＲゲート
、■１〜■３・・・インバータ、Ｑ１〜Ｑ５・・・トラ
ンジスタ、Ｒ，・・・抵抗。
す回路図及びこの実施例の動作、効果を説明するための
各部信号の波形を従来例と比較して示した波形図、第３
図は本発明の第２の実施例を示す回路図、第４図は従来
の出力回路の一例を示す回路図である。 １・・・出力制御回路、２，２Ａ・・・ゲート電圧制御
回路、Ｇ、・ＮＡＮＤゲート、Ｇ２．、、ＮＯＲゲート
、■１〜■３・・・インバータ、Ｑ１〜Ｑ５・・・トラ
ンジスタ、Ｒ，・・・抵抗。
Claims (1)
- 第１の電源端子と出力端子との間に接続されゲートに第
１の入力信号を入力する一導電型の第１のトランジスタ
と、第２の電源端子と前記出力端子との間に接続された
逆導電型の第２のトランジスタと、この第２のトランジ
スタのゲートと接続しゲートに印加される電圧に応じて
第２の入力信号の過渡時の変化を緩和して前記第２のト
ランジスタのゲートに伝達する第３のトランジスタと、
この第３のトランジスタのゲートに印加される電圧を制
御するゲート電圧制御回路とを有することを特徴とする
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006318A JP2745619B2 (ja) | 1989-01-13 | 1989-01-13 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006318A JP2745619B2 (ja) | 1989-01-13 | 1989-01-13 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186716A true JPH02186716A (ja) | 1990-07-23 |
| JP2745619B2 JP2745619B2 (ja) | 1998-04-28 |
Family
ID=11635019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006318A Expired - Lifetime JP2745619B2 (ja) | 1989-01-13 | 1989-01-13 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745619B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0625273A1 (en) * | 1992-11-05 | 1994-11-23 | Xilinx, Inc. | Load programmable output buffer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212867A (ja) * | 1988-06-29 | 1990-01-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1989
- 1989-01-13 JP JP1006318A patent/JP2745619B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212867A (ja) * | 1988-06-29 | 1990-01-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0625273A1 (en) * | 1992-11-05 | 1994-11-23 | Xilinx, Inc. | Load programmable output buffer |
| EP0625273A4 (en) * | 1992-11-05 | 1997-04-16 | Xilinx Inc | Load programmable output buffer. |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2745619B2 (ja) | 1998-04-28 |
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