CN110389717A - 存储装置及其操作方法 - Google Patents

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Abstract

本发明可提供一种存储装置及操作该存储装置的方法。存储装置可包括：存储器装置，包括多个存储块；以及存储器控制器，基于与待被提供至存储器装置的写入数据的大小相关的信息，控制存储器装置以对多个存储块中的至少一个空闲块执行后台擦除操作。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求于2018年4月17日提交的申请号为10-2018-0044375的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置。特别地，实施例涉及一种存储装置及操作该存储装置的方法。
背景技术
通常，存储装置是在诸如计算机、智能手机、平板电脑或智能平板的主机装置的控制下存储数据的装置。根据被提供以存储数据的装置的类型，存储装置的示例可被分类为诸如硬盘驱动器(HDD)的装置，其将数据存储在磁盘中，以及诸如固态驱动器(SSD)或存储卡的装置，其将数据存储在半导体存储器，诸如非易失性存储器中。
存储装置可包括存储数据的存储器装置以及被配置成将数据存储在存储器装置中的存储器控制器。存储器装置可被分类为易失性存储器和非易失性存储器。非易失性存储器的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)等。
发明内容
本公开的各个实施例涉及一种存储装置以及操作存储装置的方法，该存储装置包括被配置为控制后台擦除操作的存储器控制器。
本公开的实施例可提供一种存储装置，包括：存储器装置，包括多个存储块；以及存储器控制器，基于与待被提供至存储器装置的写入数据的大小相关的信息，控制存储器装置以对多个存储块中的至少一个空闲块执行后台擦除操作。
本公开的实施例可提供一种操作存储器控制器的方法，该存储器控制器控制包括多个存储块的存储器装置，该方法包括：获得与待被提供至存储器装置的写入数据的大小相关的信息；并且基于与写入数据的大小相关的信息，指示存储器装置对多个存储块中的至少一个空闲块执行后台擦除操作。
本公开的实施例可提供一种存储器系统，包括：存储器装置，包括多个存储块；以及控制器，当存储在存储块中的数据的累积大小变得大于单个存储块的存储容量时，控制存储器装置在存储器装置处于空闲时，对存储块之中的一个或多个存储无效数据的存储块执行后台擦除操作。
附图说明
图1是示出根据本公开的实施例的存储装置的框图。
图2是示出图1的存储器装置的引脚配置的示图。
图3是描述根据本公开的实施例的在编程操作期间存储器装置的输入/输出操作和单元操作的示图。
图4是描述根据本公开的实施例的后台擦除操作的示图。
图5是示出根据本公开的实施例的存储器控制器的配置的框图。
图6是描述根据本公开的实施例的操作存储器控制器的方法的流程图。
图7是示出图1的存储器装置的配置的示图。
图8是示出图7的存储器单元阵列的实施例的示图。
图9是示出根据本公开的实施例的图3的存储块BLK1至BLKz中的任意一个存储块BLKa的电路图。
图10是示出根据本公开的实施例的图3的存储块BLK1至BLKz中的任意一个存储块BLKb的电路图。
图11是示出根据本公开的实施例的图1的存储器控制器的示例的示图。
图12是示出应用了根据本公开的实施例的存储装置的存储卡系统的框图。
图13是示出应用了根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。
图14是示出应用了根据本公开的实施例的存储装置的用户系统的框图。
具体实施方式
现在将参照附图在下文中更全面地描述示例性实施例；然而，其可以不同的形式来实现，并且不应被解释为限于在此阐述的实施例。相反地，提供这些实施例以使本公开将是彻底且完整的，并且将示例性实施例的范围全面地传达给本领域的技术人员。注意的是，对“实施例”的参考不一定意味着仅针对一个实施例，并且对“实施例”的不同参考不一定针对相同的实施例。
在附图中，为了说明清楚，可放大附图的尺寸。将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
在下文中，将参照附图描述实施例。在本文中参考横截面图来描述实施例，其中横截面图为实施例(和中间结构)的示意图。这样，将预期到由于例如制造技术和/或容差而导致的图示形状的变化。因此，实施例不应被解释为限于在本文中所示的区域的特定形状，而是可包括由例如制造而引起的形状偏差。在附图中，为清楚起见，可以夸大层和区域的长度和大小。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”的术语可用于描述各个部件，但其不应限制各个部件。这些术语仅用于区分部件与其它部件的目的。例如，在不脱离本公开的实质和范围的情况下，第一部件可被称为第二部件，并且第二部件可被称为第一部件，等等。此外，“和/或”可包括所提及的部件中的任意一个或其组合。
此外，除非具体提到是单数或复数，否则单数形式可包括复数形式，反之亦然。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示可存在或添加一个或多个部件、步骤、操作和元件。
此外，除非另有定义，否则本说明书中使用的包括技术和科学术语的所有术语具有与相关领域的技术人员通常理解的含义相同的含义。通常使用的字典中定义的术语应被解释为具有与在相关技术的语境下解释的含义相同的含义，并且除非在本说明书中另有明确定义，否则不应被解释为具有理想化或过于正式的含义。
还应注意的是，在本说明书中，“连接/联接”不仅指一个部件直接地联接另一部件，而且还指一个部件通过中间部件间接地联接另一部件。另一方面，“直接连接/直接联接”指一个部件直接地联接另一部件而没有中间部件。
图1是示出根据本公开的实施例的存储装置50的框图。
参照图1，存储装置50可包括存储器装置100和存储器控制器200。
存储装置50可以是在主机400的控制下存储数据的装置。作为示例而非限制，主机400可包括诸如蜂窝电话、智能手机、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统的装置。
根据主机接口，存储装置50可由各种类型的存储装置中的任意一种来配置，其中主机接口是与主机400的通信系统。例如，数据存储装置50可由诸如以下的各种类型的存储装置中的任意一种来配置：SSD，MMC、eMMC、RS-MMC或微型-MMC型多媒体卡，SD、迷你-SD、微型-SD型安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-e或PCIe)型存储装置，紧凑型闪存(CF)卡，智能媒体卡以及记忆棒。
存储装置50可以各种封装类型中的任意一种的形式来制造。例如，存储装置50可以诸如以下的各种封装类型中的任意一种的形式来制造：堆叠封装(POP)类型、系统级封装(SIP)类型、片上系统(SOC)类型、多芯片封装(MCP)类型、板上芯片(COB)类型、晶圆级制造封装(WFP)类型以及晶圆级堆叠封装(WSP)类型。
存储器装置100可存储数据于其内。存储器装置100可在存储器控制器200的控制下操作。存储器装置100可包括存储器单元阵列，该存储器单元阵列包括在其中存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。每一个存储块可包括多个存储器单元。每一个存储块可包括多个页面。在实施例中，每一个页面可以是将数据存储在存储器装置100中或从存储器装置100读取存储的数据的单位。存储块可以是擦除数据的单位。
根据有效数据是否被存储在存储块中，可将存储块分类为空闲块或数据块。
空闲块可以是未存储数据的空块或存储无效数据的存储块。数据块可以是存储有效数据的块。
在实施例中，空闲块可用于存储数据。在数据被存储在空闲块中之前，可对空闲块执行擦除操作以擦除所存储的无效数据。
在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器装置、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。在本说明书中，为便于说明，假设存储器装置100是NAND闪速存储器。
在实施例中，存储器装置100可被实现为二维或三维阵列结构。本公开不仅可应用于其中电荷存储层由导电浮栅(FG)形成的闪速存储器，而且还可应用于其中电荷存储层由绝缘层形成的电荷撷取闪速(CTF)存储器。
存储器装置100可从存储器控制器200接收命令和地址，并且访问存储器单元阵列中的由地址选择的区域。换言之，存储器装置100可对由地址选择的区域执行与命令相对应的操作。例如，存储器装置100可执行写入(编程)操作、读取操作和擦除操作。在编程操作期间，存储器装置100可将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可从由地址选择的区域擦除数据。
存储器控制器200可响应于主机400的请求来控制存储器装置100的操作，或者不考虑主机400的请求而控制存储器装置100的操作。
例如，存储器控制器200可控制存储器装置100，以响应于来自主机400的请求执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可向存储器装置100提供编程命令、物理地址和数据。在读取操作期间，存储器控制器200可向存储器装置100提供读取命令和物理地址。在擦除操作期间，存储器控制器200可向存储器装置100提供擦除命令和物理地址。
在实施例中，存储器控制器200可在没有来自主机400的请求的情况下自主地生成编程命令、地址和数据，并且将编程命令、地址和数据传输到存储器装置100。例如，存储器控制器200可向存储器装置100提供命令、地址和数据以便执行用于损耗均衡的编程操作或用于垃圾收集的编程操作。
存储器控制器200可运行固件(FW)以控制存储器装置100。当存储器装置100为闪速存储器装置时，存储器控制器200可管理诸如闪存转换层(FTL)的固件，以控制主机400和存储器装置100之间的通信。详细地，存储器控制器200可将来自主机400的请求中包括的逻辑地址转换成物理地址。
在本公开的实施例中，存储器控制器200可包括后台擦除操作处理器210。在实施例中，存储器装置100可在存储器控制器200的控制下执行后台擦除操作。例如，存储器装置100可从存储器控制器200接收后台擦除命令和地址。存储器装置100可对与地址相对应的存储块执行后台擦除操作。与后台擦除命令一起提供至存储器装置100的地址可以是与包括在存储器装置100中的空闲块之中的任意一个空闲块相对应的地址。
可在存储器装置100处于空闲状态时执行后台擦除操作。空闲状态可以是存储器装置100不执行操作的状态。在实施例中，在存储器装置100接收正常操作命令之后，可执行后台擦除操作直到表示已经完成传输与正常操作命令相关的数据和地址的确认命令被输入。
在实施例中，正常操作命令可以是表示编程操作、读取操作和擦除操作中的任意一个操作的命令。例如，正常操作命令可以是编程命令、读取命令和擦除命令中的任意一个。
在本公开的实施例中，当待存储在存储器装置100中的数据的大小超过包括在存储器装置100中的存储块的大小时，存储器控制器200可向存储器装置100提供后台擦除命令，该后台擦除命令指示存储器装置100对包括在存储器装置100中的至少一个或多个空闲块执行后台擦除操作。
在存储器装置100处于空闲状态时，存储器装置100可响应于后台擦除命令来对空闲块执行擦除操作。在存储器装置100执行后台擦除操作时，存储器控制器200可向存储器装置100提供指示待执行的正常操作的命令(CMD)、地址(ADD)和数据(DATA)。
如果在存储器装置100执行后台擦除操作的同时输入了正常操作命令，则存储器装置100可执行后台擦除操作直到与正常操作命令相对应的确认命令被输入。如果输入了确认命令，则存储器装置100可暂停后台擦除操作。在实施例中，当存储器装置100暂停后台擦除操作时，存储器装置100可存储后台擦除状态信息。存储器装置100可包括寄存器(未示出)以存储后台擦除状态信息。后台擦除状态信息可表示被暂停的后台擦除操作已经进行的程度。例如，后台擦除状态信息可表示当存储器装置100暂停后台擦除操作时的已施加擦除电压脉冲的次数、已执行擦除循环的次数、所施加的擦除电压脉冲的电压电平以及擦除验证结果中的至少任意一个。
在完成执行正常操作命令之前，存储器装置100可保持后台擦除操作被暂停。如果完成了正常操作命令的执行，则存储器装置100可基于存储的后台擦除状态信息来恢复暂停的后台擦除操作。例如，基于已施加擦除电压脉冲的次数、已执行擦除循环的次数、所施加的擦除电压脉冲的电压电平以及擦除验证结果中的至少任意一个，存储器装置100可恢复暂停的后台擦除操作，而非从头开始执行后台擦除操作。
存储器控制器200可包括缓冲存储器(未示出)。在实施例中，存储器控制器200可控制主机400和缓冲存储器之间的数据交换。可选地，存储器控制器200可将用于控制存储器装置100的系统数据临时存储到缓冲存储器。例如，存储器控制器200可将从主机400输入的数据临时存储在缓冲存储器中，然后将临时存储在缓冲存储器中的数据传输到存储器装置100。
在各个实施例中，缓冲存储器可用作存储器控制器200的工作存储器或高速缓冲存储器。缓冲存储器可存储待由存储器控制器200运行的代码或命令。可选地，缓冲存储器可存储待由存储器控制器200处理的数据。此外，缓冲存储器可存储表示逻辑地址和物理地址之间的映射关系的逻辑-物理地址映射表。作为示例而非限制，缓冲存储器装置可使用SRAM或DRAM来实现，其中DRAM诸如：双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM)。在各个实施例中，缓冲存储器可作为DRAM或SRAM而被包括在存储装置50中，而非被包括在存储器控制器200中。
在实施例中，存储器控制器200可控制至少两个存储器装置100。在这种情况下，存储器控制器200可以交织方式来控制存储器装置100，以便增强操作性能。
主机400可使用诸如以下的各种通信方法中的至少一种来与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及低负载DIMM(LRDIMM)通信方法。
根据主机接口，存储装置50可由各种类型的存储装置中的任意一种来配置，其中主机接口是与主机400的通信系统。例如，存储装置50可由诸如以下的各种类型的存储装置中的任意一种来配置：SSD，MMC、eMMC、RS-MMC或微型-MMC型多媒体卡，SD、迷你-SD、微型-SD型安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-e或PCIe)型存储装置，紧凑型闪存(CF)卡，智能媒体卡以及记忆棒。
存储装置50可以各种封装类型中的任意一种的形式来制造。例如，存储装置50可以诸如以下的各种封装类型中的任意一种的形式来制造：堆叠封装(POP)类型、系统级封装(SIP)类型、片上系统(SOC)类型、多芯片封装(MCP)类型、板上芯片(COB)类型、晶圆级制造封装(WFP)类型以及晶圆级堆叠封装(WSP)类型。
图2是描述输入到图1的存储器装置100或从图1的存储器装置100输出的信号的示图。
参照图2，存储器装置100可通过多个输入/输出线与外部控制器通信。例如，存储器装置100可通过数据输入/输出线IO0至IO7和控制信号线与外部控制器通信，其中控制信号线包括芯片使能线CE#、写入使能线WE#、读取使能线RE#、地址锁存使能线ALE、命令锁存使能线CLE、写入禁止线WP#、以及就绪/忙碌线R/B#。
存储器装置100可通过芯片使能线CE#从外部控制器接收芯片使能信号。存储器装置100可通过写入使能线WE#从外部控制器接收写入使能信号。存储器装置100可通过读取使能线RE#从外部控制器接收读取使能信号。存储器装置100可通过地址锁存使能线ALE从外部控制器接收地址锁存使能信号。存储器装置100可通过命令锁存使能线CLE从外部控制器接收命令锁存使能信号。存储器装置100可通过写入禁止线WP#从外部控制器接收写入禁止信号。
在实施例中，存储器装置100可通过就绪/忙碌线R/B#向存储器控制器200输出表示存储器装置100是处于就绪状态还是忙碌状态的就绪/忙碌信号。
芯片使能信号可以是用于选择存储器装置100的控制信号。如果芯片使能信号处于“高”状态且存储器装置100对应于“就绪”状态，则存储器装置100可进入低功率待机状态。
写入使能信号可以是用于控制将待输入到存储器装置100的命令、地址和输入数据存储在锁存器中的操作的控制信号。
读取使能信号可以是用于支持串行数据(serial data)输出的控制信号。
地址锁存使能信号可以是将由主机使用的控制信号中的一种，以指示待输入到输入/输出线IO0至IO7的信号的类型是命令、地址还是数据。
命令锁存使能信号可以是将由主机使用的控制信号中的一种，以指示待输入到输入/输出线IO0至IO7的信号的类型是命令、地址还是数据。
例如，如果命令锁存使能信号被启用(例如，到逻辑高电平)，地址锁存使能信号被停用(例如，到逻辑低电平)，并且写入使能信号被启用(例如，到逻辑低电平)且之后被停用(例如，到逻辑高电平)，则存储器装置100可识别通过输入/输出线IO0至IO07输入的信号是命令。
例如，如果命令锁存使能信号被停用(例如，到逻辑低电平)，地址锁存使能信号被启用(例如，到逻辑高电平)，并且写入使能信号被启用(例如，到逻辑低电平)且之后被停用(例如，到逻辑高电平)，则存储器装置100可识别通过输入/输出线IO0至IO07输入的信号是地址。
写入禁止信号可以是用于禁止存储器装置100执行编程操作或擦除操作的控制信号。
就绪/忙碌信号可以是用于表示存储器装置100的状态的信号。具有低状态的就绪/忙碌信号可表示存储器装置100正在执行至少一个操作。具有高状态的就绪/忙碌信号可表示存储器装置100未在执行操作。
在存储器装置100执行编程操作、读取操作和擦除操作中的任意一个时，就绪/忙碌信号可处于低状态。在本公开的实施例中，当存储器装置100执行参照图1描述的后台擦除操作时，就绪/忙碌信号可处于高状态。因此，在存储器装置100执行后台擦除操作时，存储器装置100可通过输入/输出线IO0至IO7接收从存储器控制器200提供的、与正常操作相对应的命令、地址和数据。
图3是用于描述根据本公开的实施例的在编程操作期间存储器装置100的输入/输出操作和单元操作的示图。
在本公开的实施例中，存储器控制器200可根据写入数据的大小来控制存储器装置100执行后台擦除操作，该写入数据是待存储在存储器装置100中的数据。后台擦除操作可用作高效地执行需要相对较长时间的擦除操作的方法。
存储器装置100可响应于从存储器控制器200提供的后台擦除命令，通过后台擦除操作来擦除至少一个或多个所选择的存储块。在实施例中，存储器装置100可在执行后台擦除操作时接收正常操作命令。在实施例中，正常操作命令可以是编程命令。在各个实施例中，正常操作命令可以是读取命令或擦除命令。
正常操作命令可包括第一命令和第二命令。第一命令可以是表示正常操作的类型的开始命令。第二命令可以是表示已经完全输入了执行第一命令所需的地址和数据的确认命令。即使当在执行后台擦除操作时输入了正常操作命令的第一命令时，存储器装置100也可执行后台擦除操作直到作为正常操作命令的第二命令的确认命令被输入。
在下文中，将以示例的方式描述正常操作命令是编程命令的情况。然而，本公开的实施例不限于正常操作命令是编程命令的情况。也就是说，根据实施例，正常操作命令可以是读取命令或擦除命令。
参照图3，“DQx”可表示待通过参照图2描述的输入/输出线IO0至IO7输入的信号，并且“周期类型”可表示相应信号的类型。“SR[6]”可表示将通过参照图2描述的就绪/忙碌线R/B#输出的就绪/忙碌信号。在实施例中，“SR[6]可表示包括在存储器装置100中的状态寄存器的值。状态寄存器可存储状态信息，该状态信息表示存储器装置100是否已完成所接收的正常操作命令或后台擦除操作命令的执行。
在从T0至T1的时段期间，存储器装置100可接收编程命令、地址和数据。
编程命令可以是编程命令的第一命令。例如，编程命令可以是编程操作的开始命令。
在从T1至T2的时段期间，存储器装置100可执行编程操作，即将数据编程到与接收的地址相对应的区域。详细地，存储器装置100可在时间T0接收表示编程命令CMD的80h。此后，在五个周期期间，存储器装置100可接收地址ADDR。输入的地址ADDR可包括列地址C1和C2以及行地址R1、R2和R3。
随后，存储器装置100可接收编程数据D0至Dn，编程数据D0至Dn是待被编程的数据。在已经输入了编程数据D0至Dn之后，存储器装置100可接收第二命令10h。第二命令10h可以是表示已经完全输入了作为第一命令的编程命令CMD(80h)、相关联的地址(C1、C2、R1、R2、R3)和数据(D0至Dn)的确认命令。
如果输入了第二命令10h，则存储器装置100可执行编程操作，即将输入的编程数据D0至Dn存储在与输入的地址ADDR相对应的区域中。存储器装置100可在从T1至T2的时段tPROG期间执行编程操作。
这样，在从T0至T1的时段期间，存储器装置100可执行输入/输出操作，即通过输入/输出线IO0至IO7接收执行编程操作所需的命令CMD、地址ADDR和数据D0至Dn。在已经输入了确认命令之后，在T1至T2的时段期间，存储器装置100可执行单元操作，即执行将编程数据D0至Dn存储在与地址ADDR相对应的区域中的编程操作。
换言之，在从T0至T1的时段期间，存储器装置100可仅通过输入/输出线IO0至IO7接收执行编程操作所需的命令CMD、地址ADDR和数据D0至Dn，而不执行将数据实际地存储在存储器单元中的编程操作。因此，在执行与从T0至T1的时段相对应的输入/输出操作时，可对存储器单元执行其它操作。
图4是描述根据本公开的实施例的后台擦除操作的示图。
图4(a)是示出在执行正常(即，前台)擦除操作时输入了编程命令的情况的示图。图4(b)是示出根据本公开的实施例的在执行后台擦除操作时输入了编程命令的情况的示图。
参照图4(a)，在从p0至p1的时段期间可执行正常擦除操作。时间p0可以是开始正常擦除操作的时间。时间p1可以是完成正常擦除操作的时间。在从p0至p1的时段期间，可通过存储器装置100的就绪/忙碌线输出忙碌信号。因此，存储器装置100可不接收可能是编程命令的后续命令。在已经完成了正常擦除操作之后，存储器装置100可从存储器控制器200接收指示待被执行的编程操作的后续编程命令、地址和数据，并且可执行将输入的数据存储在与地址相对应的所选择区域中的编程操作。
执行编程操作(在图4(a)中表示为PGM)的从p1至p2的时段可被划分为输入/输出操作时段和单元操作时段，其中在输入/输出操作时段中，存储器装置100从存储器控制器200接收第一命令、地址、数据以及第二命令，以及在单元操作时段中，将输入的数据存储在由地址选择的存储器单元中。在实施例中，第一命令可以是表示输入的命令与编程操作相关的开始命令。例如，开始命令可以是编程命令。在实施例中，第二命令可以是表示已经完成了输入执行第一命令所需的地址和数据的确认命令。
在从p2至p3的时段期间，可执行正常擦除操作。时间p2可以是开始正常擦除操作的时间。时间p3可以是完成正常擦除操作的时间。在从p2至p3的时段期间，可通过存储器装置100的就绪/忙碌线输出忙碌信号。因此，存储器装置100可不接收可能是编程命令的后续命令。在已经完成了正常擦除操作之后，存储器装置100可从存储器控制器200接收表示待被执行的编程操作的后续编程命令、地址和数据，并且可执行将输入的数据存储在与地址相对应的所选择区域中的编程操作。
从p3至p4其间执行编程操作的时段可被划分为输入/输出操作时段和单元操作时段，其中在输入/输出操作时段中，存储器装置100从存储器控制器200接收第一命令、地址、数据以及第二命令，以及在单元操作时段中，将输入的数据存储在由地址选择的存储器单元中。在实施例中，第一命令可以是表示输入的命令与编程操作相关的开始命令。例如，开始命令可以是编程命令。在实施例中，第二命令可以是表示已经完成了输入执行第一命令所需的地址和数据的确认命令。
如图4(a)所示，在执行正常擦除操作时，存储器装置100可不接收后续的正常操作命令。因此，尽管事实上，除存储器单元区域之外的输入/输出数据路径没有被实际操作，但只有在已经完成正常擦除操作之后，才能执行其它正常操作。
参照图4(b)，时间t0可以是开始后台擦除操作的时间。在执行后台擦除操作时，存储器装置100可从存储器控制器200接收正常操作命令。
在时间t1，存储器装置100可接收与编程操作相关的正常命令。详细地，存储器装置100可在从t1至t2的时段期间接收第一命令、地址、数据和第二命令。在实施例中，第一命令可以是表示编程操作的开始命令。第二命令可以是表示已经完成了输入执行第一命令所需的地址和数据的确认命令。
当在时间t2输入了确认命令时，即使未接收到单独的暂停命令，存储器装置100自身也可暂停正在进行的后台擦除操作，如图4(b)中的“自暂停”所表示的。换言之，当输入了正常操作命令的确认命令时，存储器装置100可响应于输入的确认命令而暂停正在进行的后台擦除操作。存储器装置100可暂停后台擦除操作，然后存储与暂停的后台擦除操作相关的后台擦除状态信息。在实施例中，后台擦除状态信息可表示暂停的后台擦除操作已经进行的程度。例如，后台擦除状态信息可表示当存储器装置100暂停后台擦除操作时的已施加擦除电压脉冲的次数、已执行擦除循环的次数、所施加的擦除电压脉冲的电压电平以及擦除验证结果中的至少任意一个。
在从t2至t3的时段期间，存储器装置100可响应于在从t1至t2的时段期间输入的编程命令来执行编程操作(在图4(b)中表示为tPROG)。
当在时间t3完成了编程操作时，存储器装置100可恢复在时间t2暂停的后台擦除操作。此处，即使未从存储器控制器200接收到操作恢复命令，存储器控制器200自身也可响应于表示已经完成编程操作的状态信息值来恢复暂停的后台擦除操作，如图4(b)中的“自恢复”所表示的。当恢复暂停的后台擦除操作时，存储器装置100可基于在时间t2存储的后台擦除状态信息来恢复后台擦除操作。例如，存储器装置100可基于在后台擦除操作被暂停的时间t2时的已施加擦除电压脉冲的次数、已执行擦除循环的次数、所施加的擦除电压脉冲的电压电平以及擦除验证结果中的至少一个来恢复暂停的后台擦除操作。
在时间t4，存储器装置100可接收与编程操作相关的正常命令。详细地，存储器装置100可在从t4至t5的时段期间接收第一命令、地址、数据和第二命令。在实施例中，第一命令可以是表示编程操作的开始命令。第二命令可以是表示已经完成了输入执行第一命令所需的地址和数据的确认命令。
当在时间t5输入了确认命令时，即使未接收到单独的暂停命令，存储器装置100自身也可重新暂停正在进行的后台擦除操作(表示为“自暂停”)。换言之，当输入了正常操作命令的确认命令时，存储器装置100可响应于输入的确认命令而暂停正在进行的后台擦除操作。存储器装置100可暂停后台擦除操作，然后存储与暂停的后台擦除操作相关的后台擦除状态信息。在实施例中，后台擦除状态信息可表示后台擦除操作已经进行的程度。例如，后台擦除状态信息可表示当存储器装置100暂停后台擦除操作时的已施加擦除电压脉冲的次数、已执行擦除循环的次数、所施加的擦除电压脉冲的电压电平以及擦除验证结果中的至少任意一个。
在从t5至t6的时段期间，存储器装置100可响应于在从t4至t5的时段期间输入的编程命令来执行编程操作。
当在时间t6完成编程操作时，存储器装置100可恢复在时间t5暂停的后台擦除操作。此处，即使未从存储器控制器200接收到操作恢复命令，存储器控制器200自身也可响应于表示已经完成编程操作的状态信息值来恢复暂停的后台擦除操作(表示为“自恢复”)。当恢复了暂停的后台擦除操作时，存储器装置100可基于在时间t5存储的后台擦除状态信息来恢复后台擦除操作。例如，存储器装置100可基于在后台擦除操作被暂停的时间t5时的已施加擦除电压脉冲的次数、已执行擦除循环的次数、所施加的擦除电压脉冲的电压电平以及擦除验证结果中的至少一个来恢复暂停的后台擦除操作。
在时间t7，存储器装置100可接收与编程操作相关的正常命令。详细地，存储器装置100可在从t7至t8的时段期间接收第一命令、地址、数据和第二命令。在实施例中，第一命令可以是表示编程操作的开始命令。第二命令可以是表示已经完成了输入执行第一命令所需的地址和数据的确认命令。
当在时间t8输入了确认命令时，即使未接收到单独的暂停命令，存储器装置100自身也可重新暂停正在进行的后台擦除操作(表示为“自暂停”)。换言之，当输入了正常操作命令的确认命令时，存储器装置100可响应于输入的确认命令而暂停正在进行的后台擦除操作。存储器装置100可暂停后台擦除操作，然后存储与暂停的后台擦除操作相关的后台擦除状态信息。在实施例中，后台擦除状态信息可表示后台擦除操作已经进行的程度。例如，后台擦除状态信息可表示当存储器装置100暂停后台擦除操作时的已施加擦除电压脉冲的次数、已执行擦除循环的次数、所施加的擦除电压脉冲的电压电平以及擦除验证结果中的至少任意一个。
在从t8至t9的时段期间，存储器装置100可响应于在从t7至t8的时段期间输入的编程命令来执行编程操作。
当在时间t9完成编程操作时，存储器装置100可恢复在时间t8暂停的后台擦除操作。此处，即使未从存储器控制器200接收到操作恢复命令，存储器控制器200自身也可响应于表示已经完成编程操作的状态信息值来恢复暂停的后台擦除操作(表示为“自恢复”)。当恢复了暂停的后台擦除操作时，存储器装置100可基于在时间t8存储的后台擦除状态信息来恢复后台擦除操作。例如，存储器装置100可基于在后台擦除操作被暂停的时间t8时的已施加擦除电压脉冲的次数、已执行擦除循环的次数、所施加的擦除电压脉冲的电压电平以及擦除验证结果中的至少一个来恢复暂停的后台擦除操作。
在时间t10，可终止已经由存储器装置100执行的后台擦除操作。
图5是示出根据本公开的实施例的图1的存储器控制器200的配置的框图。
存储器控制器200可包括参照图1描述的后台擦除操作处理器210。后台擦除操作处理器210可控制存储器装置100以根据待存储在存储器装置100中的数据的大小，对至少一个或多个空闲块执行后台擦除操作。
参照图5，后台擦除操作处理器210可包括后台擦除操作控制器211、写入计数信息存储装置212、命令生成器213和块管理部件214。
后台擦除操作控制器211可向命令生成器213提供触发信息BKOP ERASE TRIG，该触发信息BKOP ERASE TRIG表示开始后台擦除操作。
详细地，后台擦除操作控制器211可从存储器控制器200接收写入数据大小信息Write Size，该写入数据大小信息Write Size是与待存储在存储器装置100中的数据的大小相关的信息。后台擦除操作控制器211可将写入数据大小信息Write Size作为写入计数信息Write Size Count存储在写入计数信息存储装置212中。每当存储器控制器200将数据存储在存储器装置100中时，后台擦除操作控制器211可接收写入数据大小信息WriteSize，并且更新写入计数信息存储装置212中的写入计数信息Write Size Count。例如，每当存储器控制器200向存储器装置100传输指示存储器装置100存储数据的编程命令时，后台擦除操作控制器211可接收写入数据大小信息Write Size。每当后台擦除操作控制器211接收到写入数据大小信息Write Size时，后台擦除操作控制器211可通过将写入数据大小信息Write Size累积到写入计数信息Write Size Count中，来在写入计数信息存储装置212中存储和更新写入计数信息Write Size Count。
后台擦除操作控制器211可确定写入计数信息Write Size Count是否超过预设参考值。在实施例中，预设参考值可以是与包括在存储器装置100中的存储块的存储容量相对应的值。换言之，后台擦除操作控制器211可确定写入计数信息Write Size Count是否超过单个存储块的存储容量。
写入计数信息Write Size Count超过单个存储块的存储容量表示具有比单个存储块的存储容量更大的大小的数据已经被存储在存储器装置100中，因此需要更多的存储空间以预先确保将来的数据存储。如果数据被存储在存储器装置100中包括的存储块中，则存储器控制器200可分配包括在存储器装置100中的多个空闲块之中的至少一个或多个空闲块，并且随后将数据存储在所分配的存储块中。因此，如果写入计数信息Write SizeCount超过单个存储块的存储容量，则应当确保新的存储块以被分配用于存储数据，其中写入计数信息Write Size Count是通过累积写入数据大小信息Write Size而获得的值并且写入数据大小信息Write Size是与已经被存储在存储器装置100中的数据的大小相关的信息。
如果写入计数信息Write Size Count超过单个存储块的存储容量，则后台擦除操作控制器211可向命令生成器213提供表示开始后台擦除操作的触发信息BKOP ERASETRIG，使得开始对至少一个空闲块执行后台擦除操作。
当提供触发信息BKOP ERASE TRIG时，后台擦除操作控制器211可重置写入计数信息存储装置212中的写入计数信息Write Size Count。
命令生成器213可从后台擦除操作控制器211接收表示开始后台擦除操作的触发信息BKOP ERASE TRIG。当接收到触发信息BKOP ERASE TRIG时，命令生成器213可生成后台擦除操作命令BKOP ERASE CMD，后台擦除操作命令BKOP ERASE CMD指示擦除存储在块管理部件214中的空闲块列表中包括的至少一个空闲块。命令生成器213可将所生成的后台擦除操作命令BKOP ERASE CMD提供至存储器装置100。
块管理部件214可存储空闲块列表。空闲块列表可包括空闲块的地址信息。在实施例中，空闲块列表可以是以在擦除操作计数从最低到最高的顺序存储空闲块的地址的列表。因此，存储器控制器200可首先擦除具有相对低的擦除操作计数的空闲块，从而可均匀地管理存储块的擦除操作计数。
图6是描述根据本公开的实施例的操作存储器控制器200的方法的流程图。
在步骤S601中，存储器控制器200可获得写入数据大小信息。详细地，存储器控制器200可获得写入数据大小信息，该写入数据大小信息是与待存储在存储器装置100中的数据的大小相关的信息。
在步骤S603中，存储器控制器200可通过累积写入数据大小信息来更新写入计数信息。
在步骤S605中，存储器控制器200可确定写入计数信息是否超过预设参考值。在实施例中，参考值可表示单个存储块的存储容量。
当存储器控制器200确定写入计数信息未超过预设参考值(即，在步骤S605中为“否”)时，可结束存储器控制器200的操作。
当存储器控制器200确定写入计数信息超过预设参考值(即，在步骤S605中为“是”)时，在步骤S607中，存储器控制器200可触发后台擦除操作。然后，在步骤S609中，存储器控制器200可重置写入计数信息。
在本公开的各个实施例中，如果存储器装置100存储与单个存储块的容量相对应的数据(即，如果耗用了单个存储块)，则存储器控制器200可向存储器装置100提供后台擦除操作命令以擦除新的空闲块。因此，存储器控制器200可防止待随后执行的写入操作由于擦除存储块的操作而被延迟。
图7是示出图1的存储器装置100的配置的示图。
参照图7，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到行解码器121。多个存储块BLK1至BLKz可通过位线BL1至BLm联接到页面缓冲器组123。存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。联接到相同字线的存储器单元可被定义为一个页面。因此，每一个存储块可包括多个页面。
行线RL可包括至少一个源极选择线、多个字线和至少一个漏极选择线。
包括在存储器单元阵列110中的存储器单元中的每一个可由能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)形成。
外围电路120可在控制逻辑130的控制下对存储器单元阵列110中所选择区域执行编程操作、读取操作或擦除操作。外围电路120可驱动存储器单元阵列110。例如，外围电路120可在控制逻辑130的控制下将各种操作电压施加到行线RL和位线BL1至BLn或者放电所施加的电压。
外围电路120可包括行解码器121、电压发生器122、页面缓冲器组123、列解码器124和输入/输出电路125。
行解码器121通过行线RL联接到存储器单元阵列110。行线RL可包括至少一个源极选择线、多个字线和至少一个漏极选择线。在实施例中，字线可包括正常字线和虚设(dummy)字线。在实施例中，行线RL可进一步包括管道(pipe)选择线。
行解码器121可在控制逻辑130的控制下进行操作。行解码器121可从控制逻辑130接收行地址ADDR。
行解码器121可对行地址RADD进行解码。行解码器121可响应于解码的地址选择存储块BLK1至BLKz中的至少一个存储块。行解码器121可响应于解码的地址来选择所选择存储块的至少一个字线WL，使得由电压发生器122生成的电压被施加到该至少一个字线WL。
例如，在编程操作期间，行解码器121可将编程电压施加到所选择字线并将电平低于编程电压的电平的编程通过电压施加到未选择字线。在编程验证操作期间，行解码器121可将验证电压施加到所选择字线并将高于验证电压的验证通过电压施加到未选择字线。在读取操作期间，行解码器121可将读取电压施加到所选择字线并将高于读取电压的读取通过电压施加到未选择字线。
在实施例中，可基于存储块来执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可响应于解码的地址选择一个存储块。在擦除操作期间，行解码器121可将接地电压施加到与所选择存储块联接的字线。
电压发生器122可在控制逻辑130的控制下操作。电压发生器122可使用提供给存储器装置100的外部供给电压来生成多个电压。详细地，电压发生器122可响应于操作信号OPSIG而生成待用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生器122可在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
在实施例中，电压发生器122可通过调节外部供给电压来生成内部供给电压。从电压发生器122生成的内部供给电压可用作存储器装置100的操作电压。
在实施例中，电压发生器122可使用外部供给电压或内部供给电压来生成多个电压。
例如，电压发生器122可包括用于接收内部供给电压的多个泵电容器(pumpingcapacitors)，并且可在控制逻辑130的控制下通过选择性地激活多个泵电容器来生成多个电压。
生成的电压可通过行解码器121提供给存储器单元阵列110。
页面缓冲器组230可包括第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn分别通过第一至第n位线BL1至BLn联接到存储器单元阵列110。第一至第n页面缓冲器PB1至PBn可在控制逻辑130的控制下操作。详细地，第一至第n页面缓冲器PB1至PBn可响应于页面缓冲器控制信号PBSIGNALS来操作。例如，在读取操作或验证操作期间，第一至第n页面缓冲器PB1至PBn可临时存储通过第一至第n位线BL1至BLn接收的数据或者感测第一至第n位线BL1至BLn的电压或电流。
详细地，在编程操作期间，当编程脉冲被施加到所选择字线时，第一至第n页面缓冲器PB1至PBn可通过第一至第n位线BL1至BLn来将通过输入/输出电路125接收的数据DATA传输到所选择的存储器单元。所选择页面中的存储器单元基于所传输的数据DATA进行编程。联接到被施加编程允许电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。联接到施加编程禁止电压(例如，供给电压)的位线的存储器单元的阈值电压可被保持。在编程验证操作期间，第一至第n页面缓冲器PB1至PBm可通过第一至第n位线BL1至BLn从所选择的存储器单元读取页面数据。
在读取操作期间，第一至第n页面缓冲器PB1至PBn可通过第一至第n位线BL1至BLn从所选择页面的存储器单元读取数据DATA，并且在列解码器124的控制下将读取的数据DATA输出到数据输入/输出电路125。
在擦除操作期间，第一至第n页面缓冲器PB1至PBn可使第一至第n位线BL1至BLn浮动(float)。
列解码器124可响应于列地址CADD，在输入/输出电路125和页面缓冲器组123之间传输数据。例如，列解码器124可通过数据线DL与第一至第n页面缓冲器PB1至PBn交换数据，或者通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可向控制逻辑130传输从参照图1描述的存储器控制器200接收的命令CMD或地址ADDR，或者可与列解码器124交换数据DATA。
在读取操作或验证操作期间，感测电路126可响应于允许位信号VRYBIT而生成参考电流，并且可将从页面缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，并且输出通过信号PASS或失败信号FAIL。
控制逻辑130可响应于命令CMD和地址ADD来输出操作信号OPSIG、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位信号VRYBIT，从而控制外围电路120。另外，控制逻辑130可响应于通过信号PASS或失败信号FAIL，来确定目标存储器单元已通过验证操作还是未通过验证操作。
在实施例中，控制逻辑130可控制外围电路120来处理后台擦除操作。
后台擦除操作可以是在存储器装置100处于空闲状态时执行的擦除操作。空闲状态可以是存储器装置100未执行操作的状态。在实施例中，后台擦除操作可以是在存储器装置100接收正常操作命令之后，在表示已经完成传输与正常操作命令相关的数据和地址的确认命令被输入之前执行的擦除操作。
在实施例中，正常操作命令可以是表示编程操作、读取操作和擦除操作中的任意一个操作的命令。例如，正常操作命令可以是编程命令、读取命令和擦除命令中的任意一个。
详细地，控制逻辑130可确定从存储器控制器200输入的命令CMD是否是后台擦除命令。如果输入了后台擦除命令，则控制逻辑130可在存储器装置100处于空闲状态时对存储块执行与后台擦除命令相对应的擦除操作。在执行后台擦除命令时，存储器装置100可接收命令CMD、地址ADDR和数据DATA。
如果在执行后台擦除操作时输入了正常操作命令，则控制逻辑130可执行后台擦除操作，直到对应于正常操作命令的确认命令被输入。如果输入了确认命令，则控制逻辑130可暂停后台擦除操作，并且存储后台擦除状态信息。后台擦除状态信息可表示后台擦除操作已经进行的程度。例如，后台擦除状态信息可表示已施加擦除电压脉冲的次数、已执行擦除循环的次数、所施加的擦除电压脉冲的电压电平以及擦除验证结果中的至少任意一个。
控制逻辑130可暂停执行后台擦除操作直到完成执行正常操作命令。如果完成了执行正常操作命令，则控制逻辑130可基于存储的后台擦除状态信息来恢复暂停的后台擦除操作。例如，基于已施加擦除电压脉冲的次数、已执行擦除循环的次数、所施加的擦除电压脉冲的电压电平以及擦除验证结果中的至少任意一个，控制逻辑130可针对已经执行了暂停的后台擦除操作的存储块，从暂停状态恢复后台擦除操作，而非从头开始执行擦除操作。
在各个实施例中，控制逻辑130可确定在执行后台擦除操作时输入的正常操作命令是否是与正被执行后台擦除操作的存储块相关的擦除操作。如果输入的正常操作命令与正被执行后台擦除操作的存储块的擦除操作相关，则控制逻辑130可基于后台擦除状态信息，从暂停后台擦除操作的点开始连续地对相应存储块执行擦除操作，而非从头开始对相应存储块执行擦除操作。
图8是示出图7的存储器单元阵列110的实施例的示图。
参照图8，存储器单元阵列110可包括多个存储块BLK1至BLKz。每一个存储块可具有二维或三维结构。当存储块具有如图8所示的三维结构时，每一个存储块可包括堆叠在衬底上的多个存储器单元。在+X方向、+Y方向和+Z方向上布置存储器单元。将参照图9和图10更详细地描述每一个存储块的结构。
图9是示出根据本公开的实施例的图8的存储块BLK1至BLKz中的任意一个存储块BLKa的电路图。
参照图9，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形。在存储块BLKa中，可在行方向(即，+X方向)上布置m个单元串。在图9中，示出了在列方向(即，+Y方向)上布置两个单元串。然而，该示图是为了便于描述，并且将理解的是，可在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可具有彼此相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可在每一个单元串中设置用于提供沟道层的柱(pillar)。在实施例中，可在每一个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每一个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图9中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到单个源极选择线。
每一个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp被顺序地布置在与+Z方向相反的方向上，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn被顺序地布置在+Z方向上，并且串联连接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn通过管道晶体管PT而彼此联接。每一个单元串的第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。
每一个单元串的管道晶体管PT的栅极联接到管线PL。
每一个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
布置在列方向上的单元串可联接到在列方向上延伸的位线。在图9中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中的、联接到相同字线的存储器单元形成单个页面。例如，在第一行中的单元串CS11至CS1m中的、联接到第一字线WL1的存储器单元形成单个页面。在第二行中的单元串CS21至CS2m中的、联接到第一字线WL1的存储器单元形成另一单个页面。可通过选择漏极选择线DSL1和DSL2中的任意一个来选择布置在单个行的方向上的单元串。可通过选择字线WL1至WLn中的任意一个来从所选择的单元串中选择一个页面。
在实施例中，可设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。布置在行方向上的单元串CS11至CS1m或CS21至CS2m中的、偶数编号的单元串可联接到各自的偶数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m中的、奇数编号的单元串可联接到各自的奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个或多个可用作虚设存储器单元。例如，可设置至少一个或多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，设置至少一个或多个虚设存储器单元以减少漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着虚设存储器单元的数量增加，存储块BLKa的操作可靠性可被提高，但增加了存储块BLKa的大小。随着虚设存储器单元的数量减少，存储块BLKa的大小可被减小，但降低了存储块BLKa的操作可靠性。
为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可具有所需的阈值电压。在执行对存储块BLKa的擦除操作之前或之后，可对全部或部分虚设存储器单元执行编程操作。在已执行编程操作之后执行擦除操作的情况下，通过控制待施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可具有所需的阈值电压。
图10是示出根据本公开的实施例的图8的存储块BLK1至BLKz中的任意一个存储块BLKb的电路图。
参照图10，存储块BLKb可包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个在+Z方向上延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可包括堆叠在衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST，其中衬底设置在存储块BLKb的下部。
每一个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可联接到第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可共同联接到单个源极选择线。
每一个单元串中的第一至第n存储器单元MC1至MCn串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。
每一个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可联接到第二漏极选择线DSL2。
因此，图10的存储块BLKb可具有与图9的存储块BLKa的电路基本类似的电路。也就是说，包括在图9的存储块BLKa中的管道晶体管PT被排除在图10的存储块BLKb中的每一个单元串之外。
在实施例中，可设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'中的偶数编号的单元串可联接到各自的偶数位线，布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'中的奇数编号的单元串可联接到各自的奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个或多个可用作虚设存储器单元。例如，设置至少一个或多个虚设存储器单元以减少源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，提供至少一个或多个虚设存储器单元以减少漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着虚设存储器单元的数量增加，存储块BLKb的操作可靠性可被提高，但增加了存储块BLKb的大小。随着虚设存储器单元的数量减少，存储块BLKb的大小可被减小，但降低了存储块BLKb的操作可靠性。
为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可具有所需的阈值电压。在执行对存储块BLKb的擦除操作之前或之后，可对全部或部分虚设存储器单元执行编程操作。在已执行编程操作之后执行擦除操作的情况下，通过控制待施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可具有所需的阈值电压。
图11是示出根据本公开的实施例的图1的存储器控制器200的示例的示图。
存储器控制器1000联接到主机和存储器装置100。响应于来自主机的请求，控制器1000可访问存储器装置100。例如，存储器控制器1000可控制存储器装置100的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可提供存储器装置100与主机之间的接口。存储器控制器1000可驱动固件以控制存储器装置100。
参照图11，存储器控制器1000可包括处理器1010、存储器缓冲器1020、错误校正码(ECC)电路1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可提供存储器控制器1000的部件之间的通道。
处理器1010可控制存储器控制器1000的总体操作并且执行逻辑操作。处理器1010可通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置100通信。另外，处理器1010可通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可使用存储器缓冲器1020作为工作存储器、高速缓冲存储器或缓冲存储器来控制存储装置50的操作。
处理器1010可执行闪存转换层(FTL)的功能。处理器1010可通过FTL将由主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可使用映射表来接收LBA并将LBA转换成PBA。可基于映射单位，以各种方式修改使用FTL的地址映射方法。代表性的地址映射方法可包括页面映射方法、块映射方法和混合映射方法。
处理器1010可将从主机接收的数据随机化。例如，处理器1010可使用随机化种子来将从主机接收的数据随机化。随机化数据可作为待被存储的数据而被提供给存储器装置100并且可被编程到存储器单元阵列。
在读取操作期间，处理器1010可将从存储器装置100接收的数据去随机化。例如，处理器1010可使用去随机化种子来将从存储器装置100接收的数据去随机化。去随机化数据可被输出到主机。
在实施例中，处理器1010可驱动软件或固件来执行随机化操作或去随机化操作。
存储器缓冲器1020可用作处理器1010的工作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器1020可存储待由处理器1010执行的代码和命令。存储器缓冲器1020可存储待由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可执行错误校正。ECC电路1030可基于待通过存储器接口1060而写入到存储器装置100的数据来执行ECC编码操作。经ECC编码的数据可通过存储器接口1060而被传输到存储器装置100。ECC电路1030可对通过存储器接口1060而从存储器装置100接收的数据执行ECC解码操作。例如，ECC电路1030可作为存储器接口1060的部件而被包括在存储器接口1060中。
主机接口1040可在处理器1010的控制下与外部主机通信。主机接口1040可使用诸如以下的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及低负载DIMM(LRDIMM)。
缓冲器控制电路1050可在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可在处理器1010的控制下与存储器装置100通信。存储器接口1060可通过通道与存储器装置100通信命令、地址和数据。
例如，存储器控制器1000可既不包括存储器缓冲器1020也不包括缓冲器控制电路1050。
例如，处理器1010可使用代码来控制存储器控制器1000的操作。处理器1010可从设置在存储器控制器1000中的非易失性存储器装置(例如，只读存储器)加载代码。可选地，处理器1010可通过存储器接口1060从存储器装置100加载代码。
例如，存储器控制器1000的总线1070可被划分成控制总线和数据总线。数据总线可在存储器控制器1000中传输数据。控制总线可在存储器控制器1000中传输诸如命令和地址的控制信息。数据总线和控制总线可彼此隔离，并且可既不互相干扰也不互相影响。数据总线可联接到主机接口1040、缓冲器控制电路1050、ECC电路1030和存储器接口1060。控制总线可联接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图12是示出应用了根据本公开的实施例的存储装置的存储卡系统2000的框图。
参照图12，存储卡系统2000可包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100联接到存储器装置2200。存储器控制器2100可访问存储器装置2200。例如，存储器控制器2100可控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可提供存储器装置2200与主机之间的接口。存储器控制器2100可驱动固件以控制存储器装置2200。存储器控制器2100可以与参照图1描述的存储器控制器200相同的方式来实现。
在实施例中，存储器控制器2100可包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和ECC电路的部件。
存储器控制器2100可通过连接器2300与外部装置通信。存储器控制器2100可基于具体通信协议与外部装置(例如，主机)通信。在实施例中，存储器控制器2100可通过诸如以下的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙以及高速非易失性存储器(NVMe)协议。在实施例中，连接器2300可由上述各种通信协议中的至少一种来定义。
在实施例中，存储器装置2200可被实施成诸如以下的各种非易失性存储器装置中的任意一种：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。
在实施例中，存储器控制器2100和存储器装置2200可被集成到单个半导体装置中以形成存储卡。例如，存储器控制器2100和存储器装置2200可被集成到单个半导体装置中以形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。
图13是示出应用了根据本公开的实施例的存储装置的固态驱动器(SSD)系统3000的框图。
参照图13，SSD系统3000可包括主机3100和SSD 3200。SSD 3200可通过信号连接器3001与主机3100交换信号SIG，并且可通过电源连接器3002接收电力PWR。SSD 3200可包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
在实施例中，SSD控制器3210可执行以上参照图1描述的存储器控制器200的功能。
SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。在实施例中，信号SIG可以是基于主机3100和SSD 3200的接口的信号。例如，信号SIG可以是由诸如以下的各种接口中的至少一种限定的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙以及高速非易失性存储器(NVMe)接口。
辅助电源3230可通过电源连接器3002联接到主机3100。辅助电源3230可被提供有来自主机3100的电力PWR并且可被充电。当来自主机3100的电力供应未被平稳执行时，辅助电源3230可供应SSD 3200的电力。在实施例中，辅助电源3230可被安放在SSD 3200内部或被安放在SSD 3200外部。例如，辅助电源3230可被设置在主板中并且可向SSD3200供应辅助电力。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图14是示出应用了根据本公开的实施例的存储装置的用户系统4000的框图。
参照图14，用户系统4000可包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可运行包括在用户系统4000中的部件、操作系统(OS)或用户程序。在实施例中，应用处理器4100可包括用于控制包括在用户系统4000中的部件的控制器、接口、图形引擎等。应用处理器4100可被设置为片上系统(SoC)。
存储器模块4200可用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM和LPDDR3SDRAM的易失性RAM或诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施例中，应用处理器4100和存储器模块4200可基于堆叠封装(POP)进行封装并且然后可被设置为单个半导体封装。
网络模块4300可与外部装置通信。例如，网络模块4300可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信的无线通信。在实施例中，网络模块4300可包括在应用处理器4100中。
存储模块4400可存储数据于其内。例如，存储模块4400可存储从应用处理器4100接收的数据。可选地，存储模块4400可将存储在存储模块4400中的数据传输到应用处理器4100。在实施例中，存储模块4400可被实施为诸如以下的非易失性半导体存储器装置：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器。在实施例中，存储模块4400可被设置为可移除存储介质(即，可移除驱动器)，诸如用户系统4000的存储卡或外部驱动器。
在实施例中，存储模块4400可包括多个非易失性存储器装置，并且多个非易失性存储器装置中的每一个可以与以上参照图2和图5描述的存储器装置100相同的方式操作。存储模块4400可以与以上参照图1描述的存储装置50相同的方式操作。
用户接口4500可包括将数据或指令输入到应用处理器4100或将数据输出到外部装置的接口。在实施例中，用户接口4500可包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500可进一步包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电动机。
本公开的各个实施例提供了一种存储装置和操作该存储装置的方法，其中该存储装置包括被配置为控制后台擦除操作的存储器控制器。
虽然为了说明的目的已公开了本公开的示例性实施例，但本领域技术人员将理解的是，可进行各种修改、添加和替换。因此，本公开的范围必须由所附权利要求和权利要求的等同物来限定，而非由之前的描述来限定。
在以上讨论的实施例中，可选择性地执行或跳过所有步骤。另外，并非总以常规顺序来执行每一个实施例中的步骤。此外，本说明书和附图中公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，可以进行各种修改。
已经参照附图描述了本公开的实施例，并且在说明书中使用的特定术语或词语应当根据本公开的实质来解释，而不限制本发明的主题。应当理解的是，本文描述的基本发明构思的许多变化和修改将仍然落入所附权利要求及其等同物所限定的本公开的实质和范围内。

Claims (17)

1.一种存储装置，包括：
存储器装置，包括多个存储块；以及
存储器控制器，基于与待被提供至所述存储器装置的写入数据的大小相关的信息，控制所述存储器装置以对所述多个存储块中的至少一个空闲块执行后台擦除操作。
2.根据权利要求1所述的存储装置，其中当在执行所述后台擦除操作时从所述存储器控制器输入了正常操作命令时，所述存储器装置响应于所述正常操作命令的确认命令的输入，暂停所述后台擦除操作。
3.根据权利要求1所述的存储装置，其中所述存储器控制器包括：
后台擦除操作控制器，基于与所述写入数据的大小相关的所述信息，提供触发信息以指示执行所述后台擦除操作；以及
命令生成器，基于所述触发信息，生成后台擦除操作命令以指示对所述至少一个空闲块执行所述后台擦除操作。
4.根据权利要求1所述的存储装置，其中所述后台擦除操作控制器生成通过累积与所述写入数据的大小相关的所述信息而获得的写入计数信息，并且确定所述写入计数信息是否超过预设参考值。
5.根据权利要求4所述的存储装置，其中所述预设参考值是与所述多个存储块中的任意一个的大小相对应的值。
6.根据权利要求4所述的存储装置，其中所述存储器控制器进一步包括存储所述写入计数信息的写入计数信息存储装置。
7.根据权利要求3所述的存储装置，其中所述存储器控制器进一步包括块管理部件，所述块管理部件存储空闲块列表，所述空闲块列表包括与所述存储器装置中包括的多个空闲块的地址相关的信息。
8.根据权利要求7所述的存储装置，其中响应于所述触发信息，所述命令生成器针对所述空闲块列表中包括的多个空闲块之中的具有最低擦除操作计数的空闲块来生成所述后台擦除操作命令。
9.根据权利要求2所述的存储装置，其中所述正常操作命令包括第一命令和第二命令，所述第二命令表示已经完成了输入执行所述第一命令所需的地址和数据。
10.根据权利要求9所述的存储装置，
其中所述第一命令包括表示所述正常操作命令的类型的开始命令，并且
其中所述第二命令包括所述确认命令。
11.根据权利要求2所述的存储装置，其中所述正常操作命令包括与编程操作、读取操作和擦除操作中的任意一个相对应的命令。
12.一种操作存储器控制器的方法，所述存储器控制器控制存储器装置，所述存储器装置包括多个存储块，所述方法包括：
获取与待被提供至所述存储器装置的写入数据的大小相关的信息；并且
基于与所述写入数据的大小相关的所述信息，指示所述存储器装置对所述多个存储块中的至少一个空闲块执行后台擦除操作。
13.根据权利要求12所述的方法，其中所述指示包括：
生成通过累积所述写入数据的大小的信息而获得的写入计数信息；并且
根据所述写入计数信息是否超过预设参考值，提供后台擦除命令以指示对所述至少一个空闲块执行所述后台擦除操作。
14.根据权利要求13所述的方法，其中所述提供包括：
当所述写入计数信息超过所述预设参考值时，生成触发信息以指示执行所述后台擦除操作；并且
基于所述触发信息，生成后台擦除操作命令以指示对所述至少一个空闲块执行所述后台擦除操作。
15.根据权利要求14所述的方法，其中所述生成后台擦除操作命令包括：针对空闲块列表中包括的多个空闲块之中的具有最低擦除操作计数的空闲块，生成所述后台擦除操作命令，所述空闲块列表包括与所述存储器装置中包括的所述多个空闲块的地址相关的信息。
16.根据权利要求12所述的方法，其中当在执行所述后台擦除操作时从所述存储器控制器输入了正常操作命令时，所述存储器装置响应于所述正常操作命令的确认命令的输入，暂停所述后台擦除操作。
17.一种存储器系统，包括：
存储器装置，包括多个存储块；以及
控制器，当存储在所述存储块中的数据的累积大小变得大于单个存储块的存储容量时，控制所述存储器装置在所述存储器装置处于空闲时，对所述存储块之中的一个或多个存储无效数据的存储块执行后台擦除操作。
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