CN110619912A - 存储装置以及该存储装置的操作方法 - Google Patents

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Abstract

本公开涉及一种电子装置。具有提高的可靠性的存储装置可包括：存储器装置，执行将数据存储在存储块中包括的多个存储器单元之中的被选择存储器单元中的编程操作；以及存储器控制器，当编程操作完成时，控制存储器装置以执行将保持控制电压施加至与存储块中包括的多个存储器单元串联接的至少一个源极线达预定持续时间的保持控制操作。

Description

存储装置以及该存储装置的操作方法
相关申请的交叉引用
本申请要求于2018年6月20日提交的申请号为10-2018-0071091的韩国专利申请的优先权，其全部公开内容通过引用整体并入本文。
技术领域
本发明的各种实施例总体涉及一种电子装置。特别地，实施例涉及一种存储装置以及该存储装置的操作方法。
背景技术
存储装置可响应于诸如计算机、智能手机以及智能平板的主机装置的控制来存储数据。存储装置的示例可包括将数据存储在诸如硬盘驱动器(HDD)的磁盘中的装置以及将数据存储在半导体存储器，特别是诸如固态硬盘(SSD)或存储卡的非易失性存储器中的装置。
存储装置可包括存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置可被分类为易失性存储器和非易失性存储器。非易失性存储器的示例可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。
发明内容
各种实施例涉及一种包括具有提高的可靠性的存储器装置的存储装置以及该存储装置的操作方法。
根据实施例，一种存储装置可包括存储器装置，其执行将数据存储在存储块中包括的多个存储器单元之中的被选择存储器单元中的编程操作；以及存储器控制器，其当编程操作完成时，控制存储器装置以执行将保持控制电压施加至与存储块中包括的多个存储器单元串联接的至少一个源极线达预定持续时间的保持控制操作。
一种操作存储器控制器的方法，存储器控制器控制包括多个存储块的存储器装置，该方法可以包括：提供编程命令以指示将数据存储在多个存储块之中的被选择存储块中的编程操作；并且当编程操作完成时，将保持控制操作命令提供至存储器装置以指示将保持控制电压施加到与被选择存储块中包括的多个存储器单元串联接的至少一个源极线达预定持续时间的保持控制操作。
一种存储器装置，其可包括存储器单元阵列，该存储器单元阵列包括多个存储块；外围电路，对多个存储块之中的被选择存储块执行保持控制操作；以及控制逻辑，在保持控制操作期间，控制外围电路施加保持控制电压，该保持控制电压具有比当执行擦除存储在被选择存储块中的数据的擦除操作时施加到与被选择存储块联接的至少一个源极线的擦除电压低的电压电平。
一种存储器装置可包括存储块，该存储块包括串，该串具有擦除状态的第一存储器单元和编程状态的第二存储器单元；外围电路，将各种操作电压施加到串；以及控制逻辑，当完成对存储块的编程操作时，控制外围电路以通过将保持控制电压施加到串的源极线达预定持续时间来防止电子在第一存储器单元和第二存储器单元的氮化物电荷撷取层之间移动。
附图说明
图1是示出根据实施例的存储装置的示图；
图2是示出图1中所示的存储器装置的结构的示图；
图3是示出图2中所示的存储器单元阵列的实施例的示图；
图4是示出图3中所示的存储块BLK1至BLKz之中的存储块BLKa的电路图；
图5是示出图3中所示的存储块BLK1至BLKz之中的存储块BLKb的另一实施例的电路图；
图6A和图6B是示出根据实施例的保持控制操作的示图；
图7是示出图1中所示的保持控制器210的操作的示图；
图8是示出沟道状态和保持控制电压的电压电平之间的关系的曲线图；
图9是示出沟道状态与施加保持控制电压的持续时间之间的关系的曲线图；
图10是示出图1中所示的保持控制操作处理器的操作的示图；
图11是示出根据实施例的保持控制操作的示图；
图12是示出根据另一实施例的保持控制操作的示图；
图13是描述根据实施例的存储装置的操作的流程图；
图14是描述根据实施例的存储器控制器的操作的流程图；
图15是描述根据实施例的存储器装置的操作的流程图；
图16是描述根据实施例的存储器控制器的操作的流程图；
图17是示出图1的存储器控制器的另一实施例的示图；
图18是示出应用根据实施例的存储装置的存储卡系统的框图；
图19是示出应用根据实施例的存储装置的固态硬盘(SSD)系统的示例的框图；以及
图20是示出应用根据实施例的存储装置的用户系统的框图。
具体实施方式
在下文中，示出在本说明书中公开的根据本发明的实施例的具体结构描述和/或功能描述仅用于描述根据本构思的实施例的目的。根据本发明的实施例可由各种形式来执行并且描述不限于本说明书中描述的实施例。提供描述的实施例使得本公开将彻底并完整，并将向本发明所属领域的技术人员充分传达本发明。在整个公开中，相同附图标记在本发明的各个附图和实施例中表示相同部件。注意的是，对“实施例”的参考不一定仅指一个实施例，并且对“实施例”的不同参考不一定针对相同的实施例。
下面参照附图更详细地描述本发明的各种实施例。然而，我们注意的是，本发明可以不同的形式和变化来实现，并且不应被解释为限于本文阐述的实施例。也就是说，本发明的各种实施例不限于所指定的实施例，并且还可包括不脱离本公开的精神和技术范围的所有改变、等同方案或替代方案。
虽然诸如“第一”和“第二”的术语可以用于描述各种组件，但是这些组件不一定被理解为限制为上述术语。上述术语仅用于将一个组件与另一组件区分。例如，在不脱离根据本公开的构思的范围的情况下，第一组件可被称为第二组件，同样地第二组件可被称为第一组件。
将理解的是，当一个元件被称为“连接”或“联接”至另一元件时，它可以直接连接或联接至其它元件，或者也可存在中间元件。相反，当一个元件被称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。同时，可类似地解释描述组件之间的关系的其它表达，例如“在.....之间”、“直接在......之间”或“与......相邻”和“与......直接相邻”。
本申请中使用的术语仅用于描述特定实施例，并不旨在限制本公开。除非上下文另有明确说明，否则本公开中的单数形式旨在包括复数形式，反之亦然。在本说明书中，应理解的是，术语“包括”或“具有”表示存在在说明书中描述的特征、数字、步骤、操作、组件、部件或其组合，但并不旨在提前排除存在或添加一个或多个其它特征、数字、步骤、操作、组件、部件或其组合的可能性。
除非另有明确阐述，否则本文使用的包括技术术语或科学术语的全部术语具有本发明公开所属领域的技术人员通常理解的含义。具有通常使用的字典中限定的定义的术语应该被理解为使得它们具有与相关技术的背景下的含义相同的含义，并且除非在本说明书中另有明确定义，否则这些术语不应被理解为具有理想或过于形式化的含义。
在一些实施例中，将不再详细描述公知的进程、装置结构和技术以避免使本发明模糊。这旨在通过省略不必要的描述来更清楚地公开本公开的主旨。
在下文中，将参照附图详细描述本公开的示例性实施例，以便本领域技术人员能够容易地实施本公开的技术精神。
图1是示出根据实施例的存储装置50的示图。
参照图1，存储装置50可包括存储器装置100、存储器控制器200和缓冲存储器300。
存储装置50可被配置成响应于主机400而存储数据。存储装置50的示例可包括移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。
根据作为与主机400的通信方法的主机接口，存储装置50可被制造为各种类型的存储单元中的一种。例如，存储装置50可被配置为诸如下列的各种类型的存储装置中的任意一种：固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型-MMC形式的多媒体卡SD、迷你SD和微型SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-e或PCIe)卡型存储装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒等。
存储装置50可被制造为各种封装类型中的任意一种。例如，存储装置50可被制造为诸如下列的各种封装类型中的任意一种：堆叠式封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)、晶圆级堆叠封装(WSP)等。
存储器装置100可存储数据。存储器装置100可在存储器控制器200的控制下操作。存储器装置100可包括(图2中所示的)存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可包括(图2中所示的)多个存储块。存储块中的每一个可包括多个存储器单元。每个存储块可包括多个页面。根据实施例，页面可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单位。存储块可以是用于擦除数据的单位。
通过示例而非限制的方式，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、或自旋转移力矩随机存取存储器(STT-RAM)等。为了方便解释起见，可假设存储器装置100是NAND闪速存储器。
根据实施例，存储器装置100可具有二维或三维阵列结构。本公开不仅可应用于电荷存储层包括导电浮栅(FG)的闪速存储器，而且还可应用于电荷存储层包括绝缘层的电荷撷取闪速(CTF)存储器。
根据实施例，包括在存储器装置100中的存储器单元中的每一个可以是存储一个数据位的单层单元(SLC)。可选地，存储器装置100的存储器单元中的每一个可被配置为用于存储两个数据位的多层单元(MLC)、用于存储三个数据位的三层单元(TLC)或用于存储四个数据位的四层单元(QLC)。
存储器装置100可从存储器控制器200接收命令和地址，并且访问存储器单元阵列中的响应于地址而选择的区域。也就是说，存储器装置100可对响应于地址而选择的区域执行与命令对应的操作。例如，存储器装置100可执行写入(编程)操作、读取操作以及擦除操作。在编程操作期间，存储器装置100可将数据编程在由地址选择的区域中。在读取操作期间，存储器装置100可从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可擦除存储在由地址选择的区域中的数据。
包括在存储器装置100中的存储器单元的阈值电压可随时间改变。当阈值电压分布中存在较大变化时，存储在存储器装置100中的数据的可靠性可能劣化。根据实施例，在执行了将数据存储在存储器装置100中的编程操作之后，存储装置50可执行保持控制操作。可通过执行保持控制操作来提高存储装置50的可靠性。
存储器装置100可包括保持控制操作处理器140。存储器控制器200可控制存储器装置100执行保持控制操作。在保持控制操作期间，正电压可被施加到包括在存储器单元阵列中的多个存储器单元的沟道区域达预定持续时间。例如，预定持续时间可以长于在擦除存储在相应存储块中的数据的擦除操作期间将擦除电压施加到至少一个源极线的持续时间。
当从存储器控制器200接收到保持控制操作命令时，保持控制操作处理器140可将保持控制电压施加到包括在被选择存储块中的多个存储器单元串的沟道区域。
根据实施例，当从存储器控制器200输入保持控制操作命令时，保持控制操作处理器140可根据包括在被选择存储块中的存储器单元的阈值电压分布，将具有不同电压电平的保持控制电压施加到多个存储器单元串的沟道区域达预定持续时间。
根据实施例，当从存储器控制器200输入保持控制操作命令时，保持控制操作处理器140可根据包括在被选择存储块中的存储器单元的阈值电压分布，将保持控制电压施加到多个存储器单元串的沟道区域达不同的持续时间。
存储器控制器200可控制存储装置50的一般操作。
当电力被施加至存储装置50时，存储器控制器200可运行固件FW。当存储器装置100是闪速存储器装置时，存储器控制器200可操作诸如闪存转换层(FTL)的固件以用于控制主机400和存储器装置100之间的通信。
根据实施例，存储器控制器200可从主机400接收数据和逻辑块地址LBA，并且将逻辑块地址LBA转换为物理块地址PBA，该物理块地址PBA指示存储器装置100中的存储有数据的存储器单元的地址。另外，存储器控制器200可将逻辑-物理地址映射表存储存储在缓冲存储器300中，该逻辑-物理地址映射表配置逻辑块地址LBA和物理块地址PBA之间的映射关系。
存储器控制器200可控制存储器装置100以响应于来自主机400的请求而执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可将编程命令、物理块地址PBA和数据提供至存储器装置100。在读取操作期间，存储器控制器200可将读取命令和物理块地址PBA提供至存储器装置100。在擦除操作期间，存储器控制器200可将擦除命令和物理块地址PBA提供至存储器装置100。
根据实施例，存储器控制器200可在没有从主机400接收到请求的情况下自主地生成编程命令、地址和数据，并且将它们传输至存储器装置100。例如，存储器控制器200可将命令、地址和数据提供至存储器装置100以执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
根据实施例，存储器控制器200可控制主机400和缓冲存储器300之间的数据交换。可选地，存储器控制器200可将用于控制存储器装置100的系统数据临时存储在缓冲存储器300中。例如，存储器控制器200可将从主机400输入的数据临时存储在缓冲存储器300中，然后将临时存储在缓冲存储器300中的数据传输至存储器装置100。
根据各种实施例，缓冲存储器300可用作存储器控制器200的工作存储器或高速缓冲存储器。缓冲存储器300可存储由存储器控制器200执行的代码或命令。可选地，缓冲存储器300可存储由存储器控制器200处理的数据。
通过示例而非限制的方式，缓冲存储器300可包括诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM)的动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
虽然图1示出缓冲存储器300被包括在存储装置50中，但是本发明并不限于此。也就是说，在实施例中，存储装置50可不包括缓冲存储器300。例如，在存储装置50外部的非易失性存储器装置可用作缓冲存储器300。
根据各种实施例，缓冲存储器300可包括在存储器控制器200中。
根据实施例，存储器控制器200可控制至少两个存储器装置100。存储器控制器200可根据交错方案来控制存储器装置100，以便提高操作性能。
存储器控制器200可包括保持控制器210。当对存储器装置100执行了编程操作时，保持控制器210可控制存储器装置100对包括执行了编程操作的存储器单元的存储块执行保持控制操作。
根据实施例，保持控制器210可根据在包括执行了编程操作的存储器单元的存储块中包括的多个存储器单元的阈值电压分布，来确定保持控制电压的电压电平。
根据实施例，保持控制器210可根据在包括执行了编程操作的存储器单元的存储块中包括的多个存储器单元的阈值电压分布，来确定将保持控制电压施加到包括在存储块中的多个存储器单元串中的每一个的持续时间。
主机400可使用诸如下列的各种通信方法中的至少一种与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间互连(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
图2是示出图1中所示的存储器装置100的示图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可通过行线RL联接至地址解码器121。多个存储块BLK1至BLKz可通过位线BL1至BLn联接至页面缓冲器组123。多个存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。联接至相同字线的存储器单元可被定义为一个页面。因此，每个存储块可包括多个页面。
行线RL可包括至少一个源极选择线、多个字线和至少一个漏极选择线。
包括在存储器单元阵列110中的存储器单元中的每一个可包括存储单个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
外围电路120可被配置成响应于控制逻辑130的控制，对存储器单元阵列110的被选择区域执行编程操作、读取操作或擦除操作。外围电路120可驱动存储器单元阵列110。例如，外围电路120可响应于控制逻辑130的控制，将各种操作电压施加至行线RL和第一至第n位线BL1至BLn或者将施加的电压放电。
外围电路120可包括行解码器121、电压发生器122、页面缓冲器组123、列解码器124、输入/输出电路125以及感测电路126。
地址解码器121可通过行线RL联接至存储器单元阵列110。行线RL可包括至少一个源极选择线、多个字线和至少一个漏极选择线。在实施例中，字线可包括普通字线和虚设字线。根据实施例，行线RL可进一步包括管道选择线。
行解码器121可被配置成响应于控制逻辑130的控制而操作。行解码器121可从控制逻辑130接收行地址RADD。
行解码器121可被配置成解码行地址RADD。行解码器121可根据解码的块地址，选择存储块BLK1至BLKz之中的至少一个存储块。行解码器121可选择被选择存储块的至少一个字线，以根据解码的地址将由电压发生器122生成的电压施加到至少一个字线WL。
例如，在编程操作期间，行解码器121可将编程电压施加到被选择字线，并且将具有小于编程电压的电压电平的编程通过电压施加到未选择字线。在编程验证操作期间，行解码器121可将验证电压施加被选择字线，并且将大于验证电压的验证通过电压施加到未选择字线。在读取操作期间，行解码器121可将读取电压施加到被选择字线，并且将大于读取电压的读取通过电压施加到未选择字线。
根据实施例，可以存储块为单位来执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可根据解码的地址来选择存储块中的一个存储块。在擦除操作期间，地址解码器121可将接地电压施加到联接至被选择存储块的字线。
电压发生器122可由控制逻辑130控制。电压发生器122可被配置成通过使用供应至存储器装置100的外部电源电压来生成多个电压。更具体地，电压发生器122可响应于操作信号OPSIG，生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生器122可响应于控制逻辑130的控制，生成编程电压、验证电压、通过电压、读取电压和擦除电压。
根据实施例，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可用作存储器装置100的操作电压。
根据实施例，电压发生器122可通过使用外部电源电压或内部电源电压来生成多个电压。
例如，电压发生器122可包括接收内部电源电压的多个泵电容器，并且可通过响应于控制逻辑130的控制选择性地激活多个泵电容器来生成多个电压。
生成的电压可通过行解码器121被供应至存储器单元阵列110。
页面缓冲器组123可包括第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn可分别通过第一至第n位线BL1至BLn联接至存储器单元阵列110。第一至第n页面缓冲器PB1至PBn可响应于控制逻辑130的控制而操作。更具体地，第一至第n页面缓冲器PB1至PBn可响应于页面缓冲器控制信号PBSIGNALS而操作。例如，在读取或验证操作期间，第一至第n页面缓冲器PB1至PBn可临时存储通过第一至第n位线BL1至BLn接收的数据，或者感测第一至第n位线BL1至BLn中的电压或电流。
更具体地，在编程操作期间，当编程脉冲被施加到被选择字线时，第一至第n页面缓冲器PB1至PBn可将通过输入/输出电路125接收的数据DATA传送到被选择存储器单元。可根据传送的数据DATA来对被选择页面的存储器单元进行编程。与被施加编程允许电压(例如，接地电压)的位线联接的存储器单元可具有增加的阈值电压。与被施加编程禁止电压(例如，电源电压)的位线联接的存储器单元的阈值电压可被维持。在编程验证操作期间，第一至第n页面缓冲器PB1至PBn可分别通过第一至第n位线BL1至BLn从被选择存储器单元读取页面数据。
在读取操作期间，第一至第n页面缓冲器PB1至PBn可响应于列解码器124的控制，通过第一至第n位线BL1至BLn从存储器单元读取数据DATA，并将读取的数据DATA输出至输入/输出电路125。
在擦除操作期间，第一至第n页面缓冲器PB1至PBn可分别使第一至第n位线BL1至BLn浮置(float)。
列解码器124可响应于列地址CADD在输入/输出电路125和页面缓冲器组123之间传送数据。例如，列解码器124可通过数据线DL与第一至第n页面缓冲器PB1至PBn交换数据或者通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可将来自参照图1描述的存储器控制器200的命令CMD和地址ADDR传送至控制逻辑130，或者与列解码器124交换数据DATA。
在读取操作或验证操作中，感测电路126可响应于允许位信号VRYBIT而生成参考电流，并且通过将从页面缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较以输出通过信号PASS或失败信号FAIL。
控制逻辑130可通过响应于命令CMD和地址ADDR输出操作信号OPSIG、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位信号VRYBIT来控制外围电路120。另外，控制逻辑130可响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
控制逻辑130可包括保持控制操作处理器140。保持控制操作处理器140可响应于从存储器控制器200输入的保持控制操作命令，对被选择存储块执行保持控制操作。在保持控制操作期间，保持控制电压可被施加到被选择存储块中包括的多个存储器单元串的沟道区域达预定持续时间。
根据实施例，保持控制操作处理器140可响应于从存储器控制器200输入的沟道状态读取命令，执行沟道状态读取操作以读取被选择存储块的沟道状态。在沟道状态读取操作期间，可获得沟道状态信息，该沟道状态信息指示在被选择存储块中包括的多个存储器单元串的沟道状态。例如，保持控制操作处理器140可将具有相同电压电平的沟道状态读取电压施加到与被选择存储块联接的所有字线。保持控制操作处理器140可通过检测与被选择存储块联接的多个位线中的电压或电流的变化来获取沟道状态信息。沟道状态信息可指示多个存储器单元串的沟道状态。沟道状态信息可指示包括在多个存储器单元串中的每一个中的、与擦除状态对应的存储器单元的数量。保持控制操作处理器140可将获取的沟道状态信息提供至存储器控制器200。
保持控制操作处理器140可响应于存储器控制器200的控制来设置保持控制信息。保持控制信息可包括在保持控制操作中使用的保持控制电压的电压电平或者施加保持控制电压的持续时间。可通过从存储器控制器200提供的参数设置命令来设置保持控制信息。保持控制操作处理器140可根据设置的保持控制信息执行保持控制操作。
图3示出图2中所示的存储器单元阵列110的实施例。
参照图3，存储器单元阵列110可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每个可具有二维或三维结构。如图3中所示，当存储块BLK1至BLKz具有三维结构时，每个存储块BLK1至BLKz可包括堆叠在衬底上的多个存储器单元。多个存储器单元可沿+X方向、+Y方向和+Z方向布置。下面将参照图4和图5更详细地描述每个存储块的结构。
图4是示出图3中所示的存储块BLK1至BLKz之中的任意一个存储块BLKa的电路图。
参照图4，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。根据实施例，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”型。在存储块BLKa中，“m”个单元串可布置在行方向(即，+X方向)。在图4中，作为示例示出在列方向(即，+Y方向)布置两个单元串。然而，布置在列方向上的单元串的数量可根据设计而变化。
单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST中的每一个以及存储器单元MC1至MCn中的每一个可具有彼此类似的结构。根据实施例，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。根据实施例，可在每个单元串中设置用于提供沟道层的柱(pillar)。根据实施例，可在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST可联接在公共源极线CSL和存储器单元MC1至MCp之间。
根据实施例，布置在同一行中的单元串的源极选择晶体管可联接至在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管可联接至不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管可联接至第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可联接至第二源极选择线SSL2。
根据另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同地联接至一个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn可联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp以及第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可顺序地布置在与+Z方向相反的方向上，并且可串联联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn可顺序地布置在+Z方向上，并且可串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn可通过管道晶体管PT联接。每个单元串的第一至第n存储器单元MC1至MCn的栅极可分别联接至第一至第n字线WL1至WLn。
每个单元串的管道晶体管PT的栅极可联接至管线PL。
每个单元串的漏极选择晶体管DST可联接在相应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串可联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可联接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可联接至第二漏极选择线DSL2。
布置在列方向上的单元串可联接至在列方向上延伸的位线。如图4中所示，第一列中的单元串CS11和CS21可联接至第一位线BL1。第m列中的单元串CS1m和CS2m可联接至第m位线BLm。
布置在行方向上的单元串中、联接至相同字线的存储器单元可形成单个页面。例如，在第一行中的单元串CS11至CS1m中、联接至第一字线WL1的存储器单元可构成单个页面。在第二行中的单元串CS21至CS2m中、联接至第一字线WL1的存储器单元可构成另一页面。当选择漏极选择线DSL1和DSL2中的一个时，可选择在一个行方向上布置的单元串。当选择第一至第n字线WL1至WLn中的一个时，可在选择的单元串中选择一个页面。
在另一实施例中，偶数位线和奇数位线可代替第一至第m位线BL1至BLm。另外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m之中的、偶数编号单元串可分别联接至偶数位线，并且布置在行方向上的单元串CS11至CS1m或CS21至CS2m之中的、奇数编号的单元串可分别联接至奇数位线。
根据实施例，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。例如，可设置一个或多个虚设存储器单元以减小源极选择晶体管SST和存储器单元MC1至MCp之间的电场。可选地，可设置一个或多个虚设存储器单元以减小漏极选择晶体管DST和存储器单元MCp+1至MCn之间的电场。当设置更多个虚设存储器单元时，存储块BLKa的操作可靠性可增加，而存储块BLKa的大小可能增大。另一方面，当虚设存储器单元的数量减少时，存储块BLKa的大小减小，并且存储块BLKa的操作可靠性可能降低。
为了有效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可具有所需的阈值电压。在对存储块BLKa执行擦除操作之前或之后，可对一部分或全部虚设存储器单元执行编程操作。在编程操作被执行之后执行擦除操作时，通过控制施加到与虚设存储器单元联接的虚设字线的电压，虚设存储器单元可具有所需的阈值电压。
图5是示出图3中所示的存储块BLK1至BLKz之中的存储块BLKb的另一实施例的电路图。
参照图5，存储块BLKb可包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可包括堆叠在衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST，其中衬底设置在存储块BLKb的下方。
每个单元串的源极选择晶体管SST可联接在公共源极线CSL和存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管可联接至相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可联接至第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可联接至第二源极选择线SSL2。根据另一实施例，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可共同地联接至一个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn可联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可分别联接至第一至第n字线WL1至WLn。
每个单元串的漏极选择晶体管DST可联接在相应位线和存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管可联接至第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可联接至第二漏极选择线DSL2。
因此，图5中所示的存储块BLKb可具有与图4中所示的存储块BLKa的电路类似的电路。也就是说，在存储块BLKa中的每个单元串中包括的管道晶体管PT可不包括在存储块BLKb中。
在另一实施例中，可设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数编号单元串可分别联接至偶数位线，并且布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数编号单元串可分别联接至奇数位线。
根据实施例，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。例如，可设置一个或多个虚设存储器单元以减小源极选择晶体管SST和第一至第n存储器单元MC1至MCn之间的电场。可选地，可设置一个或多个虚设存储器单元以减小漏极选择晶体管DST和存储器单元MC1至MCn之间的电场。当设置更多的虚设存储器单元时，存储块BLKb的操作可靠性可增加，而存储块BLKb的大小可增大。当设置较少的虚设存储器单元时，存储块BLKb的大小可减小，而存储块BLKb的操作可靠性可能劣化。
为了有效地控制一个或多个虚设存储器单元，虚设存储器单元中的每一个可具有所需的阈值电压。在对存储块BLKb执行擦除操作之前或之后，可对一部分或全部虚设存储器单元执行编程操作。在编程操作被执行之后执行擦除操作时，通过控制施加到与虚设存储器单元联接的虚设字线的电压，虚设存储器单元可具有所需的阈值电压。
图6A和图6B是示出根据实施例的保持控制操作的示图。具体地，图6A示出在编程操作完成之后存储器单元的变化。图6B示出在施加保持控制电压期间存储器单元的变化。
为了便于解释，在图6A和图6B中，假设单个存储器单元串包括四个存储器单元。参照图6A和图6B，包括在存储器单元串中的四个存储器单元可从左到右依次分别具有第一编程状态PV1、擦除状态Erase、第四编程状态PV4和第一编程状态PV1。
根据存储器单元的编程状态，存储器单元可具有各种阈值电压。更具体地，具有擦除状态Erase的存储器单元可具有最低阈值电压。存储器单元的阈值电压可从第一编程状态PV1向第四编程状态PV4逐渐增大。
根据相应存储器单元的编程状态，作为电荷存储层的氮化物电荷撷取层可包括各种量的电子。更具体地，在氮化物电荷撷取层中捕获的电子的数量可随着相应存储器单元的阈值电压增大而增加。随着在氮化物电荷撷取层中捕获的电子数量增加，可通过施加到相应存储器单元的栅极节点的较高电压来导通相应存储器单元。
参照图6A，在编程操作完成(由图6A中的601指示)之后的单个存储器单元串中，根据存储器单元串中的存储器单元的阈值电压，存储器单元串的氮化物电荷撷取层可包括不同数量的电子。例如，与擦除状态Erase对应的存储器单元的氮化物电荷撷取层可具有很少的电子并且可分布有空穴。被编程到第一编程状态PV1的存储器单元的氮化物电荷撷取层中捕获的电子的数量可小于被编程到第四编程状态PV4的存储器单元的氮化物电荷撷取层中捕获的电子的数量。
在具有三维结构的存储器单元阵列中，由于包括在单个存储器单元串中的存储器单元的氮化物电荷撷取层彼此联接，因此氮化物电荷撷取层中的电子可彼此交叉(across)移动。因此，当与具有与擦除状态Erase对应的阈值电压的存储器单元相邻的存储器单元具有较高的阈值电压时，在相邻存储器单元的氮化物电荷撷取层中捕获的电子可朝向具有擦除状态Erase的存储器单元的氮化物电荷撷取层移动。另外，移动的电子可与具有擦除状态Erase的存储器单元的氮化物电荷撷取层中的空穴结合。因此，具有擦除状态Erase的存储器单元的阈值电压可能增大。
参照图6B，在根据实施例的保持控制操作期间(由图6B中的603指示)的单个存储器单元串中，保持控制电压Vrec可被施加到存储器单元串的沟道区域。当保持控制电压Vrec被施加到沟道区域时，可通过由沟道区域产生的电磁力使在氮化物电荷撷取层中捕获的电子朝向氮化物隧道氧化层移动，其中保持控制电压Vrec为任意正电压。例如，保持控制电压Vrec可具有比当执行擦除存储在被选择存储块中的数据的擦除操作时施加到与被选择存储块联接的至少一个源极线的擦除电压低的电压电平。因此，可阻止电子朝向具有擦除状态Erase的存储器单元的氮化物电荷撷取层移动，使得可产生好像生成一种虚设屏障的效果。因此，可防止具有擦除状态Erase的存储器单元的阈值电压被增大。
图7是示出图1中所示的保持控制器210的操作的示图。
图7中的保持控制器710可以是上面参照图1描述的保持控制器210。存储器接口720可以是上面参照图1描述的存储器接口200。存储器装置730可以是上面参照图1描述的存储器装置100。
保持控制器710可检测对存储器装置730的编程操作的完成情况。当编程操作失败时，保持控制器710可不执行保持控制操作。当编程操作通过时，保持控制器710可通过控制存储器接口720来将保持控制操作命令提供至存储器装置730。存储器装置730可响应于保持控制操作命令来执行保持控制操作。
根据实施例，当编程操作通过时，保持控制器710可通过控制存储器接口720将沟道状态读取命令提供至存储器装置730。
响应于沟道状态读取命令，存储器装置730可对被选择存储块执行沟道状态读取操作，其中该被选择存储块包括完成了编程操作的存储器单元。存储器装置730可将通过沟道状态读取操作获得的沟道状态信息提供至存储器接口720。存储器接口720可将接收的沟道状态信息提供至保持控制器710。
保持控制器710可根据沟道状态信息生成保持控制信息。保持控制信息可包括以下中的一个或多个：待施加到被选择存储块的保持控制电压的电压电平和施加保持控制电压的持续时间。根据实施例，保持控制信息可包括待施加到包括在被选择存储块中的多个存储器单元串中的每一个的保持控制电压的电压电平，以及将保持控制电压施加到存储器单元串中的每一个的持续时间。
保持控制器710可通过控制存储器接口720来将保持控制信息设置命令提供至存储器装置730，使得存储器装置730可基于生成的保持控制信息来执行保持控制操作。
然后，保持控制器710可通过控制存储器接口720将保持控制操作命令提供至存储器装置730。存储器装置730可响应于保持控制操作命令，根据设置的保持控制信息来执行保持控制操作。
图8是示出沟道状态和保持控制电压的电压电平之间的关系的曲线图。
参照图8，横轴可指包括在存储器单元串中的被擦除存储器单元的数量，纵轴可指保持控制电压Vrec的电压电平。
随着存储器单元串中的被擦除存储器单元的数量增加，具有增加的阈值电压的被擦除存储器单元的数量可能增加。因此，随着包括在存储器单元串中的被擦除存储器单元的数量增加，可施加具有较高电压电平的保持控制电压。根据实施例，保持控制电压可具有范围从3V至5V的电压电平。然而，该值仅作为示例示出，并且保持控制电压可具有不引起编程的存储器单元的阈值电压发生变化的电压电平。
图9是示出沟道状态和施加保持控制电压的持续时间之间的关系的曲线图。
参照图9，横轴可指包括在存储器单元串中的擦除的存储器单元的数量，纵轴可指施加保持控制电压Vrec的持续时间。
随着存储器单元串中的被擦除存储器单元的数量增加，具有增加的阈值电压的被擦除存储器单元的数量可能增加。因此，随着包括在存储器单元串中的被擦除存储器单元的数量增加，可施加具有相同电压电平的保持控制电压达较长的持续时间。根据实施例，施加保持控制电压的持续时间可具有范围从1ms至30ms的值。然而，本发明不限于该范围。也就是说，该值仅是示例，并且施加保持控制电压Vrec的持续时间可以是被确定为不引起编程的存储器单元的阈值电压发生变化的任何数值。
图10是示出图1中所示的保持控制操作处理器140的操作的示图。
参照图10，存储器单元阵列810、行解码器820、电压发生器830、页面缓冲器组840和保持控制操作处理器850可以分别是图2中所示的存储器单元阵列110、行解码器121、电压发生器122、页面缓冲器组123和保持控制操作处理器140。
保持控制操作处理器850可包括在上面参照图2描述的控制逻辑130中。
保持控制操作处理器850可包括保持控制操作设置组件851、行线控制信号发生器852、列线控制信号发生器853和源极线控制器854。
保持控制操作设置组件851可控制外围电路(即行解码器820、电压发生器830和页面缓冲器组840)以根据从控制(图1的)存储器装置100的存储器控制器200输入的保持控制操作命令来执行保持控制操作。
更具体地，保持控制操作设置组件851可将第一保持控制操作控制信号REC CNTL1提供至电压发生器830，以便生成在保持控制操作中使用的操作电压Vop。电压发生器830可根据第一保持控制操作控制信号REC CNTL1来生成执行保持控制操作中使用的各种操作电压Vop。电压发生器830可将生成的操作电压Vop提供至行解码器820和页面缓冲器组840。例如，操作电压Vop可包括稍后将参照图11和图12进行描述的漏极选择电压VDSL、源极选择电压VSSL和0V的接地电压。
根据实施例，保持控制操作设置组件851可生成第二保持控制操作控制信号RECCNTL2，以便生成在保持控制操作期间待通过源极线而被输入到存储器单元阵列810的保持控制电压CSL(REC)，并且可将生成的第二保持控制操作控制信号REC CNTL2提供至源极线控制器854。可根据第二保持控制操作控制信号REC CNTL2来确定待施加到源极线的保持控制电压CSL(REC)的电压电平。根据实施例，可根据第二保持控制操作控制信号REC CNTL2来确定将保持控制电压CSL(REC)施加到源极线的持续时间。源极线控制器854可响应于第二保持控制操作控制信号REC CNTL2，将保持控制电压CSL(REC)施加到存储器单元阵列810的源极线。
根据实施例，保持控制操作设置组件851可生成第三保持控制操作控制信号RECCNTL3，以便控制被施加到与存储器单元阵列810联接的行线和位线的操作电压Vop。保持控制操作设置组件851可将生成的第三保持控制操作控制信号REC CNTL3提供至行线控制信号发生器852和列线控制信号发生器853。
行线控制信号发生器852可响应于第三保持控制操作控制信号REC CNTL3，生成行线控制信号RL(REC)并将行线控制信号RL(REC)提供至行解码器820。行解码器820可响应于行线控制信号RL(REC)，将来自电压发生器830的操作电压Vop传送至存储器单元阵列810。
列线控制信号发生器853可响应于第三保持操作控制信号REC CNTL3，生成用于控制页面缓冲器组840的页面缓冲器控制信号PBSIGNAL(REC)并且将页面缓冲器控制信号PBSIGNAL(REC)提供至页面缓冲器组840。页面缓冲器组840可响应于页面缓冲器控制信号PBSIGNAL(REC)，将来自电压发生器830的操作电压Vop传送至与存储器单元阵列810联接的位线。
根据实施例，保持控制操作设置组件851可根据从控制存储器装置100的存储器控制器200输入的沟道状态读取命令，来控制外围电路以执行沟道状态读取操作。
根据实施例，保持控制操作设置组件851可响应于从控制存储器装置100的存储器控制器200输入的保持控制信息设置命令，来设置保持控制信息。保持控制信息可包括在保持控制操作中使用的保持控制电压CSL(REC)的电压电平或将保持控制电压CSL(REC)施加到源极线的持续时间。保持控制操作设置组件851可根据设置的保持控制信息生成第一至第三保持控制操作控制信号REC CNTL1至REC CNTL3。
图11是示出根据实施例的保持控制操作的示图。
参照图11，在保持控制操作期间，保持控制电压Vrec可通过公共源极线而被施加到存储器单元串ST1至STn的各个沟道区域达预定持续时间。保持控制电压Vrec可与参照图10描述的保持控制电压CSL(REC)相同，并且公共源极线可以是参照图10描述的源极线。
在保持控制操作期间，保持控制电压Vrec可被施加到公共源极线CSL。
漏极选择电压VDSL可被施加到漏极选择线DSL，并且源极选择电压VSSL可被施加到源极选择线SSL。可施加漏极选择电压VDSL和源极选择电压VSSL以分别导通漏极选择晶体管DST和源极选择晶体管SST。
0V的接地电压可被施加到与各个存储器单元串ST1至STn的存储器单元联接的字线WL1至WLk。0V的接地电压也可被施加到分别与存储器单元串ST1至STn联接的位线BL1至BLn。保持控制电压Vrec可具有范围从3V至5V的电压电平。保持控制电压Vrec可被施加达范围从1ms至30ms的持续时间。
图12是示出根据另一实施例的保持控制操作的示图。
参照图12，存储器单元串ST1至STn中的每一个可联接到彼此分离的源极线SL1至SLn中的每一个。源极线SL1至SLn可包括在参照图10描述的源极线中。保持控制电压Vrec1至Vrecn可分别被施加到源极线SL1至SLn。保持控制电压Vrec1至Vrecn可包括在参照图10描述的保持控制电压CSL(REC)中。与图11中所示的实施例不同，可将具有不同电压电平的保持控制电压Vrec1至Vrecn施加到存储器单元串ST1至STn。
漏极选择电压VDSL可被施加到漏极选择线DSL，并且源极选择电压VSSL可被施加到源极选择线SSL。可施加漏极选择电压VDSL和源极选择电压VSSL以分别导通漏极选择晶体管DST和源极选择晶体管SST。
0V的接地电压可被施加到与各个存储器单元串ST1至STn的存储器单元联接的字线WL1至WLk。0V的接地电压也可被施加到与存储器单元串ST1至STn联接的位线BL1至BLn。
具有不同电压电平的保持控制电压Vrec1至Vrecn可被施加到分别与第一至第n存储器单元串ST1至STn联接的第一至第n源极线SL1至SLn。包括在存储器单元串ST1至STn中的每一个中、与擦除状态对应的存储器单元的数量可变化。因此，待被施加到每个存储器单元串的沟道区域的保持控制电压的电压电平或者施加保持控制电压的持续时间也可变化。可将不同的保持控制电压Vrec1至Vrecn施加到根据图12的实施例的存储器单元阵列结构中的各个存储器单元串ST1至STn。另外，将保持控制电压Vrec1至Vrecn施加到各个存储器单元串ST1至STn的持续时间可变化。
根据实施例，可根据各个存储器单元串ST1至STn的沟道状态来确定与各个存储器单元串ST1至STn对应的保持控制电压Vrec1至Vrecn的电压电平。可根据各个存储器单元串ST1至STn的沟道状态来确定施加与各个存储器单元串ST1至STn对应的保持控制电压Vrec1至Vrecn的持续时间。可由包括在各个存储器单元串ST1至STn中的被擦除存储器单元的数量来确定各个存储器单元串ST1至STn的沟道状态。
图13是描述根据实施例的存储装置50的操作的流程图。在描述存储装置50的操作时，将参照图1至图10。
参照图13，在步骤S1301中，存储装置50可执行编程操作。更具体地，存储装置50可执行将针对由主机400提出的写入请求的数据存储在存储器装置100中的编程操作。可以页面为单位执行编程操作。存储器控制器200可将编程命令、地址和数据提供至存储器装置100。存储器装置100可响应于存储器控制器200的控制来执行编程操作。
在步骤S1303中，存储装置50可执行保持控制操作。更具体地，在步骤S1301中，存储装置50可对包括执行了编程操作的页面的存储块执行保持控制操作。例如，存储器控制器200可将保持控制操作命令提供至存储器装置100。响应于从存储器控制器200提供的保持控制操作命令，存储器装置100可对包括执行了编程操作的页面的被选择块执行保持控制操作。存储器装置100可将保持控制电压施加到与被选择块联接的源极线。当施加保持控制电压时，存储器装置100可将接地电压施加到字线。根据实施例，存储器装置100可将导通漏极选择晶体管和源极选择晶体管的电压施加到漏极选择线和源极选择线。当施加保持控制电压时，接地电压也可被施加到与被选择块联接的位线。
图14是描述根据实施例的存储器控制器200的操作的流程图。在描述存储器控制器200的操作时，将参照图1至图10。
参照图14，在步骤S1401中，存储器控制器200可将编程命令提供至存储器装置100。根据实施例，存储器控制器200可提供与待被编程的页面对应的地址、待编程的数据以及编程命令。
在步骤S1403中，存储器控制器200可确定编程操作是否完成。更具体地，存储器控制器200可将状态读取命令提供至存储器装置100。状态读取命令可用于请求存储在存储器装置100中包括的状态寄存器中的状态信息。当编程操作完成时，存储器装置100可将指示编程操作是通过还是未通过(即，失败)的通过信息存储在状态寄存器中。存储器装置100可响应于状态读取命令，将存储在状态寄存器中的状态信息提供至存储器控制器200。存储器控制器200可根据状态信息确定编程操作是否完成。
在步骤S1405中，存储器控制器200可将保持控制操作命令提供至存储器装置100。保持控制操作命令可指示对执行了编程操作的被选择存储块执行保持控制操作。在保持控制操作期间，存储器装置100可将保持控制电压施加到被选择存储块达预定持续时间。
图15是示出根据实施例的存储器装置100的操作的流程图。在描述存储器装置100的操作时，将参照图1至图10。
参照图15，在步骤S1501中，存储器装置100可从存储器控制器200接收保持控制命令。
在步骤S1503中，存储器装置100可响应于保持控制命令，将保持控制电压施加到与被选择存储块联接的源极线达预定持续时间。
图16是示出根据实施例的存储器控制器200的操作的流程图。在描述存储器控制器200的操作时，将参照图1至图10。
参照图16，在步骤S1601中，存储器控制器200可将编程命令提供至存储器装置100。根据实施例，存储器控制器200可提供与待被编程的页面对应的地址、待编程的数据以及编程命令。
在步骤S1603中，存储器控制器200可确定编程操作是否完成。更具体地，存储器控制器200可将状态读取命令提供至存储器装置100。状态读取命令可用于请求存储在存储器装置100中包括的状态寄存器中的状态信息。当编程操作完成时，存储器装置100可将指示编程操作是通过还是未通过(即，失败)的通过信息存储在状态寄存器中。存储器装置100可响应于状态读取命令，将存储在状态寄存器中的状态信息提供至存储器控制器200。存储器控制器200可根据状态信息确定编程操作是否完成。
在步骤S1605中，存储器控制器200可将沟道状态读取命令提供至存储器装置100。存储器装置100可响应于沟道状态读取命令，来读取包括在被选择存储块中的多个存储器单元串的沟道状态。更具体地，存储器装置100可将沟道状态读取电压施加到字线并且获取通过位线感测的数据。沟道状态读取电压可指包括在被选择存储块中的被擦除存储器单元通过其而被感测到的读取电压。根据沟道状态读取电压读取的数据可以是沟道状态信息。沟道状态信息可包括关于以下的信息：包括在每个存储器单元串中的具有擦除状态的存储器单元的数量。
在步骤S1607中，存储器控制器200可从存储器装置100获取沟道状态信息。
在步骤S1609中，存储器控制器200可基于沟道状态信息来确定待施加到每个存储器单元串的保持控制电压的电压电平和施加保持控制电压的持续时间。随着包括更多被擦除存储器单元，可增加待施加到存储器单元串的沟道的保持控制电压的电压电平。随着包括更多被擦除存储器单元，可增加施加待施加到存储器单元串的沟道的保持控制电压的持续时间。存储器控制器200可将保持控制电压的设定电压电平和施加保持控制电压的设定持续时间提供至存储器装置。例如，存储器控制器200可通过使用参数设置命令SETPARAMETER来设置保持控制信息，其中保持控制信息包括保持控制电压的电压电平和施加保持控制电压的持续时间。
在步骤S1611中，存储器控制器200可将保持控制命令提供至存储器装置100，使得可对设定存储块执行保持控制操作。
图17是示出图1的存储器控制器200的另一实施例的示图。
存储器控制器1000可联接至主机和存储器装置，例如图1的主机400和存储器装置100。响应于来自主机的请求，存储器控制器1000可访问存储器装置。例如，存储器控制器1000可被配置成控制存储器装置的读取操作、写入操作、擦除操作和后台操作。存储器控制器1000可提供存储器装置和主机之间的接口连接。存储器控制器1000可被配置成驱动用于控制存储器装置的固件。
参照图17，存储器控制器1000可包括处理器1010、存储器缓冲器1020、错误校正码(ECC)块1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可提供存储器控制器1000的组件之间的通道。
处理器1010可控制存储器控制器1000的全部操作，并且可执行逻辑操作。处理器1010可通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。此外，处理器1010可通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可通过将存储器缓冲器1020使用为工作存储器、高速缓冲存储器或缓冲存储器来控制存储装置的操作。
处理器1010可执行闪存转换层(FTL)的功能。处理器1010可通过闪存转换层FTL将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。闪存转换层FTL可接收逻辑块地址LBA并使用映射表将逻辑块地址LBA转换为物理块地址PBA。根据映射单位，存在用于闪存转换层FTL的各种地址映射方法。典型的址映射方法可包括页面映射方法、块映射方法以及混合映射方法。
处理器1010可使从主机接收的数据随机化。例如，处理器1010可使用随机化种子使从主机接收的数据随机化。作为待存储的数据的随机化数据可被提供至存储器装置并且可被编程在存储器单元阵列中。
在读取操作期间，处理器1010可使从存储器装置接收的数据去随机化。例如，处理器1010可使用去随机化种子使从存储器装置接收的数据去随机化。可将去随机化数据输出至主机。
根据实施例，处理器1010可运行软件或固件来执行随机化操作和去随机化操作。
存储器缓冲器1020可用作处理器1010的工作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC块1030可执行错误校正。ECC块1030可基于通过存储器接口1060而待被写入到存储器装置的数据执行ECC编码。经ECC编码的数据可通过存储器接口1060被传送至存储器装置。ECC块1030可基于通过存储器接口1060而从存储器装置接收的数据来执行ECC解码。例如，ECC块1030可作为存储器接口1060的组件而被包括在存储器接口1060中。
主机接口1040可在处理器1010的控制下与外部主机通信。主机接口1040可使用诸如下列的各种通信方式中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间互连(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
缓冲器控制电路1050可在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道将命令、地址和数据传输至存储器装置/从存储器装置接收命令、地址和数据。
例如，存储器控制器1000可不包括存储器缓冲器1020和缓冲器控制电路1050。
例如，处理器1010可通过使用代码来控制存储器控制器1000的操作。处理器1010可从存储器控制器1000中设置的非易失性存储器装置(例如，ROM)加载代码。在另一示例中，处理器1010可通过存储器接口1060从存储器装置加载代码。
例如，存储器控制器1000的总线1070可被划分成控制总线和数据总线。数据总线可被配置成在存储器控制器1000中传输数据，并且控制总线可被配置成在存储器控制器1000中传输诸如命令或地址的控制信息。数据总线和控制总线可彼此分离，并且可不相互干扰也不相互影响。数据总线可联接至主机接口1040、缓冲器控制电路1050、ECC块1030和存储器接口1060。控制总线可联接至主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图18是示出应用根据实施例的存储装置的存储卡系统2000的框图。
参照图18，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100可联接至存储器装置2200。存储器控制器2100可访问存储器装置2200。例如，存储器控制器2100可控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可被配置为在存储器装置2200和主机之间提供接口连接。存储器控制器2100可被配置成驱动用于控制存储器装置2200的固件。存储器装置2200可具有与参照图1描述的存储器装置100相同的配置。
在实施例中，存储器控制器2100可包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和ECC块的组件。
存储器控制器2100可通过连接器2300与外部装置通信。存储器控制器2100可基于特定通信协议与外部装置(例如，主机)通信。在实施例中，存储器控制器2100可通过诸如下列的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WiFi、蓝牙以及高速非易失性存储器(NVMe)协议。在实施例中，连接器2300可由上述各种通信协议中的至少一种来定义。
在实施例中，存储器装置2200可被实施为诸如下列的各种非易失性存储器装置中的一种：电可擦除可编程ROM(EPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可被集成到单个半导体装置中以形成存储卡。例如，存储器控制器2100和存储器装置2200可被集成到单个半导体装置中并形成诸如下列的存储卡：个人计算机存储卡国际协会(PCMCIA)，紧凑型闪存(CF)卡，智能媒体卡(SM或SMC)，记忆棒，多媒体卡(MMC、RS-MMC或微型MMC)，SD卡(SD、迷你SD、微型SD或SDHC)、通用闪存(UFS)等。
图19是示出应用根据实施例的存储装置的固态硬盘(SSD)系统3000的示例的框图。
参照图19，SSD系统3000可包括主机3100和SSD 3200。SSD3200可通过信号连接器3001与主机3100交换信号SIG，并且可通过电源连接器3002接受电力PWR。SSD 3200可包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
在实施例中，SSD控制器3210可执行上面参照图1描述的存储器控制器200的功能。
SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。在实施例中，信号SIG可基于主机3100与SSD 3200的接口。例如，信号SIG可以由诸如下列的各种接口中的至少一个来定义：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WiFi、蓝牙以及高速非易失性存储器(NVMe)接口。
辅助电源3230可通过电源连接器3002联接至主机3100。辅助电源3230可被提供有来自主机3100的电力PWR并且利用来自主机3100的电力PWR进行充电。当从主机3100供应的电力供应不平稳时，辅助电源3230可供应SSD 3200的电力。在实施例中，辅助电源3230可位于SSD 3200的内部或外部。例如，辅助电源3230可设置在主板上，并向SSD 3200供应辅助电力。
缓冲存储器3240可用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图20是示出应用根据实施例的存储装置的用户系统的框图。
参照图20，用户系统4000可包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可运行包括在用户系统4000、操作系统(OS)或用户程序中的组件。在实施例中，应用处理器4100可包括用于控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可被设置为片上系统(SoC)。
存储器模块4200可用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性RAM或诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施例中，应用处理器4100和存储器模块4200可基于堆叠式封装(PoP)来封装并且被提供为单个半导体封装。
网络模块4300可与外部装置通信。例如，网络模块4300可支持诸如下列的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙或WiFi通信。在实施例中，网络模块4300可被包括在应用处理器4100中。
存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。可选地，存储模块4400可将存储在存储模块4400中的数据传输至应用处理器4100。在实施例中，存储模块4400可被实现为诸如下列的非易失性半导体存储器装置：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器。在实施例中，存储模块4400可被设置为可移动存储介质(即，可移动驱动器)，诸如用户系统4000的存储卡或外部驱动器。
在实施例中，存储模块4400可包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与上面参照图2至图5描述的存储器装置100相同的方式操作。例如，存储模块4400可以与上面参照图1描述的存储装置50相同的方式操作。
用户接口4500可包括将数据或命令输入至应用处理器4100或将数据输出到外部装置的接口。在实施例中，用户接口4500可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电装置的用户输入接口。用户接口4500可进一步包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电动机的用户输出接口。
本发明的实施例提供一种包括具有提高的可靠性的存储器装置的存储装置以及该存储装置的操作方法。
本领域技术人员将理解的是，在不脱离本发明的精神和范围的情况下，可对本发明的上述示例性实施例进行各种修改。
因此，只要这些修改落入所附权利要求及其等同方案的范围内，则本发明旨在涵盖所有这些修改。
在上述实施例中，可选择性地执行或者跳过全部步骤。另外，可能不总是以常规顺序执行每个实施例中的步骤。此外，本说明书和附图中公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解的是，基于本公开的技术范围，各种修改是可能的。
已经参照附图描述了本公开的实施例，并且在说明书中使用的特定术语或词语应当根据本公开的精神来解释，而不限制本公开的主题。应当理解的是，本文描述的基本发明构思的许多变化和修改仍将落入如所附权利要求及其等同方案中限定的本公开的精神和范围内。
对于本领域技术人员将显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施例进行各种修改。因此，只要这些修改落入所附权利要求及其等同方案的范围内，则本发明旨在涵盖所有这些修改。
已经参照附图描述了本公开的实施例，并且在说明书中使用的特定术语或词语应当根据本公开的精神来解释，而不限制本公开的主题。应当理解的是，本文描述的基本发明构思的许多变化和修改仍将落入如所附权利要求及其等同方案中限定的本公开的精神和范围内。

Claims (20)

1.一种存储装置，包括：
存储器装置，执行将数据存储在存储块中包括的多个存储器单元之中的被选择存储器单元中的编程操作；以及
存储器控制器，当所述编程操作完成时，控制所述存储器装置以执行将保持控制电压施加至与所述存储块中包括的多个存储器单元串联接的至少一个源极线达预定持续时间的保持控制操作。
2.根据权利要求1所述的存储装置，其中所述多个存储器单元串包括串联联接在多个位线与所述至少一个源极线之间的所述多个存储器单元。
3.根据权利要求2所述的存储装置，其中所述存储器装置包括：
外围电路；以及
保持控制操作处理器，响应于从所述存储器控制器提供的保持控制操作命令，生成控制信号以用于控制所述外围电路来执行所述保持控制操作。
4.根据权利要求3所述的存储装置，其中所述保持控制操作处理器控制所述外围电路以通过当将所述保持控制电压施加至所述至少一个源极线时将接地电压施加至与所述多个存储器单元联接的字线来执行所述保持控制操作。
5.根据权利要求3所述的存储装置，其中所述保持控制操作处理器控制所述外围电路以通过当将所述保持控制电压施加至所述至少一个源极线时将接地电压施加至所述多个位线来执行所述保持控制操作。
6.根据权利要求1所述的存储装置，其中所述预定持续时间长于在擦除存储在所述存储块中的数据的擦除操作期间将擦除电压施加至所述至少一个源极线的持续时间。
7.根据权利要求1所述的存储装置，其中所述存储器控制器包括保持控制器，所述保持控制器当所述编程操作完成时控制所述存储器装置根据所述多个存储器单元串的沟道状态来生成保持控制信息，所述保持控制信息包括所述预定持续时间和所述保持控制电压的电压电平，并且控制所述存储器装置根据所述保持控制信息来执行所述保持控制操作。
8.根据权利要求7所述的存储装置，
其中当完成所述编程操作时，所述保持控制器将用于请求沟道状态信息的沟道状态读取命令提供至所述存储器装置，所述沟道状态信息指示所述多个存储器单元串的沟道状态，并且
其中响应于所述沟道状态读取命令，所述存储器装置获得由包括在所述多个存储器单元串的每个中的被擦除存储器单元的数量确定的沟道状态信息，并且将所述沟道状态信息提供至所述存储器控制器。
9.根据权利要求8所述的存储装置，其中所述保持控制器基于所述沟道状态信息来生成所述保持控制信息，所述保持控制信息包括待施加至所述至少一个源极线的保持控制电压的电压电平。
10.根据权利要求9所述的存储装置，其中所述保持控制电压的电压电平随着所述被擦除存储器单元的数量的增加而增大。
11.根据权利要求8所述的存储装置，其中所述保持控制器基于所述沟道状态信息来生成所述保持控制信息，所述保持控制信息包括所述预定持续时间。
12.根据权利要求11所述的存储装置，其中所述预定持续时间随着所述被擦除存储器单元的数量的增加而增加。
13.根据权利要求7所述的存储装置，其中在将所述保持控制信息提供至所述存储器装置之后，所述保持控制器提供保持控制操作命令以指示所述存储器装置执行所述保持控制操作。
14.一种操作存储器控制器的方法，所述存储器控制器控制包括多个存储块的存储器装置，所述方法包括：
提供编程命令以指示将数据存储在所述多个存储块之中的被选择存储块中的编程操作；并且
当所述编程操作完成时，将保持控制操作命令提供至所述存储器装置以指示将保持控制电压施加至与所述被选择存储块中包括的多个存储器单元串联接的至少一个源极线达预定持续时间的保持控制操作。
15.根据权利要求14所述的方法，其中将所述保持控制操作命令提供至所述存储器装置包括：
将用于请求沟道状态信息的沟道状态读取命令提供至所述存储器装置，所述沟道状态信息指示包括在所述被选择存储块中的多个存储器单元串的沟道状态；
从所述存储器装置获得由包括在所述多个存储器单元串的每个中的被擦除存储器单元的数量确定的沟道状态信息；并且
基于所述沟道状态信息来生成保持控制信息，所述保持控制信息包括所述预定持续时间以及待施加至所述至少一个源极线的保持控制电压的电压电平。
16.根据权利要求15所述的方法，其中所述保持控制电压的电压电平随着所述被擦除存储器单元的数量的增加而增大。
17.根据权利要求15所述的方法，其中所述预定持续时间随着所述被擦除存储器单元的数量的增加而增加。
18.根据权利要求15所述的方法，其中将所述保持控制操作命令提供至所述存储器装置进一步包括：
将所述保持控制信息提供至所述存储器装置；并且
将所述保持控制操作命令提供至所述存储器装置。
19.一种存储器装置，包括：
存储器单元阵列，包括多个存储块；
外围电路，对所述多个存储块之中的被选择存储块执行保持控制操作；以及
控制逻辑，在所述保持控制操作期间，控制所述外围电路施加保持控制电压，所述保持控制电压具有比当执行擦除操作时施加至与所述被选择存储块联接的至少一个源极线的擦除电压低的电压电平，所述擦除操作擦除存储在所述被选择存储块中的数据。
20.根据权利要求19所述的存储器装置，其中在所述保持控制操作期间，所述控制逻辑控制所述外围电路将所述保持控制电压施加至所述至少一个源极线达持续时间，所述持续时间长于当执行擦除操作时将所述擦除电压施加至所述至少一个源极线的持续时间，所述擦除操作擦除存储在所述存储块中的数据。
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