KR20210128780A - 메모리 컨트롤러 및 이를 포함하는 저장 장치 - Google Patents

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KR20210128780A
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Abstract

저장 장치는 복수의 제1 메모리 장치들, 복수의 제2 메모리 장치들 및 메모리 컨트롤러를 포함한다. 상기 복수의 제1 메모리 장치들은 메인 데이터 영역으로 사용된다. 상기 복수의 제2 메모리 장치들은 예비 데이터 영역으로 사용된다. 상기 메모리 컨트롤러는 제1 및 제2 채널을 통해 상기 제1 및 제2 메모리 장치들에 연결된다. 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치들의 개수는 상기 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치들의 개수와 동일하고, 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제2 메모리 장치들의 개수는 상기 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 제2 메모리 장치들의 개수와 상이하다. 상기 메모리 컨트롤러는 상기 제1 및 제2 메모리 장치들의 메모리 상태에 기초하여, 상기 제1 및 제2 메모리 장치들 중 기입 동작을 수행할 메모리 장치를 선택한다.

Description

메모리 컨트롤러 및 이를 포함하는 저장 장치 {MEMORY CONTROLLER AND STORAGE DEVICE HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 이를 포함하는 저장 장치에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 멀티-채널, 멀티-웨이 구조에서 데이터 저장 동작을 효율적으로 수행할 수 있는 메모리 컨트롤러 및 이를 포함하는 저장 장치를 제공한다.
본 발명의 실시예에 따른 저장 장치는 복수의 제1 메모리 장치들, 복수의 제2 메모리 장치들 및 메모리 컨트롤러를 포함한다. 상기 복수의 제1 메모리 장치들은 메인 데이터 영역으로 사용된다. 상기 복수의 제2 메모리 장치들은 예비 데이터 영역으로 사용된다. 상기 메모리 컨트롤러는 제1 및 제2 채널을 통해 상기 제1 및 제2 메모리 장치들에 연결된다. 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치들의 개수는 상기 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치들의 개수와 동일하고, 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제2 메모리 장치들의 개수는 상기 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 제2 메모리 장치들의 개수와 상이하다. 상기 메모리 컨트롤러는 상기 제1 및 제2 메모리 장치들의 메모리 상태에 기초하여, 상기 제1 및 제2 메모리 장치들 중 기입 동작을 수행할 메모리 장치를 선택한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 제1 및 제2 채널을 통해 복수의 메인 메모리 장치들 및 복수의 예비 메모리 장치들과 연결된다. 상기 메모리 컨트롤러는 메모리 상태 모니터 및 기입 동작 제어부를 포함한다. 상기 메모리 상태 모니터는 상기 메인 메모리 장치들 및 예비 메모리 장치들의 현재 상태에 관한 정보인 메모리 상태 정보를 생성한다. 상기 기입 동작 제어부는 상기 메모리 상태 정보에 기초하여, 상기 복수의 메인 메모리 장치들 및 복수의 예비 메모리 장치들 중에서 기입 동작이 수행될 메모리 장치를 선택하고, 선택된 메모리 장치의 기입 동작을 제어한다. 상기 제1 및 제2 채널을 통해 각각 연결되는 메인 메모리 장치들의 개수는 서로 동일하고, 상기 제1 및 제2 채널을 통해 각각 연결되는 메인 메모리 장치들의 개수는 서로 상이하다.
본 발명의 실시 예에 따른, 제1 및 제2 채널을 통해 복수의 메모리 장치들과 연결된 메모리 컨트롤러의 동작 방법은 상기 메모리 장치들에 대한 기입 동작을 수행할 것을 결정하는 단계, 상기 복수의 메모리 장치들의 메모리 상태에 기초하여, 상기 복수의 메모리 장치들 중 기입 동작이 수행될 메모리 장치를 선택하는 단계 및 상기 선택된 메모리 장치가 기입 동작을 수행하도록 제어하는 프로그램 커맨드를 생성하는 단계를 포함한다. 상기 복수의 메모리 장치들은 메인 데이터 영역으로 사용되는 제1 메모리 장치들 및 예비영역으로 사용되는 제2 메모리 장치들을 포함한다. 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치들의 개수는 상기 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치들의 개수와 동일하고, 상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제2 메모리 장치들의 개수는 상기 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 제2 메모리 장치들의 개수와 상이하다.
본 기술은 멀티-채널, 멀티-웨이 구조에서 데이터 저장 동작을 효율적으로 수행할 수 있는 메모리 컨트롤러 및 이를 포함하는 저장 장치를 제공할 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 일 실시 예를 보여주는 회로도이다.
도 5는 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 또다른 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 저장 장치를 나타내는 도면이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 9는 도 8의 기입 동작 제어부의 예시적인 실시 예를 나타내는 블록도이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 11은 도 10의 단계(S130)의 일 실시 예를 나타내는 순서도이다.
도 12a 및 도 12b는 도 10 및 도 11에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 13은 가비지 컬렉션 동작을 시작하는 방법의 예시적인 실시 예를 나타내는 순서도이다.
도 14는 도 10의 단계(S130)의 다른 실시 예를 나타내는 순서도이다.
도 15는 도 10의 단계(S130)의 또다른 실시 예를 나타내는 순서도이다.
도 16은 본 발명의 다른 실시 예에 따른 저장 장치를 나타내는 도면이다.
도 17은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 채널(CH)을 통해 메모리 컨트롤러(200)와 통신할 수 있다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magneto-resistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 채널(CH)을 통해 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 복수 개일 수 있다. 즉, 저장 장치(50)에 복수의 메모리 장치들이 포함될 수 있다.
복수의 메모리 장치들은 채널(CH)들을 통해 메모리 컨트롤러(200)와 연결되고, 채널들을 통해 메모리 컨트롤러(200)와 통신할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 복수의 메모리 장치들 각각에 동작을 지시하고, 복수의 메모리 장치들은 메모리 컨트롤러(200)의 지시에 대응하는 동작을 수행할 수 있다. 또, 복수의 메모리 장치들은 각각 동작을 수행한 결과를 메모리 컨트롤러(200)로 출력할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함한다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제1 내지 제n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다. 메모리 셀의 목표 프로그램 상태는 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나로 결정될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)의 일 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 또다른 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 7은 본 발명의 일 실시 예에 따른 저장 장치를 나타내는 도면이다.
도 7을 참조하면, 저장 장치(51)는 메모리 컨트롤러(200) 및 복수의 메모리 장치들(100a~100h, 101a~101b)을 포함한다. 복수의 메모리 장치들(100a~100h, 101a~101b)은 제1 데이터 영역(105) 및 제2 데이터 영역(107)을 구성할 수 있다. 제1 메모리 장치들(100a~100h)은 제1 데이터 영역(105)을 구성할 수 있다. 제2 메모리 장치들(101a~101b)은 제2 데이터 영역(107)을 구성할 수 있다.
일 예로서, 제1 메모리 장치들(100a~100h)에 의해 구성되는 제1 데이터 영역(105)은 메인 데이터 영역(main data area)일 수 있다. 메인 데이터 영역에는 사용자 데이터가 저장될 수 있다. 한편, 제2 메모리 장치들(101a, 101b)에 의해 구성되는 제2 데이터 영역(107)은 사용자 데이터가 저장되지 않는 예비 영역(reserved area)일 수 있다. 예비 영역은 저장 장치(51)의 동작 성능을 유지하기 위해 필요한 오버 프로비져닝 영역(over provisioning area)을 포함할 수 있다. 오버 프로비져닝 영역은 특별한 사정이 없는 한 사용되지 않는 데이터 영역일 수 있다. 예를 들어, 저장 장치(51)가 사용되는 동안 메인 데이터 영역(105)을 구성하는 메모리 블록들, 즉 제1 메모리 장치들(101a~101h)에 포함된 메모리 블록들 중 배드 블록이 발생한 경우, 해당 배드 블록은 더 이상 사용하지 않을 수 있다. 이 경우, 오버 프로비져닝 영역을 구성하는 메모리 블록들, 즉 제2 메모리 장치들(101a, 101b)에 포함된 메모리 블록들 중 어느 하나가 상기 배드 블록을 대체하여 사용될 수 있다.
또 다른 예로서, 오버 프로비저닝 영역은 웨어 레벨링, 배드 블록 관리 등 저장 장치를 구동하는 데 필요한 여러 가지 기능들이 원할하게 동작할 수 있도록 할당된 예비 공간일 수 있다. 오버 프로비저닝 영역은 사용자가 엑세스 할 수 없는 영역이므로, 저장 장치(51)의 사용자 용량에서 제외된다.
도 7에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 저장 장치(51)는 멀티-채널 및 멀티-웨이 구조로 구성될 수 있다. 멀티-채널 구조는 복수의 메모리 장치들에 동시 접근 가능하도록, 메모리 컨트롤러(200)과 메모리 장치들(100a~100h, 101a~101b)이 복수의 채널(CH1, CH2)을 통해 연결되는 구조를 의미할 수 있다. 메모리 컨트롤러(200)와 메모리 장치들(100a~100h, 101a~101b)을 연결하는 채널의 수가 많아질수록, 메모리 컨트롤러(200)가 동시에 제어할 수 있는 메모리 장치의 개수가 증가하므로 저장 장치(51)의 동작 속도가 향상될 수 있다. 멀티-웨이 구조는 하나의 채널에 복수의 메모리 장치들이 연결되는 구조를 의미할 수 있다. 예를 들어, 도 7의 저장 장치(51)의 제1 채널(CH1)에는 4개의 메모리 장치들(100a~100d)이 연결된다. 제1 채널(CH1)에서, 메모리 장치들(100a~100d)는 각각 제1 내지 제4 웨이(WAY1~WAY4)를 구성한다. 또한 제2 채널(CH2)에서, 메모리 장치들(100e~100h, 101a, 101b)은 각각 제5 내지 제10 웨이(WAY5~WAY10)를 구성한다. 멀티-웨이 구조의 저장 장치에 있어서, 하나의 채널에 연결된 복수의 메모리 장치들은 인터리빙 동작을 수행하여 동작 속도를 향상시킬 수 있다.
통상적으로, 복수의 채널마다 동일한 수의 웨이가 포함되도록 구성되는 것이 일반적이다. 이 경우, 각 채널마다 동일한 개수의 메모리 장치들이 연결된다. 보다 구체적으로, 각 채널마다 동일한 개수의 메인 메모리 장치들 및 예비 메모리 장치들이 연결될 수 있다. 메인 메모리 장치는 메인 데이터 영역을 구성하는 메모리 장치를 의미할 수 있다. 한편, 예비 메모리 장치는 예비 영역을 구성하는 메모리 장치를 의미할 수 있다. 통상적으로, 메모리 장치들의 관리를 효율적으로 수행하기 위해 채널마다 동일한 수의 웨이를 구성한다. 각 채널이 동일한 개수의 웨이들로 구성되는 경우, 메모리 컨트롤러(200)는 각 채널에 대해 번갈아 가면서 워크로드, 예를 들어 기입 동작을 분산시킴으로써 채널들을 효율적으로 사용하게 된다. 채널이 서로 다른 개수의 웨이들로 구성되는 경우, 메모리 컨트롤러(200)가 각 채널에 워크로드를 분산시키는 경우, 채널당 연결된 메모리 장치들의 개수가 다르기 때문에 특정 채널에 워크로드가 집중되고 다른 특정 채널은 유휴 상태에 놓이게 되는 경우가 많다. 따라서 이 경우 채널을 다소 비효율적으로 사용하게 된다.
그러나, 설계 또는 비용 상의 필요에 따라 예비 영역을 구성하는 예비 메모리 장치들을 채널마다 서로 다른 개수로 연결하여야 하는 경우가 발생할 수 있다. 이 경우, 채널마다 동일한 개수의 메인 메모리 장치들을 연결하더라도, 채널에 연결된 전체 메모리 장치들의 개수는 상이할 수 있다. 도 7에 도시된 바와 같이, 본 발명의 실시 예에 따른 저장 장치(51)는 각 채널마다 동일한 개수의 메인 메모리 장치들이 연결될 수 있다. 즉, 제1 채널(CH1)에는 4개의 메인 메모리 장치들(100a~100d)이 연결되며, 제2 채널(CH2)에도 4개의 메인 메모리 장치들(100e~100h)이 연결된다. 한편, 본 발명의 실시 예에 따른 저장 장치(51)는 각 채널마다 서로 다른 개수의 예비 메모리 장치들이 연결될 수 있다. 도 7의 예시에서, 제1 채널(CH1)에는 예비 메모리 장치가 연결되지 않고, 제2 채널(CH2)에는 2 개의 예비 메모리 장치들(101a, 101b)이 연결될 수 있다.
본 발명의 일 실시 예에 따른 저장 장치(51)에 의하면, 메모리 컨트롤러(200)는 저장 장치(51)에 포함된 메모리 장치들(100a~100h, 101a~101b)과 복수의 채널(CH1, CH2)을 통해 연결될 수 있다. 일 실시 예에서, 각 채널(CH1, CH2)마다 연결된 메모리 장치들의 개수는 상이할 수 있다. 예시적으로, 각 채널(CH1, CH2)마다 연결된 예비 메모리 장치(101a, 101b)의 개수는 상이할 수 있다. 한편, 각 채널(CH1, CH2)마다 연결된 메인 메모리 장치(100a~100h)의 개수는 동일할 수 있다.
본 발명의 실시 예에 따른 저장 장치(51)의 메모리 컨트롤러(200)는 복수의 채널(CH1, CH2)에 연결된 메모리 장치들(100a~100h, 101a~101b)의 메모리 상태를 모니터링한다. 메모리 컨트롤러(200)가 메모리 장치들 중 어느 하나에 대한 기입 동작을 수행할 것을 결정하는 경우, 메모리 컨트롤러(200)는 상기 메모리 상태에 기초하여 복수의 채널(CH1, CH2)에 연결된 메모리 장치들(100a~100h, 101a~101b) 중 기입 동작이 수행될 메모리 장치를 선택할 수 있다. 메모리 상태가 제1 상태인 경우, 메모리 컨트롤러(200)는 메인 메모리 장치들(100a~100h) 중 어느 하나를 선택하여, 선택된 메모리 장치가 기입 동작을 수행하도록 하는 프로그램 커맨드를 생성할 수 있다. 메모리 장치가 제2 상태인 경우, 메모리 컨트롤러(200)는 메인 메모리 장치들(100a~100h) 및 예비 메모리 장치들(101a, 101b) 중 어느 하나를 선택하여, 선택된 메모리 장치가 기입 동작을 수행하도록 하는 프로그램 커맨드를 생성할 수 있다.
메모리 장치의 선택 기준이 되는 메모리 상태는 실시 예에 따라 다양하게 결정될 수 있다. 일 실시 예에서, 상기 메모리 상태는 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들 중 프리 블록의 개수(NFB)일 수 있다. 다른 실시 예에서, 상기 메모리 상태는 복수의 메모리 장치들(100a~100h, 101a~101b)에 저장된 전체 유효 데이터의 크기(DVLD)일 수 있다. 또 다른 실시 예에서, 상기 메모리 상태는 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들의 대표 E/W 값(CEW)일 수 있다. 대표 E/W 값(CEW)은, 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들 각각의 소거-기입 카운트(Erase-Write count; E/W count) 값들의 대표값일 수 있다.
소거-기입 카운트 값은, 저장 장치가 생산된 이후로 특정 메모리 블록이 몇번의 소거 동작 및 데이터 기입 동작, 즉 소거-기입 사이클을 거쳤는지를 나타내는 값일 수 있다. 소거-기입 카운트 값은 메모리 블록마다 카운트될 수 있다.
본 발명의 실시 예에서, 대표 E/W 값(CEW)은 다양하게 결정될 수 있다. 일 예로서, 대표 E/W 값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들 각각의 소거-기입 카운트 값들 중 최대값(maximum value)일 수 있다. 다른 예로서, 대표 E/W 값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들 각각의 소거-기입 카운트 값들의 평균값(mean value)일 수 있다. 또다른 예로서, 대표 E/W 값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들의 소거-기입 카운트 값들의 중간값(median value)일 수 있다. 또다른 예로서, 대표 E/W 값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들의 소거-기입 카운트 값들 중 최소값(minimum value)일 수 있다.
본 발명의 실시 예에 따른 메모리 컨트롤러(200)는, 상기 메모리 상태에 기초하여, 기입 동작의 대상이 되는 메모리 장치를 메인 메모리 장치들(100a~100h) 중에서만 선택하거나, 또는 메인 메모리 장치들(100a~100h) 및 예비 메모리 장치들(101a, 101b) 중에서 선택한다. 이에 따라, 채널 당 불균등한 웨이가 연결되는 구조 하에서, 채널을 최대한 효율적으로 사용할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)를 나타내는 블록도이다.
도 8을 참조하면, 메모리 컨트롤러(200)는 메모리 상태 모니터(210) 및 기입 동작 제어부(230)를 포함한다. 메모리 상태 모니터(210)는 저장 장치(51)에 포함된 복수의 메모리 장치들(100a~100h, 101a~101b)의 현재 상태를 모니터링한다. 메모리 상태 모니터(210)는 상기 모니터링 결과에 기초하여 메모리 상태 정보(INF-MS)를 생성하여 기입 동작 제어부(230)로 전달한다.
메모리 상태 정보(INFMS)는 기입 동작의 대상이 되는 메모리 장치를 선택하는 기준으로서, 실시 예에 따라 다양하게 결정될 수 있다. 일 실시 예에서, 메모리 상태 정보(INFMS)는 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들 중 프리 블록의 개수(NFB)를 나타내는 정보일 수 있다. 다른 실시 예에서, 메모리 상태 정보(INFMS)는 복수의 메모리 장치들(100a~100h, 101a~101b)에 저장된 전체 유효 데이터의 크기(DVLD)를 나타내는 정보일 수 있다. 또 다른 실시 예에서, 메모리 상태 정보(INFMS)는 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들의 소거-기입 카운트(Erase-Write count; E/W count) 값들의 대표값(CEW)을 나타내는 정보일 수 있다. 소거-기입 카운트 값의 대표값(CEW)은 다양하게 결정될 수 있다. 일 예로서, 상기 대표값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들의 소거-기입 카운트 값들 중 최대값일 수 있다. 다른 예로서, 상기 대표값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들의 소거-기입 카운트 값들의 평균값일 수 있다. 또다른 예로서, 상기 대표값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들의 소거-기입 카운트 값들의 중간값일 수 있다. 또다른 예로서, 상기 대표값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들의 소거-기입 카운트 값들 중 최소값일 수 있다.
기입 동작 제어부(230)는 저장 장치에 포함된 복수의 메모리 장치들(100a~100h, 101a~101b)의 기입 동작을 제어한다. 보다 구체적으로, 기입 동작 제어부(230)는 메모리 상태 모니터(210)로부터 수신한 메모리 상태 정보(INFMS)에 기초하여, 기입 동작이 수행될 메모리 장치를 결정할 수 있다. 또한, 기입 동작 제어부(230)는 결정된 메모리 장치에 프로그램 커맨드(CMDPGM)를 전달할 수 있다. 또한, 도 8에는 도시되지 않았으나, 기입 동작 제어부(230)는 프로그램 커맨드(CMDPGM)가 전달되는 메모리 장치에 프로그램 데이터를 전달할 수 있다. 프로그램 커맨드(CMDPGM) 및 프로그램 데이터를 수신한 메모리 장치는 프로그램 동작을 수행할 것이다. 기입 동작 제어부(210)의 보다 자세한 실시 예에 대해서는 도 9를 참조하기로 한다.
도 9는 도 8의 기입 동작 제어부의 예시적인 실시 예를 나타내는 블록도이다.
도 9를 참조하면, 기입 동작 제어부(230)는 기입 위치 결정부(231), 커맨드 생성부(233) 및 맵 데이터 저장부(235)를 포함한다. 기입 위치 결정부(231)는 메모리 상태 모니터(210)로부터 메모리 상태 정보(INFMS)를 수신하고, 맵 데이터 저장부(235)로부터 맵 데이터(DATMP)를 수신한다. 맵 데이터(DATMP)는 저장 장치(51)에 포함된 복수의 메모리 장치들(100a~100h, 101a~101b)에 저장된 데이터의 논리주소-물리주소 맵핑 관계를 나타내는 데이터를 포함할 수 있다. 한편, 맵 데이터(DATMP)는 저장 장치(51)에 포함된 복수의 메모리 장치들(100a~100h, 101a~101b)에 포함된 메모리 블록들 중 프리 블록 또는 오픈 블록에 관한 데이터를 포함할 수 있다. 프리 블록은 소거 동작 이후 아직 데이터가 저장되지 않은 메모리 블록을 의미할 수 있다. 오픈 블록은 일부 공간에 데이터가 저장되어 있고, 일부 공간은 아직 데이터가 저장되지 않은 메모리 블록을 의미할 수 있다. 기입 위치 결정부(231)는 메모리 상태 정보(INFMS) 및 맵 데이터(DATMP)에 기초하여, 데이터가 저장될 위치를 결정할 수 있다. 보다 구체적으로, 기입 위치 결정부(231)는 메모리 상태 정보(INFMS)에 기초하여, 복수의 메모리 장치들(100a~100h, 101a~101b) 중 어느 메모리 장치에 데이터를 기입할 것인지 결정한다. 또한, 결정된 메모리 장치에 포함된 복수의 메모리 블록들 중 어느 메모리 블록에 데이터를 프로그램할 것인지 결정한다. 기입 위치 결정부(231)는 결정된 메모리 장치 및 메모리 블록에 관한 데이터를 포함하는 주소 정보(INFADDR)를 생성한다. 생성된 주소 정보(INFADDR)는 커맨드 생성부(233)로 전달된다.
커맨드 생성부(233)는 수신한 주소 정보(INFADDR)에 기초하여 프로그램 커맨드(CMDPMG)를 생성한다. 생성된 프로그램 커맨드(CMDPGM)는 주소 정보(INFADDR)에 대응하는 메모리 장치로 전달될 것이다. 이 과정에서, 프로그램 커맨드(CMDPGM)과 함께 프로그램 데이터도 상기 메모리 장치로 함께 전달될 것이다. 프로그램 커맨드(CMDPGM) 및 프로그램 데이터를 수신한 메모리 장치는 프로그램 동작을 수행할 것이다.
커맨드 생성부(233)는 프로그램 커맨드(CMDPGM)를 메모리 장치에 전달하고, 이에 대응하는 맵 업데이트 데이터(DATMU)를 맵 데이터 저장부(235)로 전달한다. 복수의 메모리 장치들(100a~100h, 101a~101b) 중 어느 메모리 장치에 데이터가 기입될 것이므로, 상기 데이터에 관한 논리주소-물리주소 맵핑 관계가 업데이트 될 필요가 있다. 맵 데이터 저장부(235)는 맵 업데이트 데이터(DATMU)를 수신하여 맵 데이터를 업데이트한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)에 의하면, 기입 위치 결정부(231)는 메모리 상태 정보(INFMS)에 기초하여, 기입 동작의 대상이 되는 메모리 장치를 메인 메모리 장치들(100a~100h) 중에서만 선택하거나, 또는 메인 메모리 장치들(100a~100h) 및 예비 메모리 장치들(101a, 101b) 중에서 선택한다. 이에 따라, 채널 당 불균등한 웨이가 연결되는 구조 하에서, 채널을 최대한 효율적으로 사용할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 동작 방법은, 제1 메모리 장치들(100a~100h) 및 제2 메모리 장치들(101a~101b)을 포함하는 복수의 메모리 장치들(100a~100h, 101a~101b) 중 어느 하나에 대한 기입 동작을 수행할 것을 결정하는 단계(S110), 복수의 메모리 장치들(100a~100h, 101a~101b)의 메모리 상태에 기초하여, 제1 메모리 장치들(100a~100h) 및 제2 메모리 장치들(101a~101b) 중 기입 동작이 수행될 메모리 장치를 선택하는 단계(S130) 및 선택된 메모리 장치가 기입 동작을 수행하도록 제어하는 프로그램 커맨드(CMDPGM)를 생성하는 단계(S150)를 포함한다.
단계(S110)에서, 메모리 컨트롤러(200)는 저장 장치(51)에 포함된 메모리 장치들(100a~100h, 101a~101b) 중 어느 하나에 기입 동작을 수행할 것을 결정한다. 이와 같은 기입 결정은 호스트(300)로부터 수신되는 기입 요청에 기초하여 생성될 수 있다. 예를 들어, 호스트(300)가 기입 데이터 및 기입 요청을 저장 장치(51)로 전달하는 경우, 메모리 컨트롤러(200)는 수신한 기입 데이터를 메모리 장치들(100a~100h, 101a~101b) 중 어느 하나에 기입 동작을 수행할 것을 결정할 수 있다. 이 경우, 단계(S110)는 호스트(300)로부터의 기입 요청에 응답하여 수행될 수 있다.
한편, 단계(S110)에 따른 기입 결정은 호스트(300)로부터의 요청과 무관하게 저장 장치(51) 내부적으로 생성될 수도 있다. 예를 들어, 가비지 컬렉션 동작, 웨어 레벨링 동작, 데이터 리프레시 동작 등은 호스트(300)로부터의 요청과 무관하게, 메모리 컨트롤러(200)의 결정에 의해 수행될 수 있다. 이 경우, 가비지 컬렉션 동작, 웨어 레벨링 동작, 데이터 리프레시 동작 등은 메모리 장치들(100a~100h, 101a~101b)에 데이터를 기입하는 동작을 포함할 수 있다. 따라서, 저장 장치(51) 내 저장된 데이터를 유지, 보수하거나 또는 저장 장치(51)에 포함된 메모리 장치들(100a~100h, 101a~101b)의 성능을 유지하기 위해, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 데이터를 메모리 장치들(100a~100h, 101a~101b) 중 어느 하나에 기입할 것을 결정할 수도 있다.
단계(S130)에서, 복수의 메모리 장치들(100a~100h, 101a~101b)의 메모리 상태에 기초하여, 제1 메모리 장치들(100a~100h) 및 제2 메모리 장치들(101a~101b) 중 기입 동작이 수행될 메모리 장치를 선택할 수 있다. 단계(S130)에서, 기입 동작 제어부(230)는 메모리 상태 모니터(210)로부터 메모리 상태 정보(INFMS)를 수신하고, 메모리 상태 정보(INFMS)에 기초하여 기입 동작이 수행될 메모리 장치를 선택할 수 있다. 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 동작 방법에 의하면, 기입 동작 제어부(230)는 메모리 상태 정보(INFMS)에 기초하여, 기입 동작의 대상이 되는 메모리 장치를 메인 메모리 장치들(100a~100h) 중에서만 선택하거나, 또는 메인 메모리 장치들(100a~100h) 및 예비 메모리 장치들(101a, 101b) 중에서 선택한다. 이에 따라, 채널 당 불균등한 웨이가 연결되는 구조 하에서, 채널을 최대한 효율적으로 사용할 수 있다. 단계(S130)의 예시적인 실시 예들에 대해서는 도 11, 도 14 및 도 15를 참조하여 설명하기로 한다.
단계(S150)에서, 메모리 컨트롤러(200)의 기입 동작 제어부(230)는 선택된 메모리 장치에 프로그램 커맨드 및 프로그램 데이터를 전달할 수 있다. 프로그램 커맨드 및 프로그램 데이터를 수신한 메모리 장치는 해당 데이터에 대한 기입 동작을 수행할 것이다.
도 11은 도 10의 단계(S130)의 일 실시 예를 나타내는 순서도이다.
도 11을 참조하면, 단계(S130)에서 기입 위치 결정부(231)는 먼저 제1 메모리 장치들(100a~100h)에 포함된 메모리 블록들 중 프리 블록의 개수(NFB)를 참조한다(S131). 상기 프리 블록의 개수(NFB)는 메모리 상태 모니터(210)로부터 수신되는 메모리 상태 정보(INFMS)일 수 있다. 단계(S133)에서, 기입 위치 결정부(231)는 수신된 프리 블록의 개수(NFB)가 미리 결정된 제1 임계값(NTH)보다 작은지 여부를 판단한다.
프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 작은 경우(S133: 예), 기입 위치 결정부(231)는 제1 메모리 장치들(100a~100h) 및 제2 메모리 장치들(101a, 101b) 중에서 프리 블록을 포함하는 메모리 장치를 선택한다(S135).
한편, 프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 크거나 같은 경우(S133: 아니오), 기입 위치 결정부(231)는 제1 메모리 장치들(100a~100h) 중에서 프리 블록을 포함하는 메모리 장치를 선택한다(S137).
프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 크거나 같은 경우, 이는 메인 데이터 영역에 해당하는 프리 블록이 상대적으로 많이 남아 있음을 의미한다. 따라서, 오버 프로비져닝 영역을 사용하지 않고, 메인 데이터 영역을 구성하는 제1 메모리 장치들(100a~100h) 중에서 어느 하나를 선택하여 기입 동작을 수행하도록 한다.
프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 작은 경우, 이는 메인 데이터 영역에 해당하는 프리 블록이 상대적으로 적게 남아 있음을 의미한다. 따라서, 오버 프로비져닝 영역을 구성하는 제2 메모리 장치들(101a, 101b)도 기입 동작의 대상으로 선택될 수 있다.
도 11에 도시된 본 발명의 실시 예에 의하면, 각 채널마다 서로 다른 개수의 예비 메모리 장치들이 연결된 저장 장치에 있어서, 메인 데이터 영역에 프리 블록의 개수가 충분히 남아 있는 경우에는 메인 데이터 영역에 대응하는 메모리 장치들에 기입 동작이 수행되도록 한다. 따라서, 이 경우 예비 메모리 장치들이 기입 동작에 이용되지 않으며, 각 채널들마다 워크로드가 균등하게 분배될 수 있다. 이를 통해 채널을 효율적으로 사용할 수 있으며, 저장 장치(51)의 동작 속도가 향상될 수 있다.
한편, 본 발명의 실시 예에 의하면, 각 채널마다 서로 다른 개수의 예비 메모리 장치들이 연결된 저장 장치에 있어서, 메인 데이터 영역에 프리 블록의 개수가 충분히 남아 있지 않은 경우에는 메인 데이터 영역에 대응하는 메모리 장치들뿐만 아니라 예비 영역, 즉 오버 프로비져닝 영역에 대응하는 메모리 장치들에도 기입 동작이 수행되도록 한다. 따라서, 이 경우 부족한 메인 데이터 영역의 저장 공간을 예비 영역의 저장 공간으로 보충할 수 있다.
도 12a 및 도 12b는 도 10 및 도 11에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
먼저 도 12a를 참조하면, 프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 크거나 같은 경우 기입 동작을 위한 메모리 장치를 선택하는 방법이 도시되어 있다. 도 12a에 도시된 바와 같이, 프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 크거나 같은 경우(NFB ≥ NTH), 메모리 컨트롤러(200)는 제1 데이터 영역(105)을 구성하는 메모리 장치들(100a~100h) 중 어느 하나에 프로그램 커맨드(CMDPGM)를 전달할 수 있다. 프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 크거나 같은 상황에서, 메모리 컨트롤러(200)는 제1 데이터 영역(105)을 구성하는 메모리 장치들(100a~100h)에만 프로그램 커맨드를 전달한다. 제1 채널(CH1) 및 제2 채널(CH2)은 각각 네 개의 메인 메모리 장치들(100a~100h)과 연결되므로, 이 경우 메모리 컨트롤러(200)로부터의 워크로드가 제1 채널(CH1) 및 제2 채널(CH2)에 균등하게 분배될 수 있다.
도 12b를 참조하면, 프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 작은 경우 기입 동작을 위한 메모리 장치를 선택하는 방법이 도시되어 있다. 도 12b에 도시된 바와 같이, 프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 작은 경우(NFB < NTH), 메모리 컨트롤러(200)는 제1 데이터 영역(105)을 구성하는 메모리 장치들(100a~100h) 및 제2 데이터 영역(107)을 구성하는 메모리 장치들(101a, 101b) 중 어느 하나에 프로그램 커맨드(CMDPGM)를 전달할 수 있다. 프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 작은 같은 상황에서, 메모리 컨트롤러(200)는 제1 및 제2 데이터 영역(105, 107)을 구성하는 메모리 장치들(100a~100h, 101a~101b)에 프로그램 커맨드를 전달한다. 제1 채널(CH1)은 네 개의 메인 메모리 장치들(100a~100d)과 연결되고, 제2 채널(CH2)은 네 개의 메인 메모리 장치들(100e~100h) 및 두 개의 예비 메모리 장치들(101a, 101b)과 연결되므로, 이 경우 메모리 컨트롤러(200)로부터의 워크로드가 제1 채널(CH1)보다 제2 채널(CH2)에 가중될 수 있다. 다만, 균등하게 분배될 수 있다. 프리 블록의 개수(NFB)가 제1 임계값(NTH)보다 작은 경우(NFB < NTH), 이는 메인 데이터 영역(105)에 속하는 프리 블록의 개수가 부족함을 의미하므로, 예비 영역(107), 즉 오버 프로비져닝 영역에 대응하는 메모리 장치들(101a, 101b) 또한 데이터 기입에 이용하도록 한다. 따라서, 저장 장치(51)에 포함된 전체 메모리 블록들을 효율적으로 사용할 수 있다.
도 13은 가비지 컬렉션 동작을 시작하는 방법의 예시적인 실시 예를 나타내는 순서도이다.
도 13을 참조하면, 먼저 메모리 컨트롤러(200)는 제1 메모리 장치들(100a~100h)에 포함된 메모리 블록들 중 프리 블록의 개수(NFB)를 모니터링한다(S210). 프리 블록의 개수(NFB)가 미리 결정된 제2 임계값(NGB)보다 작은지 여부를 판단한다(S230).
프리 블록의 개수(NFB)가 미리 결정된 제2 임계값(NGB)보다 작은 경우(S230: 예), 저장 장치(51)에 포함된 복수의 메모리 장치들(100a~100h, 101a~101b)에 대한 가비지 컬렉션 동작을 수행한다(S250). 가비지 컬렉션 동작은, 저장 장치(51)에 포함된 메모리 블록들 중 유효 페이지의 개수가 일정 비율 이하인 메모리 블록들, 즉 희생 메모리 블록들의 유효 데이터를 프리 블록에 옮겨 저장하고, 이후 희생 메모리 블록들에 저장되어 있는 유효 데이터를 무효화하는 방식으로 수행될 수 있다. 한편, 가비지 컬렉션 동작은 상기 희생 메모리 블록들을 소거하는 동작을 포함할 수도 있다.
프리 블록의 개수(NFB)가 미리 결정된 제2 임계값(NGB)보다 크거나 같은 경우(S230: 아니오), 가비지 컬렉션 동작은 수행되지 않으며 단계(S210)의 모니터링 동작을 반복 수행한다.
일 실시 예에서, 도 11에 도시된 동작 방법 중 단계(S133)에서 판단 기준으로 사용되는 제1 임계값(NTH)과 도 13에 도시된 동작 방법 중 단계(S230)에서 판단 기준으로 사용되는 제2 임계값(NGC)는 서로 다른 값일 수 있다. 이 경우, 기입 동작을 제1 메모리 장치들에 대하여만 수행할지, 또는 제1 및 제2 장치들에 대하여 수행할지 여부에 대한 판단(S133)은, 가비지 컬렉션 동작을 수행할지 여부에 대한 판단(S230)과 별개로 이루어질 수 있다.
다른 실시 예에서, 도 11에 도시된 동작 방법 중 단계(S133)에서 판단 기준으로 사용되는 제1 임계값(NTH)과 도 13에 도시된 동작 방법 중 단계(S230)에서 판단 기준으로 사용되는 제2 임계값(NGC)는 서로 같은 값일 수 있다. 이 경우, 기입 동작을 제1 메모리 장치들에 대하여만 수행할지, 또는 제1 및 제2 장치들에 대하여 수행할지 여부에 대한 판단(S133)은, 가비지 컬렉션 동작을 수행할지 여부에 대한 판단(S230)과 실질적으로 동일하게 이루어질 수 있다.
즉, 프리 블록의 개수(NFB)가 제1 및 제2 임계값(NTH=NGB)보다 크거나 같은 경우(S133, S230: 아니오), 메모리 컨트롤러(200)는 제1 메모리 장치들(100a~100h)에 대하여만 기입 동작이 수행되도록 하며, 가비지 컬렉션 동작은 수행되지 않는다.
또한, 프리 블록의 개수(NFB)가 제1 및 제2 임계값(NTH=NGB)보다 작은 경우(S133, S230: 예), 메모리 컨트롤러(200)는 가비지 컬렉션 동작을 수행하기 시작하며, 제1 및 제2 메모리 장치들(100a~100h, 101a~101b) 모두에 대하여 기입 동작이 수행되도록 한다.
도 14는 도 10의 단계(S130)의 다른 실시 예를 나타내는 순서도이다.
도 14를 참조하면, 단계(S130)에서 기입 위치 결정부(231)는 먼저 복수의 메모리 장치들(100a~100h, 101a~101b)에 저장된 전체 유효 데이터의 크기(DVLD)를 참조한다(S132). 상기 유효 데이터의 크기(DVLD)는 메모리 상태 모니터(210)로부터 수신되는 메모리 상태 정보(INFMS)일 수 있다. 단계(S134)에서, 기입 위치 결정부(231)는 수신된 유효 데이터의 크기(DVLD)가 미리 결정된 제3 임계값(DTH)보다 큰지 여부를 판단한다.
유효 데이터의 크기(DVLD)가 미리 결정된 제3 임계값(DTH)보다 큰 경우(S134: 예), 기입 위치 결정부(231)는 제1 메모리 장치들(100a~100h) 및 제2 메모리 장치들(101a, 101b) 중에서 프리 블록을 포함하는 메모리 장치를 선택한다(S136).
한편, 유효 데이터의 크기(DVLD)가 미리 결정된 제3 임계값(DTH)보다 작거나 같은 경우(S134: 아니오), 기입 위치 결정부(231)는 제1 메모리 장치들(100a~100h) 중에서 프리 블록을 포함하는 메모리 장치를 선택한다(S138).
유효 데이터의 크기(DVLD)가 미리 결정된 제3 임계값(DTH)보다 작거나 같은 경우, 이는 메인 데이터 영역에 해당하는 여유 공간이 많이 남아 있음을 의미한다. 따라서, 오버 프로비져닝 영역을 사용하지 않고, 메인 데이터 영역을 구성하는 제1 메모리 장치들(100a~100h) 중에서 어느 하나를 선택하여 기입 동작을 수행하도록 한다.
유효 데이터의 크기(DVLD)가 미리 결정된 제3 임계값(DTH)보다 큰 경우, 이는 메인 데이터 영역에 해당하는 여유 공간이 상대적으로 적게 남아 있음을 의미한다. 따라서, 오버 프로비져닝 영역을 구성하는 제2 메모리 장치들(101a, 101b)도 기입 동작의 대상으로 선택될 수 있다.
도 14에 도시된 본 발명의 실시 예에 의하면, 각 채널마다 서로 다른 개수의 예비 메모리 장치들이 연결된 저장 장치에 있어서, 메인 데이터 영역에 여유 공간이 충분히 남아 있는 경우에는 메인 데이터 영역에 대응하는 메모리 장치들에 기입 동작이 수행되도록 한다. 따라서, 이 경우 예비 메모리 장치들이 기입 동작에 이용되지 않으며, 각 채널들마다 워크로드가 균등하게 분배될 수 있다. 이를 통해 채널을 효율적으로 사용할 수 있으며, 저장 장치(51)의 동작 속도가 향상될 수 있다.
한편, 본 발명의 실시 예에 의하면, 각 채널마다 서로 다른 개수의 예비 메모리 장치들이 연결된 저장 장치에 있어서, 메인 데이터 영역에 여유 공간이 충분히 남아 있지 않은 경우에는 메인 데이터 영역에 대응하는 메모리 장치들뿐만 아니라 예비 영역, 즉 오버 프로비져닝 영역에 대응하는 메모리 장치들에도 기입 동작이 수행되도록 한다. 따라서, 이 경우 부족한 메인 데이터 영역의 저장 공간을 예비 영역의 저장 공간으로 보충할 수 있다.
도 15는 도 10의 단계(S130)의 또다른 실시 예를 나타내는 순서도이다.
도 15를 참조하면, 단계(S130)에서 기입 위치 결정부(231)는 먼저 제1 메모리 장치들에 포함된 메모리 블록들의 대표 E/W 값(CEW)을 참조한다(S141). 전술한 바와 같이, 대표 E/W 값(CEW)은 다양하게 결정될 수 있다. 일 예로서, 대표 E/W 값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들 각각의 소거-기입 카운트 값들 중 최대값(maximum value)일 수 있다. 다른 예로서, 대표 E/W 값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들 각각의 소거-기입 카운트 값들의 평균값(mean value)일 수 있다. 또다른 예로서, 대표 E/W 값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들의 소거-기입 카운트 값들의 중간값(median value)일 수 있다. 또다른 예로서, 대표 E/W 값(CEW)은 메인 메모리 장치들(100a~100h)에 포함된 메모리 블록들의 소거-기입 카운트 값들 중 최소값(minimum value)일 수 있다.
대표 E/W 값(CEW)이 미리 결정된 제4 임계값(CTH)보다 큰 경우(S143: 예), 기입 위치 결정부(231)는 제1 메모리 장치들(100a~100h) 및 제2 메모리 장치들(101a, 101b) 중에서 프리 블록을 포함하는 메모리 장치를 선택한다(S145).
한편, 대표 E/W 값(CEW)이 미리 결정된 제4 임계값(CTH)보다 작거나 같은 경우(S143: 아니오), 기입 위치 결정부(231)는 제1 메모리 장치들(100a~100h) 중에서 프리 블록을 포함하는 메모리 장치를 선택한다(S147).
대표 E/W 값(CEW)이 미리 결정된 제4 임계값(CTH)보다 작거나 같은 경우, 이는 저장 장치(51)가 생산된 이후에 아직 많은 기입 동작 또는 소거 동작이 수행되지 않았음을 의미한다. 이 경우, 저장 장치(51)의 전체 제품 수명(End-of-Life; EOL)의 초기 구간에 해당함을 의미한다. 따라서, 오버 프로비져닝 영역을 사용하지 않고, 메인 데이터 영역을 구성하는 제1 메모리 장치들(100a~100h) 중에서 어느 하나를 선택하여 기입 동작을 수행하도록 한다.
대표 E/W 값(CEW)이 미리 결정된 제4 임계값(CTH)보다 큰 경우, 이는 저장 장치(51)가 생산된 이후에 비교적 많은 기입 동작 또는 소거 동작이 수행되었음을 의미한다. 이 경우, 저장 장치(51)의 전체 제품 수명(End-of-Life; EOL)의 중반 또는 후반 구간에 해당함을 의미한다. 따라서, 오버 프로비져닝 영역을 구성하는 제2 메모리 장치들(101a, 101b)도 기입 동작의 대상으로 선택될 수 있다.
도 15에 도시된 본 발명의 실시 예에 의하면, 각 채널마다 서로 다른 개수의 예비 메모리 장치들이 연결된 저장 장치에 있어서, 저장 장치(51)의 전체 제품 수명(End-of-Life; EOL)의 초기 구간에서는 메인 데이터 영역에 대응하는 메모리 장치들에 기입 동작이 수행되도록 한다. 따라서, 이 경우 예비 메모리 장치들이 기입 동작에 이용되지 않으며, 각 채널들마다 워크로드가 균등하게 분배될 수 있다. 이를 통해 채널을 효율적으로 사용할 수 있으며, 저장 장치(51)의 동작 속도가 향상될 수 있다.
한편, 본 발명의 실시 예에 의하면, 각 채널마다 서로 다른 개수의 예비 메모리 장치들이 연결된 저장 장치에 있어서, 저장 장치(51)의 전체 제품 수명(End-of-Life; EOL)의 중반 또는 후반 구간에서는 메인 데이터 영역에 대응하는 메모리 장치들뿐만 아니라 예비 영역, 즉 오버 프로비져닝 영역에 대응하는 메모리 장치들에도 기입 동작이 수행되도록 한다. 따라서, 이 경우 상대적으로 열화된 제1 메모리 장치들(100a~100h)의 성능을 제2 메모리 장치들(101a~101b)로 보완할 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 저장 장치를 나타내는 도면이다.
도 16을 참조하면, 저장 장치(52)는 메모리 컨트롤러(200) 및 복수의 메모리 장치들(102a~102h, 103a~103c)을 포함한다. 복수의 메모리 장치들(102a~102h, 103a~103c)은 제1 데이터 영역(106) 및 제2 데이터 영역(108)을 구성할 수 있다. 제1 메모리 장치들(102a~102h)은 제1 데이터 영역(106)을 구성할 수 있다. 제2 메모리 장치들(103a~103c)은 제2 데이터 영역(107)을 구성할 수 있다.
일 예로서, 제1 메모리 장치들(102a~102h)에 의해 구성되는 제1 데이터 영역(106)은 메인 데이터 영역(main data area)일 수 있다. 메인 데이터 영역에는 사용자 데이터가 저장될 수 있다. 한편, 제2 메모리 장치들(103a~103c)에 의해 구성되는 제2 데이터 영역(108)은 사용자 데이터가 저장되지 않는 예비 영역(reserved area)일 수 있다.
도 16에 도시된 바와 같이, 본 발명의 실시 예에 따른 저장 장치(52)는 각 채널마다 동일한 개수의 메인 메모리 장치들이 연결될 수 있다. 즉, 제1 채널(CH1)에는 4개의 메인 메모리 장치들(102a~102d)이 연결되며, 제2 채널(CH2)에도 4개의 메인 메모리 장치들(102e~102h)이 연결된다. 한편, 본 발명의 실시 예에 따른 저장 장치(52)는 각 채널마다 서로 다른 개수의 예비 메모리 장치들이 연결될 수 있다. 도 126의 예시에서, 제1 채널(CH1)에는 1 개의 예비 메모리 장치(103a)가 연결되고, 제2 채널(CH2)에는 2 개의 예비 메모리 장치들(103b, 103c)이 연결될 수 있다. 제1 채널(CH1)에서, 메모리 장치들(102a~102d, 103a)는 각각 제1 내지 제5 웨이(WAY1~WAY5)를 구성한다. 또한 제2 채널(CH2)에서, 메모리 장치들(102e~102h, 103b, 103c)은 각각 제6 내지 제11 웨이(WAY6~WAY11)를 구성한다.
도 7 및 도 16을 비교하여 보면, 본 발명의 실시 예에 따른 저장 장치(51, 52)의 예비 메모리 장치들은 다양한 개수로 구성될 수 있다. 또한, 본 발명의 실시 예에 따른 저장 장치(51, 52)는 채널마다 서로 다른 개수의 예비 메모리 장치들이 연결될 수 있다.
본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 채널마다 서로 다른 개수의 예비 메모리 장치들이 연결되는 멀티-채널 및 멀티-웨이 구조에서, 메모리 상태에 기초하여, 기입 동작의 대상이 되는 메모리 장치를 메인 메모리 장치들(100a~100h, 102a~102h) 중에서만 선택하거나, 또는 메인 메모리 장치들(100a~100h, 102a~102h) 및 예비 메모리 장치들(101a~101b, 103a~103c) 중에서 선택한다. 이에 따라, 채널 당 불균등한 웨이가 연결되는 구조 하에서, 채널을 최대한 효율적으로 사용할 수 있다.
도 7 및 도 16에는 메모리 장치들이 2 개의 채널을 통해 메모리 컨트롤러와 연결되는 구조가 도시되어 있다. 그러나 본 발명의 실시 예에 따른 저장 장치는 이에 한정되지 않으며, 다양한 개수의 채널을 통해 메모리 장치들이 메모리 컨트롤러와 연결될 수 있다.
또한, 도 7 및 도 16에는 각 채널마다 4개의 메인 메모리 장치들이 연결된 구조가 도시되어 있다. 그러나 본 발명의 실시 예에 따른 저장 장치는 이에 한정되지 않으며, 각 채널에 연결되는 메인 메모리 장치들의 개수는 다양하게 결정될 수 있다.
도 17은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 17을 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
도 8의 메모리 상태 모니터(210) 및 기입 동작 제어부(230)는 도 17의 프로세서(1010) 및 메모리 버퍼(1020)로서 구현될 수 있다. 한편, 도 9의 기입 위치 결정부(231) 및 커맨드 생성부(233)는 도 17의 프로세서(1010)르서 구현될 수 있다. 또한, 도 9의 맵 데이터 저장부(235)는 도 17의 메모리 버퍼(1020)로서 구현될 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
복수의 플래시 메모리들(3221~322n) 각각은 도 2에 도시된 메모리 장치(100)로 구성될 수 있다. 한편, 복수의 플래시 메모리들(3221~322n)은 복수의 채널들(CH1, CH2, CHn)과 연결될 수 있다. 즉, 복수의 플래시 메모리들(3221~322n)은 도 7 또는 도 16을 통해 설명한 멀티-채널 및 멀티-웨이 구조로 SSD 컨트롤러(3210)와 연결될 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 19를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들 각각은 도 2를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1, 도 7 또는 도 16을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다. 한편, 스토리지 모듈(4400)에 포함된 복수의 불휘발성 메모리 장치들은 도 7 또는 도 16을 통해 설명한 멀티-채널 및 멀티-웨이 구조로 메모리 컨트롤러와 연결될 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50, 51, 52: 저장 장치 100: 메모리 장치
110: 메모리 셀 어레이 120: 주변 회로
130: 제어 로직 200: 메모리 컨트롤러
210: 메모리 상태 모니터 230: 기입 동작 제어부
231: 기입 위치 결정부 233: 커맨드 생성부
235: 맵 데이터 저장부 300: 호스트

Claims (18)

  1. 메인 데이터 영역으로 사용되는 복수의 제1 메모리 장치들;
    예비 영역으로 사용되는 복수의 제2 메모리 장치들; 및
    제1 및 제2 채널을 통해 상기 제1 및 제2 메모리 장치들에 연결되는 메모리 컨트롤러를 포함하는 저장 장치로서,
    상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치들의 개수는 상기 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치들의 개수와 동일하고,
    상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제2 메모리 장치들의 개수는 상기 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 제2 메모리 장치들의 개수와 상이하며,
    상기 메모리 컨트롤러는 상기 제1 및 제2 메모리 장치들의 메모리 상태에 기초하여, 상기 제1 및 제2 메모리 장치들 중 기입 동작을 수행할 메모리 장치를 선택하는 것을 특징으로 하는, 저장 장치.
  2. 제1 항에 있어서, 상기 메모리 컨트롤러는:
    상기 메모리 상태를 나타내는 메모리 상태 정보를 생성하는 메모리 상태 모니터; 및
    상기 메모리 상태 정보에 기초하여 상기 기입 동작을 수행할 메모리 장치를 선택하고, 선택된 상기 메모리 장치에 프로그램 커맨드를 전달하는 기입 동작 제어부를 포함하는 것을 특징으로 하는, 저장 장치.
  3. 제2 항에 있어서, 상기 기입 상태 정보는 상기 제1 메모리 장치들에 포함된 메모리 블록들 중 프리 블록의 개수를 포함하고, 상기 기입 동작 제어부는:
    상기 프리 블록의 개수가 미리 결정된 임계값보다 작은 경우, 상기 제1 메모리 장치들 및 상기 제2 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하고,
    상기 프리 블록의 개수가 상기 임계값보다 크거나 같은 경우, 상기 제1 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하는 것을 특징으로 하는, 저장 장치.
  4. 제2 항에 있어서, 상기 기입 상태 정보는 상기 제1 및 제2 메모리 장치들에 저장된 유효 데이터의 크기를 포함하고, 상기 기입 동작 제어부는:
    상기 유효 데이터의 크기가 미리 결정된 임계값보다 큰 경우, 상기 제1 메모리 장치들 및 상기 제2 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하고,
    상기 유효 데이터의 크기가 상기 임계값보다 작거나 같은 경우, 상기 제1 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하는 것을 특징으로 하는, 저장 장치.
  5. 제2 항에 있어서, 상기 기입 상태 정보는 상기 제1 메모리 장치들에 포함된 메모리 블록들의 대표 소거-기입 카운트 값을 포함하고, 상기 기입 동작 제어부는:
    상기 대표 소거-기입 카운트 값이 미리 결정된 임계값보다 큰 경우, 상기 제1 메모리 장치들 및 상기 제2 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하고,
    상기 대표 소거-기입 카운트 값이 상기 임계값보다 작거나 같은 경우, 상기 제1 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하는 것을 특징으로 하는, 저장 장치.
  6. 제5 항에 있어서, 상기 대표 소거-기입 카운트 값은, 상기 제1 메모리 장치들에 포함된 메모리 블록들 각각의 소거-기입 카운트 값들의 최대값, 평균값, 중간값 및 최소값 중 어느 하나인 것을 특징으로 하는, 저장 장치.
  7. 제1 및 제2 채널을 통해 복수의 메인 메모리 장치들 및 복수의 예비 메모리 장치들과 연결된 메모리 컨트롤러로서:
    상기 메인 메모리 장치들 및 예비 메모리 장치들의 현재 상태에 관한 정보인 메모리 상태 정보를 생성하는 메모리 상태 모니터; 및
    상기 메모리 상태 정보에 기초하여, 상기 복수의 메인 메모리 장치들 및 복수의 예비 메모리 장치들 중에서 기입 동작이 수행될 메모리 장치를 선택하고, 선택된 메모리 장치의 기입 동작을 제어하는 기입 동작 제어부를 포함하고,
    상기 제1 및 제2 채널을 통해 각각 연결되는 메인 메모리 장치들의 개수는 서로 동일하고,
    상기 제1 및 제2 채널을 통해 각각 연결되는 메인 메모리 장치들의 개수는 서로 상이한 것을 특징으로 하는, 메모리 컨트롤러.
  8. 제7 항에 있어서, 상기 기입 동작 제어부는:
    상기 메모리 상태 정보에 기초하여, 상기 기입 동작이 수행될 메모리 장치를 선택하여 데이터기 기입될 위치를 나타내는 주소 정보를 생성하는 기입 위치 결정부; 및
    상기 주소 정보에 기초하여 선택된 메모리 장치에 프로그램 커맨드를 전달하는 커맨드 생성부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  9. 제8 항에 있어서, 상기 기입 동작 제어부는:
    상기 메인 메모리 장치들 및 예비 메모리 장치들에 저장된 데이터의 논리주소-물리주소 맵핑 관계를 나타내는 맵데이터를 저장하고, 상기 기입 위치 결정부에 상기 맵 데이터를 제공하는 맵 데이터 저장부를 더 포함하고,
    상기 커맨드 생성부는 상기 프로그램 커맨드에 대응하는 맵 업데이트 데이터를 상기 맵 데이터 저장부로 전달하며,
    상기 맵 데이터 저장부는 상기 맵 업데이트 데이터에 기초하여 상기 맵 데이터를 업데이트하는 것을 특징으로 하는, 메모리 컨트롤러.
  10. 제9 항에 있어서, 상기 기입 상태 정보는 상기 제1 메모리 장치들에 포함된 메모리 블록들 중 프리 블록의 개수를 포함하고, 상기 기입 위치 결정부는:
    상기 프리 블록의 개수가 미리 결정된 임계값보다 작은 경우, 상기 제1 메모리 장치들 및 상기 제2 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하고,
    상기 프리 블록의 개수가 상기 임계값보다 크거나 같은 경우, 상기 제1 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하는 것을 특징으로 하는, 메모리 컨트롤러.
  11. 제9 항에 있어서, 상기 기입 상태 정보는 상기 제1 및 제2 메모리 장치들에 저장된 유효 데이터의 크기를 포함하고, 상기 기입 위치 결정부는:
    상기 유효 데이터의 크기가 미리 결정된 임계값보다 큰 경우, 상기 제1 메모리 장치들 및 상기 제2 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하고,
    상기 유효 데이터의 크기가 상기 임계값보다 작거나 같은 경우, 상기 제1 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하는 것을 특징으로 하는, 메모리 컨트롤러.
  12. 제9 항에 있어서, 상기 기입 상태 정보는 상기 제1 메모리 장치들에 포함된 메모리 블록들의 대표 소거-기입 카운트 값을 포함하고, 상기 기입 위치 결정부는:
    상기 대표 소거-기입 카운트 값이 미리 결정된 임계값보다 큰 경우, 상기 제1 메모리 장치들 및 상기 제2 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하고,
    상기 대표 소거-기입 카운트 값이 상기 임계값보다 작거나 같은 경우, 상기 제1 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하는 것을 특징으로 하는, 메모리 컨트롤러.
  13. 제12 항에 있어서, 상기 대표 소거-기입 카운트 값은, 상기 제1 메모리 장치들에 포함된 메모리 블록들 각각의 소거-기입 카운트 값들의 최대값, 평균값, 중간값 및 최소값 중 어느 하나인 것을 특징으로 하는, 메모리 컨트롤러.
  14. 제1 및 제2 채널을 통해 복수의 메모리 장치들과 연결된 메모리 컨트롤러의 동작 방법으로서:
    상기 메모리 장치들에 대한 기입 동작을 수행할 것을 결정하는 단계;
    상기 복수의 메모리 장치들의 메모리 상태에 기초하여, 상기 복수의 메모리 장치들 중 기입 동작이 수행될 메모리 장치를 선택하는 단계; 및
    상기 선택된 메모리 장치가 기입 동작을 수행하도록 제어하는 프로그램 커맨드를 생성하는 단계를 포함하고,
    상기 복수의 메모리 장치들은 메인 데이터 영역으로 사용되는 제1 메모리 장치들 및 예비영역으로 사용되는 제2 메모리 장치들을 포함하고
    상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치들의 개수는 상기 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치들의 개수와 동일하고,
    상기 제1 채널을 통해 상기 메모리 컨트롤러와 연결되는 제2 메모리 장치들의 개수는 제2 채널을 통해 상기 메모리 컨트롤러와 연결되는 상기 제2 메모리 장치들의 개수와 상이한, 메모리 컨트롤러의 동작 방법.
  15. 제14 항에 있어서, 상기 복수의 메모리 장치들의 메모리 상태에 기초하여, 상기 복수의 메모리 장치들 중 기입 동작이 수행될 메모리 장치를 선택하는 단계는:
    상기 제1 메모리 장치들에 포함된 메모리 블록들 중 프리 블록의 개수를 참조하는 단계; 및
    상기 프리 블록의 개수가 미리 결정된 임계값보다 임계값보다 작은 경우, 상기 제1 메모리 장치들 및 상기 제2 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하고, 상기 프리 블록의 개수가 상기 임계값보다 크거나 같은 경우, 상기 제1 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  16. 제14 항에 있어서, 상기 복수의 메모리 장치들의 메모리 상태에 기초하여, 상기 복수의 메모리 장치들 중 기입 동작이 수행될 메모리 장치를 선택하는 단계는:
    상기 복수의 메모리 장치들에 저장된 유효 데이터의 크기를 참조하는 단계; 및
    상기 유효 데이터의 크기가 미리 결정된 임계값보다 큰 경우, 상기 제1 메모리 장치들 및 상기 제2 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하고, 상기 유효 데이터의 크기가 상기 임계값보다 작거나 같은 경우, 상기 제1 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  17. 제14 항에 있어서, 상기 복수의 메모리 장치들의 메모리 상태에 기초하여, 상기 복수의 메모리 장치들 중 기입 동작이 수행될 메모리 장치를 선택하는 단계는:
    상기 제1 메모리 장치들에 포함된 메모리 블록들의 대표 소거-기입 카운트 값을 참조하는 단계; 및
    상기 대표 소거-기입 카운트 값이 미리 결정된 임계값보다 큰 경우, 상기 제1 메모리 장치들 및 상기 제2 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하고, 상기 대표 소거-기입 카운트 값이 상기 임계값보다 작거나 같은 경우, 상기 제1 메모리 장치들 중에서 상기 기입 동작이 수행될 메모리 장치를 선택하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  18. 제17 항에 있어서, 상기 대표 소거-기입 카운트 값은, 상기 제1 메모리 장치들에 포함된 메모리 블록들 각각의 소거-기입 카운트 값들의 최대값, 평균값, 중간값 및 최소값 중 어느 하나인 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
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