CN112306902A - 存储器控制器及操作其的方法 - Google Patents

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Abstract

本公开涉及一种电子装置。根据本公开技术的存储器控制器具有改进的映射更新性能。存储器控制器控制存储器装置，该存储器装置存储指示数据的逻辑地址和物理地址之间的映射关系的逻辑到物理映射数据。存储器控制器包括映射数据储存器和映射数据管理器。映射数据储存器存储基于与从主机接收的请求对应的逻辑地址生成的物理到逻辑映射数据，即P2L映射数据。映射数据管理器根据映射数据储存器中存储的P2L映射数据的数量，通过使用映射数据储存器中存储的全部P2L映射数据中的一些P2L映射数据来对L2P映射数据执行映射更新操作。

Description

存储器控制器及操作其的方法
相关申请的交叉引用
本申请要求于2019年7月26日提交的申请号为10-2019-0091200的韩国专利申请的优先权，其全部内容通过引用整体并入本文。
技术领域
本公开涉及一种电子装置，并且更具体地，涉及一种存储器控制器及操作其的方法。
背景技术
存储装置是一种在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可以包括其中存储数据的存储器装置和控制该存储器装置的存储器控制器。存储器装置分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是一种仅在供电时存储数据而在断电时丢失存储的数据的装置。易失性存储器装置包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是一种即使切断电源也不丢失数据的装置。非易失性存储器装置包括只读取存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器等。
发明内容
本公开的实施例提供了一种具有改进的映射更新性能的存储器控制器及操作其的方法。
根据本公开的实施例，一种存储器控制器控制存储器装置，该存储器装置存储指示数据的逻辑地址和物理地址之间的映射关系的逻辑到物理映射数据。存储器控制器包括映射数据储存器和映射数据管理器。映射数据储存器存储基于与从主机接收的请求对应的逻辑地址生成的物理到逻辑(P2L)映射数据。映射数据管理器根据映射数据储存器中存储的P2L映射数据的数量，通过使用映射数据储存器中存储的全部P2L映射数据中的一些P2L映射数据来对L2P映射数据执行映射更新操作。
根据本公开的实施例，一种操作存储器控制器的方法，该存储器控制器控制存储器装置且包括映射数据储存器，该存储器装置存储指示数据的逻辑地址和物理地址之间的映射关系的逻辑到物理映射数据，该方法包括：将基于与从主机接收的请求对应的逻辑地址生成的物理到逻辑(P2L)映射数据存储在映射数据储存器中；并且根据映射数据储存器中存储的P2L映射数据的数量，通过使用映射数据储存器中存储的全部P2L映射数据中的一些P2L映射数据来对L2P映射数据执行映射更新操作。
根据本公开的实施例，一种存储器系统包括存储器装置、映射存储电路和映射数据管理器。存储器装置存储第一类型映射数据的第一组别。映射存储电路根据循环存储方案生成并临时存储第二类型映射数据的第二组别。映射数据管理器控制映射存储电路将第二组别之中的一个或多个组别清除到存储器装置中，并控制存储器装置根据第二组别的清除更新第一组别。其中，第一类型映射数据和第二类型映射数据表示存储器装置中存储的数据的物理地址与从主机接收的逻辑地址之间的不同关系。
根据本技术，提供了一种具有改进的映射更新性能的存储器控制器及操作其的方法。
附图说明
图1是描述根据本公开的实施例的存储装置的示图。
图2是描述图1的存储器装置的结构的示图。
图3是描述图1的存储器控制器的配置和操作的示图。
图4是描述图3的映射数据储存器的示图。
图5是描述图4的L2P映射管理表的示图。
图6是描述图4的P2L映射表储存器的示图。
图7A至图7C是描述根据实施例的图4的P2L映射表的示图。
图7A是描述在将数据顺序写入到开放块时的P2L映射表的示图。
图7B是描述在将数据写入到开放块时的P2L映射表的示图。
图7C是描述在取消映射操作期间的P2L映射表的示图。
图8A至图8C是描述根据另一实施例的图4的P2L映射表的示图。
图8A是描述在将数据顺序写入到开放块时的P2L映射表的示图。
图8B是描述在将数据写入到开放块时的P2L映射表的示图。
图8C是描述在擦除操作期间的P2L映射表的示图。
图9是描述根据实施例的完全清除操作的示图。
图10是描述图9的P2L映射表的映射数据管理结构的示图。
图11是描述根据另一实施例的部分清除操作的示图。
图12是描述图11的P2L映射表的映射数据管理结构的示图。
图13是描述图12中的P2L映射段的存储操作(入队)的流程图。
图14是描述图12中的P2L映射段的清除操作(出队)的流程图。
图15是描述根据实施例的存储器控制器的操作的流程图。
图16是详细描述图15的流程图。
图17是描述根据另一实施例的存储器控制器的操作的流程图。
图18是描述图1的存储器控制器的另一实施例的示图。
图19是示出应用了根据本公开实施例的存储装置的存储卡系统的框图。
图20是示出应用了根据本公开实施例的存储装置的固态驱动器(SSD)系统的框图。
图21是示出应用了根据本公开实施例的存储装置的用户系统的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的实施例。
图1是描述根据本公开的实施例的存储装置的示图。
参照图1，存储装置50可以包括存储器装置100和控制存储器装置100的操作的存储器控制器200。存储装置50是在诸如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统的主机300的控制下存储数据的装置。
存储装置50可以根据作为与主机300的通信方法的主机接口被制造为各种类型的存储装置之一。例如，存储装置50可以被配置为诸如以下的各种类型的存储装置中的任意一种：SSD，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡类型存储装置。外围组件互连(PCI)卡类型存储装置，高速PCI(PCI-E)卡类型存储装置，紧凑型闪存(CF)卡，智能媒体卡和记忆棒。
存储装置50可以被制造为各种类型的封装中的任意一种。例如，存储装置50可以被制造为诸如以下的各种类型的封装类型中的任意一种：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。
存储器装置100可以存储数据。存储器装置100响应于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。
存储器单元中的每个可被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)位或存储四个数据位的四层单元(QLC)。
存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。一个存储块可以包括多个页面。在实施例中，页面可以是用于将数据存储在存储器装置100中或读取存储器装置100中存储的数据的单元。
存储块可以是用于擦除数据的单元。在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器装置、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，存储器装置100是NAND闪速存储器。
将存储器装置100被配置为从存储器控制器200接收命令和地址，并访问通过该地址在存储器单元阵列中选择的区域。即，存储器装置100可以对由地址选择的区域执行由命令指示的操作。例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除由地址选择的区域中存储的数据。
在实施例中，存储器装置100可以包括逻辑到物理(L2P)映射数据储存器140。L2P映射数据储存器140可以存储指示由主机提供的数据的逻辑地址和存储该数据的存储器装置100的物理地址之间的映射关系的L2P映射数据。
L2P映射数据储存器140可以存储多个L2P映射段。每个L2P映射段可以具有预定大小。一个L2P映射段可以包括指示多个逻辑地址和多个物理地址之间的映射关系的L2P映射数据。
根据由映射数据管理器210提供的读取命令，L2P映射数据储存器140中存储的L2P映射数据之中待更新的L2P映射数据可以提供到存储器控制器200。
根据由映射数据管理器210提供的编程命令，可以将映射更新缓冲器230中存储的更新的L2P映射数据存储在L2P映射数据储存器140中。
在实施例中，L2P映射数据储存器140可以对应于存储元数据的元区域。每个元区域可以对应于一个存储器单元、多个存储器单元、一个页面、多个页面、一个存储块或多个存储块。
存储器控制器200控制存储装置50的全部操作。
当向存储装置50供应电力时，存储器控制器200可以运行固件FW。当存储器装置100是闪速存储器装置时，存储器控制器200可以操作诸如闪存转换层(FTL)的固件，用以控制主机300与存储器装置100之间的通信。
在实施例中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且将该逻辑块地址(LBA)转换为物理块地址(PBA)，该物理块地址(PBA)指示待存储存储器装置100中包括的数据的存储器单元的地址。
存储器控制器200可以响应于来自主机300的请求，控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以将编程命令、物理块地址和数据提供到存储器装置100。在读取操作期间，存储器控制器200可以将读取命令和物理块地址提供到存储器装置100。在擦除操作期间，存储器控制器200可以将擦除命令和物理块地址提供到存储器装置100。
在实施例中，存储器控制器200可以生成命令、地址和数据，并将命令、地址和数据传送到存储器装置100，而无论来自主机300的请求如何。例如，存储器控制器200可以向存储器装置100提供命令、地址和的数据以执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
在实施例中，存储器控制器200可以控制至少两个存储器装置100。在这种情况下，存储器控制器200可以根据交错方法控制存储器装置100以提高操作性能。交错方法可以是使至少两个存储器装置100的操作时段重叠的操作方法。
在实施例中，存储器控制器200可以包括映射数据管理器210、映射数据储存器220和映射更新缓冲器230。
映射数据管理器210可以接收来自主机300的请求连同与该请求对应的逻辑地址。该请求可以是写入请求和取消映射请求中的任意一个。映射数据管理器210可以将从主机300接收的逻辑地址提供到映射数据储存器220。
映射数据管理器210可以控制映射数据储存器220以取消映射映射数据储存器220中存储的L2P映射数据。
映射数据管理器210可以控制映射数据储存器220以清除映射数据储存器220中存储的物理到逻辑(P2L)映射数据。
映射数据管理器210可以基于在映射数据储存器220中所清除的P2L映射数据，控制映射更新缓冲器230和存储器装置100以更新L2P映射数据储存器140中存储的L2P映射数据。
映射数据储存器220可以存储指示多个L2P映射段存储在L2P映射数据储存器140中的位置的映射数据地址。映射数据储存器220可以在映射数据管理器210的控制下取消映射L2P映射数据。
映射数据储存器220可以存储基于从映射数据管理器210接收的逻辑地址而生成的P2L映射数据。
例如，当映射数据管理器210从主机300接收的请求是写入请求时，P2L映射数据可以指示物理地址与所接收的逻辑地址之间的映射关系，物理地址指示存储根据写入请求的写入数据的位置。在实施例中，当映射数据管理器210从主机300接收的请求是取消映射请求时，P2L映射数据可以指示取消映射数据与所接收的逻辑地址之间的映射关系。
映射数据储存器220可以以预定大小的P2L映射数据段为单位存储P2L映射数据。因此，映射数据储存器220可以将P2L映射数据存储为至少一个映射段。
映射数据储存器220可以包括存储映射段的预设数量的时隙(slot)。映射数据存储装置220可以通过指示每个时隙的索引来记录待存储的映射段的起点和终点。
在实施例中，映射数据储存器220可以从所记录的终点顺序地存储新的映射段并更新终点。映射数据储存器220可以从所记录的起点顺序地清除所存储的映射段并更新起点。
映射数据储存器220可以存储由映射到逻辑地址的连续物理地址的长度信息表示的P2L映射数据。例如，当映射到逻辑地址的物理地址是连续的时，映射数据储存器220可以存储指示连续物理地址的起始地址和连续物理地址的数量的长度信息。
映射数据储存器220可以在映射数据管理器210的控制下清除映射数据储存器220中存储的全部或一些P2L映射数据。映射数据储存器220可以将所清除的P2L映射数据提供到映射更新缓冲器230。
映射更新缓冲器230可以从存储器装置100接收L2P映射数据储存器140中存储的L2P映射数据之中的待更新的L2P映射数据，并存储待更新的L2P映射数据。
映射更新缓冲器230在映射数据管理器210的控制下基于所清除的P2L映射数据来更新L2P映射数据，并将所更新的L2P映射数据提供到存储器装置100。
主机300可以使用诸如以下的各种通信方法中的至少一种与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
图2是描述图1的存储器装置的结构的示图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到地址解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm连接到读取和写入电路123。多个存储块BLK1至BLKz中的每个存储块包括多个存储器单元。作为实施例，多个存储器单元是非易失性存储器单元。多个存储器单元之中的连接到同一字线的存储器单元被定义为一个物理页面。即，存储器单元阵列110被配置有多个物理页面。根据本公开的实施例，存储器单元阵列110中包括的多个存储块BLK1至BLKz中的每个存储块可以包括多个虚设单元。虚设单元中的至少一个可以串联连接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
存储器装置100的存储器单元中的每个可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
外围电路120可以包括地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。
外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施例，字线可以包括正常字线和虚设字线。根据本公开的实施例，行线RL可以进一步包括管道选择线。
在实施例中，行线RL可以是局部线组中包括的局部线。局部线组可以对应于一个存储块。局部线组可以包括漏极选择线、局部字线和源极选择线。
地址解码器121被配置为响应于控制逻辑130的控制而操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121被配置为解码所接收的地址ADDR的块地址。地址解码器121根据经解码的块地址来在存储块BLK1至BLKz之中选择至少一个存储块。地址解码器121被配置为解码所接收的地址ADDR的行地址RADD。地址解码器121可以根据经解码的行地址RADD通过将从电压生成器122提供的电压施加到至少一个字线WL来选择所选择的存储块的至少一个字线。
在编程操作期间，地址解码器121可以将编程电压施加到所选择的字线，并且将电平小于编程电压的电平的通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到所选择的字线，并且将电平大于验证电压的电平的验证通过电压施加到未选择的字线。
在读取操作期间，地址解码器121可以将读取电压施加到所选择的字线，并且将电平大于读取电压的电平的读取通过电压施加到未选择的字线。
根据本公开的实施例，以存储块为单位来执行存储器装置100的擦除操作。在擦除操作期间输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以对该块地址进行解码并根据经解码的块地址选择一个存储块。在擦除操作期间，地址解码器121可以将接地电压施加到输入到所选择的存储块的字线。
根据本公开的实施例，地址解码器121可以被配置为对所传送的地址ADDR的列地址进行解码。经解码的列地址可以被传送到读取和写入电路123。作为示例，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的组件。
电压生成器122被配置为通过使用供应到存储器装置100的外部电源电压来生成多个操作电压Vop。电压生成器122响应于控制逻辑130的控制而操作。
作为示例，电压生成器122可以通过调节外部电源电压来生成内部电源电压。通过电压生成器122生成的内部电源电压用作存储器装置100的操作电压。
作为实施例，电压生成器122可使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压生成器122可以被配置为生成存储器装置100所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选择读取电压。
为了生成具有各种电压电平的多个操作电压Vop，电压生成器122可以包括接收内部电压的多个泵浦电容器，并选择性地激活多个泵浦电容器来生成多个操作电压Vop。
多个操作电压Vop可以通过地址解码器121供应到存储器单元阵列110。
读取和写入电路123包括第一至第m页面缓冲器PB1至PBm。第一至第m页面缓冲器PB1至PBm分别通过第一至第m位线BL1至BLm连接到存储器单元阵列110。第一至第m页面缓冲器PB1至PBm响应于控制逻辑130的控制来操作。
第一至第m页面缓冲器PB1至PBm与数据输入/输出电路124通信数据DATA。在编程操作时，第一至第m页面缓冲器PB1至PBm通过数据输入/输出电路124和数据线DL来接收待被存储的数据DATA。
在编程操作期间，当将编程脉冲施加到所选择的字线时，第一至第m页面缓冲器PB1至PBm可以通过通过位线BL1至BLm将待被存储的数据DATA，即通过数据输入/输出电路124接收的数据DATA传送到所选择的存储器单元。根据所传送的数据DATA对所选择的页面的存储器单元进行编程。连接到施加编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。连接到施加编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可被保持。在编程验证操作期间，第一至第m页面缓冲器PB1至PBm通过位线BL1至BLm从所选择的存储器单元读取存储器单元中存储的数据DATA。
在读取操作期间，读取和写入电路123可以通过位线BL从所选择的页面的存储器单元中读取数据DATA，并将所读取的数据DATA存储在第一至第m页面缓冲器PB1至PBm中。
在擦除操作期间，读取和写入电路123可以使位线BL浮置。作为实施例，读取和写入电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL连接到第一至第m页面缓冲器PB1至PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收待被存储的数据DATA。在读取操作期间，数据输入/输出电路124将从读取和写入电路123中包括的第一至第m页面缓冲器PB1至PBm传送的数据DATA输出到外部控制器。
在读取操作或验证操作期间，感测电路125可以响应于由控制逻辑130生成的允许位VRYBIT的信号来生成参考电流，并且可以将从读取和写入电路123接收的感测电压VPB与由参考电流生成的参考电压进行比较，以将通过信号或失败信号输出到控制逻辑130。
控制逻辑130可以连接到地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以被配置为控制存储器装置100的所有操作。控制逻辑130可以响应于从外部装置传送的命令CMD而操作。
控制逻辑130可以响应于命令CMD和地址ADDR生成各种信号，以控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR生成操作信号OPSIG、行地址RADD、读取和写入电路控制信号PBSIGNALS和允许位VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压生成器122，将行地址RADD输出到地址解码器121，将读取和写入控制信号PBSIGNALS输出到读取和写入电路123，并且将允许位VRYBIT输出到感测电路125。另外，控制逻辑130可以响应于感测电路125输出的通过或失败信号PASS/FAIL来确定验证操作是已通过还是已失败。
在实施例中，参照图1描述的L2P映射数据储存器可以对应于存储存储器单元阵列100的元数据的元区域。每个元区域可以对应于一个存储器单元、多个存储器单元、一个页面、多个页面、一个存储块或多个存储块。
图3是描述图1的存储器控制器的配置和操作的示图。
参照图3，存储器装置100可以包括L2P映射数据储存器140。
L2P映射数据储存器140可以存储指示由主机提供的数据的逻辑地址和存储该数据的存储器装置100的物理地址之间的映射关系的L2P映射数据。
L2P映射数据储存器140可以存储多个L2P映射段。每个L2P映射段可以具有预定大小。一个L2P映射段可以包括指示多个逻辑地址和多个物理地址之间的映射关系的L2P映射数据。
存储器控制器200可以包括映射数据管理器210、映射数据储存器220和映射更新缓冲器230。
映射更新缓冲器230可以从存储器装置100接收L2P映射数据储存器140中存储的L2P映射数据之中的待更新的L2P映射数据，并存储待更新的L2P映射数据。
当映射更新缓冲器230接收映射更新控制信息时，映射更新缓冲器230可以基于从P2L映射表储存器222(参见图4)提供的清除的P2L映射数据来更新L2P映射数据。映射更新缓冲器230可以将所更新的L2P映射数据提供到存储器装置100。
映射数据管理器210可以接收来自主机300的请求连同与请求对应的逻辑地址。请求可以是写入请求和取消映射请求中的任意一个请求。映射数据管理器210可以将从主机300接收的逻辑地址提供到映射数据储存器220。
映射数据管理器210可以生成取消映射进程信息用于取消映射L2P映射管理表储存器221(参见图4)中存储的L2P映射数据的映射数据地址。映射数据管理器210可以将取消映射进程信息提供到L2P映射管理表储存器221。
映射数据管理器210可以生成映射清除控制信息，用于将P2L映射表储存器222中存储的P2L映射数据清除到映射更新缓冲器230中。映射数据管理器210可以将映射清除控制信息提供到P2L映射表储存器222。
映射数据管理器210可以基于从P2L映射表储存器222中清除的P2L映射数据，生成映射更新控制信息，用于更新L2P映射数据储存器140中存储的L2P映射数据。映射数据管理器210可以将映射更新控制信息提供到映射更新缓冲器230。映射更新缓冲器230响应于映射更新控制信息，基于从P2L映射表储存器222中清除的P2L映射数据，更新L2P映射数据储存器140中存储的L2P映射数据。
映射数据管理器210可以将读取命令提供到存储器装置100，该读取命令用于读取L2P映射数据储存器140中存储的L2P映射数据之中的待更新的L2P映射数据。
映射数据管理器210可以向存储器装置100提供编程命令，该编程命令用于将映射更新缓冲器230中存储的更新的L2P映射数据存储到L2P映射数据储存器140中。
映射数据储存器220可以包括L2P映射管理表储存器221和P2L映射表储存器222。
L2P映射管理表储存器221可以存储指示多个L2P映射段存储在L2P映射数据储存器140内的位置的映射数据地址。
L2P映射管理表储存器221可以响应于取消映射进程信息取消映射L2P映射段的映射数据地址。
P2L映射表储存器222可以存储基于从映射数据管理器210接收的逻辑地址而生成的P2L映射数据。
例如，当通过映射数据管理器210从主机300接收的请求是写入请求时，P2L映射表储存器222可以存储指示物理地址与所接收的逻辑地址之间的映射关系的P2L映射数据，该物理地址指示根据写入请求的写入数据的存储位置。当通过映射数据管理器210从主机300接收的请求是取消映射请求时，P2L映射表储存器222可以存储指示取消映射数据和所接收的逻辑地址之间的映射关系的P2L映射数据。
P2L映射表储存器222可以以具有预定大小的P2L映射数据段为单位来存储P2L映射数据。一个映射段可包括至少一个或多个映射数据组块。一个映射数据组块可以是指示一个逻辑地址和一个物理地址之间的映射关系的数据。因此，P2L映射表储存器222可以以P2L映射段为单位来存储P2L映射数据。
P2L映射表储存器222可以包括存储P2L映射段的预设数量的时隙。P2L映射表储存器222可以通过指示每个时隙的索引来记录所存储的P2L映射段的起点和终点。起点可以是存储至少一个P2L映射段之中的第一P2L映射段的时隙的索引。终点可以是存储至少一个P2L映射段之中的最后一个P2L映射段的时隙的索引。
当将新的P2L映射段存储(入队)在时隙中时，P2L映射表储存器222可以更新终点。当清除(出队)时隙中存储的P2L映射段时，P2L映射表储存器222可以更新起点。
P2L映射表储存器222可以存储由映射到逻辑地址的连续物理地址的长度信息表示的P2L映射数据。例如，当映射到逻辑地址的物理地址是连续的时，P2L映射表储存器222可以存储指示连续物理地址的起始地址和连续物理地址的数量的长度信息。
当P2L映射表储存器222接收映射清除控制信息时，P2L映射表储存器222可以清除P2L映射表储存器222中存储的全部或一些P2L映射数据。所清除的P2L映射数据的大小可以根据主机的请求或存储装置的操作环境进行不同地设置。P2L映射表储存器222可以将所清除的P2L映射数据提供到映射更新缓冲器230。
图4是描述图3的映射数据储存器的示图。
参照图4，映射数据储存器220可以包括L2P映射管理表储存器221和P2L映射表储存器222。
L2P映射管理表储存器221可以存储指示多个L2P映射段的存储位置的映射数据地址。L2P映射段可以包括指示存储器装置100中存储的数据的逻辑地址和物理地址之间的映射关系的映射数据。
L2P映射管理表储存器221可以响应于取消映射进程信息，将取消映射请求的L2P映射段的映射数据地址改变为取消映射数据。
P2L映射表储存器222可以存储基于从映射数据管理器210接收的逻辑地址而生成的P2L映射数据。
在实施例中，P2L映射数据可以指示物理地址与所接收的逻辑地址之间的映射关系，该物理地址指示根据写入请求的写入数据的存储位置。在另一实施例中，P2L映射数据可以指示取消映射数据和所接收的逻辑地址之间的映射关系。
P2L映射表储存器222可以以具有预定大小的P2L映射数据段为单位来存储P2L映射数据。因此，P2L映射表储存器222可以将P2L映射数据存储为至少一个P2L映射段。
P2L映射表储存器222可以包括存储P2L映射段的预设数量的时隙。预设数量可以根据参照图1描述的存储装置的操作环境来进行不同地确定。P2L映射表储存器222可以通过指示每个时隙的索引来记录所存储的P2L映射段的起点和终点。
例如，当P2L映射表储存器222顺序地存储至少一个P2L映射段时，P2L映射表储存器222可以记录该至少一个P2L映射段的起点和终点。起点可以是存储至少一个P2L映射段之中的第一个P2L映射段的时隙的索引。终点可以是存储至少一个P2L映射段之中的最后一个P2L映射段的时隙的索引。
在实施例中，P2L映射表储存器222可以从第一时隙开始顺序存储P2L映射段。当所有先前存储的P2L映射段被清除时，P2L映射表储存器222可以再次从第一时隙开始顺序存储新的P2L映射段。
以这种方式，P2L映射表储存器222可以以线性结构管理P2L映射段。后面将参照图10描述线性结构的详细说明。
在另一实施例中，P2L映射表储存器222可以从记录的终点开始顺序存储新的P2L映射段。此后，P2L映射表储存器222可以通过存储新的P2L映射段的时隙的索引来更新终点。当P2L映射段存储在最后的时隙中时，P2L映射表储存器222可以从第一时隙再次存储新的P2L映射段。
P2L映射表储存器222可以清除从记录的起点开始顺序存储的P2L映射段。此后，P2L映射表储存器222可以将起点更新为在清除P2L映射段之后P2L映射表存储装置222中剩余的P2L映射段之中的第一P2L映射段所在的时隙的索引。
以这种方式，P2L映射表储存器222可以以循环结构管理P2L映射段。后面将参照图12描述循环结构的详细说明。
P2L映射表储存器222可以存储由映射到逻辑地址的连续物理地址的长度信息表示的P2L映射数据。例如，当映射到逻辑地址的物理地址是连续的时，P2L映射表储存器222可以存储指示连续物理地址的起始地址和连续物理地址的数量的长度信息。后面将参照图8A至8C描述长度信息的详细说明。
当P2L映射表储存器222接收到映射清除控制信息时，P2L映射表储存器222可以清除至少一个P2L映射段，该至少一个P2L映射段是多个时隙中存储的所有多个P2L映射段的一部分。P2L映射表储存器222可以将所清除的至少一个P2L映射段提供到参照图3描述的映射更新缓冲器。P2L映射表储存器222可以清空存储所清除的至少一个P2L映射段的时隙。
图5是描述图4的L2P映射管理表的示图。
参照图5，L2P映射管理表可以包括指示存储L2P映射段的位置的映射数据地址。在实施例中，L2P映射管理表可以称为L1表。当存储器控制器读取与映射数据地址对应的位置中存储的数据时，存储器控制器可以获取L2P映射数据储存器140中存储的L2P映射段。一个L2P映射段可以包括指示存储器装置中存储的数据的逻辑地址和物理地址之间的映射关系的多条L2P映射数据。
在图5中，L2P映射管理表可以包括第一至第四映射数据地址Addr1至Addr4，该第一至第四映射数据地址Addr1至Addr4指示第一至第四L2P映射段Map Seg1至Map Seg4分别存储在L2P映射数据储存器140内的位置。
从主机请求取消映射的L2P映射段的映射数据地址可以改变为取消映射数据。取消映射数据可以具有表示特定值的预定位样式。当映射数据地址被改变为取消映射数据时，可以对取消映射请求的L2P映射段中包括的所有多条L2P映射数据执行取消映射进程操作。
因此，当取消映射请求的L2P映射段的大小很大时，与针对指示一个逻辑地址和一个物理地址之间的映射关系的单个L2P映射数据的取消映射进程操作相比，L2P映射段的取消映射进程操作可以执行得更快、更有效。
例如，可以针对第四L2P映射段Map Seg4中包括的所有L2P映射数据请求取消映射请求。可替代地，可以针对第四L2P映射段Map Seg4本身请求取消映射请求。在这种情况下，在L2P映射管理表中，可以将指示第四L2P映射段Map Seg4在存储器装置中存储的位置的第四映射数据地址Addr4改变为取消映射数据Unmap。
通过将第四映射数据地址Addr4改变为取消映射数据，与对第四L2P映射段MapSeg4中包括的所有逻辑地址单独执行取消映射进程操作相比，取消映射进程操作可以执行得更快。
图6是描述图4的P2L映射表储存器的示图。
参照图6，开放块池可以包括预设数量的开放块。
开放块可以对应于一个存储块来存储数据。可替代地，开放块可以对应于一个超级块来存储数据。超级块可以是多个存储器装置之中的不同存储器装置中包括的至少两个存储块的组。
P2L映射表储存器222可以存储指示其中存储有写入数据的开放块的物理地址与该写入数据的逻辑地址之间的映射关系的P2L映射数据。
在图6中，开放块池可以包括第一至第三开放块BLK1至BLK3。开放块池中包括的开放块的数量不限于本实施例。
打开操作Open可以是将存储数据的存储块分配给开放块池的操作。关闭操作Close可以是从开放块池中释放完成数据写入的存储块的操作。
第一开放块BLK1可以被分配来存储数据。因为数据被完全写入，所以可以释放第二开放块BLK2。当从开放块池释放一个存储块时，可以将存储数据的另一存储块新分配给开放块池。
图7A至图7C是描述根据实施例的图4的P2L映射表的示图。
图7A是描述当将数据顺序写入开放块时的P2L映射表的示图。
P2L映射表可以包括指示其中存储有写入数据的物理地址(物理页面号)PPN与由主机提供的写入数据的逻辑地址(逻辑块地址)LBA之间的映射关系的映射数据。物理地址PPN可以包括块号BLK#和偏移量Offset，块号BLK#包括物理页面，偏移量Offset指示物理页面在块中的位置。
在图7A中，一个开放块可以包括四个物理页面。开放块中包括的物理页面的数量不限于本实施例。一个P2L映射段可以包括指示一个逻辑地址和一个物理地址之间的映射关系的三条映射数据。P2L映射段中包括的映射数据条的数量不限于本实施例。
在各个实施例中，一个P2L映射段中包括的物理地址的数量可以与一个开放块中包括的物理地址的数量不同。即，当一个P2L映射段中包括的物理地址的数量小于一个开放块中包括的物理地址的数量时，几个P2L映射段可以对应于一个开放块。相反，当一个P2L映射段中包括的物理地址的数量大于一个开放块中包括的物理地址的数量时，几个开放块可以对应于一个P2L映射段。在另一实施例中，一个P2L映射段中包括的物理地址的数量可以与一个开放块中包括的物理地址的数量相同。在这种情况下，一个开放块可以一对一地对应于一个P2L映射段。
P2L映射表的容量可以根据存储装置的操作环境进行不同的设置。在图7A中，P2L映射表的容量可以是能够存储与三个开放块对应的映射数据的大小。在这种情况下，P2L映射表可以管理与三个开放块对应的映射数据。在各个实施例中，P2L映射表的容量可以是能够存储与一个开放块对应的映射数据的大小。P2L映射表可以一对一地对应于一个开放块来管理映射数据。
可以提供连续逻辑地址LBA1到LBA12，其中写入数据待与来自主机的写入数据一起存储在其中。可以执行将写入数据存储在第一至第三开放块BLK1至BLK3中的写入操作。可以按照第一开放块BLK1、第二开放块BLK2和第三开放块BLK3的顺序执行写入操作。
因此，写入数据顺序地被存储在第一开放块BLK1的物理地址PPN1至PPN4中，并且物理地址PPN1至PPN4可以分别一对一地映射到逻辑地址LBA1至LBA4。
具体地，由于物理地址PPN1的块号BLK#为1并且偏移量Offset为1，所以物理地址PPN1可以是第一开放块BLK1中包括的第一物理页面的地址。当与逻辑地址LBA1对应的写入数据被存储在物理地址PPN1中时，可以生成指示物理地址PPN1和逻辑地址LBA1之间的映射关系的映射数据。以相同的方式，可以生成指示物理地址PPN2至PPN4与逻辑地址LBA2至4之间的映射关系的映射数据。
此后，写入数据可以顺序存储在第二开放块BLK2的物理地址PPN5至PPN8中，并且物理地址PPN5至PPN8可以分别一对一地映射到逻辑地址LBA5至LBA8。写入数据可以顺序存储在第三开放块BLK3的物理地址PPN9至PPN12中，并且物理地址PPN9至PPN12可以分别一对一地映射到逻辑地址LBA9至LBA12。
在图7A中，物理逻辑映射段Map Seg1可以包括关于逻辑地址LBA1至LBA3的映射数据。物理逻辑映射段Map Seg2可以包括关于逻辑地址LBA4至LBA6的映射数据。物理逻辑映射段Map Seg3可以包括关于逻辑地址LBA7至LBA9的映射数据。物理逻辑映射段Map Seg4可以包括关于逻辑地址LBA10至LBA12的映射数据。
包括在P2L映射表中的P2L映射段可以通过将逻辑地址映射到指示写入数据存储位置的物理地址的方法来生成，并且可以基于该物理地址来布置。
存储器装置100中存储的L2P映射段可以是指示物理地址与逻辑地址之间的映射关系L2P映射数据，该物理地址指示写入数据存储的位置。可以基于该逻辑地址来布置L2P映射段。
因此，P2L映射段和L2P映射段可以以映射段为单元来管理，但是可以是布置参照分别不同于物理地址和逻辑地址的映射数据。一个映射段可以包括指示一个逻辑地址和一个物理地址之间的映射关系的预定数量条的映射数据。
图7B是描述在将数据写入到开放块时的P2L映射表的示图。
参照图7B，可以以与图7A不同的顺序将与逻辑地址LBA1至12对应的写入数据写入第一至第三开放块BLK1至BLK3。
即使从主机提供的逻辑地址是连续的，也不能保证存储与逻辑地址对应的写入数据的物理地址的连续性。换句话说，根据存储装置的操作环境，可以在任意一个开放块上连续执行写入操作，并且中间可以在另一个开放块上执行写入操作。
例如，可以将与逻辑地址LBA1和LBA2对应的写入数据顺序存储在第一开放块BLK1的物理地址PPN1和PPN2中，并且物理地址PPN1和PPN2可以分别一对一地映射到逻辑地址LBA1和LBA2。
此后，不对第一开放块BLK1的剩余物理地址PPN3和PPN4连续执行写入操作，并且可以对第二开放块BLK2的物理地址PPN5至PPN8执行写入操作。
因此，对应于逻辑地址LBA3至LBA6的写入数据可以存储在第二开放块BLK2的物理地址PPN5至PPN8中，并且物理地址PPN5至PPN8可以分别一对一地映射到逻辑地址LBA3至LBA6。
对应于逻辑地址LBA7和LBA8的写入数据可以存储在第一开放块BLK1的剩余物理地址PPN3和PPN4中，并且物理地址PPN3和PPN4可以分别一对一地映射到逻辑地址LBA7和LBA8。
对应于逻辑地址LBA9至LBA12的写入数据可以存储在第三开放块BLK3的物理地址PPN9至PPN12中，并且物理地址PPN9至PPN12可以分别一对一地映射到逻辑地址LBA9至LBA12。
与图7A相比，相同的是将与连续逻辑地址LBA1至LBA12对应的写入数据存储在第一至第三开放块BLK1至BLK3中，但是可以根据执行写入操作的顺序不同地生成P2L映射数据。
图7C是描述在取消映射操作期间的P2L映射表的示图。
参照图7C，在完成参照图7A描述的对第一至第三开放块BLK1至BLK3的写入操作之后，可以执行对第一开放块BLK1的取消映射操作。
取消映射操作可以是断开逻辑地址和物理地址之间的映射关系的操作。具体地，取消映射操作可以是将映射到逻辑地址的物理地址改变为取消映射数据的操作。
在图7C中，可以向映射到包括在第一开放块中的物理页面的物理地址PPN1至PPN4的逻辑地址LBA1至LBA4请求取消映射。可以将取消映射请求的逻辑地址LBA1至LBA4映射到取消映射数据，而不是指示写入数据的存储位置的物理地址。可以将映射到取消映射数据的逻辑地址LBA1至LBA4识别为在主机和存储装置中擦除写入数据的区域。
在各个实施例中，在对存储块执行擦除操作的同时，还可以对存储块执行取消映射操作。然而，实际执行擦除操作的时间点和通过从主机接收对逻辑地址的取消映射请求而执行取消映射操作的时间点可以彼此不同。
图8A至图8C是根据另一实施例的描述图4的P2L映射表的示图。
图8A是描述当将数据顺序写入开放块时的P2L映射表的示图。
参照图8A，与图7A相比，P2L映射表可以管理由映射到逻辑地址的连续物理地址的长度信息Length表示的P2L映射数据。
因此，在图8A中，物理地址PPN可以包括存储写入数据的连续物理地址的起始地址和连续物理地址的长度(连续物理地址的数量)。物理地址可以包括块号BLK#和偏移量Offset，块号BLK#包括物理页面，偏移量Offset指示物理页面在相应块中的位置。
另外，P2L映射表可以以P2L映射数据段为单位来管理P2L映射数据。映射数据可以包括连续物理地址的起始地址的物理起始地址、连续物理地址的数量的长度信息以及对应于物理地址的连续逻辑地址的起始地址的逻辑起始地址。逻辑地址LBA1至LBA12可以映射到物理地址PPN1至PPN12。
例如，第一P2L映射段Map Seg1可以包括与逻辑地址LBA1至LBA3对应的映射数据。逻辑地址LBA1至LBA3可以映射到连续物理地址PPN1至PPN3。因此，第一P2L映射段Map Seg1可以包括具有物理起始地址为PPN1、长度信息为3以及逻辑起始地址为LBA1的映射数据。因此，与图7A相反，通过长度信息，可以用较少的数据来表示相同的映射数据。
尽管与连续逻辑地址LBA1至LBA4对应的写入数据存储在连续物理地址PPN1至PPN4中，但是由于P2L映射数据以P2L映射数据段为单位进行管理，因此可以单独生成与包括在第二P2L映射段Map Seg2中的逻辑地址LBA4对应的映射数据。
第二P2L映射段Map Seg2可以包括与逻辑地址LBA4至LBA6对应的映射数据。物理地址PPN4至PPN6可以映射到逻辑地址LBA4至LBA6。逻辑地址LBA4至LBA6是连续的，但是物理地址PPN4至PPN6可以不是连续的。
具体地，物理地址PPN4可以是与第一开放块BLK1对应的物理地址，但是物理地址PPN5和PPN6是与第二开放块BLK2对应的物理地址，因此，对应于不同开放块的物理地址可以彼此不是连续的。
因此，第二P2L映射段Map Seg2可以包括两条映射数据。一条映射数据的物理起始地址可以为PPN4、长度信息为1、逻辑起始地址为LBA4。另一条映射数据的物理起始地址可以为PPN5、长度信息为2、逻辑起始地址为LBA5。
以类似的方式，第三P2L映射段Map Seg3可以包括与逻辑地址LBA7至LBA9对应的映射数据。第三P2L映射段Map Seg3可以包括两条映射数据。一条映射数据的物理起始地址可以为PPN7、长度信息为2、逻辑起始地址为LBA7。另一条映射数据的物理起始地址可以为PPN9、长度信息为1、逻辑起始地址为LBA9。
第四P2L映射段Map Seg4可以包括与逻辑地址LBA10至LBA12对应的映射数据。第四P2L映射段Map Seg4可以包括一条映射数据。映射数据的物理起始地址可以为PPN10、长度信息为3、逻辑起始地址为LBA10。
在图8A的情况下，与图7A相比，通过长度信息，可以用较少数量条的映射数据来表示相同的映射段。因此，可以更有效地利用有限的P2L映射表。
图8B是描述在将数据写入到开放块时的P2L映射表的示图。
参照图8B，当以与图7B中相同的方式执行写入操作时，P2L映射表包括以与图8A中相同的方式生成的P2L映射数据。
第一P2L映射段Map Seg1可以包括与逻辑地址LBA1至LBA3对应的映射数据。第一P2L映射段Map Seg1可以包括两条映射数据。一条映射数据的物理起始地址可以为PPN1、长度信息为2、逻辑起始地址为LBA1。另一条映射数据的物理起始地址可以为PPN5、长度信息为1、逻辑起始地址为LBA3。由于物理地址PPN1和PPN2与物理地址PPN5对应于不同的开放块，因此物理地址PPN1和PPN2与物理地址PPN5可以不连续。
第二P2L映射段Map Seg2可以包括与逻辑地址LBA4至LBA6对应的映射数据。第二P2L映射段Map Seg2可以包括一条映射数据。映射数据的物理起始地址可以为PPN6、长度信息为3、逻辑起始地址为LBA4。
第三P2L映射段Map Seg3可以包括与逻辑地址LBA7至LBA9对应的映射数据。第三P2L映射段Map Seg3可以包括两条映射数据。一条映射数据的物理起始地址可以为PPN3、长度信息为2、逻辑起始地址为LBA7。另一条映射数据的物理起始地址可以为PPN9、长度信息为1、逻辑起始地址为LBA9。
第四P2L映射段Map Seg4可以包括与逻辑地址LBA10至LBA12对应的映射数据。第四P2L映射段Map Seg4可以包括一条映射数据。映射数据的物理起始地址可以为PPN10、长度信息为3、逻辑起始地址为LBA10。
图8C是描述在擦除操作期间的P2L映射表的示图。
参照图8C，当以与图7C中相同的方式执行擦除操作时，P2L映射表包括以与图8A中相同的方式生成的P2L映射数据。可以从主机提供对连续逻辑地址LBA1到LBA4的取消映射请求。
在P2L映射表中，映射到取消映射请求的逻辑地址的物理地址可以改变为取消映射数据。因此，取消映射进程操作中的长度信息可以指示P2L映射表中取消映射请求的连续逻辑地址的长度。
即使在取消映射进程操作中，P2L映射表也可以以P2L映射数据段为单位来管理P2L映射数据。
第一P2L映射段Map Seg1可以包括与逻辑地址LBA1至LBA3对应的映射数据。映射数据可以包括取消映射数据和作为取消映射请求的连续逻辑地址LBA1至LBA3的长度信息的3。
第二P2L映射段Map Seg2可以包括逻辑地址LBA4至LBA6之中的取消映射请求的逻辑地址LBA4的映射数据。映射数据可以包括取消映射数据和作为取消映射请求的逻辑地址LBA4的长度信息的1。
因此，与图7C相比，通过长度信息，可以用较少的数据来表示相同的映射数据。
图9是描述根据实施例的完全清除操作的示图。
参照图9，P2L映射表储存器可以具有预定大小。具体地，P2L映射表储存器可以包括存储预定数量的P2L段的时隙。
另外，P2L映射表储存器可以以P2L映射数据段为单位来存储或清除P2L映射数据。
当多个P2L映射段顺序存储时，可以记录多个P2L映射段的起点和终点。起点可以是存储多个P2L映射段之中的第一个P2L映射段的时隙的索引。终点可以是存储多个P2L映射段之中的最后一个P2L映射段的时隙的索引。
在实施例中，当P2L映射表中存储的P2L映射段的数量等于或大于阈值数量时，可以执行清除P2L映射表中存储的所有P2L映射段的完全清除操作。
在另一实施例中，当P2L映射表中存储的P2L映射段的进程期望时间等于或大于阈值时间时，可以执行清除P2L映射表中存储的所有P2L映射段的完全清除操作。
在图9中，P2L映射表可以包括存储四个P2L映射段的四个时隙S1到S4。第一至第五P2L映射段Map Seg1至Map Seg5可以顺序地存储在P2L映射表中。发生清除的阈值数量可以是3。
首先，第一至第三P2L映射段Map Seg1至Map Seg3可以顺序地存储在第一至第三时隙S1至S3中。起点SP1可以是指示其中存储第一P2L映射段Map Seg1的时隙S1的索引。第一P2L映射段Map Seg1可以是第一至第三P2L映射段Map Seg1至Map Seg3中的第一个。终点EP1可以是指示其中存储第三P2L映射段Map Seg3的时隙S3的索引。第三P2L映射段MapSeg3可以是第一至第三P2L映射段Map Seg1至Map Seg3中的最后一个。
在这种情况下，由于满足清除条件，因此可以对P2L映射表中存储的所有P2L映射段执行完全清除操作。
在完全清除操作完成之后，第四和第五P2L映射段Map Seg4和Map Seg5可以顺序地存储在第一时隙S1和第二时隙S2中。起点SP2可以是指示其中存储第四P2L映射段MapSeg4的时隙S1的索引。第四P2L映射段Map Seg4可以是第四和第五P2L映射段Map Seg4和Map Seg5之中的第一个。终点EP2可以是指示其中存储第五P2L映射段Map Seg5的时隙S2的索引。第五P2L映射段Map Seg5可以是第四和第五P2L映射段Map Seg4和Map Seg5之中的最后一个。
图10是描述图9的P2L映射表的映射数据管理结构的示图。
参照图10，当执行完全清除操作时，可以重新记录起点SP2和终点EP2，而不论先前的起点SP1和终点EP1如何。
因此，从起点到终点的方向可以是一个方向。在P2L映射表中，可以以线性结构管理P2L映射段。
在这种情况下，清除之前的P2L映射表T1中的起点SP1和清除之后的P2L映射表T2中的起点SP2可同样地固定到时隙S1的索引。
图11是描述根据另一实施例的部分清除操作的示图。
参照图11，与图9相反，可以执行清除P2L映射表中存储的所有P2L映射段中的一些P2L映射段的部分清除操作。
也就是说，即使满足清除条件，也不清除P2L映射表中存储的所有P2L映射段，而是可以仅清除预定数量的一些P2L映射段。因此，对P2L映射段执行部分清除操作的该P2L映射段的数量可以小于发生清除的P2L映射段的阈值数量。
在图11中，发生清除的P2L映射段的阈值数量可以是三。对其执行部分清除操作的P2L映射段的数量可以是二。
第一至第五P2L映射段Map Seg1至Map Seg5可以顺序地存储在P2L映射表中。
首先，第一至第三P2L映射段Map Seg1至Map Seg3可以顺序地存储在第一至第三时隙S1至S3中。起点SP1'可以是指示存储第一P2L映射段Map Seg1的时隙S1的索引。第一P2L映射段Map Seg1可以是第一至第三P2L映射段Map Seg1至Map Seg3之中的第一个。终点EP1'可以是指示存储第三P2L映射段Map Seg3的时隙S3的索引。第三P2L映射段Map Seg3可以是第一至第三P2L映射段Map Seg1至Map Seg3之中的最后一个。
在这种情况下，由于满足清除条件，因此可以对作为P2L映射表中存储的所有P2L映射段中的一些P2L映射段的第一和第二P2L映射段Map Seg1和Map Seg2执行部分清除。
在部分清除操作完成之后，可以将起点SP1'更新为起点SP2'。起点SP2'可以是存储最后被清除的P2L映射段Map Seg2的下一个P2L映射段Map Seg3的时隙S3的索引。
在部分清除操作完成之后，第四和第五P2L映射段Map Seg4和Map Seg5可以顺序存储在第四和第一时隙S4和S1中。可以将终点EP1'更新为终点EP2'。终点EP2'可以是存储最后存储的P2L映射段Map Seg5的时隙S1的索引。
当第四和第五P2L映射段Map Seg4和Map Seg5的存储完成时，由于满足清除条件，因此可以以同样的方式对第二和第三P2L映射段Map Seg3和Map Seg4执行部分清除。
在图9中，执行了一次完全清除操作，并且一次清除的P2L映射段的数量可以是三。相反，在图11中，执行两次部分清除操作，并且一次清除的P2L映射段的数量可以是二。
也就是说，在部分清除操作的情况下，由于与完全清除操作相比，一次清除的映射数据量减少了，因此映射更新操作所需的时间可减少。即，映射更新时间可以根据存储装置的操作环境，通过将映射更新操作分配为多个部分清除操作而不是一次完全清除操作来分配和管理。
因此，当一次清除的映射数据量较大时，可以防止映射数据进程时间超过时间限制的映射更新超时问题。
图12是描述图11的P2L映射表的映射数据管理结构的示图。
参照图12，当执行部分清除操作时，从先前的起点SP1'顺序清除P2L映射段，并且可以将起点从起点SP1'更新到起点SP2'。
另外，可以从先前的终点EP1'顺序存储新的P2L映射段，并且可以将终点从终点EP1'更新到终点EP2'。
因此，可以在P2L映射表储存器222中存储的P2L映射表内将起点到终点进行循环定向。在P2L映射表中，可以以循环结构管理P2L映射段。
在这种情况下，可以在每次执行部分清除操作时更新起点，并且可以在每次存储新的P2L映射段时更新终点。
为了执行部分清除操作而不是完全清除操作，与图10不同的是，可以在图12中以循环结构管理P2L映射数据。
图13是描述图12中的P2L映射段的存储操作(入队)的流程图。
参照图13，在步骤S1301中，可以生成P2L映射段。
在步骤S1303中，可以从记录在P2L映射表中的终点开始顺序存储P2L映射段，每当存储P2L映射段时就更新终点。
在步骤S1305中，可以确定所记录的终点的索引是否是最后一个。具体地，可以确定所记录的终点是否是P2L映射表储存器中包括的最后一个时隙的索引。作为确定的结果，当终点是最后一个时隙时，进程进行到步骤S1307，否则，进程进行到步骤S1309。
在步骤S1307中，可以将终点初始化为1。即，可以将终点更新为P2L映射表储存器中包括的第一时隙的索引。
在步骤S1309中，终点可以增加1。即，可以将终点更新为在步骤S1303之前存储最后的P2L映射段的时隙的下一个时隙的索引。
图14是描述图12中的P2L映射段的清除操作(出队)的流程图。
参照图14，在步骤S1401中，可以从记录在P2L映射表中的起点开始顺序清除P2L映射段，每当清除P2L映射段就更新起点。
在步骤S1403中，可以确定所记录的起点的索引是否是最后一个。具体地，可以确定所记录的起点是否是P2L映射表储存器中包括的最后一个时隙的索引。作为确定的结果，当起点是最后一个时隙时，进程进行到步骤S1405，否则，进程进行到步骤S1407。
在步骤S1405中，可以将起点初始化为1。即，可以将起点更新为P2L映射表储存器中包括的第一时隙的索引。
在步骤S1407中，起点可以增加1。即，可以将起点更新为存储最后清除的P2L映射段的时隙的下一个时隙的索引。
图15是描述根据实施例的存储器控制器的操作的流程图。
参照图15，在步骤S1501中，存储器控制器可以基于与主机的写入请求或取消映射请求对应的逻辑地址来存储P2L映射数据。与写入请求对应的逻辑地址可以是主机提供的数据的逻辑地址。与取消映射请求对应的逻辑地址可以是将待从现有物理地址取消映射的逻辑地址。
在步骤S1503中，存储器控制器可以感测P2L映射数据清除条件。例如，当存储的P2L映射数据的大小或进程期望时间等于或大于阈值时，可以执行清除操作。
在步骤S1505中，存储器控制器可以对一些存储的P2L映射数据执行清除操作。
在步骤S1507中，存储器控制器可以基于一些所清除的P2L映射数据来执行更新存储器装置中存储的L2P映射数据的映射更新操作。
图16是详细描述图15的流程图。
参照图16，在步骤S1601中，存储器控制器可以接收与主机的写入请求或取消映射请求对应的逻辑地址。
在步骤S1603中，存储器控制器可以基于所接收的逻辑地址来生成并存储P2L映射数据。具体地，当所接收的逻辑地址是写入请求的逻辑地址时，存储器控制器可以生成指示物理地址与逻辑地址之间的映射关系的P2L映射数据，该物理地址指示写入数据的存储位置。当所接收的逻辑地址是取消映射请求的逻辑地址时，存储器控制器可以生成通过将映射到取消映射请求的逻辑地址的现有物理地址改变为取消映射数据而获得的P2L映射数据。
在步骤S1605中，存储器控制器可以确定是否满足P2L映射段清除条件。作为确定的结果，当满足清除条件时，进程进行到步骤S1607，否则，进程进行到步骤S1601。
具体地，当存储的P2L映射段的数量等于或大于阈值数量时，或者当存储的P2L映射段的进程期望时间等于或大于阈值时间时，存储器控制器可以确定满足清除条件。
在步骤S1607中，存储器控制器可以对包括在P2L映射表中的所有P2L映射段中的一些P2L映射段执行清除操作。
在步骤S1609中，存储器控制器可以基于所清除的一些P2L映射段来更新映射更新缓冲器中存储的L2P映射数据。
在步骤S1611中，存储器控制器可以基于映射更新缓冲器中存储的更新的L2P映射数据来更新存储器装置中存储的L2P映射数据。
图17是描述根据另一实施例的存储器控制器的操作的流程图。
参照图17，在步骤S1701中，存储器控制器可以接收来自主机的取消映射请求。存储器控制器可以接收取消映射请求连同取消映射请求的逻辑地址。
在步骤S1703中，存储器控制器可以取消映射L2P映射管理表中的取消映射请求的L2P段的映射数据。L2P映射管理表可以包括指示在存储器装置中存储多个L2P映射段的位置的映射数据地址。具体地，存储器控制器可以将取消映射请求的L2P段的映射数据地址改变为取消映射数据。在这种情况下，可以将在包括在取消映射的L2P段中的物理地址中存储的数据识别为主机和存储装置中的擦除数据。
图18是描述图1的存储器控制器的另一实施例的示图。
参照图18，存储器控制器1000连接到主机Host和存储器装置。存储器控制器1000被配置为响应于来自主机Host的请求访问存储器装置。例如，存储器控制器1000被配置为控制存储器装置的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000被配置为提供存储器装置和主机Host之间的接口。存储器控制器1000被配置为驱动固件以控制存储器装置。
存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正器(ECC)1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以被配置为提供存储器控制器1000的组件之间的通道。
处理器1010可以控制存储器控制器1000的全部操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并通过存储器接口1060与存储器装置通信。此外，处理器1010可以通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过闪存转换层(FTL)将由主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。闪存转换层(FTL)可以使用映射表来接收逻辑块地址(LBA)，并且可以将逻辑块地址(LBA)转换成物理块地址(PBA)。根据映射单元，存在各种闪存转换层的地址映射方法。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器1010配置为使从主机Host接收的数据随机化。例如，处理器1010可以使用随机化种子来使从主机Host接收的数据随机化。将经随机化的数据作为待存储的数据提供到存储器装置，并被编程到存储器单元阵列中。
在读取操作期间，处理器1010被配置为使从存储器装置接收的数据去随机化。例如，处理器1010可以使用去随机化种子使从存储器装置接收的数据去随机化。经去随机化的数据可输出到主机Host。
作为实施例，处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。数据存储缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
错误校正器1030可以执行错误校正。错误校正器1030可以基于待通过存储器接口1060写入存储器装置的数据执行错误校正编码(ECC编码)。经错误校正编码的数据可以通过存储器接口1060传送到存储器装置。错误校正器1030可以对通过存储器接口1060从存储器装置接收的数据执行错误校正解码(ECC解码)。作为示例，错误校正器1030可以作为存储器接口1060的组件而包括在存储器接口1060中。
主机接口1040被配置为在处理器1010的控制下与外部主机进行通信。主机接口1040可以配置为使用诸如以下的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(高速PCI)、非易失性高速存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器装置通信。存储器接口1060可以通过通道与存储器装置通信命令、地址和数据。
作为示例，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制器1050。
作为示例，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000内部的非易失性存储器装置(例如，只读存储器)中加载代码。作为另一示例，处理器1010可以通过存储器接口1060从存储器装置中加载代码。
作为示例，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000内传送数据，控制总线可以被配置为在存储器控制器1000内传送诸如命令和地址的控制信息。数据总线和控制总线可以彼此分开，并且不会彼此干扰或影响。数据总线可以连接到主机接口1040、缓冲器控制器1050、错误校正器1030和存储器接口1060。控制总线可以连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1020和存储器接口1060。
图19是示出应用了根据本公开实施例的存储装置的存储卡系统的框图。
参照图19，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100连接到存储器装置2200。存储器控制器2100被配置为访问存储器装置2200。例如，存储器控制器2100可以被配置为控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100被配置为提供存储器装置2200和主机Host之间的接口。存储器控制器2100被配置为驱动固件来控制存储器装置2200。存储器控制器2100可以以与参照图1描述的存储器控制器200相同的方式来实施。
作为示例，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和错误校正器的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以根据特定的通信标准与外部装置(例如，主机)通信。作为示例，存储器控制器2100被配置为通过诸如以下的各种通信标准中的至少一种与外部装置进行通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。作为示例，连接器2300可以由上述各种通信标准中的至少一种来定义。
作为示例，存储器装置2200可以被配置为诸如以下的各种非易失性存储器元件：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋力矩转移磁性RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以配置存储卡。例如，存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)的存储卡。
图20是示出应用了根据本公开实施例的存储装置的固态驱动器(SSD)系统的框图。
参照图20，SSD系统3000包括主机3100和SSD3200。SSD3200通过信号连接器3001与主机3100交换信号SIG，并通过电源连接器3002接收电力PWR。SSD3200包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源装置3230和缓冲存储器3240。
根据本公开的实施例，SSD控制器3210可以执行参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG控制多个闪速存储器3221至322n。作为示例，信号SIG可以是基于主机3100和SSD3200之间的接口的信号。例如，信号SIG可以是由诸如以下的各种接口中的至少一种限定的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。
辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可以从主机3100接收电力PWR并可以充电。当来自主机3100的电力供应不平稳时，辅助电源装置3230可以提供SSD 3200的电力。作为示例，辅助电源装置3230可以位于SSD 3200之中或者可以位于SSD 3200外部。例如，辅助电源装置3230可以位于主板上，并且可以向SSD 3200提供辅助电力。
缓冲存储器3240操作为SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图21是示出应用了根据本公开实施例的存储装置的用户系统的框图。
参照图21，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动用户系统4000中包括的组件、操作系统(OS)、用户程序等。作为示例，应用处理器4100可以包括控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以设置为片上系统(SoC)。
存储器模块4200可以操作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。作为示例，应用处理器4100和存储模块4200可以基于堆叠封装(POP)来封装，并且被设置为一个半导体封装。
网络模块4300可以与外部装置通信。作为示例，网络模块4300可以支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi的无线通信。作为示例，网络模块4300可以包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可替换地，存储模块4400可以将存储在存储模块4400中的数据传送到应用处理器4100。作为示例，存储模块4400可以被实施为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存的非易失性半导体存储器元件。作为示例，存储模块4400可以设置为可移动存储装置(可移动驱动器)，诸如存储卡和用户系统4000的外部驱动器。
作为示例，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参照图1描述的存储器装置100等同地操作。存储模块4400可以与参照图1描述的存储装置50等同地操作。
用户接口4500可以包括用于向应用处理器4100输入数据或指令或者用于将数据输出到外部装置输出的接口。作为示例、用户接口4500可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口4500可以包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电动机的用户输出接口。

Claims (21)

1.一种存储器控制器，所述存储器控制器控制存储器装置，所述存储器装置存储逻辑到物理映射数据，即L2P映射数据，所述存储器控制器包括：
映射数据储存器，存储基于与从主机接收的请求对应的逻辑地址而生成的物理到逻辑映射数据，即P2L映射数据；以及
映射数据管理器，根据所述映射数据储存器中存储的P2L映射数据的数量，通过使用所述映射数据储存器中存储的全部P2L映射数据中的一些P2L映射数据来对所述L2P映射数据执行映射更新操作。
2.根据权利要求1所述的存储器控制器，
其中所述映射数据储存器包括P2L映射表储存器，所述P2L映射表储存器以预设大小的P2L映射数据段为单位存储P2L映射数据，以及
其中所述P2L映射数据段以映射数据组块为单位包括所述P2L映射数据。
3.根据权利要求2所述的存储器控制器，其中，当所述请求是写入请求时，所述P2L映射表储存器存储指示物理地址和与所述写入请求相对应的逻辑地址之间的映射关系的P2L映射数据，其中所述物理地址指示根据所述写入请求的数据待存储的位置。
4.根据权利要求2所述的存储器控制器，其中，当所述请求是取消映射请求时，所述P2L映射表储存器存储指示取消映射数据和与所述取消映射请求对应的逻辑地址之间的映射关系的P2L映射数据。
5.根据权利要求2所述的存储器控制器，其中所述P2L映射表储存器存储由映射到与所述请求对应的至少一个逻辑地址的连续物理地址的起始地址和长度信息表示的P2L映射数据。
6.根据权利要求2所述的存储器控制器，
其中所述P2L映射表储存器包括分别对应于多个索引并存储P2L映射段的多个存储区域，
其中所述P2L映射表储存器将P2L映射数据作为至少一个或多个P2L映射段顺序存储在所述多个存储区域中的选择的存储区域中，
其中所述P2L映射表储存器将所述选择的存储区域之中的存储所述P2L映射段的第一个的存储区域的索引记录为起点，以及
其中所述P2L映射表储存器将所述选择的存储区域之中的存储所述P2L映射段的最后一个的存储区域的索引记录为终点。
7.根据权利要求6所述的存储器控制器，
其中所述P2L映射表储存器将新的P2L映射段存储在所述多个存储区域之中的与所述终点的下一个索引对应的存储区域中，
其中所述P2L映射表储存器将所述终点更新为存储所述新的P2L映射段的存储区域的索引。
8.根据权利要求6所述的存储器控制器，
其中所述P2L映射表储存器清除所述多个存储区域之中的与所述起点对应的存储区域中存储的P2L映射段，以及
其中所述P2L映射表储存器将所述起点更新为清除了所述P2L映射段的存储区域的索引的下一个索引。
9.根据权利要求2所述的存储器控制器，
其中所述存储器装置中存储的L2P映射数据包括多个L2P映射段，以及
其中所述映射数据储存器进一步包括L2P映射管理表储存器，所述L2P映射管理表储存器存储指示在所述存储器装置中存储所述多个L2P映射段的位置的映射数据地址。
10.根据权利要求9所述的存储器控制器，其中，当所述请求是取消映射请求时，所述映射数据管理器将在所述L2P映射管理表储存器中的映射数据地址之中选择的映射数据地址改变为取消映射数据，以及
其中选择的映射数据地址指示存储所述多个L2P映射段之中与所述取消映射请求对应的L2P映射段的位置。
11.根据权利要求2所述的存储器控制器，进一步包括：映射更新缓冲器，所述映射更新缓冲器从所述存储器装置接收存储在所述存储器装置中的L2P映射数据之中的待更新的L2P映射数据，并且存储L2P映射数据。
12.根据权利要求11所述的存储器控制器，其中所述映射数据管理器进一步：
基于存储在所述P2L映射表储存器中的P2L映射段的数量或存储的P2L映射段的进程期望时间，在存储的P2L映射段之中选择待被清除的一个或多个P2L映射段；并且
生成映射清除控制信息以清除所选择的一个或多个P2L映射段。
13.根据权利要求12所述的存储器控制器，其中，当所存储的P2L映射段的数量等于或大于阈值数量时，或者当所存储的P2L映射段的进程期望时间等于或大于阈值时间时，所述映射数据管理器生成所述映射清除控制信息。
14.根据权利要求12所述的存储器控制器，其中所述P2L映射表储存器进一步：
响应于所述映射清除控制信息，将所选择的一个或多个P2L映射段提供到所述映射更新缓冲器，以及
删除所选择的一个或多个P2L映射段。
15.根据权利要求12所述的存储器控制器，其中所述映射数据管理器进一步基于所选择的一个或多个P2L映射段来生成映射更新控制信息以更新存储在所述映射更新缓冲器中的L2P映射数据。
16.根据权利要求15所述的存储器控制器，其中所述映射更新缓冲器进一步响应于所述映射更新控制信息，基于所选择的一个或多个P2L映射段来更新存储在所述映射更新缓冲器中的L2P映射数据，并且将更新的L2P映射数据提供到所述存储器装置。
17.一种操作存储器控制器的方法，所述存储器控制器控制存储器装置且包括映射数据储存器，所述存储器装置存储指示存储在所述存储器装置中的数据的逻辑地址与物理地址之间的映射关系的逻辑到物理映射数据，即L2P映射数据，所述方法包括：
将基于与从主机接收的请求对应的逻辑地址生成的物理到逻辑映射数据，即P2L映射数据存储在所述映射数据储存器中；并且
根据所述映射数据储存器中存储的P2L映射数据的数量，通过使用所述映射数据储存器中存储的全部P2L映射数据中的一些P2L映射数据来对所述L2P映射数据执行映射更新操作。
18.根据权利要求17所述的方法，其中执行所述映射更新操作包括：
基于所述映射数据储存器中存储的P2L映射数据的数量或所存储的P2L映射数据的进程期望时间，将所存储的P2L映射数据之中的一些P2L映射数据提供到所述存储器装置；并且
基于选择的P2L映射数据，控制所述存储器装置来更新所述存储器装置中存储的L2P映射数据。
19.根据权利要求17所述的方法，其中P2L映射数据是通过使用映射到与所述请求对应的逻辑地址的连续物理地址的起始地址和长度信息来存储。
20.根据权利要求17所述的方法，
其中所述映射数据储存器包括分别与多个索引并存储P2L映射段的多个存储区域，以及
其中将P2L映射数据存储在所述映射数据储存器中包括：
基于以预设大小的P2L映射数据段为单位，将P2L映射数据作为至少一个或多个P2L映射段存储在所述多个存储区域之中的选择的存储区域中；
将所述选择的存储区域之中存储所述至少一个或多个P2L映射段中的第一个的存储区域的索引记录为起点；以及
将所述选择的存储区域之中存储所述至少一个或多个P2L映射段中的最后一个的存储区域的索引记录为终点；
将新的P2L映射段存储在与所述终点的下一个索引对应的存储区域中，并将所述终点更新为存储所述新的P2L映射段的存储区域的索引；以及
清除与所述起点对应的存储区域中存储的P2L映射段，并将所述起点更新为清除了P2L映射段的存储区域的索引的下一个索引。
21.一种存储器系统，包括：
存储器装置，存储第一类型映射数据的第一组别；
映射存储电路，根据循环存储方案生成并临时存储第二类型映射数据的第二组别；以及
映射数据管理器，所述映射数据管理器以：
控制所述映射存储电路将所述第二组别之中的一个或多个组别清除到所述存储器装置中；并且
控制所述存储器装置根据所述第二组别的清除来更新所述第一组别，
其中所述第一类型映射数据和所述第二类型映射数据表示所述存储器装置中存储的数据的物理地址与从主机接收的逻辑地址之间的不同关系。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023000212A1 (en) * 2021-07-21 2023-01-26 Micron Technology, Inc. Memory command aggregation to improve sequential memory command performance

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220005322A (ko) 2020-07-06 2022-01-13 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
JP2022050016A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 メモリシステム
US11615020B2 (en) 2021-08-12 2023-03-28 Micron Technology, Inc. Implementing mapping data structures to minimize sequentially written data accesses
US11698867B2 (en) * 2021-08-26 2023-07-11 Micron Technology, Inc. Using P2L mapping table to manage move operation
US11720490B2 (en) * 2021-08-31 2023-08-08 Micron Technology, Inc. Managing host input/output in a memory system executing a table flush
US11947818B2 (en) * 2022-04-20 2024-04-02 Silicon Motion, Inc. Method for accessing flash memory module and associated flash memory controller and electronic device
CN118349186B (zh) * 2024-06-14 2024-10-15 合肥开梦科技有限责任公司 映射表更新方法与存储装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10380026B2 (en) * 2014-09-04 2019-08-13 Sandisk Technologies Llc Generalized storage virtualization interface
KR102611292B1 (ko) * 2016-06-22 2023-12-11 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
JP2018073040A (ja) * 2016-10-27 2018-05-10 東芝メモリ株式会社 メモリシステム
US10209897B2 (en) * 2016-12-01 2019-02-19 Toshiba Memory Corporation Storage device and control method of the same
US10929285B2 (en) * 2018-02-27 2021-02-23 Western Digital Technologies, Inc. Storage system and method for generating a reverse map during a background operation and storing it in a host memory buffer
US10698816B2 (en) * 2018-06-29 2020-06-30 Micron Technology, Inc. Secure logical-to-physical caching
KR102679985B1 (ko) 2018-10-18 2024-07-02 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023000212A1 (en) * 2021-07-21 2023-01-26 Micron Technology, Inc. Memory command aggregation to improve sequential memory command performance
US11934676B2 (en) 2021-07-21 2024-03-19 Micron Technology, Inc. Memory command aggregation to improve sequential memory command performance

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