CN1237545C - 存储器设备的可变域冗余置换配置 - Google Patents

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Abstract

容错存储设备，包括：若干主存储器阵列；若干域，其中某个域的至少一部分与另一个域相同，以便构成一个重叠域区域，并且至少一个域覆盖至少两个主存储器阵列的一部分；冗余部件，该部件与各域相连，用于置换各域内包含的故障；控制电路，该电路用于引导冗余部件置换某个域内至少一个故障，其中如果至少一个其他故障位于重叠域区域，就利用与另一个域相连的冗余部件，置换某域内的至少一个其他故障；支持主存储器阵列的各冗余部件包括若干冗余组件。

Description

存储器设备的可变域冗余置换配置
本发明涉及U.S.专利申请S/N 08/895,249，名称为“利用可变域冗余置换配置产生容错存储器设备的方法”，与本文一并申请，并转让给同一受让人。
技术领域
本发明一般涉及存储器设备的冗余置换体系结构，更确切地说，涉及适用于存储器设备的可变域冗余置换配置。
背景技术
CMOS技术的发展，使得计算机市场快速向广泛的消费者开放。当今，多媒体应用程序至少要求8MB内存，最好16MB内存，从而相对增加了计算机内内存系统的成本。在不久的将来，32MB和64MB的计算机可能会更加普及，这暗示了对256Mb以上DRAM(动态随机访问存储器)的潜在需要。千兆DRAM已经在开发阶段中进行，因此，必须引入能够保证产品可靠性的新技术，尽管这增加了设计和生产该存储器设备的复杂性。根据巨型阵列的尺寸以及随之而来的金属板的印刷难度，增加芯片的成品率就比以往更加重要。工艺工程师一直在努力减小直至最终消除缺陷或至少屏蔽缺陷。通常，使用特殊线路设计，更确切地说使用冗余置换，来消除芯片中不可避免地保留的故障。
本发明是基于域概念的全新配置。我们并不利用精确的、严格定义的边界来绑定本发明所引用的域。某些域可以较大，包括多个存储器阵列；而其他域可以较小，仅包括一个存储器阵列的某些部分。与尺寸无关，每个域都配备若干冗余电路，以便置换位于该域内的故障。假设在两个域维护的阵列中发现故障，由于允许各域之间重叠，所以可以利用位于重叠域公共区域内的任一冗余电路，来修复给定存储器阵列中的故障。显然，如果故障数目超过了维护该阵列的域内的可用冗余电路数目，则该方案将失效，并且该存储器是不可修复的。然而，根据本发明，如果用完第一域内的所有冗余电路，就将覆盖第一域的其他域内的未用冗余电路，用作修复第一域内遗漏的未维护的剩余故障。
可以以任意长度定制各域，也可以以任意配置排列各域。各域可以相互重叠，或者排成一排。重叠各域的优点在于：借助位于两个域之任一域内的冗余部件，该体系结构可以维护两个域之公共区域内的故障。以上优点是非常重要的，这是由于在某个给定时刻，可能用完了某个域内的所有可用的修复装置，因此，第二重叠域内的可用修复装置有利于帮助第一域完成剩余的修复工作。
一个阵列可以包含若干域，另一方面，一个域也可以包含若干阵列。这样，设计师可以尽量利用给定的域配置，选择长度，以便优化设计的可修复性。
常规冗余配置通常采用固定域冗余置换(FDRR)体系结构，其中，利用冗余组件置换行列冗余定长域中的缺陷部件。
近几年来，人们成功实现了FDRR体系结构内的各种配置。图1a说明了通常用于低密度DRAM的典型FDRR配置。其中，说明了若干用于置换定长域内缺陷部件的冗余部件，并且在构成存储器的各子阵列上附加冗余部件。每个冗余部件(RU)包括若干冗余组件(RE)，(例如，在这里说明为每个RU包括两个RE)，利用冗余组件修复对应子阵列中的现有故障(标记为X)。称为块间置换的以上方案，随着高密度存储器子阵列数目的增加，将增加如下所述的冗余区域的系统开销，这是由于每个子阵列包含一个定长置换域，并且不同子阵列内的各域互不相容。以上方案要求每个子阵列中至少具有一个RU，最好具有两个RU。因此，鉴于其不变性，RU的效率很低，当故障在给定的子阵列中聚集时，以上不变性将明显降低芯片的成品率。下文说明了上述方案，作者T.Kirihata等，题目“具有300mW有效功率的14ns 4Mb DRAM”，IEEE固态电路期刊，Vol.27，pp.1222-1228，1992年9月。
图1b说明了称为可变冗余置换配置的另一种FDRR冗余置换配置，其中，该存储器具有一独立冗余阵列作为大容量定长RU域，以便有选择地置换该存储器内的任意失效组件。在该配置中，RU内的RE可以修复位于该存储器任意子阵列内的故障(标记为X)。与上述块间置换相比，该配置的优点在于：可以有利地利用节，即具有若干RU的冗余阵列，来维护构成该存储器的任意数目的子阵列。与前一方案相比，该方案导致节省大量区域(也称为不动产)，尽管该方案需要大量的附加控制电路来正确维护构成该存储器的所有子阵列。
可以在以下各文中找到有关上述配置和各种折衷的细节，作者T.Kirihata等，题目“256Mb DRAM的容错设计”，1995VLSI电路讨论会论文集技术报告汇编，pp.107-108；作者T.Sugibayashi等，题目“具有多个划分阵列结构的30ns 256Mb DRAM”，IEEE固态电路期刊，Vol.28，pp.1092-1098，1993年11月；作者H.L.Kalter等，题目“具有10ns数据速率和单片ECC的50ns 16Mb DRAM”，IEEE固态电路期刊，Vol.25，pp.1118-1128，1990年10月。
总之，固定域冗余置换(FDRR)配置包括若干定长域，可以独立使用每个定长域以便置换该域内包含的故障。通过将以上概念扩展到芯片，就会得到若干域，各域具有固定长度并且互不兼容，以便修复芯片内的所有故障。
可以在块间置换配置中采用FDRR体系结构，其中小域利用最小的电路就可以修复故障。然而，该配置并不适合于修复聚集故障。在第二种FDRR配置中，即可变冗余置换体系结构中，代表该体系结构的大域可以很好地修复聚集故障。然而，其主要缺点是电路系统开销明显增加。
在修复有限数目的故障时，特别是当这些故障影响位线(一位或多位)，字线(单字或多字)等时，可变冗余置换是非常有效的，其中所有这样的故障归入“硬故障”类。然而，可变冗余置换具有一个明显缺点，即为了克服称为“保存故障”的第二类故障，该配制需要大量RU(以及相应的控制电路)，在第二类故障中，组成DRAM单元的电容中存储的某一位，在弱单元中随时间的推移而衰落，从而产生故障。由于保存故障的数目远远超过硬故障的数目，所以以上缺点是非常麻烦的。
现在回过来参看存储器内的硬故障，该种类型的故障往往为聚集。因此，由于块间置换方案具有较差的适应性，所以该方案通常会失效。通常，硬故障并不太多，利用大域内并不多的RU就能完美地修复硬故障。可变冗余置换是修复硬故障的好方案，利用独立大域内较少的RU就可以维护硬故障。例如，如果某个域包含四个聚集的缺陷，为了置换该域内的缺陷，将需要四个RU。利用块间置换方案，在每个小域内设计四个RU将需要相当多的系统开销。即使该系统开销是可以接受的，举例来说，如果出现了五组缺陷，该缺陷置换可能会失效。总之，修复硬故障的关键是增加可变冗余方案中域的长度。
另一方面，保存故障随机出现在整个存储器中，并且其数目通常较大；此外，其明显优点在于保存故障在整个芯片中随机出现。对于随机故障而言，由于该故障在许多小的子阵列中统计分布，所以块间置换具有较少缺点。与可变冗余置换所需要的电路相比，块间置换利用较少的电路就可以修复故障。显然，如果在每个子阵列中设计一个RU，当其目的在于检测随机出现的保存故障时，假设子阵列中至少出现一个故障，则该配置适合于检测保存故障。另一方面，由于保存故障的数目较大，该数目通常超过该存储器设备内的可用的修复电路的数目，所以可变冗余置换方案很难修复保存故障。利用可变冗余置换配置方案来修复大量故障是不方便的，这是由于这种适应性方案需要更多的系统开销，以便利用可用冗余电路修复以上故障。
根据上述观点，理想冗余配置的主要目的在于修复硬故障和保存故障，并无需引入由复杂的冗余区域系统开销造成的繁重负担，其中在整个存储器中，以上故障或者随机分布或者聚集。通常将系统开销分为：冗余组件系统开销和冗余控制电路系统开销，为了达到较好的可修复性，为了保持存储器的最佳性能，应最小化这两种系统开销。
下述参考文献说明了有关的冗余置换配置，其中包括上面所列的某些种类。
U.S.专利No.5491,664，申请人Phelan，1996年2月13日授权，该文说明了划分阵列体系结构方案中可变冗余存储块组件的实现。该配置将存储器和冗余存储块一并连接到读总线，以便使第二子阵列共享某个存储器子阵列内的冗余存储器。
U.S.专利No.5,475,648，申请人Fujiwara，1995年12月12日授权，其中该文说明了具有冗余配置的存储器，从而当适当的地址信号与缺陷单元的地址相符时，就启动冗余配置提供的备用单元置换失效单元。
U.S.专利No.5,461,587，申请人Seung-Cheol Oh，1995年10月24日授权，在该文中，其他两个备用行译码器共同使用一个行冗余电路，其中通过明智地使用熔丝盒，行冗余控制电路产生的信号使得备用行能够置换失效行。
U.S.专利No.5,459,690，申请人Rieger等，1995年10月17日授权，该文说明了具有冗余配置的存储器，其中在有常规字线维护缺陷存储单元的情况下，能够利用冗余单元置换故障存储单元。
U.S.专利No.5,430,679，申请人Hiltebeitel等，1995年7月4日授权，该文说明了为冗余目的而对译码器进行编程的熔丝下载系统。可以对冗余译码器动态分配熔丝组，以提供该存储器内故障行/列的多维分配。
U.S.专利No.5,295,101，申请人Stephens，Jr.等，1994年3月15日授权，该文说明了利用适当的冗余组件置换故障子阵列的两级冗余配置。
尽管主要通过DRAM说明现有技术和上述讨论，技术人员绝对清楚上述配置和/或体系结构同样适用于其他类型的存储器，如SRAM(静态随机存取存储器)、ROM、EPROM、EEPROM、快闪RAM、CAM(集中编址存储器)等等。
发明内容
因此，本发明的目的在于实现适用于任意规模存储器的容错设计。
本发明的另一目的在于利用可变域冗余置换(VDRR)配置，以便有选择地用至少两个可变域置换失效组件，其中可变域的某些部分互相重叠。
本发明的又一目的在于利用冗余部件，以便利用至少两个可变域来修复故障，其中可变域的某些部分互相重叠。
本发明的又一目的在于通过动态修复包含硬故障和保存故障之任意组合的任意规模的存储器，以及通过选择最有效、最胜任的域来消除存储器设备内的故障，提高芯片的成品率。
本发明的又一目的在于同时消除存储器内的硬故障和保存故障，其中消除一种类型的故障并不以另一种类型的故障为代价。
本发明的另一目的在于利用可变域冗余置换(VDRR)配置，以便取代常规的互不兼容的固定域冗余置换(FDRR)配置。
本发明的具体目的在于利用VDRR配置实现RU和有关电路需求的最小化。
本发明的又一目的在于在不增加附加功率，不降低存储器速度的条件下，确保对存储器内硬故障和保存故障的修复。
本发明的主要特征为一种全新的经过改进的冗余配置，在本文中称为可变域冗余配置(VDRR)，从而可以使用至少两个可变域中更胜任、更有效的置换域，其中可变域的某些部分互相重叠。本发明认为：VDRR能够消除常规固定域冗余置换(FDRR)配置的缺点，其中固定域冗余置换采用互不兼容的固定域进行修复。
根据本发明的第一实施方式，一种具有可变域置换配置的容错存储器设备，该存储器设备包括：多个主存储器阵列；多个域，至少一个所述域的某些部分与另一个域相同，以便形成一个重叠的域区域，冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及控制装置，用于使一个所述域中的至少一个所述故障被与所述一个域相连的所述冗余装置置换或修复，其中如果所述一个域的至少一个其他故障位于所述重叠的域区域中，则所述至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
根据本发明的第二实施方式，一个容错存储器设备包括：一个容错存储器设备，包括：各具有多个存储器组件的多个主存储器阵列；各具有多个冗余组件的多个可变域冗余部件，其中至少一个所述可变域冗余部件与每个所述主存储器阵列相连；以及控制装置，用于使每个所述主存储器阵列中的失效组件被所述冗余部件置换。
根据本发明的第三实施方式，一个具有可变域置换配置的容错存储器设备，该存储器设备包括：多个主存储器阵列；多个域，至少两个所述域包含在每个所述阵列中；冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复。
根据本发明的第四实施方式，一个具有可变域置换配置的容错存储器设备，该存储器设备包括：多个域；多个主存储器阵列，至少一个所述域遍布至少一个所述主存储器阵列，其中每个所述域的至少某些部分与另一个域是相同的，以形成一个重叠的域区域；冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复，其中如果所述一个域的至少一个其他故障位于所述重叠的域区域中，则所述至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
根据本发明的第五实施方式，一个具有可变域置换配置的容错存储器设备，该存储器设备包括：多个变长域，其中一个所述变长域的某些部分与另一个所述变长域相同，以形成一个重叠的域区域；冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复，其中如果所述一个域的至少一个其他故障位于所述重叠的域区域中，则所述至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
根据本发明的第六实施方式，一个具有可变域置换配置的容错存储器设备，该存储器设备包括：多个变长非重叠域；冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复。
根据本发明的第七实施方式，一个具有可变域置换配置的容错存储器设备，该存储器设备包括：多个主存储器阵列；包含在一个所述主存储器阵列中的多个域，其中每个所述域的至少某些部分与另一个域相同，以便形成重叠的域区域，并且其中至少一个所述域与至少两个所述主存储器阵列的某些部分重叠；冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复，其中如果所述一个域的至少一个其他故障位于所述重叠的域区域中，则所述至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
根据本发明的第八实施方式，一个具有可变域置换配置的容错存储器设备，该存储器设备包括：多个域；多个主存储器阵列，具有一个第一所述域遍布至少两个所述主存储器阵列的某些部分，并且至少一个第二所述域完全包含在其中一个所述主存储器阵列中，其中所述第一和第二域的至少某些部分彼此相同，以便形成重叠的域区域；冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复，其中如果所述一个域的至少一个其他故障位于所述重叠的域区域中，则所述至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
根据本发明的第九实施方式，一个具有可变域置换配置的容错存储器设备，该存储器设备包括：多个主存储器阵列；多个变长域，至少一个所述域完全包含在另一个所述域中，以形成重叠的域区域；冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复，其中所述重叠域的至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
附图说明
连同附图一起参照以下本发明各实施方式的详细说明，本发明的上述目的、特性和优点将更加明显，并且将进一步说明本发明，附图为：
图1(a)表示采用现有FDRR块间置换方案的存储器的原理图，该图还说明了如何利用RE置换相应部分内的失效，来校正该存储器各部分内的失效行。
图1(b)表示采用现有FDRR可变冗余置换方案的存储器的原理图，其中利用在存储器一端聚集的RE阵列，选择置换该存储器内任意位置的失效行。
图2a-2b表示对于故障总数和域总数分别为n和m而言，在某个域中至少发现x个故障的累加故障概率∑p。
图2c-2e表示根据本发明的最佳实施方式，利用域A、B和C分别维护存储器阵列的原理图。
图3表示图2c-2e所示的、根据本发明的最佳实施方式叠加在另一个域之上的三个域A、B和C的原理图。
图4(a)是一个原理图，该图说明如何将VDRR配置应用于256Mb的DRAM。
图4(b)表示在一个1Mb域内具有4个RU的块间置换FDRR内的仿真修复性，随后为在一个4Mb域内具有16个RU的块间置换FDRR内的修复性；一个64Mb域内具有64个RU的可变置换FDRR内的修复性；和具有可变域(A)-一个1Mb域内具有1个RU、可变域(B)-一个4Mb域内具有4个RU和可变域(C)-一个16Mb域内具有32个RU的VDRR内的修复性。
图5(a)表示根据本发明应用于VDRR配置的控制电路。
图5(b)表示应用于图5a所示VDRR配置的时序图。
图6(a)表示根据本发明的冗余部件控制电路的原理框图。
图6(b)表示应用于图6a所示框图的时序图。
图7(a)表示由图5a和图6a所示电路控制的地址熔丝锁存配置FLAT和主熔丝锁存配置MFLAT，用于置换存储器内的故障组件。
图7(b)表示应用于图7a所示配置的时序图。
具体实施方式
可变域冗余置换(VDRR)是一种统计方法，该方法减少了冗余系统开销，同时保持了良好的修复性。当n个故障在m个域中随机分布时，根据以下Bernoulli分布，确定在某个给定域内发现x个故障的概率P：
P = C x n · ( 1 / m ) x · ( 1 - 1 m ) n - x · · · ( 1 )
图2a-2b分别表示m＝16和m＝4时，相对于n和x，给定域内的累加故障概率∑P。
图2c-2e分别表示图2c内域A(m＝16)的物理构形，图2d内域B(m＝4)的物理构形和图2e内域C(m＝1)的物理构形。当64个故障在16个域内随机分布时，在域A(m＝16)内的零故障概率是很小的(~2％)。每个域(A)至少有一个故障。同样，如域(B)(m＝4)等大域内小于8个故障的概率也很小(~1％)。通过组合可变域(A)和可变域(B)，本发明的发明者估计可以有效修复64个故障中的32个故障，其中可变域(A)和(B)分别具有1个和4个冗余组件(RE)。利用域(C)(m＝1)内的全部可变冗余置换可以修复64个故障中剩余的32个故障。因此，人们可以创建包含在更大域内的域，而前者又可以为另一较大域的一部分，以便提供各个较小域中缺乏的必要冗余部件和/或冗余组件。除了修复随机分布之故障的优点外，VDRR方法可以方便地修复保存故障和硬故障，并且与固定域冗余置换(FDRR)相比，能够以较小的冗余系统开销获得以上结果。正如本发明的背景中所述，保存故障通常在子阵列上随机分布，并且可以利用小域(A)有效修复。另一方面，硬故障通常在特定的子阵列中聚集；硬故障群并不太多，最好利用大域，如域(C)，进行处理。可变域(A)、(B)和(C)重叠；该重叠允许根据故障的类型和数量选择最可能的修复域。
将图2c-2e引用的三个可变域(A)、(B)和(C)表示为相互分离，以便更好地利用Bernoulli方程解释在某个给定域内查找一个故障的累加故障概率。然而，事实上，如图3所示，全部三个域分别叠加在另一个域之上。叠加允许使用某个域内的冗余电路修复另一个域内的故障，假设该故障是两个域共有的。
现在参照图4(a)，该图表示具有VDRR配置的256Mb DRAM的体系结构。该256Mb DRAM芯片10包括16个16Mb的主阵列15。每个部件15包括以下说明的一个阵列块19，一个256kb的冗余块22和冗余控制电路RUCNT 24。具有8,192(16×每1Mb块512块)条字线(WL)的16Mb的主阵列19包括16个1Mb块(子阵列)，每块具有1M个单元。图4(a)的左部表示横跨16Mb的主阵列19的三个域A、B和C。数字18表示的最小域(A)包括一个1Mb的子阵列。数字21表示的次小域(B)包括一个4Mb的子阵列，并且域(A)全部包含在其边界内。最后，数字23表示的域(C)横跨整个16Mb主阵列19，并且包括域(A)18和域(B)21。
图4(a)的右上部表示组成部分存储器阵列的两个单元，其中每个单元包括一个NMOS器件20和一个电容25。每条字线WL与2,048个NMOS器件20的门电路相连。在1Mb块(即，512WL×2,048单元)中有512条WL，但是当某个特定的1Mb(16个之一)块现用时，仅能选择一条字线。(注意：在16Mb阵列中，8,192条WL中仅有一条WL是现用的)。电容25中存储的电容电荷被传送到相应的位线BL。读出放大器28在位线BL上放大该电荷。相应的列地址(未示出)选择经过放大的位信息(即数据)，并将该信息传送到数据输出电路(未示出)。
对于每个16Mb主阵列19而言，我们采用包含128条RWL的256k冗余块来代替在每个1Mb块内设计冗余字线(RWL)。冗余块22包括64个RU。作为示例，每个RU包括两条RWL。与具有16个1Mb固定域的块间置换或具有一个16Mb固定域的可变冗余置换不同，64个RU被分配到三个可变域，即1Mb域(A)18，4Mb域(B)21和16MB域(C)23。16个RU(RU0-15)中的每一个均与一个1Mb域(A)(m＝16)有关，另外16个RU(RU16-31)用于4Mb域(B)(m＝4)，剩余的32个RU(RU32-63)与整个16Mb置换域(C)(m＝1)有关。将三个域(A)、(B)和(C)设计为相互重叠。该重叠允许根据故障类型选择更有效、更胜任的域，从而提高了硬故障和保存故障下部件的可修复性。
图4(b)表示16Mb主阵列19对于三种情况和((A)1/1M+(B)4/4M+(C)32/16M)组合VDRR情况下的随机分布故障数n的仿真成品率，其中三种情况为：每个1Mb域4个RU(4/1M)，每个4Mb域16个RU(16/4M)，每个16Mb域64个RU(64/16M)。请注意，对于所有情况而言，每个16Mb阵列中的组件总数是相同的。VDRR提供了与利用可变域冗余置换方案(每个16Mb域64个RU)得到的修复度实质相等的修复度。
下述表I表示熔丝数目与块间置换4/1M以及可修复故障数之对比，以便提供95％的成品率，其中熔丝数是衡量冗余系统开销的一个重要参数。4/1M、16/4M和64/16M的冗余组合假设存在可独立控制的4、16和64冗余部件，以便分别控制1M、4M和16M。
                    表I
  冗余   4/1M   16/4M   64/16M   VDRR
  附加熔丝数   0   128   256   160
  可修复故障数   16   40   64   62
表I表示存储器的可修复性如何随域尺寸的增加而增加；但是，需要更多的熔丝。
在VDRR配置中，由于故障在每个域中出现的概率较高，所以可以有效地使用分配给小域的某些RU。用于这些RU的小域减少了所需熔丝的总数。因此，尽管少使用了96个熔丝，VDRR也能提供与利用可变域冗余置换方案(64/16M)得到的修复度实质相等的修复度。
如果某些故障聚集，则可以进一步增强VDRR的优势。这是由于，根据本发明，域(C)可以有效地修复聚集故障，而域(A)和(B)可以更有效地修复随机分布故障。
现在回过来参看图4(a)的示例，通过启动冗余部件控制电路RUCNT 24，16Mb主阵列19内的所有8,192条WL被禁止。启动256Kb冗余块22内的128条RWL(冗余WL)中的一条RWL。上述由NMOS设备20、电容25和读出放大器28组成的冗余组合的操作，同样适用于设备30、电容35和读出放大器38组成的组合。下面说明控制电路的具体操作。
特定冗余部件控制电路(RUCNT)24控制16个1Mb块内的字线和冗余块22内的RWL，我们将参照图5(a)详细地说明冗余部件控制电路。为了获得更好的性能，这些电路最好实际位于冗余块22之下(即部件15的底端)。
图5(a)为一个示意框图，该框图表示可变域冗余控制电路。包含在部件15内的控制电路包括字线译码器(WLDEC)；冗余字线译码器(RWLDEC)；冗余部件控制电路(RUCNT)，其中，用于域(A)的RUCNT0-15中之每一条电路均具有8个地址熔丝和一个主熔丝，用于域(B)的RUCNT16-31中之每一条电路均具有10个地址熔丝和一个主熔丝，用于域(C)的RUCNT32-63中之每一条电路均具有12个地址熔丝和一个主熔丝；字线驱动器(WLDRV)；冗余字线驱动器(RWLDRV)；和字线禁止发生器(WLDISGEN)，该图展示了所有适宜的互连。为了说明本发明的VDRR配置的操作，我们假设或者一条WL(16Mb主阵列19内8,192条WL之一)或者一条RWL(冗余块22内128条RWL之一)在16Mb主阵列19内有效(图4a)。技术人员可以毫不费力地懂得：通过稍微修改图5a所示的电路，16Mb部件15内可以有两条以上的有效WL。
以下说明1)备用模式，2)常规有效模式和3)可变冗余有效模式的详细操作。
图5b表示具有对应相同名称的线/节点上大多数有关信号的时序图，参照图5a，对应的相同名称为：地址ADDs，节点N，节点NR，控制线WLON，WL禁止信号bWDIS，RWLEs，WL，和RWL。
1)在备用模式(即，禁止该芯片时)中，控制线信号WLON保持为低(即0)，从而无论(即“不维护”状态)WLDEC输出信号N、RWLDEC输出信号NR以及RUCNT输出信号RWLE为何状态，该信号将禁止所有WL和RWL(均为0)。当允许该芯片(即处于有效模式)时，或者WL或者RWL有效(但二者并不同时有效)。当允许WL(即为1)时，该芯片进入所谓的常规有效模式。另一方面，当启动RWL(从而禁止WL)时，该芯片被称作位于可变冗余有效模式。
2)在常规有效模式中，所有的冗余字线允许信号RWLE均保持为低，从而将字线禁止发生器电路WLDISGEN的输出信号(bWLDIS)保持为高(即1)。以下将说明用于生成RWLE信号的电路24的详细操作。当启动16Mb主阵列19(图4(a)和5(a))时，13位地址信息被传送到WLDEC，从而允许8,192个节点中之某节点N；因此，当信号WLON切换为高时，就可以启动8,192条WL中之一条WL。
3)在可变冗余有效模式，通过两条通路译码，即a)通过RUCNT和b)通过RWLDEC，控制冗余字线RWL之启动。如上所述，利用有关RUCNT控制包含两个RWL的RU。利用选择通路b)，即RWLDEC，控制RU内的各RE。两条译码通路并行工作，对RUCNT和RWLDEC结果的最后译码在RWLDRV中起作用。下面说明处于可变冗余有效模式时，本发明操作的细节。
通常利用RUCNT检测可变冗余有效模式，在信号到达控制线WLON之前，RUCNT启动有关RWLE(该检测阶段被称为冗余匹配检测阶段。)。以上检测迫使位于WLDISGEN输出端的信号bWLDIS切换为0，从而禁止16Mb主阵列内的字线变为有效。在RUCNT冗余匹配检测阶段，在RWLDEC内译码选择通路，该选择通路用于在至少一个RU内选择一个RE。同时，利用地址信息启动有关RWLDEC，从而将相应的NR切换为1。
如上所述，我们采取每个域一个RU的方式，将两条WL同时置换为两条RWL。1Mb域(A)包括512条WL，RUCNT0-15支持其中两条WL。因此，为了译码1Mb域(A)内512条WL中之两条WL，每个RUCNT0-15需要8个地址熔丝和一个主熔丝。当选择16个1Mb域(A)中之某个对应域时，只需启动16个RUCNT0-15之一。地址9-12确定16Mb部件内16个域(A)的对应域。为了译码4Mb域(B)内2048条WL中之两条WL，控制4Mb域(B)的每个RUCNT16-31需要10个地址熔丝和一个主熔丝。当选择对应域(B)时，同时启动分配给同一4Mb域(B)的16个RUCNT16-31中之4个。地址11-12确定16Mb部件内4个4Mb域(B)中的对应域。为了译码8096条WL中之两条WL，控制16Mb域(C)的每个RUCNT32-63需要12个地址熔丝和一个主熔丝。由于域(C)维护整个16Mb域，所以一直启动RUCNT32-63而并不采用任何地址。除地址熔丝数目和地址译码外，RUCNT0-63为相同电路。
地址ADD0用于译码对应RU内的两条RWL之一。与域(A)、(B)和(C)无关，在RWLDEC内启动1b译码。无论是在冗余模式还是在常规模式，都单独控制以上通路。通过在RWLDRV内译码NR和RWLE的结果，作出启动RWL的最终决策。上述两条通路译码利用合适的寻址就能够使一条RWL变为有效(而不会引起速度下降)，其中在通路1中RUCNT启动RU，而在通路2中RWLDEC译码各RU内的两条RWL之一，当WLON变为高时，已经对RWL进行了译码。
图6a和6b分别表示单RU控制电路RUCNT的框图和时序图。该电路装有驱动译码器(即AND门)的若干熔丝门锁FLAT。常规固定域冗余置换(FDRR)控制电路与VDRR控制电路的唯一区别在于，各域所需的地址熔丝数。另外，各RUCNT还需要一个主熔丝MFLAT。当选择了某个域后，才启动RUCNT，如上所述，根据域的配置，由对应地址启动RUCNT。
为了启动RUCNT，需要熔断主熔丝。只要主熔丝保持完好无损，MFLAT(图6b)的输出MF就停留在0。因此，无论地址如何，AND门的输出RWLE仍然为0。当主熔丝熔断(MF置为1)，并且相应的地址位启动RUCNT时，由FLAT的组合输出，即FADD，对RWLE进行控制。当相应的地址输入ADD与经过编程的熔丝信息不匹配时，FADD就变为0。另一方面，当相应的ADD与经过编程的熔丝信息匹配时，FADD就变为1。只有所有的熔丝编程地址与ADD输入匹配，并且MF熔断时，才会迫使RWLE变为1。
现在参照图7a，该图为熔丝门锁FLAT的示意图，其中以地址熔丝比较器的方式说明FLAT。正如图7b所示，在FPUP和FPUN加电芯片的阶段，设备80和82设置由60、65和68构成的CMOS门锁。如果在加电阶段熔丝83未熔断，就将节点N0、N1和N2分别设置为0、1和0。另一方面，如果熔丝83熔断，就将节点N0、N1和N2分别设置未1、0和1。在CMOS门锁电路60、65和68中锁定节点N0、N1和N2的特定状态。根据节点N1和N2的状态，打开CMOS传送门70和75之一。ADD和 ADD(由电路69反转)分别与CMOS传送门70和75相连。只要熔丝保持完好无损(即为0)，FLAT47的输出FADD为AD D。当熔丝熔断时，FADD为ADD。当ADD和熔丝同时为0或同时为1时，FADD就变为1，从而引起地址与熔丝匹配检测。
在电路FLAT(图7a)内包含有电路MFLAT(即主FLAT)，沿相应的时序曲线(图7b)说明电路MFLAT。如该图所示，在FPUP和FPUN加电芯片的阶段，设置由60、65和68构成的CMOS门锁。在加电阶段，如果熔丝83未熔断，就将N0、N1和N2(也称作MF)分别变为0、1、0。由于MF为0，所以RUCNT(图6a)内的AND门被禁止。另一方面，如果熔丝83熔断，则在加电阶段，将N0、N1和N2(也称作MF)分别变为1、0、1，由于MF为1，所以启动RUCNT(图6)内的AND门。
可以以许多不同的存储器配置方案，设计本文中说明的本发明。尽管通过最佳实施方式说明了本发明，熟练的技术人员会想到其他实施方式，而并不背离本发明的实质和范围。应该根据随后的权利要求书度量本发明。

Claims (14)

1.一种具有可变域置换配置的容错存储器设备，该存储器设备包括：
多个主存储器阵列；
多个域，至少一个所述域的某些部分与另一个域相同，以便形成一个重叠的域区域，
冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及
控制装置，用于使一个所述域中的至少一个所述故障被与所述一个域相连的所述冗余装置置换或修复，其中
如果所述一个域的至少一个其他故障位于所述重叠的域区域中，则所述至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
2.权利要求1的容错存储器设备，其特征在于从DRAM、SRAM、ROM、EPROM、EEPROM、快闪RAM和CAM组成的组中，选择所述存储器设备。
3.权利要求1的容错存储器设备，其中至少一个所述域与至少两个所述主存储器阵列的某些部分重叠。
4.权利要求1的容错存储器设备，其特征在于所述冗余装置由位于所述主存储器阵列中的一个冗余控制电路进行控制。
5.权利要求4的容错存储器设备，其特征在于所述冗余控制电路还包括：
一个主熔丝门锁，包括一个主熔丝，所述主熔丝与一个比较器相连，和
多个熔丝门锁，其中每个都具有多个熔丝和比较器，所述熔丝门锁由地址线进行控制，其中所述熔丝门锁分别与选通装置相连，并且所述选通装置产生一个信号，该信号启动冗余字线驱动器和字线禁止电路。
6.权利要求1的容错存储器设备，其特征在于所述控制装置还包括：
至少一条字线，该字线与一个字线驱动器相连，所述字线驱动器由字线禁止电路进行控制；
至少一个字线译码器，该译码器与所述至少一个字线驱动器相连，由一个地址线提供所述连接；
至少一条冗余字线，该冗余字线与冗余字线驱动器相连；
至少一个冗余字线译码器，该译码器与至少一个冗余字线驱动器相连，由一个地址线提供所述连接，并由一个所述冗余字线译码器控制所述至少一个冗余字线驱动器；和
至少一个可变域冗余控制电路，该电路用于启动所述冗余字线驱动器，并用于启动所述字线禁止电路，所述字线禁止电路本身又禁止一条对应的所述字线。
7.权利要求6的容错存储器设备，其特征在于所述冗余字线驱动器分别控制多个冗余字线，并且所述字线驱动器分别控制多个所述字线。
8.权利要求6的容错存储器设备，其特征在于由所述至少一个可变域冗余控制电路控制所述字线禁止电路。
9.权利要求6的容错存储器设备，其特征在于所述至少一个可变域冗余控制电路为AND门。
10.一个具有可变域置换配置的容错存储器设备，该存储器设备包括：
多个域；
多个主存储器阵列，至少一个所述域遍布至少一个所述主存储器阵列，其中每个所述域的至少某些部分与另一个域是相同的，以形成一个重叠的域区域；
冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及
控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复，其中
如果所述一个域的至少一个其他故障位于所述重叠的域区域中，则所述至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
11.一个具有可变域置换配置的容错存储器设备，该存储器设备包括：
多个变长域，其中一个所述变长域的某些部分与另一个所述变长域相同，以形成一个重叠的域区域；
冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及
控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复，其中
如果所述一个域的至少一个其他故障位于所述重叠的域区域中，则所述至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
12.一个具有可变域置换配置的容错存储器设备，该存储器设备包括：
多个主存储器阵列；
包含在一个所述主存储器阵列中的多个域，其中每个所述域的至少某些部分与另一个域相同，以便形成重叠的域区域，并且其中至少一个所述域与至少两个所述主存储器阵列的某些部分重叠；
冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及
控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复，其中
如果所述一个域的至少一个其他故障位于所述重叠的域区域中，则所述至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
13.一个具有可变域置换配置的容错存储器设备，该存储器设备包括：
多个域；
多个主存储器阵列，具有一个第一所述域遍布至少两个所述主存储器阵列的某些部分，并且至少一个第二所述域完全包含在其中一个所述主存储器阵列中，其中所述第一和第二域的至少某些部分彼此相同，以便形成重叠的域区域；
冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及
控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复，其中
如果所述第一域和第二域中的一个域的至少一个其他故障位于所述重叠的域区域中，则所述至少一个其他故障被与所述第一域和第二域中的另一个域相连的所述冗余装置置换或修复。
14.一个具有可变域置换配置的容错存储器设备，该存储器设备包括：
多个主存储器阵列；
多个变长域，至少一个所述域完全包含在另一个所述域中，以形成重叠的域区域；
冗余装置，与每个所述域相连，用于置换或修复每个所述域中包含的故障；以及
控制装置，用于使一个所述域中的至少一个所述故障被与所述域相连的所述冗余装置置换或修复，其中
所述重叠的域区域的至少一个其他故障被与另一个所述域相连的所述冗余装置置换或修复。
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