KR100338412B1 - 다중 복구 크기의 리던던시 - Google Patents

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Abstract

본 발명은 린던던시 구성을 포함하는 랜덤 액세스 메모리에 관한 것으로, 리던던트 메모리 요소들은 각 패치마다 서로 다른 수의 워드/비트선을 포함하는 다양한 크기의 리던던시 패치들의 조합으로 구성된다. 각 패치에 있는 상기 선의 개수, 예를 들면, 1, 2, 4 또는 8개의 워드/비트선은 동일한 리던던시 저장소에 존재하는 많은 다양한 크기의 패치들에서 적당한 것으로 선택된다. 선택되는 특정 패치의 크기는 프로그래밍 중에 검출되는 대체 결함의 크기에 좌우된다.

Description

다중 복구 크기의 리던던시{MULTIPLE REPAIR SIZE REDUNDANCY}
본 발명은 일반적으로 랜덤 액세스 메모리(RAM) 어레이에 관한 것으로 특히 RAM 어레이용 리던던시(redundancy)에 관한 것이다.
랜덤 액세스 메모리(RAM)에서 결함있는 어레이 영역을 복구하기 위한 리던던시 구성(redundancy scheme)은 칩 제조 양품률을 향상시키기 위한 것으로 잘 알려진 방법이다. 일반적으로 종래기술의 RAM 리던던시 기술은 각 RAM 칩상에 추가의 어레이 로우 및/또는 컬럼(즉, 어레이 워드선 및 비트선)을 제공하여 결함있는 로우(row) 또는 컬럼(column)을 대체하였다.
칩 주위에 전략적으로 배치된 퓨즈(fuse)들은 리던던트 셀을 선택하고, 결함있는 어레이 부분을 끊어버린다. 상기 퓨즈들은 일반적으로 메모리 셀보다 상당히 크며, 심지어 상기 퓨즈들이 선택한 리던던트 로우/컬럼보다 더 클 수도 있다. 그러므로, 리던던시량, 즉 포함된 리던던트 로우/컬럼수와, 그것을 선택하는 데 필요한 퓨즈수에 따라, 칩 퓨즈 영역이 전체 칩 영역의 상당 부분을 차지할 수도 있다.
RAM 칩 밀도 향상에 있어서 한가지 주된 목표는 칩 크기를 축소(shrink)시키는 것이다. 그러나, 칩 크기를 줄이고 메모리 어레이 용량을 늘려 칩 밀도를 증가시킴에 따라, 기존 칩의 리던던시 구성을 위한 적절한 공간을 제공하기가 점점 더 어려워지고 있다.
따라서, 종래기술에서는 예비 셀(spare cell) 영역 상태를 축소시키는 일없이 퓨즈에 할당된 칩 영역을 축소시키기 위해서, 칩은 각 가용 복구 단위(repair unit)마다 다중 리던던트 선을 할당하는데, 즉 다중 로우 및 컬럼이 임의의 단일 복구, 예컨대 한쌍 또는 4개로 이루어진 군으로 복구된다.
예를 들면, 결함있는 한쌍의 선을 리던던트 요소로 대체할 경우, 그 쌍의 개개의 요소는 최소 유효 어드레스 핀에 의해 식별될 수 있다. 따라서, 로우/컬럼 어드레스 10000000000에서 워드/비트선이 리던던트 요소로 대체되는 경우, 열/행 어드레스 10000000001 또한 대체된다. 마찬가지로, 4개의 요소로 이루어진 그룹을 대체할 경우, 각각의 결함 단위는 최소 유효 어드레스 핀의 다음 핀에 의해 식별된다. 이러한 예에 있어서, 워드/비트선 어드레스 1000000이 결함있는 것으로 식별될 경우, 리던던트 단위는 워드/비트선 어드레스 1000001, 1000010, 1000011 또한 대체한다.
이러한 종래기술의 구성에서는, 퓨즈를 끊어서 결함있는 요소를 리던던트 단위로 대체하며, 끊어진 퓨즈수는 어레이 패치 크기와, 결함있는 어드레스를 디코딩하고 재라우팅하는 데 필요한 어드레스 비트수에 의존한다. 이러한 해결책은 하나의 어레이 결함이 몇몇 인접한 로우 또는 컬럼에 영향을 미칠 경우에 효과적이다.
불행하게도, 단지 하나의 로우 또는 컬럼, 즉 다중선이 아닌 단일선에 결함이 생기면, 할당되어 있는 리던던트 단위도 또한 낭비된다. 또한, 이러한 종래기술의 리던던시 구성은 미리 결정된 대체량으로 제한된다.
따라서, 결함 복구율 및 이에 따른 양품률을 감소시키는 일없이, 프로그래밍 하는 데 필요한 퓨즈수와 낭비되는 어레이 공간을 줄일 수 있는 유연한 리던던시 구성이 요구된다.
본 발명의 목적은 랜덤 액세스 메모리에 리던던시를 포함하는 데 필요한 공간을 축소시키는 것이다.
본 발명의 다른 목적은 리던던트 메모리 어레이 단위를 프로그래밍하는 데 필요한 퓨즈수를 감소시키는 것이다.
본 발명의 또 다른 목적은 칩 양품률을 감소시키는 일없이 리던던트 메모리 어레이 단위를 프로그래밍하는 데 필요한 퓨즈수를 감소시키는 것이다.
본 발명의 또 다른 목적은 결함 복구율을 감소시키는 일없이 리던던트 메모리 어레이 단위를 프로그래밍하는 데 필요한 퓨즈수를 감소시키는 것이다.
본 발명은 리던던시 구성을 포함하는 집적 회로 칩으로써, 리던던트 메모리 요소는 다양한 크기의 리던던시 패치들의 조합으로 구성되는데, 즉 각 패치마다 서로 다른 수의 워드/비트선을 포함하고 적절히 선택된다. 선택된 특정 패치의 크기는 프로그래밍 중에 검출되는 대체 결함의 크기에 의존한다.
도면을 참조하여 본 발명의 바람직한 실시예에 대한 상세한 설명을 살펴보므로 본 발명의 특징과 장점 및 목적을 더 잘 이해할 수 있다.
도 1은 바람직한 실시예의 메모리칩의 예시도.
도 2는 리던던시 섹션에 다양한 크기의 리던던시 패치들의 조합을 갖는 도 1의 바람직한 실시예의 메모리칩의 서브-어레이를 도시한 도면.
도 3은 한쌍의 대체선에 있는 선들과 4선 패치군의 4개의 선 중 하나의 선 사이에서 선택하기 위한 바람직한 실시예의 2개의 패치 리던던시 선택 회로의 예시도.
도 4는 도 3의 프로그램된 디코더의 예시도.
도 5는 퓨즈 프로그램 가능 요소의 예시도.
도면을 참조하면, 구체적으로 도 1은 바람직한 실시예의 메모리칩(100)의 예시도이다. 상기 실시예의 메모리칩은 4개의 서브-어레이(102)를 포함하는데, 각 서브-어레이(102)는 리던던시 섹션(104)에 예비 워드선을 갖는다.
본 명세서에서는 워드선 리던던시를 단지 예로써 기재하였으며, 이는 본 발명을 제한하기 위한 것이 아니다. 본 발명의 실시예는 비트선 리던던시를 갖는 RAM 칩에 또는 비트선 리던던시 및 워드선 리던던시 모두를 포함하는 RAM 칩에 쉽게 적용될 수 있다. 또한, 필요하다면, 개개의 서브-어레이(102)에 있는 리던던트 셀을 사용하여 다른 서브-어레이에 있는 결함을 복구할 수도 있다.
본 발명의 실시예의 메모리칩(100)에 있어서, 퓨즈는 양쪽 어드레스 버스(108) 사이에 그리고 양쪽 어드레스 버스(110)의 위 아래에 있는 창(106) 내에 격리되어 있다. 워드선은 서브-어레이(102)를 통하여 수직으로 뻗어 있고, 양쪽 서브-어레이 사이의 디코더(112)에 의해 선택된다. 비트선은 서브-어레이(102)를 통하여 수평으로 뻗어 있고, 비트 디코드 섹션(114) 내의 감지 증폭기에 의해 선택 및 감지된다.
도 2를 통해 알 수 있는 바와 같이, 바람직한 실시예의 방법은 리던던시 섹션(104)에 적절히 선택할 수 있는 다양한 크기의 리던던시 패치들의 조합을 포함하는 것이다. 상기 실시예에는 개별적으로 선택 가능한 2개의 워드선(120), 선택 가능한 한쌍의 워드선(122), 및 선택 가능한 1군의 4개의 워드선(124)이 있다.
따라서, 단일 결함 선은 단일 요소(120)에 의해 대체될 수 있다. 그러나, 몇몇 인접한 워드선에 영향을 미치는 결함은 몇몇 개개의 요소로 대체되는 대신에 더 큰 단일 패치, 예컨대 패치(122 또는 124)로 대체될 수 있다. 패치를 선택하는 데 필요한 퓨즈수는 단일 요소 패치(120)나 다중 요소 단일 패치(122 및 124) 모두 대략 비슷하다. 이러한 바람직한 실시예의 패치들은 각각 필요에 따라 더 크게, 예컨대 8선 또는 16선, 또는 더 작게(1선) 선택될 수도 있다. 바람직하게는 여러 가지 상이한 크기의 패치들이 도 1 및 도 2의 실시예와 같이 활성화될 준비를 갖추고 각 칩에 포함된다. 상기 패치들의 조합은 예를 들면 서로 다른 크기의 결함 발생 가능성에 기초하여, 다시 말하면 1, 2, 4 또는 그 이상의 인접 비트선 또는 워드선에 영향을 미치는 결함이 발생할 가능성에 기초하여 선택된다.
따라서, 상기 바람직한 실시예의 방법은 본질적으로 크기에 관계없이 각 패치를 프로그래밍하는 데 동일한 수의 퓨즈를 필요로 하기 때문에, 리던던트 선(워드선 또는 비트선)당 더 적은 수의 퓨즈가 사용되고, 따라서 종래의 선행기술에서의 개별적인 선 리던던시 기술보다 더 적은 칩 면적이 퓨즈(106)에 사용된다. 종래기술의 칩에서 개개의 선 중 특정수의 선을 선택하는 데 필요한 퓨즈수는 바람직한 실시예의 칩에서 동일한 수의 다양한 크기의 패치를 선택한다. 패치들의 크기는 하나의 일정한 크기가 아니므로, 즉 일부는 다른 것보다 작을 수 있으므로, 바람직한 실시예의 칩은 다중선 리던던시 기술을 사용하는 종래기술의 칩보다 낭비되는 셀이 더 적다.
일반적으로, 리던던시 알고리즘은 단지 하나의 크기의 리던던시 선택만 다룬다. 그 리던던시 알고리즘은 다양한 크기의 리던던시 패치가 사용 가능하도록 수정되어야 한다. 이를 위한 한가지 기술은 전체 리던던트 영역이 사용 가능할 경우 단지 가장 작은 크기의 패치를 사용하여 그 전체 리던던트 영역을 커버하는 리던던트 솔루션을 찾는 표준 알고리즘을 사용하는 것이다. 다양한 크기의 리던던시 패치를 사용할 때 솔루션이 존재할 경우, 그 솔루션은 단지 가장 작은 크기의 패치만을 사용하는 것으로 알려진 솔루션들의 부분 집합일 것이다. 단지 가장 작은 크기의 패치만을 사용하는 것으로 알려진 모든 솔루션을 필터링하여 솔루션을 찾을 수 있으며, 만일 그 솔루션이 존재하는 경우에는, 다양한 크기의 리던던시 패치의 사용을 반영시키는 데 사용될 수 있다.
도 3은 한쌍의 대체선(122)에 있는 선들과, 4선 패치군(124)의 4개의 선 중 하나의 선 사이에서 선택하기 위한 2개의 패치 리던던시 선택 회로의 실시예이다. 프로그램된 디코더(130)는 한쌍의 대체선(122)을 선택하고, 어드레스선 A0는 1:2 디멀티플렉서(demultiplexor; 132)의 적절한 출력을 선택함으로써 상기 한쌍의 대체선의 개개의 선을 선택한다. 프로그램된 디코더(134)는 1군의 4개의 대체선(124)을 선택하고, 어드레스선 A0, A1은 2:4 디멀티플렉서(136)의 적절한 출력을 선택함으로써 상기 1군의 4개의 대체선(124)의 개개의 선을 선택한다. 따라서, 1군의 8개의 리던던트 요소는 적절한 디코더에 의해 선택될 수 있으며, 따라서 A2, A1 및 A0는 3:8 디멀티플렉서의 적절한 출력을 선택한다.
도 4는 프로그램된 디코더(134)의 예시도이다. 이 4 디코더에서, AND 게이트(140)는 9개의 동일한 프로그램 가능 요소(160)의 출력을 결합하여 선택 신호(142)를 생성한다. 프로그램 가능 요소(160)는 각각 어드레스 입력 A2-A10을 수신한다. 해당 퓨즈의 상태에 따라서, 특정한 프로그램 가능 요소는 입력 A2-A10을 반전시키거나 또는 그대로 AND 게이트(140)로 전달한다. AND 게이트(140)의 출력인 비교 신호(142)는 2:4 디멀티플렉서(136)로 전달된다. 전술한 바와 같이, A1 및 A0의 상태에 따라서, 2:4 디멀티플렉서(136)는 비교 신호(142)를 그의 4개 출력 중 적절한 하나의 출력으로 전달한다.
도 5는 퓨즈 프로그램 가능 요소(160)의 예시도이다. 직력 접속된 NFET(163) 및 PFET(164)와 접지(ground) 사이에 있는 퓨즈(162)는 상기 요소를 프로그래밍한다. FET(163 및 164)의 공통 접속 드레인에서 취한 출력은 교차 결합된 인버터(166 및 168)의 일측에 있는 노드 1에 연결되며, 상기 교차 결합된 인버터는 퓨즈(162)의 상태, 즉 퓨즈(162)의 끊김 여부에 따라 설정되는 래치를 형성한다. 더 구체적으로, 파워 온일 경우, NFET(163)에는 포지티브 진행 펄스(positive going pulse)가 공급되고, PFET(164)에는 네거티브 진행 펄스(negative going pulse)가 공급된다. 퓨즈(162)가 끊어진 경우, 노드 1은 하이 상태로 되어 유지되고, 퓨즈(162)가 끊어지지 않은 경우에는 로우 상태로 되어 유지된다.
교차 연결된 인버터(166, 168)의 타측에 있는 노드 2에 접속된 인버터(170)는 노드 1의 상태를 반영하며, EXNOR(172)의 한 입력이 된다. EXNOR(172)는 어드레스 입력, 예컨대 A5를 인버터(170)의 프로그램된 레벨과 결합하여, 퓨즈(162)의 상태에 따라서, 반전된 또는 비반전된 어드레스 입력을 전달한다. 따라서, 퓨즈(162)가 제위치에 있는 경우에는, 인버터(170)의 출력은 로우(low)이고, 어드레스 입력은 반전되지 않고 전달된다. 퓨즈(162)가 개방된 경우, 즉 끊어진 경우에는, 인버터(170)의 출력은 하이(high)이고, EXNOR(172)은 그의 어드레스 입력을 반전시킨다.
따라서, 상기와 같이 프로그램 가능 요소(160)에서 퓨즈를 선택적으로 끊음으로써 프로그래밍이 수행되고, 프로그램된 어드레스가 프로그램된 디코더로 전달될 경우, 모든 프로그램 가능 요소(160)의 출력은 하이이다. 프로그램된 디코더(130)는 프로그램된 디코더(134)와 동일하나, 그와 상이한 점은 하나의 프로그램 가능 요소(160)(A1용)를 더 포함하고, AND 게이트(140)가 10개의 모든 출력을 결합하기 위한 10 입력 AND 게이트라는 것이다. 마찬가지로 8선 그룹용 프로그램된 디코더는 프로그램 가능 요소(160)를 하나 적게(A2 제외) 포함하고, AND 게이트(140)는 8개의 모든 출력을 결합하기 위한 8 입력 AND 게이트이다. 따라서, 상기 바람직한 리던던시 복구 구성을 포함하는 바람직한 실시예의 RAM 칩에서 발생하는 단일선 및 다중선 결함은 종래기술의 RAM 칩에서보다 더욱 효율적으로 복구될 수 있다.
본 발명이 바람직한 실시예의 관점에서 기술되었지만, 당업자는 첨부한 청구범위의 정신과 범위 내에서 본 발명에 변경을 가할 수 있다는 것을 이해할 것이다..
본 발명의 리던던시 복수 구성을 사용함으로써 RAM 칩에서 발생하는 단일선 및 다중선 결함을 종래기술의 RAM 칩에서보다 더욱 더 효율적으로 복구할 수 있다.

Claims (7)

  1. 로우(row) 및 컬럼(column)으로 구성된 메모리 셀 어레이를 갖는 반도체 메모리에 있어서,
    a) 복수의 리던던트 메모리 요소 ―상기 복수의 리던던트 메모리 요소 중 적어도 하나의 리던던트 메모리 요소는 상기 복수의 리던던트 메모리 요소 중 적어도 하나의 다른 리던던트 메모리 요소보다 2배로 많은 메모리 셀을 포함함 ―와;
    b) 상기 복수의 리던던트 메모리 요소의 각각을 개별적으로 선택하기 위한 프로그램된 디코드 수단과;
    c) 첫번째 식별된 어레이 결함이 있는 셀을 상기 적어도 하나의 리던던트 메모리 요소로 대체하고, 두번째 식별된 어레이 결함이 있는 셀을 상기 적어도 하나의 다른 리던던트 메모리 요소로 대체하도록, 상기 프로그램된 디코드 수단을 프로그래밍하기 위한 프로그래밍 수단
    을 포함하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 첫번째 식별된 어레이 결함은 상기 두번째 식별된 어레이 결함보다 2배로 많은 어레이 선 상의 셀에 영향을 미치는 것인 반도체 메모리.
  3. 제2항에 있어서,
    상기 복수의 리던던트 메모리 요소 중 제3 리던던트 메모리 요소는 상기 적어도 하나의 리던던트 메모리 요소보다 2배로 많은 메모리 셀을 포함하며, 상기 프로그래밍 수단은 세번째 식별된 어레이 결함이 있는 셀을 상기 제3 리던던트 메모리 요소로 대체하도록 상기 프로그램된 디코드 수단을 프로그래밍하는 것인 반도체 메모리.
  4. 제3항에 있어서,
    상기 세번째 식별된 어레이 결함은 상기 첫번째 식별된 어레이 결함보다 2배로 많은 어레이 선 상의 셀에 영향을 미치는 것인 반도체 메모리.
  5. 제4항에 있어서,
    상기 어레이 선은 워드선인 것인 반도체 메모리.
  6. 제2항에 있어서,
    상기 두번째 식별된 어레이 결함은 2개의 워드선에 영향을 미치는 것인 반도체 메모리.
  7. 제5항에 있어서,
    상기 복수의 리던던트 메모리 요소는 하나의 서브-어레이에 있고, 적어도 하나의 복구된 결함은 다른 서브-어레이에 있는 것인 반도체 메모리.
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